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RESUMEN
Debido al auge que está experimentando el uso de la tecnología CMOS en
la fabricación de circuitos integrados para aplicaciones de radiofrecuencia, se
hace necesario el diseño de componentes pasivos con altos factores de calidad.
En este proyecto se ha analizado la viabilidad de conseguir varactores
integrados con altos factores de calidad fabricados en un proceso CMOS
estándar.
Se ha efectuado el diseño de varios varactores en esta tecnología, con unas
especificaciones concretas (1.5 pF. a 0V y a una frecuencia de 1.5 GHz.).
Además está previsto contrastar los resultados obtenidos en el diseño con los
varactores reales que se van a fabricar más adelante.
Hoy en día no existen herramientas informáticas que calculen la resistencia,
y el cálculo manual requiere tantas simplificaciones que el resultado final se aleja
demasiado de la realidad. Esto hace que para conocer la resistencia (y el factor
de calidad) sea necesario fabricar y medir experimentalmente los varactores, con
el aumento de costo correspondiente. Por este motivo se ha desarrollado un
programa informático capaz de estimar la resistencia del varactor, magnitud
necesaria para conocer su factor de calidad.




ii
ÍNDICE
1. INTRODUCCIÓN ................................................................................................................................... 1
1.1. APLICACIONES .............................................................................................................................. 3
2. TECNOLOGÍA CMOS ........................................................................................................................... 4
2.1. INTRODUCCIÓN A LA TECNOLOGÍA CMOS ............................................................................. 4
2.2. ESTRUCTURA DE LA TECNOLOGÍA CMOS .............................................................................. 4
2.3. TECNOLOGÍAS DE FABRICACIÓN DE CIRCUITOS INTEGRADOS ....................................... 7
2.3.1. TECNOLOGÍAS EN ARSENIURO DE GALIO ......................................................................... 8
2.3.2. TECNOLOGÍA BIPOLAR ......................................................................................................... 8
2.3.3. TECNOLOGÍA MOSFET .......................................................................................................... 9
2.3.4. TECNOLOGÍA BICMOS ........................................................................................................... 9
2.3.5. COMPARACIÓN ENTRE TECNOLOGÍAS ............................................................................ 10
3. OSCILADOR ......................................................................................................................................... 12
4. VARACTORES ..................................................................................................................................... 16
4.1. VARACTOR IDEAL ...................................................................................................................... 16
4.2. TIPOS DE VARACTORES............................................................................................................. 18
4.2.1. VARACTOR NMOS ................................................................................................................. 18
4.2.1.1. Varactor NMOS en Modo Deplección ............................................................................................ 19
4.2.1.2. Varactor NMOS en Modo Acumulación......................................................................................... 20
4.2.2. VARACTOR PMOS.................................................................................................................. 21
4.2.3. CAPACIDADES CONMUTABLES ......................................................................................... 22
4.3. VARACTOR DE UNIÓN PN.......................................................................................................... 23
4.3.1. FÍSICA DE LA UNIÓN PN...................................................................................................... 23
4.3.1.1. Física de los semiconductores. El silicio. ........................................................................................ 23
4.3.1.2. Introducción de impurezas donadoras y aceptadoras ...................................................................... 25
4.3.1.3. La unión PN .................................................................................................................................... 26
4.3.1.4. Polarización de la unión pn ............................................................................................................. 27
4.3.2. CARACTERIZACIÓN DEL VARACTOR PN........................................................................... 28
4.3.3. PÉRDIDAS Y CAPACIDADES PARÁSITAS EN EL VARACTOR .......................................... 31
4.3.3.1. Pérdidas óhmicas en las capas de contacto del varactor .................................................................. 32
4.3.3.2. Pérdidas óhmicas en las vías ........................................................................................................... 33
4.3.3.3. Pérdidas óhmicas en las difusiones ................................................................................................. 33
4.3.3.4. Pérdidas óhmicas entre las dos difusiones ...................................................................................... 33
4.3.3.5. Capacidad parásita en el pozo n ...................................................................................................... 34
4.3.3.6. Efectos producidos por el sustrato p ............................................................................................... 34
4.3.3.7. Capacidad de unión ......................................................................................................................... 35
4.3.4. POSIBLES CONFIGURACIONES .......................................................................................... 36
4.3.5. LIMITACIONES DEL VARACTOR DE UNIÓN PN ............................................................... 37
5. CÁLCULO DE RESISTIVIDADES .................................................................................................... 40
5.1. DESCRIPCIÓN DEL SOFTWARE Y PROCESOS PARA REALIZAR LAS SIMULACIONES . 43
5.2. PROCESOS DE SIMULACIÓN ..................................................................................................... 48
5.2.1. CREACIÓN DEL SUSTRATO. ................................................................................................ 49
5.2.2. DIFUSIÓN DEL POZO N ....................................................................................................... 50
5.2.2.1. Predeposición del pozo n ................................................................................................................ 50
5.2.2.2. Distribución del pozo n ................................................................................................................... 51
5.2.3. MÁSCARA. APERTURA DE VENTANA EN EL ÓXIDO ........................................................ 52
5.2.4. DIFUSIÓN DEL POZO P+ ..................................................................................................... 53
5.2.4.1. Predeposición del pozo p
+
............................................................................................................... 53
5.2.4.2. Distribución del pozo p
+
................................................................................................................. 54
5.2.5. ATAQUE DEL ÓXIDO RESIDUAL ........................................................................................ 55
5.2.6. ZONA N
+
................................................................................................................................. 57


iii
6. PROGRAMA INFORMÁTICO PARA EL CÁLCULO DE LA RESISTENCIA DE UN
VARACTOR CMOS ..................................................................................................................................... 58
6.1. INTRODUCCIÓN ........................................................................................................................... 58
6.2. OBTENCIÓN DE LOS VALORES DE RESISTIVIDAD MEDIANTE SSUPREM3 .................... 58
6.3. DEFINICIÓN E INICIALIZACIÓN ............................................................................................... 59
6.3.1. 'KTE.ABT': ............................................................................................................................... 59
6.3.2. 'VKTE.ABT'.............................................................................................................................. 59
6.3.3. 'MAOHM.ABT' ........................................................................................................................ 59
6.4. CÁLCULO DE LA DISTRIBUCIÓN DE TENSIONES ................................................................. 60
6.4.1. MÉTODO DE LAS DIFERENCIAS FINITAS. ........................................................................ 60
6.4.2. APLICACIÓN PRÁCTICA DEL MÉTODO DE DIFERENCIAS FINITAS. ............................ 61
6.5. PROGRAMAS EN LENGUAJE C .................................................................................................. 64
6.5.1. 'VABT.EXE': ............................................................................................................................ 65
6.5.2. 'VJAR.EXE': ............................................................................................................................. 65
6.5.3. 'VFIN.EXE': ............................................................................................................................. 65
6.5.4. FORMATO Y ORGANIGRAMA. ............................................................................................. 66
6.6. AMPLIACIÓN DEL MÉTODO A TRES DIMENSIONES ............................................................ 67
6.7. CÁLCULO DE CORRIENTES ....................................................................................................... 67
6.7.1. EMPLEO DE MATLAB ........................................................................................................... 68
6.8. CÁLCULO DE LA RESISTENCIA ................................................................................................ 73
6.9. EJEMPLOS ..................................................................................................................................... 73
6.9.1. CASO 1. ESTUDIO DE LAS FUGAS DE CORRIENTE ......................................................... 73
6.9.2. CASO 2. PLACA RECTANGULAR HOMOGÉNEA. ............................................................... 76
6.9.3. CASO 3. PLACA RECTANGULAR CON ESTRECHAMIENTO ............................................. 79
7. SIMULACIÓN DE LAYOUTS ............................................................................................................ 81
7.1. DESCRIPCIÓN DEL SOFTWARE Y PROCESOS PARA REALIZAR LAS SIMULACIONES . 81
7.1.1. DISEÑO DEL LAYOUT ........................................................................................................... 83
7.1.2. EXTRACCIÓN DE DATOS ..................................................................................................... 86
7.1.3. CREACIÓN DEL SÍMBOLO ................................................................................................... 87
7.1.4. SIMULACIÓN DEL ESQUEMÁTICO ..................................................................................... 88
7.2. CRITERIOS DE DISEÑOS ............................................................................................................. 91
7.3. LAYOUTS ...................................................................................................................................... 93
7.3.1. CONFIGURACIÓN DE ISLAS ................................................................................................ 95
7.3.2. CONFIGURACIÓN DE ISLAS DOBLE ENTRADA ................................................................ 97
7.3.3. CONFIGURACIÓN DE INTERDIGIT A ................................................................................. 99
7.3.4. CONFIGURACIÓN DE INTERDIGIT B ............................................................................... 101
7.3.5. CONFIGURACIÓN HÍBRIDA .............................................................................................. 103
7.3.6. CONFIGURACIÓN HÍBRIDA DOBLE METAL ................................................................... 105
7.3.7. CONFIGURACIÓN ISLOTE ................................................................................................. 107
7.3.8. CONFIGURACIÓN ISLOTE DOBLE METAL ...................................................................... 109
7.3.9. CONFIGURACIÓN ISLOTE DOBLE ENTRADA ................................................................. 111
7.3.10. CONFIGURACIÓN MATRIZ ................................................................................................ 113
7.3.11. CONFIGURACIÓN MATRIZ N+ .......................................................................................... 115
7.3.12. TABLA COMPARATIVA ....................................................................................................... 117
8. CASOS EN DOS DIMENSIONES ..................................................................................................... 118
8.1. ESTRUCTURA DEL VARACTOR. ............................................................................................. 119
8.2. CASO 1: ZONA DE DEPLECCIÓN RECTANGULAR ............................................................... 122
8.3. CASO 2: GEOMETRÍA DEPENDIENTE DEL GRADIENTE DE TENSIÓN............................. 124
8.3.1. AISLAMIENTO DEL SUSTRATO ......................................................................................... 133
8.4. CASO 3: EXTENSIÓN DEL VARACTOR DEL CASO 1 ............................................................ 135
9. CASOS EN TRES DIMENSIONES................................................................................................... 138
9.1. CONFIGURACIÓN DE ISLAS .................................................................................................... 139
9.1.1. PERFIL DE TENSIONES ...................................................................................................... 141


iv
9.1.2. GRADIENTE DE TENSIONES .............................................................................................. 143
9.2. CONFIGURACIÓN EN INTERDIGIT A ..................................................................................... 144
9.2.1. PERFIL DE TENSIONES ...................................................................................................... 146
9.2.2. GRADIENTE DE TENSIONES .............................................................................................. 147
9.3. CONFIGURACIÓN EN INTERDIGIT B ..................................................................................... 148
9.3.1. CASO 1 (INTERDIGIT A) ..................................................................................................... 148
9.3.1.1. Perfil de tensiones ......................................................................................................................... 150
9.3.1.2. Gradiente de tensiones .................................................................................................................. 151
9.3.2. CASO 2 (INTERDIGIT B) ..................................................................................................... 152
9.3.2.1. Perfil de tensiones ......................................................................................................................... 153
9.3.2.2. Gradiente de tensiones .................................................................................................................. 155
9.3.3. APROXIMACIÓN DE R
T
POR CASO 1 Y CASO 2 ............................................................... 156
9.4. CASO PARTICULAR: SIMULACIÓN DE UN PERFIL SIN ZONA DE DEPLECCIÓN ........... 156
9.4.1. DETALLE DEL PERFIL DE CORRIENTES Y TENSIONES ................................................ 156
10. ESTUDIO ECONÓMICO .............................................................................................................. 158
10.1. AMORTIZACIONES ................................................................................................................ 158
10.2. PUESTA AL DÍA DEL SOFTWARE ......................................................................................... 158
10.3. CONTRATO DE MANTENIMIENTO ..................................................................................... 159
10.4. GASTOS DE PERSONAL ........................................................................................................ 159
10.5. MATERIAL DE OFICINA ....................................................................................................... 159
10.6. MATERIAL BIBLIOGRÁFICO ............................................................................................... 160
10.7. FABRICACIÓN ........................................................................................................................ 160
10.8. GASTOS TOTALES ................................................................................................................. 160
11. CONCLUSIONES ........................................................................................................................... 161
11.1. RESULTADOS OBTENIDOS .................................................................................................. 161
11.2. CONFIGURACIÓN ÓPTIMA .................................................................................................. 162
12. TRABAJOS FUTUROS .................................................................................................................. 163
13. BIBLIOGRAFÍA ............................................................................................................................. 164
13.1. BIBLIOGRAFÍA BÁSICA ........................................................................................................ 164
13.2. DIRECCIONES DE INTERNET .............................................................................................. 164
13.3. ARTÍCULOS ............................................................................................................................. 165



v
LISTA DE TABLAS

TABLA 2-1 ALTERNATIVAS DE TECNOLOGÍAS DE FABRICACIÓN DE ASICS. ..................................................... 10
TABLA 2-2 COMPARACIÓN DE TECNOLOGÍAS SI. .............................................................................................. 10
TABLA 2-3 COMPARACIÓN DE PROCESOS CMOS. ............................................................................................ 11
TABLA 7-1 DATOS DE LA CONFIGURACIÓN ISLAS ........................................................................................... 96
TABLA 7-2 DATOS DE LA CONFIGURACIÓN ISLAS DOBLE ENTRADA ......................................................... 98
TABLA 7-3 DATOS DE LA CONFIGURACIÓN INTERDIGIT A .......................................................................... 100
TABLA 7-4 DATOS DE LA CONFIGURACIÓN INTERDIGIT B .......................................................................... 102
TABLA 7-5 DATOS DE LA CONFIGURACIÓN HÍBRIDA ................................................................................... 104
TABLA 7-6 DATOS DE LA CONFIGURACIÓN HÍBRIDA DOBLE METAL ....................................................... 106
TABLA 7-7 DATOS DE LA CONFIGURACIÓN ISLOTE ...................................................................................... 108
TABLA 7-8 DATOS DE LA CONFIGURACIÓN ISLOTE DOBLE METAL .......................................................... 110
TABLA 7-9 DATOS DE LA CONFIGURACIÓN ISLOTE DOBLE METAL .......................................................... 112
TABLA 7-10 DATOS DE LA CONFIGURACIÓN MATRIZ ................................................................................... 114
TABLA 7-11 DATOS DE LA CONFIGURACIÓN MATRIZ N+ ............................................................................. 116
TABLA 7-12 DATOS DE TODAS LAS CONFIGURACIONES .................................................................................. 117
TABLA 10-1 COSTES DE AMORTIZACIÓN ........................................................................................................ 158
TABLA 10-2 COSTE DEL SOFTWARE ............................................................................................................... 159
TABLA 10-3. COSTE DE MANTENIMIENTO ...................................................................................................... 159
TABLA 10-4. COSTE DE PERSONAL ................................................................................................................. 159
TABLA 10-5 COSTE DEL MATERIAL DE OFICINA ............................................................................................. 159
TABLA 10-6 COSTE DEL MATERIAL BIBLIOGRÁFICO ....................................................................................... 160
TABLA 10-7 COSTE DE FABRICACIÓN ............................................................................................................. 160
TABLA 10-8 GASTOS TOTALES ....................................................................................................................... 160
TABLA 11-1 FACTOR DE CALIDAD OBTENIDO A 5V ........................................................................................ 161
TABLA 11-2 TUNING Y ÁREA DE SILICIO OCUPADA ........................................................................................ 161



vi
LISTA DE FIGURAS
FIGURA 1-1 DISCIPLINAS NECESARIAS EN EL DISEÑO DE RADIOFRECUENCIA. .................................................... 2
FIGURA 1-2 HEXÁGONO DE DISEÑO DE RADIOFRECUENCIA ................................................................................ 2
FIGURA 2-1 CORTE ESQUEMÁTICO DE UNA OBLEA DE SILICIO ............................................................................ 5
FIGURA 2-2 LOS TRES PARÁMETRO PARA EVALUAR UN ASIC ............................................................................ 7
FIGURA 2-3 CATEGORÍAS DE LAS TECNOLOGÍAS DE FABRICACIÓN DE CIRCUITOS INTEGRADOS ....................... 11
FIGURA 3-1 OSCILADOR IDEAL. ........................................................................................................................ 12
FIGURA 3-2 TANQUE LC REAL. ........................................................................................................................ 13
FIGURA 3-3 TANQUE REAL EQUIVALENTE. ....................................................................................................... 13
FIGURA 3-4 TANQUE REAL COMPENSADO. ....................................................................................................... 14
FIGURA 4-1 CURVA CARACTERÍSTICA CAPACIDAD-TENSIÓN DE UN VARACTOR IDEAL ..................................... 17
FIGURA 4-2 CAPACIDAD TOTAL ENTRE LA PUERTA Y EL SUSTRATO EN FUNCIÓN DE LA TENSIÓN FUENTE-
DRENADOR. .............................................................................................................................................. 18
FIGURA 4-3 ESQUEMA DE UN VARACTOR NMOS ESTÁNDAR ........................................................................... 19
FIGURA 4-4 ESQUEMA DEL VARACTOR NMOS MODO ACUMULACIÓN ............................................................. 20
FIGURA 4-5 REPRESENTACIÓN DEL TRANSISTOR NMOS Y SU POLARIZACIÓN ................................................. 20
FIGURA 4-6 DIAGRAMA DE UN VARACTOR PMOS ........................................................................................... 21
FIGURA 4-7 UNIÓN PN ...................................................................................................................................... 23
FIGURA 4-8 RED CRISTALINA DEL SILICIO ........................................................................................................ 24
FIGURA 4-9 GENERACIÓN TÉRMICA DE PARES ELECTRÓN-HUECO .................................................................... 24
FIGURA 4-10 INTRODUCCIÓN DE IMPUREZAS ACEPTADORAS. DOPADO DE TIPO P ............................................ 25
FIGURA 4-11 INTRODUCCIÓN DE IMPUREZAS DONADORAS. DOPADO DE TIPO N. .............................................. 26
FIGURA 4-12 DIFUSIÓN DE PORTADORES. ZONA DE DEPLECCIÓN ..................................................................... 27
FIGURA 4-13 POLARIZACIÓN DIRECTA: RECOMBINACIÓN................................................................................. 27
FIGURA 4-14 POLARIZACIÓN INVERSA: ENSANCHAMIENTO DE LA ZONA DE DEPLECCIÓN ................................ 28
FIGURA 4-15 VARACTOR DE UNIÓN PN ............................................................................................................. 29
FIGURA 4-16 DISMINUCIÓN DE LA RESISTENCIA POR LA CONEXIÓN EN PARALELO DE UNA PLACA METÁLICA. . 30
FIGURA 4-17 LONGITUD DE LA ZONA DE DEPLECCIÓN...................................................................................... 30
FIGURA 4-18 CAPA METÁLICA DE CONEXIÓN DEL VARACTOR .......................................................................... 32
FIGURA 4-19 ESQUEMA DE UNA PISTA DE METAL ............................................................................................. 32
FIGURA 4-20 (A) FIGURA DE REFERENCIA Y (B) CIRCUITO EQUIVALENTE PARA EL CÁLCULO DE LÍNEAS DE
TRANSMISIÓN ........................................................................................................................................... 33
FIGURA 4-21 ESQUEMA DE REPRESENTACIÓN DE LOS EFECTOS QUE PRODUCE EL SUSTRATO ........................... 35
FIGURA 4-22 COMPARACIÓN DE GEOMETRÍAS ................................................................................................. 36
FIGURA 4-23 CONFIGURACIÓN DE ISLETAS ...................................................................................................... 36
FIGURA 4-24 DIFUSIONES EN FORMA DE L ....................................................................................................... 37
FIGURA 4-25 CAPACIDAD DEL VARACTOR RESPECTO A LA TENSIÓN DE POLARIZACIÓN ................................... 37
FIGURA 4-26 DISMINUCIÓN DE LA DISTANCIA ENTRE DIFUSIONES ................................................................... 39
FIGURA 5-1 ESQUEMA APROXIMADO DE LA RESISTENCIAS QUE APARECEN EN UN VARACTOR ......................... 40
FIGURA 5-2 PROCESOS PARA LA FABRICACIÓN DE UN VARACTOR DE UNIÓN PN ............................................... 41
FIGURA 5-3 DIMENSIONES APROXIMADAS DE UN VARACTOR ........................................................................... 42
FIGURA 5-4 SSUPREM3 REALIZA LAS SIMULACIONES A LO LARGO DE UNA LÍNEA (1D) ................................. 43
FIGURA 5-5 VENTANA PRINCIPAL DEL DECKBUILD .......................................................................................... 44
FIGURA 5-6 VENTANDA DE MAIN CONTROL. ................................................................................................... 45
FIGURA 5-7 VENTADA DE PARÁMETROS DEL SUSTRATO .................................................................................. 45
FIGURA 5-8 VENTANA DE DISTRIBUCIÓN DE DOPANTES. .................................................................................. 46
FIGURA 5-9 VENTANA DE EXTRACT. CALCULA LA PRODUNDIAD DE LA UNIÓN ................................................ 47
FIGURA 5-10 VENTANA DE EXTRACT. CALCULA LA RESISTENCIA DE HOJA MEDIA EN UNA CAPA .................... 47
FIGURA 5-11 CONCENTRACIÓN DE IMPUREZAS EN EL SUSTRATO ................................................................. 49
FIGURA 5-12 CONCENTRACIÓN DE IMPUREZAS EN LA RED DE SILICIO TRAS LA PREDEPOSICIÓN DE IMPUREZAS N
................................................................................................................................................................. 50
FIGURA 5-13 CONCENTRACIÓN DE IMPUREZAS EN LA RED DE SILICIO TRAS LA DISTRIBUCIÓN DE IMPUREZAS N
................................................................................................................................................................. 51
FIGURA 5-14 CONCENTRACIÓN DE IMPUREZAS EN LA RED DE SILICIO TRAS LA ELIMINACIÓN DEL ÓXIDO ........ 52


vii
FIGURA 5-15 CONCENTRACIÓN DE IMPUREZAS EN LA RED DE SILICIO TRAS LA PREDEPOSICIÓN DE IMPUREZAS
P+ ............................................................................................................................................................ 53
FIGURA 5-16 CONCENTRACIÓN DE IMPUREZAS EN LA RED DE SILICIO TRAS LA DIFUSIÓN DE IMPUREZAS P+ ... 54
FIGURA 5-17 CONCENTRACIÓN DE IMPUREZAS EN LA RED DE SILICIO TRAS LA ELIMINACIÓN DEL ÓXIDO ........ 55
FIGURA 5-18 ZONAS LÍMTE DE CONCENTRACIÓN DE IMPUREZAS. A) ZONA P+-N B) ZONA N-P ..................... 56
FIGURA 5-19 ESTRUCTURA DE DOPADOS DE LA ZONA N+. ................................................................................ 57
FIGURA 6-1 CONSTRUCCIÓN DE UN MALLADO ................................................................................................. 61
FIGURA 6-2 FIGURA DISCRETIZACIÓN DEL PLANO ........................................................................................... 62
FIGURA 6-3 ESTRUCTURA DEL MÉTODO DE DIFERENCIAS FINITAS .................................................................... 63
FIGURA 6-4 DISTRIBUCIÓN DE TENSIONES EN UN MATERIAL NO HOMOGÉNEO. ................................................ 64
FIGURA 6-5 ORGANIGRAMA DE VARACOHM .................................................................................................... 66
FIGURA 6-6 CÁLCULO DE LAS CORRIENTES. ..................................................................................................... 68
FIGURA 6-7 TENSIONES INICIALES.................................................................................................................... 69
FIGURA 6-8 DISTRIBUCIÓN DEL GRADIENTE DE TENSIONES EN LA CAPA SUPERIOR .......................................... 70
FIGURA 6-9 DISTRIBUCIÓN DEL GRADIENTE DE TENSIONES EN LA CAPA INFERIOR ........................................... 70
FIGURA 6-10 DISTRIBUCIÓN DE TENSIONES ...................................................................................................... 71
FIGURA 6-11 CORTE TRANSVERSAL. DISTRIBUCIÓN DE TENSIONES ................................................................. 72
FIGURA 6-12 REPRESENTACIÓN DEL CASO 1. ................................................................................................... 73
FIGURA 6-13 FLUJO DE LAS CORRIENTES ......................................................................................................... 74
FIGURA 6-14 FLUJO DE LA CORRIENTE Y DISTRIBUCIÓN DE TENSIONES ............................................................ 75
FIGURA 6-15 ESQUEMA DEL CASO 2 ................................................................................................................. 76
FIGURA 6-16 DISTRIBUCIÓN DE TENSIONES Y CORRIENTES EN PLACA HOMOGÉNEA ......................................... 77
FIGURA 6-17 ESQUEMA DE LA PLACA CON ESTRECHAMIENTO.......................................................................... 79
FIGURA 6-18 DISTRIBUCIÓN DE TENSIONES Y CORRIENTES EN PLACA CON ESTRECHAMIENTO ......................... 80
FIGURA 7-1 VENTANA DE LIBRARY MANAGER ................................................................................................... 83
FIGURA 7-2 CREACIÓN DE UN FICHERO LAYOUT .............................................................................................. 84
FIGURA 7-3 VENTANA DE DISEÑO DE LAYOUTS ................................................................................................ 84
FIGURA 7-4 VENTANA ICFB. MUESTRA TODAS LAS SALIDAS DEL PROGRAMA .................................................. 85
FIGURA 7-5 PALETA DE MATERIALES ............................................................................................................... 85
FIGURA 7-6 ZOOM DE UN EXTRACTED .............................................................................................................. 86
FIGURA 7-7 CREACIÓN DE UN FICHERO SÍMBOLO ............................................................................................. 87
FIGURA 7-8 VENTANA DE DISEÑO DEL SÍMBOLO .............................................................................................. 87
FIGURA 7-9 CREACIÓN DE FICHERO ESQUEMÁTICO .......................................................................................... 88
FIGURA 7-10 VENTANA DE DISEÑO DEL ESQUEMÁTICO .................................................................................... 88
FIGURA 7-11 VENTANA DEL ANALOG ARTIST.................................................................................................. 89
FIGURA 7-12 VENTANA DE SELECCIÓN DE RESULTADOS .................................................................................. 91
FIGURA 7-13 ESQUEMA DE LAS ISLAS P
+
Y N
+
................................................................................................... 94
FIGURA 7-14 LAYOUT DE LA CONFIGURACIÓN ISLAS ..................................................................................... 95
FIGURA 7-15 ZOOM DEL LAYOUT ISLAS ......................................................................................................... 96
FIGURA 7-16 CAPACIDAD DEL LAYOUT ISLAS ................................................................................................ 96
FIGURA 7-17 LAYOUT DE LA CONFIGURACIÓN ISLAS DOBLE ENTRADA ................................................... 97
FIGURA 7-18 ZOOM DEL LAYOUT ISLAS DOBLE ENTRADA ....................................................................... 98
FIGURA 7-19 CAPACIDAD DEL LAYOUT ISLAS DOBLE ENTRADA .............................................................. 98
FIGURA 7-20 LAYOUT DE LA CONFIGURACIÓN EN INTERDIGIT A ................................................................. 99
FIGURA 7-21 ZOOM DEL LAYOUT INTERDIGIT A ........................................................................................ 100
FIGURA 7-22 CAPACIDAD DEL LAYOUT INTERDIGIT A ............................................................................... 100
FIGURA 7-23 LAYOUT DE LA CONFIGURACIÓN EN INTERDIGIT B ............................................................... 100
FIGURA 7-24 ZOOM DEL LAYOUT INTERDIGIT B ........................................................................................ 102
FIGURA 7-25 CAPACIDAD DEL LAYOUT INTERDIGIT B ............................................................................... 102
FIGURA 7-26 LAYOUT DE LA CONFIGURACIÓN HÍBRIDA .............................................................................. 103
FIGURA 7-27 ZOOM DEL LAYOUT HÍBRIDA .................................................................................................. 104
FIGURA 7-28 CAPACIDAD DEL LAYOUT HÍBRIDA ........................................................................................ 104
FIGURA 7-29 LAYOUT DE LA CONFIGURACIÓN HÍBRIDA DOBLE METAL ................................................. 105
FIGURA 7-30 ZOOM DEL LAYOUT HÍBRIDA DOBLE METAL ..................................................................... 106
FIGURA 7-31 CAPACIDAD DEL LAYOUT HÍBRIDA DOBLE METAL ............................................................ 106
FIGURA 7-32 LAYOUT DE LA CONFIGURACIÓN ISLOTE................................................................................. 107
FIGURA 7-33 ZOOM DEL LAYOUT ISLOTE..................................................................................................... 108


viii
FIGURA 7-34 CAPACIDAD DEL LAYOUT ISLOTE ........................................................................................... 108
FIGURA 7-35 LAYOUT DE LA CONFIGURACIÓN ISLOTE DOBLE METAL .................................................... 109
FIGURA 7-36 ZOOM DEL LAYOUT ISLOTE DOBLE METAL ........................................................................ 110
FIGURA 7-37 CAPACIDAD DEL LAYOUT ISLOTE DOBLE METAL ............................................................... 110
FIGURA 7-38 LAYOUT DE LA CONFIGURACIÓN ISLOTE DOBLE METAL .................................................... 111
FIGURA 7-39 ZOOM DEL LAYOUT ISLOTE DOBLE ENTRADA ................................................................... 112
FIGURA 7-40 CAPACIDAD LAYOUT ISLOTE DOBLE ENTRADA................................................................. 112
FIGURA 7-41 LAYOUT DE LA CONFIGURACIÓN MATRIZ ............................................................................... 113
FIGURA 7-42 ZOOM DEL LAYOUT MATRIZ ................................................................................................... 114
FIGURA 7-43 CAPACIDAD DEL LAYOUT MATRIZ .......................................................................................... 114
FIGURA 7-44 LAYOUT DE LA CONFIGURACIÓN MATRIZ N+ .......................................................................... 115
FIGURA 7-45 ZOOM DEL LAYOUT MATRIZ N+ .............................................................................................. 116
FIGURA 7-46 CAPACIDAD DEL LAYOUT MATRIZ N+ .................................................................................... 116
FIGURA 8-1 ESTRUCTURA DEL VARACTOR PN ................................................................................................ 119
FIGURA 8-2 ESTRUCTURA DEL VARACTOR PN INTRODUCIDO EN MATLAB .................................................. 121
FIGURA 8-3 ZONA DE DEPLECCIÓN RECTANGULAR ALREDEDOR DE LA DIFUSIÓN P+ ...................................... 122
FIGURA 8-4 DISTRIBUCIÓN DE TENSIÓN EN EL VARACTOR CON ZONA DE DEPLECCIÓN RECTANGULAR .......... 123
FIGURA 8-5 CAÍDAS DE TENSIÓN EN EL VARACTOR ........................................................................................ 124
FIGURA 8-6 DISTRIBUCIÓN DE TENSIÓN EN EL VARACTOR SIN CONSIDERAR LA ZONA DE DEPLECCIÓN .......... 125
FIGURA 8-7 GADIENTE DE TENSIONES EN EL VARACTOR SIN CONSIDERAR LA ZONA DE DEPLECCIÓN ............. 126
FIGURA 8-8 CURVAS ISOGRADIENTE EN EL VARACTOR SIN CONSIDERAR LA ZONA DE DEPLECCIÓN ............... 126
FIGURA 8-9 DEFINICIÓN DE LA ZONA DE DEPLECCIÓN MEDIANTE CUADRADOS DE TAMAÑO PROPORCIONAL AL
GRADIENTE ............................................................................................................................................. 127
FIGURA 8-10 ZONA DE DEPLECCIÓN DEFINIDA SEGÚN EL GRADIENTE ............................................................ 127
FIGURA 8-11 DEFORMACIÓN DE LA ZONA DE DEPLECCIÓN DEBIDO AL ELEVADO VALOR DEL GRADIENTE EN LA
ESQUINA ................................................................................................................................................. 128
FIGURA 8-12 DEFINICIÓN DE LA ZONA DE DEPLECCIÓN MEDIANTE LONGITUDES DE TAMAÑO PROPORCIONAL AL
GRADIENTE ............................................................................................................................................. 128
FIGURA 8-13 GRADIENTES DE TENSIÓN EN DIRECCIÓN HORIZONTAL (X) Y VERTICAL (Y) .............................. 129
FIGURA 8-14 CURVAS ISOGRADIENTE EN DIRECCIÓN HORIZONTAL (X) Y VERTICAL (Y) ................................. 130
FIGURA 8-15 ZONA DE DEPLECCIÓN DEFINIDA SEGÚN EL GRADIENTE EN LAS DOS DIRECCIONES ................... 130
FIGURA 8-16 DISTRIBUCIÓN DE TENSIÓN EN EL VARACTOR CON ZONA DE DEPLECCIÓN SEGÚN EL GRADIENTE EN
LAS DOS DIRECCIONES ............................................................................................................................ 131
FIGURA 8-17 DISTRIBUCIÓN DE CORRIENTES EN EL VARACTOR CON ZONA DE DEPLECCIÓN DEPENDIENTE DE
LAS DOS DIRECCIONES ............................................................................................................................ 132
FIGURA 8-18 DISTRIBUCIÓN DE CORRIENTES EN EL VARACTOR CON ZONA DE DEPLECCIÓN DEPENDIENTE DE
LAS DOS DIRECCIONES ............................................................................................................................ 132
FIGURA 8-19 ESTRUCTURA DEL VARACTOR CON SUPERFICIE INFERIOR AISLADO ........................................... 133
FIGURA 8-20 DISTRIBUCIÓN DE TENSIÓN EN EL VARACTOR CON SUPERFICIE INFERIOR AISLADA ................... 134
FIGURA 8-21 DISTRIBUCIÓN DE CORRIENTES EN EL VARACTOR CON SUPERFICIE INFERIOR AISLADA ............. 135
FIGURA 8-22 ESTRUCTURA EXTENDIDA DEL VARATOR CMOS ........................................................................ 135
FIGURA 8-23 ESTRUCTURA EXTENDIDA DEL VARACTOR INTRODUCIDA EN MATLAB ................................... 136
FIGURA 8-24 DISTRIBUCIÓN DE TENSIÓN EN EL VARACTOR CON 2 DIFUSIONES P+ Y TRES DIFUSIONES N+ ..... 136
FIGURA 8-25 CONEXIÓN EN PARALELO EN LAS DIFUSIONES ........................................................................... 137
FIGURA 9-1 LAYOUT DE LA CONFIGURACIÓN ISLAS ..................................................................................... 139
FIGURA 9-2 PARTE SIMULADA EN MATLAB (SIN ZONA DE DEPLECCIÓN) ..................................................... 140
FIGURA 9-3 PARTE SIMULADA EN MATLAB CON LA ZONA DE DEPLECCIÓN AÑADIDA .................................. 140
FIGURA 9-4 PERFIL DE TENSIONES EN LA ÚLTIMA CAPA (VISTO DE PLANTA) .................................................. 141
FIGURA 9-5 CÓDIGO DE COLORES PARA LAS TENSIONES ................................................................................ 142
FIGURA 9-6 MOVIMIENTO DE LAS CORRIENTES EN EL PERFIL SIMULADO ....................................................... 142
FIGURA 9-7 PERFIL DE TENSIONES EN VISTA FRONTAL (ANÁLOGA A 2D) ....................................................... 142
FIGURA 9-8 GRADIENTE DE TENSIONES .......................................................................................................... 143
FIGURA 9-9 CÓDIGO DE COLORES PARA EL GRADIENTE .................................................................................. 143
FIGURA 9-10 LAYOUT DE LA CONFIGURACIÓN EN INTERDIGIT A ............................................................... 144
FIGURA 9-11 PARTE SIMULADA EN MATLAB ............................................................................................... 144
FIGURA 9-12 PERFIL DE TENSIONES EN LA ÚLTIMA CAPA (VISTO DE PLANTA) ................................................ 146
FIGURA 9-13 CÓDIGO DE COLORES PARA EL PERFIL DE TENSIONES (MV) ....................................................... 146


ix
FIGURA 9-14 REPRESENTACIÓN DE LAS CORRIENTES ..................................................................................... 146
FIGURA 9-15 PERFIL DE TENSIONES EN VISTA FRONTAL ................................................................................. 147
FIGURA 9-16 GRADIENTE DE TENSIONES ........................................................................................................ 147
FIGURA 9-17 CÓDIGO DE COLORES PARA EL GRADIENTE ................................................................................ 147
FIGURA 9-18 LAYOUT DE LA CONFIGURACIÓN EN INTERDIGIT B ............................................................... 148
FIGURA 9-19 PERFIL A SIMULAR SIN ZONA DE DEPLECCIÓN ........................................................................... 149
FIGURA 9-20 PARTE SIMULADA EN MATLAB ............................................................................................... 149
FIGURA 9-21 PERFIL DE TENSIONES EN LA ÚLTIMA CAPA (VISTO DE PLANTA) ................................................ 150
FIGURA 9-22 CÓDIGO DE COLORES PARA LAS TENSIONES .............................................................................. 150
FIGURA 9-23 REPRESENTACIÓN DE LAS CORRIENTES ..................................................................................... 150
FIGURA 9-24 PERFIL DE TENSIONES................................................................................................................ 151
FIGURA 9-25 GRADIENTE DE TENSIONES ........................................................................................................ 151
FIGURA 9-26 CÓDIGO DE COLORES PARA EL GRADIENTE ................................................................................ 151
FIGURA 9-27 PARTE DEL PERFIL A SIMULAR SIN ZONA DE DEPLECCIÓN .......................................................... 152
FIGURA 9-28 PARTE DEL PERFIL A SIMULAR CON ZONA DE DEPLECCIÓN ........................................................ 152
FIGURA 9-29 PERFIL DE TENSIONES EN LA ÚLTIMA CAPA (VISTO DE PLANTA) ................................................ 153
FIGURA 9-30 CÓDIGO DE COLORES PARA LAS TENSIONES (EN MV) ................................................................ 153
FIGURA 9-31 DETALLE DE CÓMO SE MUEVEN LAS CORRIENTES ..................................................................... 154
FIGURA 9-32 SENTIDO DE LAS CORRIENTES EN LA ÚLTIMA CAPA ................................................................... 154
FIGURA 9-33 PERFIL DE TENSIONES EN UNA CAPA FRONTAL INTERMEDIA ...................................................... 155
FIGURA 9-34 GRADIENTE DE TENSIONES ........................................................................................................ 155
FIGURA 9-35 CÓDIGO DE COLORES PARA EL GRADIENTE ................................................................................ 155
FIGURA 9-36 SENTIDO DE LAS CORRIENTES EN LA ÚLTIMA CAPA ................................................................... 157
FIGURA 9-37 PERFIL DE TENSIONES EN UNA CAPA FRONTAL INTERMEDIA ...................................................... 157
FIGURA 9-38 PERFIL DE TENSIONES VISTA DESDE EL LATERAL ...................................................................... 157


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 1


1. INTRODUCCIÓN
El actual interés hacia los sistemas de comunicaciónes inalámbricos está
impulsando la investigación y el desarrollo de nuevas tecnologías de fabricación
de circuitos integrados, configuraciones circuitales y arquitecturas de transmisores
y receptores. El objetivo principal es buscarlos de pequeño tamaño, bajo coste y
bajo consumo capaces de comunicar información digitalizada en múltiples
aplicaciones: teléfonos celulares, redes inalámbricas, sistemas de mensajería por
radio, televisión, televisión por satélite, radioenlaces, etc. Actualmente se tiende
hacia el desarrollo de terminales de usuario totalmente integrados en tecnologías
basadas en silicio. Este terminal debe ser capaz de funcionar según los
estándares requeridos en la banda de frecuencias en la que trabaje.
Motivadas por la creciente necesidad de consumir poca potencia y de
fabricar transistores y receptores de bajo costo, se está compitiendo por integrar
más funciones de radiofrecuencia en un único chip (system on-chip). El transistor
bipolar (BJT) ha sido utilizado como componente activo en circuitos integrados
desde el inicio de éstos y sigue siendo muy usado en la actualidad para
aplicaciones de muy alta frecuencia. Es más grande y más caro que los CMOS.
Esto ha provocado su sustitución por estos últimos en circuitos integrados de alta
densidad de integración. Las ventajas de los CMOS reposan en su, alta
inmunidad al ruido, alta densidad de integración (transistores más pequeños) y
permitir integrar analógico y digital, pero tienen el inconveniente de no poseer la
velocidad de los bipolares. Dependiendo de las aplicaciones hay que estudiar el
binomio viabilidad/coste de los diferentes diseños en función de la frecuencia. De
aquí surge la necesidad de usar en algunas aplicaciones la tecnología BiCMOS
que aúna las ventajas de las tecnologías bipolar y CMOS.
Hasta la fecha, la mayoría de la investigación de circuitos CMOS de
radiofrecuencia ha mostrado la viabilidad de bloques elementales de
radiofrecuencia, tales como amplificadores de bajo ruido (LNA), mixers y
osciladores controlados por tensión (VCO). El siguiente paso consistirá en la
integración de estos bloques funcionales en subceldas, comparables a las ya
existentes en tecnología bipolar o GaAs.
La parte de un receptor/transminsor referente a radiofrecuencia está
resultando ser uno de los mayores problemas en el diseño. Como ejemplo, los
teléfonos inalámbricos actuales: solo una pequeña parte de los transistores de los
que estos teléfonos están formados operan en radiofrecuencia (los demás se
ocupan del tratamiento analógico y digital de la señal de banda de base), pero a
pesar de ello, siguen representando el mayor problema del diseño. Esto es debido
principalmente a tres razones:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 2



Campo multidisciplinar: Al contrario que otros tipos de circuitos analógicos
y mixtos, los sistemas de radiofrecuencia requieren el conocimiento de muchas
áreas que no están directamente relacionadas con los circuitos integrados (véase
Figura 1-1), lo que dificulta la adquisición de todos los conocimientos necesarios
por parte del diseñador de circuitos integrados en un tiempo razonable.
Diseño RF
Teoría de comunicación
Teoría de microondas Señales aleatorias
Propagación de señal Arquitecturas de transmisores
Acceso múltiple
Herramientas CAD
Diseño de ICs
Estándares inalámbricos

Figura 1-1 Disciplinas necesarias en el diseño de radiofrecuencia.
En la medida en que la industria se mueve hacia mayor integración y menor
coste, el diseño de radiofrecuencia requiere mayor competitividad ingenieril, lo
que implica diseñadores de circuitos integrados con suficientes conocimientos en
todas las disciplinas mostradas anteriormente.
Hexágono de diseño de radiofrecuencia: Los compromisos que el diseño
de dichos circuitos conlleva se resumen en el hexágono de diseño de la Figura 1-
2, donde cualquiera de los seis parámetros está en contraposición con cualquiera
de los cinco restantes hasta cierto punto. Esta desventaja se acrecienta aún más
por el hecho de que los circuitos de radiofrecuencia requieren a menudo
componentes externos - por ejemplo, inductancias - que son difíciles de obtener
en un proceso CMOS estándar con un buen factor de calidad.
Ruido Potencia
Linealidad Frecuencia
Tensión de
alimentación
Ganancia

Figura 1-2 Hexágono de diseño de radiofrecuencia
Herramientas de diseño: Las herramientas de CAD para el análisis y
síntesis de circuitos integrados de radiofrecuencia todavía están en sus primeros
pasos. Esto fuerza al diseñador a basarse en la experiencia y la intuición a la hora
de diseñar un circuito integrado.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 3


1.1. APLICACIONES
Además de los productos inalámbricos más habituales como los beepers o
los teléfonos celulares, la radiofrecuencia se ha aplicado en muchos otros
mercados que muestran un gran potencial de rápido crecimiento, cada uno de los
cuáles trae consigo su propio grupo de retos para los diseñadores de
radiofrecuencia.
WLANS: La comunicación entre la gente o los equipos en un área de gran
masificación o densidad demográfica puede realizarse mediante redes locales
inalámbricas (WLANs). Por medio de la utilización de bandas de frecuencia
alrededor de los 900 MHz y 2.4 GHz, los transceivers WLAN pueden proporcionar
conectividad en oficinas, hospitales, empresas, etc. evitando la necesidad de
instalar redes cableadas para ello. Las dos facetas primordiales de las WLANs
son la portabilidad y la reconfigurabilidad.
GPS: El uso del GPS para determinar la localización y dirección resultan
atractivos para el mercado en la medida en que el precio y la disipación de
potencia de los receptores de GPS disminuya. Operan en la banda de 1.5 GHz y
están en desarrollo para incorporarlos al mercado automovilístico. En un futuro
cercano se convertirán en aparatos familiares para todos nosotros como lo son ya
los teléfonos celulares.
RF IDs: Por este término se conocen los sistemas de identificación personal.
Son pequeños, de bajo costo y pueden ser incorporados a objetos o personas con
fines de seguimiento de posición. Las aplicaciones pueden variar desde el
equipaje en aeropuertos hasta tropas en operaciones militares. El bajo consumo
de potencia se convierte en un factor crítico en este tipo de aplicación debido a
que la vida del mismo viene determinada por el de una pequeña pila. Los RF IDs
trabajan en el rango de los 900 MHz y los 2.4 GHz y son de reciente aparición en
el mercado.
Redes familiares vía satélite: Los programas y servicios disponibles por
medio de la televisión vía satélite han atraído a muchos usuarios hacia las redes
de satélites para disfrute en el hogar. Operan en el rango de los 10 GHz y
requieren antenas parabólicas adicionales así como un receptor para el televisor.
Es un competidor directo de la televisión por cable
Este proyecto se centra en el estudio de los varactores integrados en CMOS.
Para ello primero se ha estudiado los fundamentos de la tecnología CMOS,
posteriormente el funcionamiento de los osciladores (VCO ÷ Voltage-Controled
Oscilator), y por último los varactores. Estos elementos son de gran utilidad en los
diseños de radiofrecuencia, pues se usan en la sintonización de señales.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 4


2. TECNOLOGÍA CMOS
2.1. INTRODUCCIÓN A LA TECNOLOGÍA CMOS
El conocimiento de los detalles de un proceso de fabricación para un
diseñador y para un usuario de circuitos integrados es muy importante por dos
razones. La primera razón es que es esencial conocer los factores que influyen en
el coste de la fabricación de los circuitos integrados, tanto en el desarrollo de un
circuito para un problema de diseño como en la elección de uno en particular para
ser usado en un caso concreto. La segunda razón es que en el diseño de circuitos
integrados se requiere un conocimiento y entendimiento de los grados de libertad
disponibles en la tecnología para el diseño de dispositivos.
La razón de que ahora mismo se esté utilizando más y más la tecnología
CMOS en el diseño de circuitos integrados es el precio, es mucho más barata que
la bipolar, la BiCMOS y la de Arseniuro de Galio. La tecnología CMOS posee
también otra característica muy interesante de cara a los diseñadores de circuitos
integrados, permite la integración en un mismo chip de funciones analógicas y
digitales.
En este capítulo se analizan las características del proceso CMOS que
afectan al diseño de elementos pasivos.
2.2. ESTRUCTURA DE LA TECNOLOGÍA CMOS
Un proceso CMOS estándar está formado en diferentes capas (layers) de
materiales, superpuestas unas a otras y introducidas por distintos métodos
químicos y/o físicos. En una fábrica fundidora de silicio estos procesos están
totalmente automatizados, siguiendo una secuencia concreta. Todos los pasos se
ejecutan independiente del diseño específico de los layouts. Es decir, si en
nuestro diseño no se contempla la presencia de una capa de polisicilio 1 en el
proceso real de fabricación se efectúan los pasos como si se introdujéramos esa
capa. Por lo tanto el coste final de la oblea es independiente de la cantidad de
material o el diseño, simplemente se mide por área de silicio ocupada.
En la siguiente figura 2-1 se detallan las capas disponibles sobre un sustrato
altamente dopado p+.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 5



Figura 2-1 Corte esquemático de una oblea de silicio
Como se ve en la figura 2-1 en la tecnología CMOS la distribución de capas
está formado por un sustrato altamente dopado (generalmente con boro) donde
se crece encima una capa epitaxial tipo p. Sobre este crecimiento epitaxial se
difunde un pozo n con fósforo, arsénico o antimonio
1.
Esta es una de las partes
más importantes del circuito ya que sobre este pozo n se pueden difundir a su vez
nuevos pozos p
+
y/o n
+
para la configuración de los dispositivos. Sobre el pozo n
generalmente hay un óxido de silicio (SiO
2
) donde están embutidas distintas
capas de polisilicio y metal. Estas capas pueden estar unidas entre sí o con las
difusiones mediante contactos o vías.
El número de capas de metal y los valores de sus parámetros dependen del
proceso. Concretamente la tecnología presentada es CMOS CUQ 0.6 um. La
competencia entre distintos productores de circuitos integrados impide que las
características específicas del proceso de fabricación sea de dominio público, por
lo que sólo se puede disponer de los parámetros que proporcionan los
fabricantes. Esto es importante tenerlo en cuenta ya que cualquier modelo
matemático que se quiera realizar para la simulación de cualquier circuito en esta
tecnología siempre tendrá serias limitaciones. La solución de compromiso de
muchos fabricantes es la de proporcionar ellos mismos su propio programa de
simulación con las reglas de diseño incluidas. Pero el problema de estos
programas es que muchas veces no se adecuan a las necesidades características
de cada diseñador. Para este proyecto se han utilizado los siguientes valores para
los parámetros.

1
Dependiendo del fabricante pueden usarse difusiones o implantaciones iónicas.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 6


Capa de nitruro de silicio de protección: el grosor de esta capa es de 1 um
aproximadamente y su constante dieléctrica es de aproximadamente c =10·10
6

V/cm.
Capas de metal: Los valores de las distintas capas se presentan a
continuación.
¦
¦
¹
¦
¦
´
¦
O =
=
O =
=
/cnt 5 . 0 M2/M1 via ad resistivid
μm 650 . 0 al1 metal2/met distancia
/cuadrado m 40 ad resistivid
μm 77 . 0 espesor
2 metal

¦
¦
¹
¦
¦
´
¦
O =
=
O =
=
/cnt 5 . 0 icio M1/polisil via ad resistivid
μm 650 . 0 isilicio metal1/pol distancia
/cuadrado m 100 ad resistivid
μm 4 8 . 0 espesor
1 metal

Capas de polisilicio: Algunos procesos permiten crear dos capas de
polisilicio. Los valores típicos de los parámetros de éstas son las siguientes.
¦
¹
¦
´
¦
=
O =
=
nm
μm .
o polisilici
30 1 poli2/poli distancia
/cuadrado 30 ad resistivid
25 0 espesor
2

¦
¹
¦
´
¦
=
O =
=
m
μm .
o polisilici
u 5 . 0 o poli1/óxid distancia
/cuadrado 30 ad resistivid
25 0 espesor
1
Sustrato: El sustrato está formado por una capa de silicio p+, denominada
sustrato, una capa de tipo n y una capa epitaxial de tipo p. Las gráficas de las
características del silicio aparecen en el A 1.
¦
¦
¦
¦
¹
¦
¦
¦
¦
´
¦
¹
´
¦
· O =
u =
+
¹
´
¦
· O =
u =
÷
¹
´
¦
O =
u =
÷
cm 0.015 ad resistivid
m 400 espesor
bulk P
cm 18 ad resistivid
m 15 espesor
epi P
/cuadrado k 1 ad resistivid
m 5 . 2 espesor
well N
sustrato
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 7


La tecnología elegida para el diseño del dispositivo limita las distancias
mínimas entre distintos elementos y por tanto la calidad/rendimiento de los
dispositivos diseñados. Por ejemplo, el espaciado mínimo entre pistas de metal es
de aproximadamente de 0.9 um. Las capas de metal 1 y metal 2 no están
permitidas por encima de la capa de polisilicio 2. La distancia entre las capas de
metal es de 0.65 um. La distancia mínima entre dos difusiones es de 1.2um.
Los distintos dispositivos que se pueden diseñar se construyen a partir de
las capas de metal, las de polisilicio y mediante difusiones en el pozo n de pozos
p
+
y/o n
+
. Aunque no conviene olvidar que el comportamiento de estos
dispositivos no solo depende de las características de las distintas capas sino
también de las propiedades del sustrato, tanto de su resistencia como de su
capacidad parásita.
2.3. TECNOLOGÍAS DE FABRICACIÓN DE CIRCUITOS
INTEGRADOS
En este apartado se van a presentar las distintas tecnologías existentes hoy
en día para el diseño de circuitos integrados. Por último se explicará por qué la
CMOS es la más usada hoy en día. Los tres parámetros fundamentales a la hora
de evaluar un ASIC (Application Specific Integrated Circuit), tal y como muestra la
figura 2-1 son el funcionamiento, coste y tiempo de comercialización.

Figura 2-2 Los tres parámetro para evaluar un ASIC
Funcionamiento
- Densidad de integración
- Frecuencia del sistema
- Ancho de banda
Costes
- Coste de desarrollo
- Costes NRE
- Costes de wafer
- Costes de testeo
- Costes de empaquetado
Tiempo de Comercialización
- Tiempo de diseño
- Tiempo de producción
- Seguridad de diseño
Estos parámetros están determinados en gran medida por la metodología de
diseño, la metodología de ASIC empleada y la tecnología.


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 8


2.3.1. TECNOLOGÍAS EN ARSENIURO DE GALIO
El GaAs presente unas ventajas inherentes frente al tradicional silicio:
- Se trata de un semiconductor de banda directa y con un gap de energía
(1.42 eV) mayor que el del silicio.
- Presenta una movilidad electrónica más alta, con lo cual se reduce la
resistencia en serie de los dispositivos.
- La velocidad de deriva de portadores es mayor, con lo que mejora la
velocidad del dispositivo.
- Puede ser fabricado semiaislante con una resistividad de 10
9
O.cm. Estos
dispositivos poseen capacidades parásitas menores, con lo que se
obtienen dispositivos más rápidos que en silicio.
Asimismo presenta una serie de serias desventajas:
- Precio (siete veces mayor que CMOS)
- Tiempo de vida de portadores minoritarios corto.
- Falta de un óxido térmico pasivamente estable.
- Mayor número de defectos en los monocristales crecidos.
El pequeño tiempo de vida de portadores minoritarios y la falta de óxido
térmico estable ha impedido el desarrollo de dispositivos bipolares o estructuras
MOS en GaAs. Este hecho ha motivado el desarrollo de nuevas tecnologías como
la MESFET, transistor de efecto de campo metal-semiconductor, o la HBT,
transistor bipolar de heterounión, para la fabricación de circuitos integrados en
GaAs. Entre sus aplicaciones cabe destacar las telecomunicaciones en el orden
del GHz, amplificadores, receptores, etc. y todo lo referente a la optoelectrónica y
circuitos de transmisión óptica de alta velocidad.
2.3.2. TECNOLOGÍA BIPOLAR
El transistor bipolar (BJT) ha sido utilizado como componente activo en
circuitos integrados desde el inicio de éstos. El BJT ocupa más espacio y es más
caro que los MOSFET. Esto ha provocado su sustitución por dispositivos MOS en
circuitos integrados de alta densidad. Sin embargo aún encuentra aplicaciones en
ciertos circuitos integrados dada su alta velocidad de funcionamiento, su
capacidad para manejar corrientes mayores y su flexibilidad de diseño.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 9


2.3.3. TECNOLOGÍA MOSFET
El transistor de efecto de campo metal-óxido-semiconductor (MOSFET) es la
estructura actualmente más utilizada en la tecnología microelectrónica VLSI.
Varias razones explican esta preeminencia.
- Es una estructura autoaislada eléctricamente no siendo necesario
fabricar islas de material aisladas por uniones. Este hecho permite
colocar transistores MOS juntos en el chip con el consiguiente ahorro de
espacio y de pasos de proceso.
- Puede ser fabricado en el SUSTRATO sin la necesidad de crecer
costosas capas epitaxiales. Sin embargo cada vez se usan más las
epitaxias para mejorar las características de funcionamiento de los
dispositivos MOS.
- Es un dispositivo de alta impedancia por lo que su consumo de potencia
es bajo.
- Permite integrar digital y analógico con lo que se elimina la incertidumbre
de las conexiones externas.
- Es la tecnología más barata.
Dentro de la tecnología MOSFET se pueden diferenciar tres estructuras
principales en cuanto a componentes microelectrónicos: los dispositivos NMOS,
PMOS y CMOS. Generalmente los dispositivos PMOS no se usan en alta
frecuencia porque tienen una movilidad 2.8 veces inferior a los NMOS (debido a
que sus portadores mayoritarios son huecos en vez de electrones).
La ventaja fundamental de la tecnología CMOS es su precio que ha
permitido su amplia distribución a pesar de no tener buenas prestaciones en
electrónica analógica.
2.3.4. TECNOLOGÍA BICMOS
Las ventajas de los circuitos CMOS reposan en su bajo consumo de
potencia, alta inmunidad al ruido y alta densidad de integración. Sin embargo la
velocidad del sistema está limitada. Por otro lado, los BJTs operan más
rápidamente y tienen mayor capacidad de manejo de altas corrientes. La
combinación de ambas tecnologías recibe el nombre de tecnología bipolar-CMOS
(BICMOS) y su uso aumenta en las aplicaciones que requieren alta velocidad
tales como amplificadores para DRAMS, SRAM's y circuitos integrados de
aplicaciones específicas (ASIC's). Como contrapartida a estas ventajas aparece
una fuerte complejidad en el proceso de fabricación y el precio (tres veces mayor
que CMOS)
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 10


2.3.5. COMPARACIÓN ENTRE TECNOLOGÍAS
A continuación se muestra la figura 2-2 con una descripción de las diferentes
tecnologías de circuitos integrados y tablas comparativas que se han explicado
sucintamente en los apartados anteriores. Se incluye la tabla 2-3 de comparación
de procesos CMOS debido a que es la tecnología que se va a utilizar en la
fabricación del varactor objeto de este proyecto.
Parámetro CMOS BiCMOS Bipolar GaAs SiGe
Velocidad Media-Alta Media-Alta Alta Alta Media-Alta
Potencia
Baja Baja-Media Alta Media Baja tensión
Inmunidad al
ruido de
conmutación
Baja-Media
Alta Alta Alta Alta
Inmunidad al
latch-up
Baja-Media Media Media-Alta 1 Media
Coste de
Producción
Bajo Medio-Alto Medio-Alto Alto Medio-Alto
Integración Alta Alta Baja-Media Baja Todavía baja
Loaded Output
Drive
Baja-Media Alta Alta Baja Alta
Complejidad
del Proceso Baja Alta Media Baja Media-Alta
Disponibilidad
de fuente
Alta Baja-Media Media Baja Muy baja
Tabla 2-1 Alternativas de tecnologías de fabricación de ASICs.

Parámetro CMOS BiCMOS BJT
Densidad de
integración
Muy alta Alta Media
Disipación de
potencia
Baja Media Alta
Velocidad de reloj
digital
s 200 MHz s 400 MHz s 1GHz (ECL)
Ancho de banda
analógico
s 40 MHz s 400 MHz < 1GHz
Ruido 50 – 100 nV/\Hz s 5 nV/\Hz > 1 nV/\Hz
Tensión de
alimentación
2 – 12 V 3- 40 V 3 - 80 V
Capacidad de
driving
Baja Alta Muy alta (50O)
Tabla 2-2 Comparación de tecnologías Si.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 11



Figura 2-3 Categorías de las tecnologías de fabricación de circuitos integrados

Proceso
Puertas/
mm
2

Retardo de
puerta típico
Vdd
Niveles de
metalización
Posibilidades
analógicas
Diámetro
del wafer
Rendimiento
2.0 um 200 500 ps 1.5-40V 2 Sí 4‟‟ Alto
1.2 um 400 370 ps 2.2-5.5V 2 Sí 4‟‟ Alto
0.7 um 1.200 300 ps 3.3-5V 2 Sí 6‟‟ Alto
0.5 um 5.000 210 ps @ 3.3V 3.3V 3-4 Sí 8‟‟ Medio
0.35 um 14.000 210 ps @ 3.3V 1.9-3.3V 5 Emergiendo 8‟‟-10‟‟ Bajo
0.18 um 30.000 - 2.0V 5 Emergiendo 8‟‟-10‟‟ Bajo
Tabla 2-3 Comparación de procesos CMOS.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 12


3. OSCILADOR
Un varactor es parte esencial de un oscilador. Un oscilador es un generador
de frecuencia. La señal que emite suele ser de forma sinusoidal del tipo:
( ) t A V
out
· · = e sin (3.1)
Los osciladores puede oscilan a una frecuencia constante. En este caso se
construyen a partir de materiales piezoeléctricos como cristales de cuarzo etc.
Éstos se emplean sobre todo para la fabricación de todo tipo de relojes o sistemas
de sincronización.
En ciertas aplicaciones tales como sintonización AM, FM, microondas,
radiofrecuencia, etc. se necesitan osciladores capaces de variar su frecuencia de
emisión de señal para que así se puedan sintonizar distintas frecuencias. Esto
impide que puedan utilizarse los cristales de cuarzo. Además, como el rango de
frecuencias a la que puede vibrar el cuarzo es de 1kHz a 130MHz, no se llega a
los valores de radiofrecuencia. Los osciladores que varían su frecuencia de
trabajo según una tensión de entrada se conocen como VCO (Voltage-Controled
Oscilator). Su funcionamiento se basa en un tanque LC (figura 3-1) que resuena a
una frecuencia tal que viene dada por la siguiente expresión en el caso de un
tanque ideal:

LC
1
= e (3.2)
Un tanque LC ideal no necesita ser alimentado ya que ante la más mínima
excitación, teóricamente comenzaría a oscilar.

Figura 3-1 Oscilador ideal.
En este tipo de osciladores basta con alterar uno de los dos valores, el de la
inductancia o el de la capacidad para variar la frecuencia de resonancia. Cuando
se pretende integrar un VCO el parámetro que se hace variable es la capacidad
debido a la dificultad que entraña el diseño de una inductancia variable.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 13


La capacidad variable se conoce como varactor y un modo de construirlos es
a partir de uniones P-N aprovechando la propiedad de que en la frontera de las
dos zonas se forma una zona dieléctrica cuando se polariza en inversa. Este tema
se tratará más profundamente en el capítulo 4.
Los componentes que forman el tanque LC no son ideales y tanto la
capacidad como la inductancia llevan asociado una resistencia parásita en serie.
(figura 3-2).

Figura 3-2 Tanque LC real.
Se demuestra que la resistencia parásita que aparece en serie con cada
elemento puede sustituirse por una resistencia Rm en paralelo al tanque
resonante (figura 3-3).

Figura 3-3 Tanque real equivalente.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 14


El valor de Rm se obtiene de la siguiente forma:

C L·
=
1
e (3.3)

( )
L
p
R
w L
R
2
·
= (3.4)

( )
2
1
C R
R R R
p
C L eff
·
+ + =
e
(3.5)

( )
2
1
C R
R
eff
m
·
=
e
(3.6)
Esta resistencia Rm afecta tanto a la frecuencia de resonancia como al
factor de calidad del tanque resonante, además, la energía no se conserva en el
oscilador y parte de esta se disipa por las resistencias. Por este motivo debe
proporcionarse un aporte externo de energía para compensar las pérdidas por
efecto Joule. Esto se consigue mediante un circuito activo que conceptualmente
equivale a conectar una resistencia negativa. Finalmente el esquema del circuito
que funciona como un tanque ideal es el que se muestra en la figura 3-4.

Figura 3-4 Tanque real compensado.

Los factores de calidad para una inductancia y un condensador son:

L
L
R
L
ω Q = (3.7)

C
C
R C ω
1
Q
· ·
= (3.8)
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 15


Cuando el condensador y la inductancia se conectan en paralelo para
formar el tanque, el factor de calidad del oscilador es:


L R C R
L
Q
Q Q Q
C L
T
C L T
· · · +
·
= ¬ + =
2
1 1 1
e
e
(3.9)
En la expresión del factor de calidad se aprecia claramente que
interesa que se anule el efecto de la resistencia. Para ello, tal y como se ha citado
anteriormente el recurso más empleado es el de conectar un circuito activo al
oscilador cuya resistencia equivalente sea –R
m
. Una forma sencilla de hacer un
circuito activo que tenga esta respuesta es mediante con dos transistores de
características semejantes. En sistemas integrados se pueden obtener dos
transistores que tengan características muy parecidas procurando que al
integrarlas se sitúen físicamente lo más próximas que sea posible. Sin embargo,
es mucho más difícil encontrar dos transistores discretos iguales. Éste es un
motivo más para hacer un oscilador totalmente integrado. El mayor problema que
supone conectar circuitos activos al oscilador es que éstos introducen ruido en el
sistema por lo que éste es un tema que debe ser tenido en cuenta a la hora de
diseñar el oscilador.
El arranque del oscilador se produce gracias al ruido que producen los
componentes (resistencias, transistores del circuito activo...) y que abarca todo el
espectro, por lo que también habrá ruido en la frecuencia de resonancia. Este
ruido hace que el tanque vibre a la frecuencia de resonancia partiendo de una
amplitud muy pequeña hasta llegar a una cierta amplitud de valor constante
siempre que la tensión de alimentación también lo sea. Se observa que aunque
en casi todas las aplicaciones electrónicas el ruido suele ser algo molesto que
debe ser eliminado, en este caso ayuda a que arranque el sistema.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 16


4. VARACTORES
Un varactor es una capacidad variable controlada por tensión, y es un
elemento muy utilizado en osciladores controlados por tensión (VCOs) para la
sintonización de señales de distinta frecuencia. En este capítulo se va a explicar
el funcionamiento del varactor de unión pn. Antes de entrar en ello, se
comentarán las características que debe tener un elemento de este tipo.
4.1. VARACTOR IDEAL
Se podrían enumerar las siguientes características de un varactor:
- Factor de calidad. Tal y como se ha visto en el capítulo 3, el factor de
calidad de un condensador se define como el cociente entre la
capacitancia o reactancia capacitiva y la resistencia asociada a esa
capacidad:

|
|
.
|

\
|
= =
perdida Energía
almacenada Energía
R C R
C
Q
C C

1
1
e
e
(4.1)
Un varactor ideal es aquel que no tiene pérdidas, luego la resistencia
asociada es 0 =
C
R . Así, el factor de calidad es ·. En un varactor real, y
como ya se verá más adelante, convendrá que la resistencia sea la
mínima posible.
- Ratio
min max
C C
(tuning o sintonización). Para un varactor ideal, el ratio
min max
C C
es infinito. Lo ideal sería que el rango de variación de la
capacidad estuviera entre cero e infinito. En un varactor real interesará
que el tuning sea lo más grande posible. Es decir, que
max
C
sea la mayor
posible y que
min
C
sea la menor posible.
- Linealidad. Los varactores ideales tienen una curva característica que es
lineal con la tensión de alimentación. Es decir, que la sensibilidad del
varactor sea independiente de la tensión de alimentación o de control. La
sensibilidad es la pendiente de la curva capacidad – tensión
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 17


En la figura 4-1 se presenta la curva característica capacidad – tensión de un
varactor ideal.
Capacidad vs. Tensión de
polarización
0
100
200
300
400
500
0 1 2 3 4 5
Tensión inversa de polarización (V)
C
a
p
a
c
i
d
a
d

(
u
F
)

Figura 4-1 Curva característica capacidad-tensión de un varactor ideal

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 18


4.2. TIPOS DE VARACTORES
A continuación se describen diferentes tipos de varactores. Primero se hace
una breve descripción de los varactores NMOS trabajando en modo acumulación
y en modo deplección, de los varactores PMOS y de las capacidades
conmutables (aunque esta última estructura no es exactamente un varactor). El
varactor de unión PN al ser la estructura que se ha utilizado en este proyecto se
ha descrito con más detalle en el capítulo 4.3.
4.2.1. VARACTOR NMOS
Este varactor usa el óxido de puerta como dieléctrico con lo que se obtiene
capacidades hasta casi tres veces más elevada que la de un varactor pn con la
misma área.
El funcionamiento básico de un varactor NMOS estándar es similar a un
MOSFET de canal N con la excepción de que drenado y fuente están
cortocircuitados mediante las conexiones metálica. Esto se realiza para eliminar
las capacidades parásitas que aparecen en las uniones entre el drenado, fuente y
el sustrato p que hubieran limitado el rango de sintonización.
Este varactor presenta una buena sintonización (ratio Cmax/Cmin) asociado
a una variación lineal en la tensión. El punto débil de estos varactores es que
presentan una Q muy baja. Las regiones de operación en que puede estar
trabajando un NMOS están descritas en la figura 4-2

Figura 4-2 Capacidad total entre la puerta y el sustrato en función de la tensión fuente-drenador.
En la figura 4-2 la línea sólida pertenece al comportamiento a bajas
frecuencias y la discontinua a altas frecuencias. V
FB
(tensión de flatband)
representa el instante en que no existe carga debajo del óxido de puerta, por lo
que determina el límite entre las zonas deplección y acumulación.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 19


4.2.1.1. Varactor NMOS en Modo Deplección
El funcionamiento de varactor en un transistor NMOS estándar es logrado
cuando la tensión de polarización entre los terminales del dispositivo es menor
que el valor de tensión flatband (V
FB
) como se observa en la figura 4-2.

Figura 4-3 Esquema de un varactor NMOS estándar
Cuando se aplica una pequeña tensión entre la puerta y el terminal
drenado/fuente se crea una zona de deplección justo debajo del óxido de puerta.
Pero a su vez también se crean zonas de deplección en los alrededores de las
difusiones n
+
. Por tanto la capacidad total del dispositivo será el resultado de
suman en serie la capacidad en la zona de deplección C
d
y la capacidad C
OX
que
se produce en el óxido de puerta. Al estar en serie, el valor máximo de capacidad
se producirá cuando aumentando mucho la tensión se aumente la zona de
deplección y por tanto el valor C
d
hasta el máximo. En el límite el valor C
TOTAL
máximo será el valor de C
OX
.

1
1 1
÷
|
|
.
|

\
|
+ =
OX d
TOTAL
C C
C (4.2)
En cambio al valor mínimo de C
TOTAL
se produce cuando la tensión de
polarización es igual a la tensión de threshold (V
TH
) como se observa en la figura
4-2.
Si se sigue bajando la tensión se forma una región de inversión bajo la
puerta. A bajas frecuencias el trabajar en la zona de inversión hace que la
capacidad del dispositivo aumente hasta un valor cercano al valor de C
OX MAX.
A
altas frecuencias, donde se asume que el varactor va a trabajar, este efecto no se
da, manteniéndose el valor de la capacidad del dispositivo mínima.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 20


4.2.1.2. Varactor NMOS en Modo Acumulación
El funcionamiento del varactor NMOS en modo acumulación (figuras 4-4 y 4-
5) se logra cuando se aplica una tensión de polarización inferior a la de flatband
entre la puerta y el terminal drenado/fuente. En este caso los electrones son
atraídos justo debajo de la puerta donde se acumulan y se crea una zona de
deplección, mientras que los huecos son repelidos. La capacidad total será la el
resultado de poner en serie las capacidades C
OX
y C
d
. En el límite la superficie de
silicio se acumula de electrones de las difusiones n
+
. En este caso la C
TOTAL

obtiene su máximo valor y similar al valor de C
OX
(ver figura 4-2).

Figura 4-4 Esquema del varactor NMOS modo Acumulación

Figura 4-5 Representación del transistor NMOS y su polarización
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 21


4.2.2. VARACTOR PMOS
Generalmente los varactores PMOS se usan poco debido a que los factores
de calidad que presentan son inferiores a sus homólogos NMOS. Esto es debido
principalmente a que sus portadores mayoritarios (huecos) poseen una menor
movilidad que los portadores mayoritarios de los NMOS (electrones)
2
.
El varactor PMOS tiene la siguiente estructura.

Figura 4-6 Diagrama de un varactor PMOS
La capacidad vista desde la puerta es la capacidad de óxido C
OX
. A medida
que el valor absoluto de V
D/S
-V
G
disminuye hacia la tensión de flatband la puerta
atrae menos electrones y en la superficie del silicio bajo la puerta disminuye su
densidad de carga (figura 4-5). A la tensión de flatband, la superficie se torna
neutra y comienza la zona de deplección. En ese momento, la capacidad es
mínima.
Si se sigue aumentando V
D/S
-V
G,
la superficie del silicio pasa a modo
inversión donde los huecos se tornan los portadores mayoritarios. La capacidad
de inversión es sustancialmente menor que la capacidad en modo acumulación.


2
Los electrones tienen aproximadamente una movilidad 2.8 veces superior a la de los huecos.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 22


4.2.3. CAPACIDADES CONMUTABLES
A pesar de nos ser propiamente varactores se mencionan debido al
creciente interés en radiofrecuencia por sus altos factores de calidad.
El principio de funcionamiento de una capacidad conmutable es tener una
capacidad activa con un buen factor de calidad, la cual esté eléctricamente
conectada o desconectada usando como interruptor un transistor MOS u otro
componente. En la práctica, este tipo de varactores sólo presenta buenos
rendimientos en modo binario, encendido o apagado ya que entre medio el factor
de calidad es bastante malo, inferior a la unidad.
Existen varias opciones a la hora de fabricar una capacidad de este tipo:
1) La capacidad puede ser un transistor MOS, como los vistos
anteriormente, o una capacidad con un buen comportamiento lineal. Básicamente
estas capacidades lineales suelen estar formadas por una placa de polisilicio
separada de una difusión n+ por medio de una fina capa de óxido. El uso de una
capacidad lineal no afecta al factor de calidad del varactor ya que la capacidad
lineal tiene un factor de calidad alto.
2) Una capacidad metal a metal para obtener una respuesta bastante lineal.
Desafortunadamente, la capacidad entre el contacto inferior del varactor y el
sustrato suele ser grande (por encima de un 30 % de la capacidad total).
Actualmente estas capacidades son solo prácticas cuando la tensión de
control trabaja en modo binario porque en los valores medios del rango de tensión
de control los valores de la resistencia del canal son demasiado elevadas.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 23


4.3. VARACTOR DE UNIÓN PN
Se llama varactor de unión pn (de dos difusiones) a la capacidad que se crea
en la unión entre una zona p y una zona n (figura 4-7), cuando ésta se polariza en
inversa. Esta capacidad depende de la magnitud de la tensión inversa aplicada.
Para entender mejor lo que ocurre , a continuación se explica este fenómeno con
más detalle, entrando en la propia física de los semiconductores.

Figura 4-7 Unión pn
4.3.1. FÍSICA DE LA UNIÓN PN
Se va a explicar brevemente los conceptos básicos de la física de los
semiconductores, dopados, etc. para que la asimilación de conceptos posteriores
resulte más fácil.
4.3.1.1. Física de los semiconductores. El silicio.
Los materiales semiconductores son materiales que tienen pocos portadores
de carga móviles, de modo que a bajas temperaturas los semiconductores se
comportan como materiales aislantes, y a temperaturas mayores conducen (la
conducción depende del nivel de energía).
El silicio es el material semiconductor más usado. El silicio puro forma redes
cristalinas en las que cada átomo comparte un electrón con sus cuatro átomos
más cercanos mediante cuatro enlaces covalentes. En la figura 4-8 se puede
observar la red cristalina que forma el silicio.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 24



Figura 4-8 Red cristalina del Silicio
El silicio es un elemento tetravalente. Por lo tanto, el silicio puro
monocristalino a 0 ºK no conduce. Pero si a esta estructura o red cristalina se le
aporta energía, en forma de energía térmica por ejemplo, tiene lugar lo que se
denomina generación térmica de pares electrón-hueco
-
(figura 4-9): un electrón
de la red cristalina absorbe la energía aportada y la utiliza para abandonar su
posición (la energía térmica es capaz de romper alguno de los enlaces
covalentes) y quedar libre en la red. Por cada electrón que se libera se genera un
hueco. De este modo, el silicio conduce.

Figura 4-9 Generación térmica de pares electrón-hueco

-
El concepto de hueco es similar al concepto de electrón. Los huecos tienen la
misma masa y carga que los electrones, pero de signo opuesto. El hueco es aquel lugar
vacío que ha dejado un electrón que ha abandonado su posición en la red.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 25


4.3.1.2. Introducción de impurezas donadoras y aceptadoras
La estructura cristalina del silicio puro se altera cuando se introducen
impurezas en la red cristalina, de modo que las propiedades de la red cambian.
Cuando la introducción de las impurezas se hace a propósito, y de una manera
dosificada, recibe el nombre de dopado. Dependiendo de la clase de impureza
que se introduce en la red cristalina se obtienen distintos tipos de dopado. De este
modo se puede hablar de dopado p o de dopado n.
Se dice que un dopado es de tipo p cuando se introducen impurezas
aceptadoras o del grupo III. Es decir, son elementos trivalentes, que al
introducirlos en la red cristalina de silicio, forman sus enlaces dando lugar a un
hueco libre y a un ion positivo inmóvil por cada átomo introducido.
Fundamentalmente, el elemento utilizado para este tipo de dopados es el Boro.
En la figura 4-10 se representa la introducción de una impureza aceptadora
en la red cristalina de silicio:

Figura 4-10 Introducción de impurezas aceptadoras. Dopado de tipo p
Si se introducen impurezas donadoras o del grupo V (los grupos VI o VII
también son donadores), el dopado es de tipo n. Los elementos del grupo V son
pentavalentes, y al introducirlos en la red cristalina de silicio, forman sus enlaces
dando lugar esta vez a un electrón libre y un ion negativo inmóvil por cada átomo
introducido (Figura 4-11). Fundamentalmente, el elemento utilizado para los
dopados de tipo n es el Fósforo (P).
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 26



Figura 4-11 Introducción de impurezas donadoras. Dopado de tipo n.
Cuando la concentración de impurezas introducidas es muy elevada, bien
sean aceptadoras o donadoras, se habla de dopado p+ o dopado n+.
4.3.1.3. La unión PN
Supóngase un monocristal de silicio puro, que se divide en dos zonas con
una frontera definida por un plano. Una de las zonas se dopa con impurezas del
tipo p y la otra con impurezas del tipo n. En cada una de las zonas la carga total
es neutra, pues como se ha dicho antes, por cada electrón libre existe un ión
positivo y por cada hueco libre un ión negativo, de modo que las cargas se
anulan.
Los portadores
-
de carga tienden a difundirse, ocupando toda la red
cristalina (figura 4-12). Como consecuencia, los electrones y huecos próximos a la
frontera entre las dos zonas tienden a cruzarla. Por un lado, se da un fenómeno
de recombinación
+
de huecos y electrones, y por otro lado, por cada par electrón–
hueco que se ha recombinado, queda a cada lado de la frontera un ión positivo (a
un lado) y un ión negativo (al otro lado) en exceso. Esta distribución de cargas da
lugar a la creación de un campo eléctrico, debido al cual llega un momento en que
difusión y repulsión eléctrica se equilibran, y se detiene así la recombinación,
alcanzándose el equilibrio.

-
Los huecos y los electrones se conocen como portadores de carga, de modo que
en una zona n o n+, los portadores mayoritarios son los electrones, mientras que en una
zona p o p+, lo son los huecos.
+
Los electrones libres ocupan los huecos libres, de modo que ambos dejan de ser
portadores libres, y se anulan sus cargas.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 27



Figura 4-12 Difusión de portadores. Zona de deplección
El resultado son dos zonas n y p, conductoras y cada una con su resistencia
correspondiente, y entre las dos una región de deplección, que idealmente ya no
es conductora porque no tiene portadores. Esta zona de deplección tiene la
anchura suficiente para que el campo eléctrico creado pueda equilibrar la difusión.
4.3.1.4. Polarización de la unión pn
El bloque pn descrito anteriormente es, en principio, no conductor,debido a
la zona de deplección que se ha creado en la frontera. Lo que impide la
conducción es el campo eléctrico que se ha creado entre los iones positivos y
negativos que hay a ambos lados de la zona de deplección.
Como se ve en la figura 4-13, si se aplica un campo externo, éste empuja los
electrones de la zona n y los huecos de la zona p a la frontera, estrechando de
este modo la zona de deplección. Si el campo externo supera al interno, esta
zona desaparece por completo, dándose aquí una continua recombinación de
electrones y huecos: el bloque conduce. Existe por tanto una barrera de potencial
que hay que superar para que la zona de deplección desaparezca (~0.7 V). Esto
es lo que se conoce como polarización directa.

Figura 4-13 Polarización directa: recombinación.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 28



Si por el contrario, la tensión aplicada en la zona n es mayor que la aplicada
en la zona p (figura 4-14), el campo eléctrico creado es del mismo sentido que el
campo interno. Los electrones de la zona n son alejados de la frontera, al igual
que los huecos de la zona p, y la zona de deplección se ensancha aún más:
idealmente el bloque no conduce (en la realidad conduce un poco). Esto es lo que
se conoce como polarización inversa. Cuanto mayor sea la magnitud de la tensión
inversa aplicada, más ancha se hará la zona de deplección

Figura 4-14 Polarización inversa: ensanchamiento de la zona de deplección
4.3.2. CARACTERIZACIÓN DEL VARACTOR PN
Este tipo de varactor es una unión pn polarizada en inversa. La capacidad
aparece entre las zonas n y p: la zona de deplección se puede ver como si fuera
un condensador, cuyas placas son los límites de la zona de deplección. Estas
placas se forman o se cargan con los electrones y huecos que son atraídos al
aplicar la tensión inversa, de modo que se tiene una placa cargada positivamente
y otra placa cargada negativamente.
Como se ha visto anteriormente, la zona de deplección depende de la
magnitud de la tensión inversa aplicada. Cuanto mayor es la tensión, más ancho
es la zona de deplección. Esto, traducido al concepto de capacidad, significa que
las placas de la capacidad virtual estarán más alejadas (d), luego la capacidad
total será menor:

d
A
C · = c (4.3)
Un aumento del área de las placas (A), producirá un aumento de la
capacidad. Esto, como se verá más adelante, en un varactor se traduce en que
para conseguir una capacidad máxima, habrá que buscar el mayor perímetro
posible para la zona de deplección (ver capítulo 4.3.3.7).
En la tecnología CMOS, existen dos posibilidades para realizar un varactor
de este tipo: una zona n dentro del sustrato p, o una zona p dentro de un pozo n.
La primera posibilidad no es adecuada, porque uno de los contactos de la
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 29


capacidad esta conectado a tierra (sustrato p) y por lo tanto perdemos el control
de tensión sobre este terminal. Así la opción más viable resulta ser la segunda.
Las zonas n y p tienen asociadas unas resistividades, y se trata de que las
resistencias que ofrezcan sean las menores posibles, pues solamente nos
interesa el efecto capacitivo de la unión. Para eso, en vez de difundir una zona p
dentro de un pozo n, se difunde una zona p+, disminuyendo considerablemente la
resistencia. Con el fin de disminuir aún más la resistencia, se difunde una zona n+
dentro del pozo n. Como la unión no puede ser p+n+ por problemas de ruptura
por avalancha al aplicar tensión inversa, es necesario mantener una franja de tipo
n alrededor de la zona p+. Así, y como se ve en la figura 4-15, la capacidad se
forma entre las zonas p+ y n:

Figura 4-15 Varactor de unión pn
Para reducir más la resistencia, se conecta en paralelo con la difusión p+
una pista metálica. Esto se hace porque aunque la resistividad de la zona p+ (~30
O/) es considerablemente menor que la resistividad del pozo n (1 KO/), su
longitud es mayor. Además, la resistividad de la zona p+ es elevada frente a la
resistividad de la pista de metal (~100 mO/). Esta conexión en paralelo entre la
placa metálica y las difusiones se hace mediante vías (figura 4-16). En la zona n+
se hace lo mismo.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 30



Figura 4-16 Disminución de la resistencia por la conexión en paralelo de una placa metálica.
Por otro lado, la zona n entre las difusiones n+ y p+ deberá ser la mínima
posible, pues cuanto menor sea menor será la resistencia del varactor. La longitud
de la zona de deplección nos limitará esta distancia mínima entre las dos
difusiones, la cual se puede calcular a partir de la expresión (4.4), que
corresponde a la máxima longitud de la zona de deplección (máxima tensión
inversa aplicada):
( )
R o
D A
D A s
V
N N
N N
q
L + u ·
+
· =
c 2
(4.4)

Figura 4-17 Longitud de la zona de deplección




Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 31


Donde los parámetros que aparecen en la formula son:
- L: Longitud de la zona de deplección
-
S
c : Constante dieléctrica del silicio
- q: Carga del electrón
-
A
N : concentración de impurezas aceptadoras
-
B
N : concentración de impurezas donadoras
-
0
u : Potencial en la zona de deplección
-
R
V : Tensión aplicada entre la zona p y la zona n del semiconductor
Se ha visto que la capacidad depende de la tensión inversa aplicada: a
mayor tensión inversa, mayor es la zona de deplección, luego menor es la
capacidad.
Esta capacidad depende de la superficie de contacto entre la zona p y n
(perímetro de la difusión) y del área de la difusión, luego la mejor configuración o
estructura para el varactor será aquella que tenga difusiones de mínima área
(resistencia mínima) y máximo perímetro, debido a que el factor de calidad es el
óptimo en este caso (véase el capítulo 4.3.3.7)
La tensión que se aplica al varactor tiene dos componentes: una continua
que polariza la unión en inversa, y otra alterna que es la que contiene la
información. Esta señal alterna está limitada por la impedancia del varactor, la
cual tiene una parte imaginaria (la capacidad de la unión p+n), y una parte real,
que es la resistencia entre contactos del varactor.
A continuación se estudia la resistencia que ofrece entre contactos el
varactor.
4.3.3. PÉRDIDAS Y CAPACIDADES PARÁSITAS EN EL VARACTOR
Al aplicar una tensión alterna entre los contactos del varactor, aparecen unos
campos eléctricos, los cuales son los causantes de las pérdidas óhmicas en el
varactor, y de la aparición de algunas capacidades parásitas o no deseadas.


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 32


4.3.3.1. Pérdidas óhmicas en las capas de contacto del varactor
Una de las partes que forman la conexión de un varactor es la capa
metálica. Al ser esta capa conductora (tiene una cierta resistividad), la tensión
aplicada crea un campo eléctrico que a su vez crea una corriente la cual genera
pérdidas óhmicas. En una primera aproximación la resistencia se puede calcular
del siguiente modo:

A
l
R · = p (4.5)
Donde p es la resistividad del metal, A es el espesor de la capa de
contacto y l es la distancia entre el punto de aplicación de la tensión en la capa y
la posición de la vía, tal y como se ve en la figura 4-18:

Figura 4-18 Capa metálica de conexión del varactor
El comportamiento de las pistas de metal a las frecuencias de trabajo se
puede modelar mediante la teoría de líneas de transmisión. Se puede demostrar
que a pesar de que la resistividad de las pistas de metal es relativamente
pequeña (40-100 mO/) la tensión en el otro extremo de la pista puede disminuir
hasta un tercio del valor nominal en el comienzo de la línea.

Figura 4-19 Esquema de una pista de metal
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 33



Figura 4-20 (a) Figura de referencia y (b) circuito equivalente para el cálculo de líneas de transmisión
Suponiendo despreciables los efectos de la inductancia L
s
y la conductancia
G
p,
la impedancia de entrada se puede representar en este caso mediante la
siguiente expresión:

N
L w R
Cw j
N
Z
s
in
3
/ ·
+ =
e
(4.6)
Donde N es el número de pistas de dimensiones L x w en paralelo.
4.3.3.2. Pérdidas óhmicas en las vías
Una vía es una conexión metálica entre las placas de metal en un proceso
CMOS estándar. En este caso las vías son las uniones entre las capas metálicas
y las difusiones. Al aplicar tensión, circula corriente a través de las vías y se
producen pérdidas. La resistencia típica de una vía ND-C es de 0.5 O.
4.3.3.3. Pérdidas óhmicas en las difusiones
La tensión no se aplica uniformemente a toda la difusión, por lo que la
diferencia de tensión crea un campo eléctrico que debido a la resistividad de la
difusión genera pérdidas óhmicas.
Estas pérdidas fundamentalmente dependen del camino que recorre la
corriente en las difusiones, pero también dependerá en alguna medida de la
superficie de contacto de la vía con la difusión, o la resistividad de la zona.
4.3.3.4. Pérdidas óhmicas entre las dos difusiones
Al aplicar tensión al varactor, se crea un campo eléctrico que va de la zona
n+ a la zona p+. Entre las dos difusiones está la zona n, pero también la zona de
deplección, por lo que habrá que tener en cuenta la resistencia de estas dos
zonas:
Por un lado está la zona n. Su resistencia es mucho mayor que la de una
zona n+, y por lo tanto, la corriente deberá realizar el menor camino posible por
ella. Las pérdidas dependerán del camino que siga la corriente en el pozo n.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 34


Por otro lado está la zona de deplección. Su resistencia viene dada por la
expresión (4.7):

A
l
R
deplección de Zona
· = p (4.7)
Y la resistividad de la zona de deplección se puede expresar como se indica en la
expresión (4.8):

p p n n
n q n q u u
p
+
=
1
(4.8)
Donde:
- q es la carga del electrón
-
p n
n y n son las concentraciones de portadores mayoritarios y minoritarios
de la zona de deplección
-
p n
y u u son las movilidades de los portadores mayoritarios y minoritarios
en la zona de deplección
Por tanto, las pérdidas dependerán de la concentración de portadores
mayoritarios y minoritarios en la zona de deplección, luego también de la tensión
aplicada entre las dos difusiones, porque la concentración de portadores
dependerá en cierta medida de esta tensión.
4.3.3.5. Capacidad parásita en el pozo n
Cuando se aplica una diferencia de tensión entre los terminales de un
varactor, aparece una distribución de tensión en la zona n. Debido al carácter
semiconductor del pozo n, aparece una impedancia que limita la corriente. La
parte capacitiva de esta impedancia es la llamada capacidad parásita del pozo n.
Esta capacidad desplaza la frecuencia de resonancia del varactor: la
frecuencia resonancia es aquella frecuencia la que la parte resistiva y la parte
inductiva se igualan. Si a causa de la capacidad parásita la capacidad total del
varactor varía, la frecuencia de resonancia se desplaza.
4.3.3.6. Efectos producidos por el sustrato p
Debido a la distribución de tensiones que aparece en el sustrato y a su
carácter semiconductor, aparece una impedancia que limita la corriente: una
resistencia y una capacidad.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 35


Además, en la unión entre el pozo n y el sustrato p, por estar el sustrato a
menor tensión que la zona n, aparece una zona de deplección. Ésta lleva
asociado otro par resistencia-capacidad como ya se ha visto anteriormente.
Estos dos efectos se representan en la figura 4-21:

Figura 4-21 Esquema de representación de los efectos que produce el sustrato
4.3.3.7. Capacidad de unión
Esta es la capacidad que aparece entre la zona p+ y la zona n, y en
definitiva, la capacidad que interesa del varactor. Esta capacidad se puede
modelar según la expresión (4.9):
Perímetro
PUSW
V
CUSW Area
PU
V
CU C
MJSW
R
MJ
R
j
·
|
.
|

\
|
+ · + ·
|
.
|

\
|
+ · =
÷ ÷
1 1 (4.9)
Donde se puede ver que la expresión de la capacidad está formado por dos
factores: uno que depende del área y otro que depende del perímetro. CU es el
factor de capacidad unión-área, MJ es el coeficiente de escalado, PU el potencial
en la unión, y CUSW, MJSW y PUSW son el factor de capacidad de unión-área,
coeficiente de escalado y potencial de unión del perímetro respectivamente.
Aumentando el perímetro en un área dada la capacidad aumenta. Además la
resistencia aumenta con el área, luego para que el factor de calidad del varactor
sea el óptimo, habrá que buscar geometrías en las que se maximice el perímetro
con la mínima área de difusión. En la figura 4-22, se presentan dos geometrías de
difusión distintas que ofrecen la misma capacidad, pero factor de calidad distinto.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 36



Figura 4-22 Comparación de geometrías
4.3.4. POSIBLES CONFIGURACIONES
Como se ha visto en el apartado anterior, para conseguir valores elevados
de capacidad sin usar demasiada área se debe maximizar el perímetro de la
unión. Para eso, en vez de usar configuraciones de varactor con dos islas de
difusiones p+ y n+, hay que intentar usar configuraciones que presenten mayores
perímetros de unión. Configuraciones posibles podrían ser, por ejemplo las
siguientes: poner varias isletas n+ y p+ (cuantas más islas se pongan, mayor será
la capacidad del conjunto) (figura 4-23), difusiones en forma de L (figura 4-24),
etc.

Figura 4-23 Configuración de isletas
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 37



Figura 4-24 Difusiones en forma de L
4.3.5. LIMITACIONES DEL VARACTOR DE UNIÓN PN
Al principio de este capítulo se han comentado cuales son las características
de un varactor ideal. En la realidad, los varactores tienen desviaciones
considerables respecto de esa idealidad.
La principal limitación de estos varactores es el pequeño rango de variación
de capacidad que presentan. Y no es posible obtener un rango que varía entre 0 y
max
C , porque el cero de capacidad está asociado a una anchura de la zona de
deplección infinita, lo cual no es viable. En la gráfica 4-25 se puede observar lo
comentado.
Capacidad Vs Polarización
0,60
0,80
1,00
1,20
1,40
1,60
0 1 2 3 4 5
Tensión (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 4-25 Capacidad del varactor respecto a la tensión de polarización

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 38



Una desviación de la idealidad, la cual se puede apreciar perfectamente en
la gráfica anterior es la no-linealidad de la capacidad con la tensión.
Otro aspecto a tener en cuenta es el factor de calidad. Este factor permite
comparar distintas estructuras del varactor para así poder llegar a configuraciones
óptimas. Como anteriormente se comentó, el factor de calidad se define en la
expresión:

C
fCR
Q
t 2
1
= (4.10)
Donde la C es la capacidad del varactor, f la frecuencia de trabajo y
C
R la
resistencia total del varactor. En el apartado 4.3.3 (pérdidas y capacidades
parásitas en el varactor) se ha hablado tanto de la capacidad de unión como de la
resistencia, y se han visto distintas posibilidades para reducir la resistencia a
valores mínimos, pero sigue siendo de una magnitud considerable, de modo que
se obtienen valores muy pequeños de Q para los varactores de unión pn.
El factor de calidad no es constante respecto de la tensión, porque depende
de la capacidad (que es variable). A mayor tensión inversa aplicada mayor es el
factor de calidad, pues menor resulta ser la capacidad.
Una buena Q significa una resistencia pequeña asociada al varactor. La
resistencia total, como ya se ha visto, es la equivalente de varias resistencias
(pozo n, difusiones, capas metálicas, vías, uniones, etc.), pero la más importante,
y la que conviene considerar, es la proveniente del camino resistivo que sigue la
corriente en el pozo n. Por tanto, las siguiente consideraciones mejoran el factor
de calidad:
- Búsqueda de geometrías en las que se maximice el perímetro y se
minimice el área, para conseguir que para una capacidad determinada
presenten la mínima resistencia posible. (capítulo 4.3.3.7)
- Unión en paralelo de los contactos del varactor con capas de metal
mediante vías para reducir la resistencia del varactor (figura 4-16)
- Reducir al máximo la distancia entre las difusiones n+ y p+ (pozo n), para
minimizar la resistencia del varactor (figura 4-26), respetando siempre
que la distancia mínima debe ser la máxima longitud de la zona de
deplección, (expresión 4-4)
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 39



Figura 4-26 Disminución de la distancia entre difusiones


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 40


5. CÁLCULO DE RESISTIVIDADES
Uno de los principales problemas a la hora de diseñar un varactor es el
cálculo de su resistencia para determinar su factor de calidad Q
3
. La dificultad
consiste en que no existe ningún modelo universalmente aceptado que muestre el
comportamiento de la resistencia de un diodo integrado polarizado en inversa. En
la práctica modelos basados en resistividades homogéneas en geometrías
definidas
4
como primera aproximación han resultado ineficientes, ya que se
obtienen resultados teóricos muy inferiores a las medidas realizadas directamente
sobre la oblea una vez fabricada. Esta desproporción puede llegar a ser de un
orden de magnitud.

Figura 5-1 Esquema aproximado de la resistencias que aparecen en un varactor
Las resistencias que introducen las pistas y contactos metálicos son
relativamente sencillas de calcular, al menos en una primera aproximación (ver
apartado 4.3.3.1). La dificultad surge a la hora de calcular las resistencias
introducidas por los pozos n, p
+
, n
+
y el sustrato como muestra la figura 5-1.
En este capítulo se va a describir el proceso de obtención de las
resistividades de la distribución semiconductora del varactor. En primer lugar se
describe tanto el software como el hardware utilizado en las simulaciones.
Posteriormente se detalla el proceso de fabricación del varactor.
La resistencia de un elemento diferencial de un material cualquiera viene
determinada por la expresión (4.7) que depende de la geometría y de su
resistividad p. La expresión de p en un material semiconductor a su vez está fijada
por (4.8). Mediante la utilización de un software de simulación de materiales y
procesos de fabricación microeletrónicos se puede determinar la variación de la
concentración de portadores mayoritarios en cada zona y por tanto se puede
tener una aproximación de la resistividad. Estos datos de resistividades se
utilizarán en el capítulo 6 en un programa de cálculo numérico para la obtención
de la resistencia del dispositivo.

3
Este problema también se encuentra en otros tipos de dispositivos microeletrónicos.
4
Por ejemplo: suponer una resistividad media para los distintos pozos y suponer estos como si fueran cubos.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 41


El proceso de creación de un diodo en tecnología CMOS 0.6 um consta
básicamente de los siguientes pasos
5
:
¦
¦
¦
¦
¦
¦
¹
¦
¦
¦
¦
¦
¦
´
¦
¹
´
¦
+
¹
´
¦
+
¹
´
¦
residual óxido del n Eliminació
ón Distribuci
n edeposició
n pozo del Difusión
óxido el en ventanas de Apertura Máscara
ón Distribuci
n edeposició
p pozo del Difusión
óxido el en ventanas de Apertura Máscara
ón Distribuci
n edeposició
n pozo del Difusión
sustrato del Creación
Pr
: 2
Pr
: 1
Pr

En la figura 5-2 se muestran gráficamente los pasos y procesos
mencionados anteriormente.

Figura 5-2 Procesos para la fabricación de un varactor de unión pn

5
Muchos de los datos de fabricación del proceso real (por ejemplo: la creación del pozo n) son
confidenciales. En este proyecto está descrito como si fuera una difusión (así parece entreverse de las
especificaciones de los fabricantes), aunque podría realizarse perfectamente mediante implantaciones iónicas.
También se ha realizado alguna simulación en este último caso no incluida en presente proyecto por falta de
tiempo.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 42


Como se puede comprobar en la figura 5-3 el comportamiento del varactor
se produce principalmente en la superficie de la oblea, por lo que para simplificar
se ha supuesto el sustrato es de tipo p aunque realemente se trata de una capa
epitaxial tipo p crecida sobre un sustrato p
+
.

Figura 5-3 Dimensiones aproximadas de un varactor
Las difusiones constan de dos partes:
- Predeposición: los materiales dopantes (boro o fósforo según sea p o n)
se depositan sobre la superficie de la oblea en un ambiente con H2
(inerte) y alta temperatura (~900ºC) durante un corto espacio de tiempo
(~5 minutos). La cantidad y concentración de estos elementos
determinan la resistividad media de la zona que se pretende crear.
- Distribución: consiste en distribuir los dopantes hasta la profundidad
requerida. Lógicamente, la concentración disminuye según se profundiza
en la oblea. Esta etapa se produce en un ambiente con O
2
a mayor
temperatura (~1100ºC) y durante más espacio de tiempo(~60 minutos).
En este proceso se produce óxido de silicio como efecto secundario
(aunque se puede aprovechar para máscaras).
Las máscaras son ventanas que se abren sobre la capa de óxido para
determinar la geometría de difusiones en la superficie de la oblea. Como las
difusiones no atraviesan el óxido, éste sirve de aislante.
Una vez realizados todos los procesos se elimina el óxido residual mediante
un proceso físico o químico.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 43


5.1. DESCRIPCIÓN DEL SOFTWARE Y PROCESOS PARA
REALIZAR LAS SIMULACIONES
El desarrollo sistemático de componentes creados mediante la tecnología de
los semiconductores ha provocado la necesidad de obtener modelos de
comportamiento para la optimización de los dispositivos.
Hasta hace pocos años esto se realizaba experimentalmente, lo que suponía
una elevada pérdida de tiempo y dinero. Ahora, con el desarrollo de nuevas
herramientas es posible simular estos procesos, ahorrando el consiguiente tiempo
y dinero, pero sin obviar que siempre hay que interpretar los resultados obtenidos.
En el presente proyecto dichos resultados de proceso simulados se han
obtenido con el software Virtual Wafer Fab (WWF) Framework como soporte
central de distintas herramientas
6
. El entorno gráfico central que permite la
interactividad entre las distintas herramientas se denomina Deckbuild.
Concretamente se ha usado el simulador SSUPREM3 ya que es el único del que
se ha dispuesto de licencia. Las aplicaciones son de SILVACO International Inc.
SSUPREM3 es un simulador de procesos de fabricación en una dimensión
(1D). Esto supone que han de realizarse distintas simulaciones en distintos puntos
de la oblea para tener una visión completa del comportamiento del varactor (ver
figura 5-4) El eje de abscisas siempre corresponde a la misma variable (espesor
de la oblea que se está procesando en un punto determinado de la misma),
mientras que el eje de ordenadas refleja la variable a medir (concentración de
dopantes, resistencia, distribuciones eléctricas, etc.). Permite simular tanto
circuitos integrados como dispositivos discretos.
El equipo informático lo conforma una red de workstations Sun UltraSpark de
última generación junto con el sistema operativo Solaris.

Figura 5-4 SSUPREM3 realiza las simulaciones a lo largo de una línea (1D)


6
Existen múltiples herramientas como ATHENA (simulador de procesos de fabricación 2D), ATLAS
(simulador de dispositivos) o SSUPREM3 (simulador de procesos de fabricación 1D).
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 44



Figura 5-5 Ventana principal del Deckbuild
La figura 5-5 representa una ventana que está dividida en dos regiones
principales: la región superior, donde se introduce el texto que contendrá los
comando de entrada del simulador, y la inferior denominada tty (scrolling teletype)
que muestra la ejecución de las intrucciones del simulador y sus operaciones,
junto con los resultados de la misma.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 45



Figura 5-6 Ventanda de Main Control.
La figura 5-6 muestra la ventana Main Control donde se elige el tipo de
simulador (en este caso SSUPREM3) y la configuración de la ventana principal.
Lo primero que hay que hacer para comenzar una simulación es definir las
condiciones del sustrato (figura 5-7) de la oblea donde van a ir todas y cada una
de las capas y procesos que se van a realizar. Esto se realiza mediante la
instrucción Commands->Initialize .

Figura 5-7 Ventada de parámetros del sustrato
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 46


En esta ventana se definen tanto el espesor de la oblea como el tipo y
concentración de dopado. Además se definen los parámetros del mallado que se
utiliza para la simulación.
Una vez determinadas las características de la oblea se puede empezar a
simular el proceso de fabricación estándar CMOS que se ha utilizado en este
proyecto. Partimos de una difusión de un pozo n sobre un crecimiento epitaxial p.
El proceso de difusión consta de dos partes: predeposición y distribución.
La difusión de impurezas en silicio se realiza en dos fases. En la primera,
denominada predeposición se depositan impurezas en la superficie de la oblea de
silicio. En la segunda fase denominada de distribución, la oblea de silicio es
sometida a alta temperatura de tal forma que las impurezas depositadas durante
la fase de predeposición se difundan hacia el interior hasta conseguir el perfil
deseado.
Tanto la predeposición como la distribución se simulan mediante la
instrucción Command->Process->Diffuse (figura 5-8). Las condiciones
ambientales en uno y otro caso son diferentes. La predeposición se realiza en un
ambiente con gas nitrógeno, inerte en estas condiciones. En este paso se
determina la concentración de portadores que se quiere distribuir. La distribución
se realiza en un ambiente con oxígeno seco. En este caso se produce un efecto
secundario: el oxígeno reacciona con el silicio produciéndose una capa de óxido
de silicio (SiO
2
) que posteriormente se eliminará mediante otros procesos.

Figura 5-8 Ventana de distribución de dopantes.
Una vez obtenido el pozo n el siguiente paso es hacer dos nuevas difusiones
una n
+
y otra p
+
. Debido a que el simulador únicamente trabaja en una dimensión
se tienen que hacer simulaciones por separado para la difusión de n
+
y p
+
. A
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 47


continuación se detalla el proceso completo hasta la difusión p
+
y posteriormente
se verán las particularidades del n
+
.
Un comando muy importante de este simulador es el extract para extraer
parámetros importantes como por ejemplo la profundidad de la unión (figuras 5-9
y 5-10).

Figura 5-9 Ventana de Extract. Calcula la produndiad de la unión

Figura 5-10 Ventana de Extract. Calcula la resistencia de hoja media en una capa
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 48


5.2. PROCESOS DE SIMULACIÓN
Una vez conocidas las herramientas y comandos se procede a la simulación
de todos los procesos de fabricación.
Datos de partida:
- Resistencia por hoja en el pozo n: 1kO/
cm · O = p 25 . 0

- Resistencia por hoja en el pozo p+: 60O/
cm · O = p 0012 . 0

- Resistencia por hoja en el pozo n+: 32O/
cm · O = p 00094 . 0

- Profundidad del pozo n: xj=2.5 um
- Profundidad del pozo p+: xj=0.2 um
- Profundidad del pozo n+: xj=0.3 um
Variables a controlar:
- Tiempos: En la predeposición los tiempos oscilan entre 5-60 minutos. En
distribuciones entre 30-120 minutos.
- Temperaturas: El la predecposición las temperaturas oscilan entre 800-
950ºC. En distribuciones entre 1000-1300ºC
- Concentraciones: Se considera un material poco dopado (p o n) cuando
la concentración de impurezas mayoritarias es del orden 1015-1017
atm/cm3. Un material se considera altamente dopado cuando su
concentración de portadores mayoritarios es del orden 1019-1021
atm/cm3.
Para el resto de variables se han tomado los valores que introduce por
defecto el simulador SSUPREM3.
El procedimiento que se ha seguido ha sido un proceso iterativo. Primero se
ha intentado ajustar la resistividad media calculando la concentración inicial en la
predeposición. Finalmente se calcula la temperatura y tiempo óptimo en la
distribución para alcanzar la profundidad correcta (incluso un poco más debido a
que parte de la superficie de la oblea puede oxidarse en posteriores procesos).
A continuación se detallan paso a paso los procesos, concentraciones,
tiempos, temperaturas escogidos y los resultados obtenidos del perfil A-A‟. (ver
figura 5-4).También se ha simulado el perfil B-B‟ del cual solamente se muestran
los resultados finales.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 49



5.2.1. CREACIÓN DEL SUSTRATO.
Como se ha comentado anteriormente por simplicidad se parte directamente
del crecimiento epitaxial p y no se incluye el SUSTRATO altamente dopado p
+
. En
la figura 5-11 muestra en el eje de abscisas la profundidad de la oblea (en este
caso sólo de muestra hasta una profundidad 6 um) desde la superficie y en el eje
de ordenadas la concentración de dopantes en escala logarítmica. Señalada en
rojo se muestra la concentración de impurezas de boro sobre el sustrato cristalino
de silicio. Es homogénea a lo largo de toda la oblea y de un valor de 5.10
15

atm/cm
3
.


Figura 5-11 Concentración de impurezas en el SUSTRATO
El programa crea directamente el sustrato a partir de la concentración
especifada. No es necesario la introducción de datos externos.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 50


5.2.2. DIFUSIÓN DEL POZO N
5.2.2.1. Predeposición del pozo n
Sobre la capa epitaxial p se difunde una zona de tipo n. El primer paso es
predepositar sobre la superficie impurezas de fósforo con una concentración de
10
17
durante 60 minutos a una temperatura de 1100ºC. Para ello se utilizará
nitrógeno a una presión de 1 atmósfera.
En la figura 5-12 se observa la concentración de fósforo (en verde) cuyo
valor en la superficie de la oblea es de 10
17
y va disminuyendo de forma gradual
según se introduce en el silicio. El parámetro interesante es el dopado neto (en
azul) que nos muestra la concentración neta en la oblea. En la superficie
predomina el fósforo mientras que en el interior el boro. En el punto en que se
encuentra el salto entre la zona n y p el dopado neto cae bruscamente. De esta
manera se determina la profundidad de la difusión.


Figura 5-12 Concentración de impurezas en la red de silicio tras la predeposición de impurezas n
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 51


5.2.2.2. Distribución del pozo n
Para conseguir el perfil deseado se realiza la distribución del fósforo con
oxigeno seco durante 60 minutos a 1250 ºC y una presión de 1 atmósfera.
Se ha comprobado que también se pueden conseguir resultados similares
en cuanto a profundidad del pozo disminuyendo la temperatura y aumentando el
tiempo, pero en ese caso la transición es más suave y por tanto aumenta la
resistividad (inversamente proporcional a la concentración de dopado).
En este caso se puede comprobar que al introducir oxígeno éste ha
reaccionado con el silicio creando una capa de SiO
2
. La concentración de fósforo
ha bajado ya que parte se pierde por la superficie. En la figura 5-13 se observa
que ahora la profundidad del pozo n es aproximadamente 2.5 um, que es lo que
se pretendía conseguir (algo mayor ya que falta eliminar la capa de óxido).

Figura 5-13 Concentración de impurezas en la red de silicio tras la distribución de impurezas N
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 52


5.2.3. MÁSCARA. APERTURA DE VENTANA EN EL ÓXIDO
Para abrir una ventana hay que atacar el óxido de silicio que se ha creado
en la distribución para eliminarlo. Mediante un proceso fotolitográfico o de lift-off
se abre la ventana para realizar una difusión p
+
. Según la figura 5-14 la
profundidad del pozo n es ligeramente superior a 2.5um ya que todavía faltan
procesos y oxidaciones que mermaran el espesor de la oblea.


Figura 5-14 Concentración de impurezas en la red de silicio tras la eliminación del óxido
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 53


5.2.4. DIFUSIÓN DEL POZO P+
5.2.4.1. Predeposición del pozo p
+

Para obtener una resistividad media baja la predeposición del boro
(impureza aceptadora) se realiza con una concentración bastante alta: 10
21

atm/cm
3
durante 5 minutos, 850ºC y a una presión de 1 atm.
En la figura 5-15 se amplía la vista en zoom para poder ver con más detalle
lo que ocurre en la superficie de la oblea de silicio. Hay que tener en cuenta que
la profundidad requerida del pozo p+ es 0.2 um, un orden de magnitud inferior a la
del pozo n.

Figura 5-15 Concentración de impurezas en la red de silicio tras la predeposición de impurezas P+
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 54


5.2.4.2. Distribución del pozo p
+

Las condiciones de la simulación en este caso son: distribución con oxigeno
seco a una presión de 1 atm. Durante 1 minuto a 985ºC.
Los tiempos aplicados en este caso son muy cortos debido a la escasa
profundidad del pozo. Por el dopado neto se observa en la figura 5-16 que se ha
logrado la profundidad requerida (0.2 um) aunque con una pequeña capa de óxido
casi despreciable.

Figura 5-16 Concentración de impurezas en la red de silicio tras la difusión de impurezas P+
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 55


5.2.5. ATAQUE DEL ÓXIDO RESIDUAL
Finalmente se realiza el ataque físico o químico para eliminar la capa de
óxido. Este ataque no afecta a la composición de la oblea.

Figura 5-17 Concentración de impurezas en la red de silicio tras la eliminación del óxido

La estructura que se obtiene finalmente se puede observar en la figura 5-17.
Se pueden apreciar 3 zonas claramente diferenciadas. Desde la superficie hasta
una profundidad de 0.2 um, la oblea de silicio es de tipo p+. A partir de esta
profundidad y hasta 2,5 um la oblea es de tipo n y el resto es el SUSTRATO de
tipo p. El paso de unas zonas a otras es gradual y no abrupto como se pretendía
idealmente con lo que la resistividad también tendrá esta tendencia. También se
observa que debido a los ataques al óxido la oblea no tiene el espesor con el que
se partía al principio sino que es menor. En la figura 5-18 se pueden observar
estas zonas ampliadas.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 56



Figura 5-18 Zonas límte de concentración de impurezas. a) zona P+-N b) zona N-P




Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 57


5.2.6. ZONA N
+

Debido a que el simulador sólo trabaja en una dimensión se debe realizar
una simulación diferente en la parte de la oblea donde se crea la zona n
+
. Los
primeros pasos son comunes en ambas simulaciones (sustrato y pozo n). Para la
difusión de la zona n
+
el procedimiento es el mismo que en el caso p
+
teniendo en
cuenta que las máscaras y los dopantes son diferentes.
La configuración del pozo n es igual para toda la oblea. En cambio se puede
observar en la figura 5-19 que al pasar de la zona n a n
+
no se produce un pico en
el dopado neto ya que no hay un cambio de portadores mayoritarios, sino
únicamente una variación en la concentración de éstos. Afortunadamente el
simulador proporciona el dato de la profundidad del pozo n
+
ya que es más difícil
determinar a simple vista cuál es su valor (en nuestro caso 0.3 um).

Figura 5-19 Estructura de dopados de la zona n+.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 58


6. PROGRAMA INFORMÁTICO PARA EL CÁLCULO DE LA
RESISTENCIA DE UN VARACTOR CMOS
6.1. INTRODUCCIÓN
Se ha realizado un programa para el cálculo de la distribución de tensiones,
las corrientes y el valor de la resistencia entre terminales.
El conjunto de los programas que forman el paquete ha sido denominado
con el nombre de Varacohm.
El modo de calcular las resistencias de estos componentes consta de las
diversas partes en las que se debe trabajar con diferentes programas. La
estructura básica a seguir es la siguiente:
- Obtención de los valores de resistividad mediante SSUPREM 3.
- Definición e inicialización.
- Cálculo de la distribución de tensiones.
- Cálculo de corrientes.
- Cálculo de la resistencia.
6.2. OBTENCIÓN DE LOS VALORES DE RESISTIVIDAD
MEDIANTE SSUPREM3
El primer paso para calcular la resistencia es conocer la resistividad en cada
punto. SSUPREM3 es un programa de materiales capaz de simular el
comportamiento de componentes diseñados en tecnología CMOS y proporciona
entre otros valores el de la resistividad.
En el caso de los componentes fabricados mediante tecnología CMOS, la
resistividad depende del método empleado para introducir las difusiones, el
tiempo empleado en el proceso y otros parámetros que tienen que ver con el
proceso de fabricación. Además, en los semiconductores la resistividad también
depende de la tensión eléctrica a la que están sometidos. Debido a esto, el
cálculo de la resistividad es un proceso largo y complicado que está expuesto a
posibilidades de error debidas a los muchos factores que influyen en el valor final
El valor de la resistividad puede calcularse mediante el programa SSUPREM 3
que trabaja con todos los parámetros anteriormente citados.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 59


6.3. DEFINICIÓN E INICIALIZACIÓN
El siguiente paso consiste en introducir todos los datos requeridos por el
programa que efectúa los cálculos. Los datos necesarios son la resistividad, la
definición de puntos que están a un potencial eléctrico constante y conocido
(como por ejemplo los extremos de los terminales), la tensión de estos puntos y
algunos valores escalares que son necesarios para que el programa pueda
interpretar correctamente los datos que recibe. Todos estos datos se guardan en
4 ficheros cuya extensión y nombre están ya fijados. Todos tienen extensión „.abt‟
y cada uno de ellos cuenta con sus propias reglas de formato. Los ficheros son
los siguientes:
6.3.1. 'KTE.ABT':
Contiene las coordenadas de todos los puntos conectados a una tensión
constante. Las coordenadas deben ser valores enteros y mayores que cero, por lo
que el sistema de referencia y el paso deben ajustarse a estas condiciones. Al
final de todas las coordenadas debe escribirse un número negativo para que el
programa que vaya a leer estos datos pueda detectar el final de la secuencia. Si
por algún error, después del número negativo siguen habiendo caracteres, el
programa no los tiene en cuenta por lo que incluso se pueden escribir textos de
aviso, comentarios o cualquier otra cosa sin alterar el funcionamiento normal del
programa. En el resto de los ficheros „*.abt‟ también se puede escribir texto una
vez de que hayan terminado todas las secuencias de datos. Obviamente nunca se
puede escribir antes que las secuencias de datos.
6.3.2. 'VKTE.ABT'
Este fichero contiene los valores de tensión de los puntos definidos en el
fichero 'Kte.abt'. Estos valores pueden ser cualquier tipo de número que esté
dentro del dominio real. Es muy importante que los puntos a los que se hace
referencia estén escritos en el mismo orden que en el fichero „Kte.abt‟ para que a
cada punto se le asigne su valor de tensión correctamente.
6.3.3. 'MAOHM.ABT'
Este es el fichero que contiene la matriz de resistividades. La matriz de
resistividades contiene la resistividad del varactor CMOS en cada uno de los
puntos en los que ha sido discretizado. Obviamente el valor de resistividad no
puede ser negativo.
Para evitar problemas numéricos es conveniente que el valor de resistividad
sea mayor que cero. Si este valor es tan pequeño que la precisión del programa
de lectura lo identifica como un cero, automáticamente se le asignará un valor
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 60


fijado de antemano y muy pequeño que por lo general será menor que 10e-50
7
.
De todas formas, como en el varactor no hay ningún elemento superconductor, no
habrá necesidad de introducir valores de resistividad exageradamente cercanos a
0. Algo parecido ocurre cuando se quiere introducir un aislante perfecto ya que el
programa tampoco acepta un valor de resistividad infinito. Sin embargo esto
tampoco es ningún problema, ya que basta con introducir un valor finito lo
suficientemente grande para que el comportamiento sea aislante.
Existe un fichero más, 'Vzar.abt' que contiene los resultados parciales
obtenidos de la distribución de tensiones. Las características de este fichero se
comentarán en el siguiente apartado, ya que están relacionados más con el
cálculo que con la inicialización.
Todos estos ficheros pueden ser generados mediante cualquier lenguaje de
programación. Por motivos de velocidad se ha recurrido a Matlab ya que presenta
algunas ventajas respecto a otros lenguajes más clásicos como C, Pascal, Ada,
etc. En Matlab la declaración de variables no es necesaria y la reserva de la
memoria se efectúa de forma totalmente automática. Además cuenta con una
gran variedad de funciones para el manejo de las matrices. Gracias a esto, el
tiempo de programación se reduce en comparación con los lenguajes
anteriormente citados y la extensión de los códigos también es menor. Además,
Matlab cuenta con unas potentes librerías gráficas que permiten visualizar los
datos introducidos para asegurar que han sido correctamente programados.
6.4. CÁLCULO DE LA DISTRIBUCIÓN DE TENSIONES
En muchos casos reales las geometrías son suficientemente complejas para
que la resolución no pueda hacerse de forma analítica. En este caso debemos
añadir el problema que supone el trabajar con un material no homogeneo. Por
todo esto, se ha empleado un método numérico para obtener la distribución de
tensiones. El método se basa en unas modificaciones sobre el método de
diferencias finitas. Mediante este método, se puede conocer la distribución de
tensiones de un espacio. Aunque el método en principio sólo sirve para materiales
con características eléctricas homogéneas (es decir, misma resistividad en todos
los puntos), se pueden hacer ciertas modificaciones para que pueda ser usado en
materiales no homogéneos. Aunque en principio se presentará el algoritmo en 2
dimensiones, la extrapolación a 3D es bastante sencilla.
6.4.1. MÉTODO DE LAS DIFERENCIAS FINITAS.
El primer paso que hay que dar para aplicar un método numérico es
transformar el problema continuo en uno discreto mediante la construcción de una
malla (figura 6-1) (de acuerdo con las coordenadas elegidas). Entonces se puede
decir que:

7
No se escriben unidades porque quien introduzca los datos decidirá que unidades utilizar. El problema no es
de unidades sino de magnitudes.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 61


( )
( )
2
0 4 3
4 0 0 3
2
2
2
0 2 1
1 0 0 2
2
2
4 3
0
1 2
0
2
2
y
V V V
y
y
V V
y
V V
y
V
x
V V V
x
x
V V
x
V V
x
V
y
V V
y
V
x
V V
x
V
A
÷ +
=
A
A
÷
÷
A
÷
=
|
|
.
|

\
|
c
c
A
÷ +
=
A
A
÷
÷
A
÷
=
|
|
.
|

\
|
c
c
A
÷
=
|
|
.
|

\
|
c
c
A
÷
=
|
.
|

\
|
c
c


Figura 6-1 Construcción de un mallado
Siendo Ax y Ay las longitudes de la celda (no tiene porqué ser cuadrada,
aunque sea lo más habitual). Si se toman celdas cuadradas, Ax=Ay=A. Entonces
se puede transforman la ecuación de Laplace en:
0
Δ
V 4 V V V V
y
V
x
V
2
0 4 3 2 1
0
2
2
0
2
2
=
÷ + + +
~
|
|
.
|

\
|
c
c
+
|
|
.
|

\
|
c
c
(6.1)
O lo que es lo mismo:

4
V V V V
V
4 3 2 1
0
+ + +
= (6.2)
Es muy importante tener en cuenta que la formula (6.2) es válida sólo para el
caso de un material homogéneo.
El potencial sólo se evaluará en los nudos de la malla, suponiendo que en el
entorno próximo tiene el mismo valor.
6.4.2. APLICACIÓN PRÁCTICA DEL MÉTODO DE DIFERENCIAS
FINITAS.
Sea un plano homogéneo. Se discretiza el área que se quiera estudiar
mediante un mallado y se inicializan los puntos que tienen una tensión constante
a un valor de tensión dado.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 62



Figura 6-2 Discretización del plano
Como ya se ha citado anteriormente, el tamaño del mallado influye
enormemente en la precisión. En la figura 6-2 se aprecia que como el mallado es
muy grande, los puntos no se ajustan con demasiada precisión al área definida.
Para obtener una precisión mejor habría que reducir bastante la distancia entre
puntos del mallado. Sin embargo no hay que olvidar que un mallado demasiado
estrecho puede llegar a generar demasiados puntos para que el ordenador pueda
trabajar con efectividad.
Una vez definidos el mallado y los puntos de tensión constante, se evalúa la
tensión en el resto de los puntos que en la figura aparecen como puntos azules.
Para ello se emplea la idea de que la tensión en un punto es la media aritmética
de los cuatro puntos más cercanos.
V
V V V V
ij
i j i j i j i j
=
+ + +
+ + ÷ ÷ ( ) ( ) ( ) ( ) 1 1 1 1
4
(6.3)
En los puntos de los extremos, si no hay 4 puntos colindantes, la media se
efectúa con 3 puntos y en las aristas con 2 puntos.
En realidad se puede variar el método calculando la media aritmética de los
8 puntos colindantes, es decir, incluyendo los que están en dirección diagonal al
mallado, pero estos puntos están más lejos y esto debe ser tenido en cuenta.
Además si el mallado es lo suficientemente estrecho y se itera las veces
suficientes, el resultado que se obtiene en ambos casos es prácticamente el
mismo.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 63


Se debe rastrear todo el mallado respetando los puntos que tienen una
tensión definida como constante. La operación de rastreo del mallado debe
efectuarse una y otra vez. Todos los valores se reajustan en cada rastreo o
iteración y llega un momento en el que la variación de estos valores es
prácticamente nula. En ese momento puede decirse que el mallado se ha
estabilizado y esos valores son los correspondientes a la distribución de
tensiones.
Es muy interesante variar la dirección del rastreo en cada iteración para que
no aparezca ningún efecto debido al algoritmo, es decir, si el primer rastreo se
efectúa de arriba a abajo y de izquierda a derecha, los valores de los puntos
superiores se calculan antes de haber calculado los inferiores y los izquierdos
antes de haber calculado los derechos, por lo que para anular este efecto que
distorsiona las medidas reales es conveniente que el siguiente rastreo sea de
abajo hacia arriba y de derecha a izquierda. De esta manera a un menor número
de iteraciones, aunque todavía no se haya llegado a los resultados finales la
distribución obtenida se asemeja más a la distribución real.
Cuando aumenta el número de puntos con el que se está trabajando el
tiempo que tarda en efectuar una iteración obviamente aumenta, pero no es ese
el único factor que hace que el tiempo de cálculo se alargue. El número de
iteraciones necesario para que el mallado se estabilice también será mayor en
estos casos y este será otro factor a tener en cuenta a la hora de estimar el
tiempo que tardará Varacohm en dar unos resultados ya estabilizados.

Figura 6-3 Estructura del método de diferencias finitas
En la figura 6-3 se ve de forma gráfica el funcionamiento del método de
diferencias finitas. El punto rojo es el punto en el que va a calcularse la tensión y
los azules son los elementos con los que se va a calcular la media.
Si el material no es un material homogéneo el algoritmo debe ser modificado
y la modificación más importante será la ponderación de la media. El criterio de
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 64


ponderación será la relación de resistencia de cada punto azul con el rojo tal y
como se muestra en la figura 6-4:

Figura 6-4 Distribución de tensiones en un material no homogéneo.
6.5. PROGRAMAS EN LENGUAJE C
Todo el código informático correspondiente al cálculo de la distribución de
tensiones ha sido escrito en lenguaje C. En este caso el motivo para la elección
del lenguaje ha sido la velocidad de ejecución. Aunque el tiempo de programación
en C es mucho mayor que en Matlab, el tiempo de ejecución se reduce
enormemente, debido sobre todo a que Matlab es un lenguaje interpretado y no
se compila. Además una de las características de C es su velocidad de ejecución.
En un principio, el programa inicial fue escrito en Matlab, pero se comprobó que el
tiempo que necesitaba para ejecutar las iteraciones era excesivo. Entonces se
recurrió a programar en C y aunque el código es más largo y difícil de entender, el
tiempo que tarda en iterar es mucho menor haciendo posible el manejo de unos
mallados lo suficientemente finos como para obtener una precisión adecuada,
algo que con Matlab no fue viable.

El conjunto de programas escritos en C lo forman básicamente 3 programas.
Éstos se ejecutan de forma independiente, no se llaman unos a otros, pero
comparten ficheros de los que cogen información e incluso escriben en los
mismos.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 65


6.5.1. 'VABT.EXE':
Es el programa que inicia los cálculos. Lee los cuatro ficheros '*.abt' de
inicialización, efectúa una sola iteración y guarda los resultados obtenidos en esa
iteración. Se supone que una iteración es rastrear dos veces el mallado uno en un
sentido y otro en sentido contrario, lo cual, como se ha citado anteriormente anula
los efectos de la orientación del rastreo.
6.5.2. 'VJAR.EXE':
Es el ejecutable que realiza las iteraciones. Lee los ficheros „*.abt‟ de
inicialización y también lee el fichero 'Vzar.abt' creado por el ejecutable 'Vabt.exe'.
Comienza a iterar tantas veces como le mande el criterio de continuación del
bucle. Este criterio cuenta el número de iteraciones y encuentra la máxima
variación que ha ocurrido en el mallado en un rastreo. Si el número de iteraciones
es mayor que un valor dado o si la máxima variación es menor que un cierto valor,
el programa no vuelve a iterar y llega a su fin. Cuando el programa llega al final,
se escriben los resultados en dos ficheros. Uno de ellos es 'Vzar.abt' que queda
actualizado con los últimos resultados. El otro es 'M1.m'. Contiene los mismos
datos pero su formato es distinto ya que esta preparado para que se ejecute
desde Matlab.
Una vez que se ejecuta, se crea una variable en Matlab llamada 'VMAP' que
es la matriz que contiene la distribución de tensiones. Aunque 'Vjar.exe' sólo
escribe en 'M1.m' al llegar al final del programa, no hace lo mismo con 'Vzar.abt',
ya que además de guardarlo al final lo va actualizando cada cierto número de
iteraciones con el fin no perder los valores parciales si por algún motivo externo al
funcionamiento normal del programa, este se corta y no llega a su fin. Al guardar
los valores parciales, puede ejecutarse de nuevo y el programa no comenzará
desde la primera iteración sino que partirá de los últimos resultados parciales
guardados. El número de iteración también se conserva ya que el fichero
'Ajus.abt', también se actualiza.
Existe otro fichero llamado „Vbixi.exe’. Este fichero realiza la misma función
que „Vjar.exe‟, pero no analiza las variaciones que se producen en el mallado
entre dos iteraciones sucesivas. Por este motivo, „Vbixi.exe‟ es algo más rápido
que „Vjar.exe‟, pero al trabajar sin tener conocimiento de la variación del mallado,
es conveniente utilizarlo alternándolo con „Vjar.exe‟. Si se conoce de antemano el
número aproximado de iteraciones que deben realizarse, es suficiente con
ejecutar „Vbixi.exe‟, y el empleo de „Vjar.exe‟ puede servir para saber si la malla
se ha estabilizado.
6.5.3. 'VFIN.EXE':
Se encarga de guardar los resultados obtenidos. Ya se ha comentado que si
el programa 'Vjar.exe' se corta durante su ejecución, el fichero 'M1.m' no se
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 66


genera. 'Vfin.exe' genera el fichero 'M1.m' para lo cual abre el fichero 'Vjar.abt'
obteniendo así la última actualización efectuada por 'Vjar.exe'.
6.5.4. FORMATO Y ORGANIGRAMA.
El formato en el que se escriben los ficheros „*.abt‟ es de vital importancia ya
que actúan como nexo de unión entre dos lenguajes distintos. Por ello, cualquier
cambio externo que se realice en los mismos puede suponer o bien que el
programa no funcione o bien que los resultados obtenidos no sean los
correspondientes al problema planteado.
A continuación se presenta un organigrama de los ficheros de datos y
ejecutables empleados (figura 6-5).
Los elementos tridimensionales son ficheros que contienen datos y los
bidimensionales son programas. Por otro lado, los azules están escritos en Matlab
y los verdes en C si son programas y en ASCII si son datos.

Kte.abt Maohm.abt Ajus.abt Vkte.abt
Datos_inic.m
Vabt.exe Vjar.exe Vfin.exe
Vjar.abt
M1.m

Figura 6-5 Organigrama de Varacohm
Vjar.exe puede sustituirse por Vbixi.exe



Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 67


6.6. AMPLIACIÓN DEL MÉTODO A TRES DIMENSIONES
El funcionamiento del algoritmo para el cálculo de la distribución de
tensiones es conceptualmente el mismo en 2 ó 3 dimensiones. La diferencia está
en que en 3D los puntos colindantes con los que se calcula la media son 6 y no
cuatro como en el caso 2D.
Además, en este caso la relación entre la precisión y el número de puntos de
la matriz tridimensional de resistividades (y por lo tanto también la de tensiones)
es una relación cúbica. Por ello hay que tener cuidado con no pasarse con la
precisión ya que los tamaños de las matrices pueden dispararse. El resto de los
procedimientos mostrados para 2D es igualmente aplicable a 3D teniendo
siempre en cuenta que ahora se está trabajando con una dimensión más.
Los nombres de los ficheros de C en 3D son los mismos que los de 2D más
la terminación „3d‟, por lo que „Vabt.exe‟ pasa a ser „Vabt3d‟ y lo mismo pasa con
el resto de los programas de C. Los ficheros de extensión „.abt‟ siguen la misma
regla por lo que también se les añade un „3d‟ al final del nombre que tenían en el
caso de 2 dimensiones.
Para la inicialización de los datos es conveniente que la versión de Matlab
sea igual o superior a la 5.1 ya que las versiones anteriores sólo son capaces de
trabajar con arrays bidimensionales. Aunque es posible hacer la inicialización en
3D con matrices bidimensionales (de hecho, así se hizo en un principio), es más
cómodo y simple trabajar con matrices cúbicas aunque de todas formas cuando
se genera el fichero „Maohm.abt‟ lo que se escribe es una secuencia de números
que equivale a un vector unidimensional cuya longitud será el producto de las tres
dimensiones de la matriz cúbica.
6.7. CÁLCULO DE CORRIENTES
Una vez conocida la distribución de tensiones, se deben calcular las
corrientes que entran en el varactor y las que salen. En principio las dos
corrientes no tienen porqué ser de igual valor, ya que se pueden producir pérdidas
de corriente provocadas por fugas a tierra. Si resulta que por fugas a tierra las
corrientes de entrada y salida de los terminales son distintas, la resistencia
equivalente del varactor será mayor de la que sería si no hubiera fugas.
Para medir las corrientes de entrada y de salida, se mide la tensión entre los
puntos extremos de los terminales y los puntos que son inmediatamente próximos
a esto, que pertenecen al varactor y que no han sido fijados a un potencial
constante.
En la figura 6-6 se puede ver cómo se efectúa el cálculo de las corrientes.
Los puntos rojos son los correspondientes a los terminales y tienen la tensión ya
fijada. Los puntos azules son puntos correspondientes al varactor y su tensión
aunque no ha sido fijada, sí ha sido calculada. Los puntos azules que están
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 68


directamente conectados a los rojos son los que transmitirán la corriente al
terminal.
Para conocer el valor de la corriente debemos conocer primero el valor de la
resistencia entre los puntos rojos y los azules directamente conectados con ellos.
Para ello se calculará la media de las resistencias correspondientes a cada uno
de los dos puntos. Finalmente se recurre a la ley de Ohm.

Figura 6-6 Cálculo de las corrientes.
El planteamiento matemático es el siguiente:

z c
z c
y b
y b
x a
x a
R R
V V
R R
V V
R R
V V
I I I I
+
÷
+
+
÷
+
+
÷
= + + = 2 2 2
3 2 1
(6.4)
La programación del cálculo de las corrientes se ha hecho mediante Matlab
por los mismos motivos que ya se han citado anteriormente ya que requiere un
esfuerzo computacional pequeño.
6.7.1. EMPLEO DE MATLAB
Todo lo que se ha explicado acerca del cálculo de corrientes, ha sido
programado mediante Matlab. La razón de esto es que en este caso el esfuerzo
computacional no es muy grande por lo que compensa la sencillez de
programación que ofrece Matlab respecto de C.
Se han programado diversas subrutinas de las cuales las más importantes
se muestran a continuación. Como la mayoría de estas subrutinas han sido
creadas para el empleo en la simulación de varactores, no todas las subrutinas
tienen su equivalente en 2D. Por este motivo, se van a describir las subrutinas
correspondientes a las simulaciones de sistemas en 3D. De todas formas, su
adaptación a 2D es muy sencilla.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 69


Todas las subrutinas emplean 2 ficheros de datos comunes. Uno es el
fichero 'M3d.m' que contiene los resultados de la distribución de tensiones
proporcionada por C. El otro es el fichero 'Mos3d.mat' que contiene los datos de
inicialización necesarios.
- 'Gradient32.m'. Representa la distribución del gradiente de
tensiones. Es muy útil para deducir donde se encuentra la mayor
diferencia de potencial entre dos puntos y poder deducir donde será más
ancha la zona de deplección. Genera gráficos bidimensionales ya que lo
hace por capas, es decir solo representa un plano del sistema
tridimensional. El plano a representar se elige durante la ejecución.
A continuación se muestra una representación del gradiente de tensiones.
La figura 6-7 es el caso que se va a estudiar.

Figura 6-7 Tensiones iniciales
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 70



Figura 6-8 Distribución del gradiente de tensiones en la capa superior

En la figura 6-8 se representa el gradiente de tensiones en la capa superior.
Se observa que donde es más elevada es donde la distancia entre los dos
terminales es más pequeña.

Figura 6-9 Distribución del gradiente de tensiones en la capa inferior
En la figura 6-9 se representa el gradiente de tensiones en la capa inferior.
Se observa claramente que en este caso el gradiente se reduce y difumina. Esto
es lógico porque se trata de un plano alejado de los puntos donde se aplica la
tensión.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 71


- 'Corrient32.m'. Se encarga de representar las corrientes a partir del
gradiente de tensiones y la resistencia. Si se considera que en un punto
cubo lo suficientemente pequeño la resistencia es constante, las
corrientes irán en la dirección del gradiente. El módulo será proporcional
al valor del gradiente divido por la resistencia. Los valores de las
resistencias se leen desde el fichero 'Fhmed3d.m' que ha su vez es
generado por el fichero 'Chmed3d.exe'. Mediante estos ficheros se crean
las variables 'Hmedx', 'Hmedy' y 'Hmedz' que son las que tienen en
cuenta las resistencias de los puntos colindantes para que las
direcciones de las corrientes no se orienten hacia los aislantes ya que si
esto sucediese falsearían el recorrido de las corrientes. Gracias a
emplear estas nuevas variables este problema queda resuelto sin más
problemas. Hay ejemplos de las representaciones de las corrientes en el
apartado de Ejemplos (figuras 6-13, 6-14, 6-16 y 6-18).
Por lo demás el funcionamiento de 'Corrient32.m' es semejante al de
'Gradient32.m'. Se selecciona la capa deseada y el programa representa dicha
capa.
- 'Tension32.m'. Representa la distribución de tensiones de una de las
capas. Tiene dos variantes llamados 'Tension32x.m' y 'Tension32y.m'
que generan los mismos gráficos pero de los 2 planos perpendiculares
restantes. De esta forma se pueden ver cortes transversales del
elemento que se este estudiando. A continuación se muestra la
distribución de tensión de los dos planos perpendiculares al que se ha
mostrado en la figura 6-10.

Figura 6-10 Distribución de tensiones
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 72



En la figura 6-10 se han efectuado 2 cortes perpendiculares. Esos dos
planos son los que van a representarse en la figura 6-11 mediante las funciones
'Tension32x' y 'Tension32y'.

Figura 6-11 Corte transversal. Distribución de tensiones

- 'Amp3d.m'. Calcula las corrientes y la resistencia equivalente. Devuelve
dos valores de corriente y por lo tanto de resistencia. Uno es el que se
obtendría poniendo el amperímetro en el terminal positivo y otro el que se
obtendría poniéndolo en el negativo. Tal y como se ha citado
anteriormente, los valores de los dos terminales serán diferentes entre sí
siempre que se den fugas de corriente.
- „Bihurijk.m‟, ‟Bihurkji.m‟, ‟Bihurjik.m‟. Transponen la matriz tridimensional
en la forma que indican las tres últimas letras del nombre cada programa.
Por ejemplo, „Bihurikj.m‟ hace que la tercera dimensión pase a ser la
segunda y viceversa. Esto es necesario para poder plotear otros planos
que no sean los que mantienen constante la tercera dimensión ya que la
función „pcolor‟ de Matlab sólo permite plotear planos de arrays
tridimensionales si se fija el valor de la tercera posición. Por ejemplo, si
suponemos que „A‟ es una matriz de tamaño [4,4,4], la sentencia
„pcolor(A(:,2,:))‟ no es entendida por Matlab mientras que si se escribe
„pcolor(A(:,:,2))‟, el gráfico se genera sin problemas.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 73


6.8. CÁLCULO DE LA RESISTENCIA
Una vez calculadas las tensiones y las corrientes necesarias sólo queda
aplicar la ley de Ohm y obtener la resistencia equivalente:

I
V
R
bias
equiv
= (6.5)
Hay que tener en cuenta que la polarización del varactor es muy importante
para obtener unos valores correctos de resistencia. Si las dos tensiones tienen
distinto signo y la del bulk está conectado a tierra, las fugas se producirán en los
dos terminales. Si uno de los terminales se conecta a tierra, no habrá fugas desde
este punto hacia el bulk, ya que los dos puntos son equipotenciales.
Como ya se ha dicho, la función de Matlab que calcula la resistencia es
'Amp3d.m'.
6.9. EJEMPLOS
Antes de comenzar a estudiar los casos reales de varactores, se analizarán
unas estructuras más sencillas en las que se pueda determinar si el programa
funciona de forma coherente.
6.9.1. CASO 1. ESTUDIO DE LAS FUGAS DE CORRIENTE
El primer caso es una estructura que tiene una entrada de corriente y dos
salidas siendo el resto del contorno de una resistencia muy elevada. Se trata de
comprobar que prácticamente no hay fugas de corriente. La distribución de la
resistividad del sistema que se va a analizar es la que aparece en la figura 6-12.

Figura 6-12 Representación del caso 1.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 74


Se ha impuesto una tensión de 5 voltios entre los terminales. La resistencia
en la zona de conducción es de unos 150 ordenes de magnitud menor que en la
zona aislante. Siendo la diferencia tan exagerada, las fugas de corriente deben
ser casi nulas.
Una vez de efectuar los cálculos se ha obtenido que las corrientes siguen la
siguiente distribución.


Figura 6-13 Flujo de las corrientes
En la figura 6-13 se aprecia que las corrientes no atraviesan el aislante sino
que circulan por la zona de conducción. Aunque parece que entre la zona aislante
y la zona conductora hay una cierta zona de transición, ya que la frontera aparece
de un color intermedio, tal zona de transición no existe y el paso de la zona
conductora a la aislante es abrupto. Lo que ocurre es que Matlab interpola los
valores entre puntos para representar las zonas intermedias y eso hace que
aparezca dicha zona de transición. Si se aumenta el número de puntos la
representación mejora.
Es muy interesante medir y comparar las corrientes de entrada y de salida
del sistema ya que la diferencia entre ambas nos dará el valor de la corriente
perdida por fugas.
En la figura 6-14 aparece representada la distribución de las corrientes
superpuesta a la distribución de tensiones.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 75



Figura 6-14 Flujo de la corriente y distribución de tensiones

Después de haberse efectuado los cálculos de corriente se ha determinado
que las fugas son inferiores a 6.25e-14 Amperios. Esto en principio es un valor
coherente. Debe tenerse en cuenta que al realizar tantas operaciones (en este
caso se han realizado 2897 iteraciones dobles el mallado consta de 400 puntos)
los errores numéricos pueden influir sensiblemente en el resultado final.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 76


6.9.2. CASO 2. PLACA RECTANGULAR HOMOGÉNEA.
En el siguiente ejemplo se va a estudiar una placa rectangular cuya
resistencia puede calcularse fácilmente con una simple fórmula. De esta forma se
podrán comparar los valores proporcionados por el programa y los obtenidos de
forma analítica.
El sistema que se va a estudiar se muestra en la figura 6-15

Figura 6-15 Esquema del caso 2

e b
L
ρ R
·
= (6.6)
En este ejemplo, se han supuesto las siguientes condiciones.
mm Ω 10 ρ
mm 1 e
mm 8 b
mm 30 L
V 5 V
cc
=
=
=
=
=


Como en este caso se está trabajando con una simulación en 2D, el espesor
de la placa no se tiene en cuenta por lo que en los cálculos siguientes no
aparecerá en la fórmula. Para que las unidades cuadren, debe tomarse la
resistividad en ohmios, por lo que:

b
L
ρ R = (6.7)
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 77



Siendo:
Ω 10 ρ
mm 8 b
mm 30 L
V 5 V
cc
=
=
=
=

Operando se obtiene que:
Ω 5 . 37
2
75
8
30
10
b
L
ρ R = = = = (6.8)
El resultado proporcionado por el programa es de 36.25O por lo que el error
ha sido del 3.33%. Sin embargo este error puede reducirse aumentando el
número de puntos del mallado. En este caso se han empleado sólo 240 puntos.
En la figura 6-16 se observan la distribución de tensiones y el recorrido de
las corrientes: El color de fondo indica el valor de la tensión en ese punto. Las
flechas indican la dirección de las corrientes. Como es lógico, en este caso las
corrientes van directamente del terminal positivo a tierra y la trayectoria que
siguen es una recta.

Figura 6-16 Distribución de tensiones y corrientes en placa homogénea
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 78


Si se reduce la distancia del mallado a la quinta parte, el número de puntos
se multiplica por 25 ya que como se ha citado anteriormente esta relación es
cuadrática. Por lo tanto a continuación se estudiará el mismo problema pero con
un mallado de 6000 puntos.
En este caso la resistencia calculada ha sido de 37.5393O por lo que el error
se ha reducido a un 0.1%. El aumento de precisión ha sido enorme pero a costa
de un aumento considerable en el número de puntos. Por ello se deberá buscar
una solución de compromiso entre estos dos parámetros.


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 79


6.9.3. CASO 3. PLACA RECTANGULAR CON ESTRECHAMIENTO
En el siguiente caso se trata de estudiar una placa con un estrechamiento.
De esta forma podremos comprobar si el programa tiene en cuenta los factores
geométricos. La figura que se va a analizar es la siguiente (6-17):

Figura 6-17 Esquema de la placa con estrechamiento

En este caso, la resistencia del elemento es:

b
) h h ( L
ρ
c
h
ρ
b
h
ρ R R R R
2 1 2 1
3 2 1
+ ÷
+ + = + + = (6.9)
Los valores numéricos escogidos han sido los siguientes:
Ω 10 ρ
V 5 V
mm 2 c
mm 8 b
mm 5 h
mm 15 h
mm 30 L
cc
2
1
=
=
=
=
=
=
=

Con estos valores el resultado analítico que se obtiene es:
( ) Ω 25 . 56 25 . 1 5 . 2 875 . 1 10
8
10
2
5
8
15
10 R = + + =
|
.
|

\
|
+ + = (6.10)
El valor de resistencia calculado por el programa ha sido de 57.78O por lo
que en este caso el error ha sido de un 2.65%. En este caso se ha empleado una
malla con 960 nudos.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 80


En la figura 6-18 se observa como las líneas de corriente se deforman para
pasar por el estrechamiento. También se puede ver que la caída de tensión es
mayor en el estrechamiento, ya que es en esta zona donde más varían los
colores.

Figura 6-18 Distribución de tensiones y corrientes en placa con estrechamiento

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 81


7. SIMULACIÓN DE LAYOUTS
El objetivo de las simulaciones es poder comprobar el funcionamiento de un
varactor mediante modelos antes de enviarlo a fabricar. Se pueden simular
distintas configuraciones con diferentes características físicas y dimensionales
para finalmente compararlas con las medidas reales obtenidas del dispositivo
fabricado. De esta manera se puede tener un criterio válido para determinar
cuáles son las suposiciones y modelos que más se acercan al comportamiento
final del varactor. El propósito del diseñador es el del cumplimiento de las
especificaciones marcadas junto con un buen factor de calidad Q y una relación
C
max
/C
min
lo mayor posible.
7.1. DESCRIPCIÓN DEL SOFTWARE Y PROCESOS PARA
REALIZAR LAS SIMULACIONES
El equipo informático lo conforma una red de workstations Sun UltraSpark de
última generación junto con el sistema operativo Solaris y el software específico
de diseño CADENCE junto con las reglas de diseño de AMS, aplicación que sirve
para el diseño y análisis de circuitos integrados
AMS (Austria MikroSysteme) es una empresa fundidora de circuitos
integrados. Actualmente trabaja en colaboración con la fundidora Thesys. En este
proyecto se ha utilizado su tecnología CMOS de 0.6 um CUQ para el diseño del
dispositivo. Se ha tenido acceso a la tecnología CUQ gracias la versión 7.00 del
kit de diseño de EUROPRACTICE. Dentro de ella figura el Hit-kit de diseño de
AMS en su versión 3.11.
La tecnología CUQ CMOS de 0.6 um esta pensada para trabajar entre 2.5
y 5.5 V. El SUSTRATO es de tipo P. Dispone de dos niveles de metalización y
dos niveles de polisilicio. Permite la opción de polisilicio altamente resistivo.
Además se pueden destacar las siguientes características:
- Alta calidad del óxido de gate
- Tensión de ruptura > 8 MV/cm
- Excelente inmunidad hot electron
- Dispersión pequeña de componentes activos y pasivos
- Capacidades de alta precisión (error de linelidad < 200 ppm a ±5V)
- Contactos de baja resistencia



Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 82


Durante el presente proyecto las herramientas de este software englobados
dentro del conjunto de programas de diseño de CADENCE que se han utilizado
fundamentalmente son: Virtuoso para el diseño de layouts, Extracted para la
extracción de datos del layout, Symbol para creación de símbolos y Composer-
Schematic para el diseño del esquemático y los análisis del simulador.
Los pasos para el diseño y simulación de un varactor pn se detallan a
continuación:
- Diseño del layout del varactor pn con la herramienta Virtuoso. Se diseña
en planta (2D) aunque los elementos tienen profundidad. La interfaz con
el usuario es similar a herramientas de CAD.
- Extracción de datos del layout. El software reduce el diseño anterior en
elementos simples (capacidades ideales, diodos, etc.) que sirven para
una posterior simulación del circuito. Desgraciadamente no calcula
resistencias.
- Creación de un símbolo. Se diseña un símbolo para representar al
varactor en un circuito esquemático y poder simularlo.
- Simulación del circuito esquemático en unas determinadas condiciones y
ver si cumple las especificaciones de diseño.
- Cálculo de sus parámetros característicos. Valor de la capacidad a 0V y
el rango de sintonización.

La especificación de diseño del varator es obtener una capacidad de 1.5 pF
a 0V y una frecuencia de 1.5 GH
Z
.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 83


7.1.1. DISEÑO DEL LAYOUT
A continuación se detallan los pasos a seguir para realizar un layout con
CADENCE. Lo primero es ejecutar CADENCE habilitando la tecnología con la que
se quiere diseñar (CUQ 0.6um). Esto sólo hay que hacerlo la primera vez.
Después el programa sobreentiende que siempre se está trabajando con la
misma tecnología. Una vez introducidos los comandos para iniciar CADENCE
aparece la pantalla de Library Manager (figura 7-1) que gestiona todos los
ficheros creados mediante este software. El primer paso es crear una nueva
biblioteca mediante la instrucción New->File->Library.

Figura 7-1 Ventana de Library Manager

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 84


Dentro de la biblioteca se crea una nueva Cell View habilitando la
herramienta Virtuoso (figura 7-2).

Figura 7-2 Creación de un fichero layout

Se abre una ventana tipo CAD (figura 7-3) donde de diseña el varactor
siguiendo las reglas de diseño proporcionadas por AMS para la tecnología
escogida.

Figura 7-3 Ventana de diseño de layouts

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 85



El diseño de layouts consta de la definición de las capas
(layers) que componen el dispositivo. Tanto las dimensiones
como los materiales que se van a utilizar. El diseño se hace
en planta (dos dimensiones), pero todos los elementos
empleados tienen una profundidad definida por la tecnología.
Cada uno de estos materiales está definido por un color. En
la figura 7-4 se muestra la paleta con los elementos que están
disponibles en esta tecnología.
Para verificar si se cumplen las reglas de diseño de la
tecnología Virtuoso tiene un comando que testea si las reglas
se cumplen. Verify->DRC (Designing Rules Check) con las
opciones no fimp, no grid. Si hay alguna incompatibilidad
entre el diseño y las reglas de diseño (las pistas de metal
están demasiado juntas, no se respeta la distancia mínima
entre difusiones de distinto tipo, espesor mínimo de
contactos, etc.) se produce un error comunicándose el tipo de
error (como se puede observar en la figura 7-5) y dónde se
produce.
En la ventada de diseño el error viene mostrado por un
recuadro cruzado con una X parpadeante alrededor del lugar
donde se ha producido.

Figura 7-4 Ventana icfb. Muestra todas las salidas del programa
Figura 7-5 Paleta de
materiales
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 86


7.1.2. EXTRACCIÓN DE DATOS
Una vez terminado el diseño del layout se procede a la extracción de su
capacidad. Se realiza mediante la instrucción extracted->capall (todas las
capacidades). Esta instrucción lo que hace es calcular la capacidad de todo el
layout, por ejemplo, capacidad entre uniones pn, entre pistas de metal, etc. El
resultado lo almacena dentro de la biblioteca creada anteriormente, con la
extensión extracted. En la figura 7-6 se puede ver el extracted del layout de un
varactor.

Figura 7-6 Zoom de un extracted
Los rectángulos marrones con centro rojo son difusiones n
+
cuyo objetivo es
disminuir la resistencia de la difusión. Los grises con centro azul son las
difusiones p+ en cuyo perímetro se produce las uniones pn (en este caso la
difusión n está representada por el fondo negro) Se puede ver como estas
uniónes pn vienen representadas por diodos. También se puede ver el área y el
perímetro de cada difusión p
+
. Las bandas grises en diagonal son pistas de metal
que unen los distintos elementos.
Una de las carencias de la extracción de parámetros en CADENCE es que el
extracted no calcula la resistencia del varactor, por lo que hay que calcularla por
otros métodos. Ver capítulos 5 y 6.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 87


7.1.3. CREACIÓN DEL SÍMBOLO
El siguiente paso es crear un símbolo que represente al varactor diseñado
en un circuito esquemático para simularlo posteriormente. A este símbolo se le
deben asociar los datos obtenidos en el extracted para que al simularlo
represente el comportamiento que tendría el varactor diseñado con Virtuoso. Esto
se hace creando una nueva Cell View con la característica de Symbol. (figura 7-7)

Figura 7-7 Creación de un fichero símbolo
Una vez dentro se puede diseñar el dibujo (figura 7-8) que se desee siempre
que el número de entradas-salidas y sus nombres coincidan con los que hemos
diseñado en el layout.

Figura 7-8 Ventana de diseño del símbolo

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 88


7.1.4. SIMULACIÓN DEL ESQUEMÁTICO
Una vez creado el símbolo se simula el dispositivo en ciertas condiciones
para ver si cumple las especificaciones de diseño. Para eso se crea una nueva
Cell View .Composer-Schematic (figura 7-9)en donde se diseña el circuito
esquemático (figura 7-10).

Figura 7-9 Creación de fichero esquemático
Se efectúa el cálculo de la capacidad del varactor en función de una tensión
de polarización (que varía entre 0 y 5 voltios) y a una frecuencia de 1.5 GHz. Para
ello, se conecta una fuente de tensión al pin de Vn del símbolo del varactor. Este
pin está conectado a las difusiones n+. El pin Vp (conectado a las difusiones p+)
se conecta con el SUSTRATO a tierra. Se hace un barrido del valor de la tensión
de polarización con el objetivo de ver como varía la capacidad del dispositivo.

Figura 7-10 Ventana de diseño del esquemático
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 89


Los parámetros de la simulación se introducen en el simulador Analog Artist
(figura 7-11). Dentro de las posibilidades que tiene este simulador está la del
análisis S-parameter. Teniendo en cuenta que la capacidad del varactor y su
factor de calidad se pueden calcular de la forma siguiente:

( )
f
Y imag
f
B
C
in in
in
· ·
=
· ·
=
t t 2 2
(7.1)

( )
( )
in
in
in
in
in
Y real
Y imag
G
B
Q = = (7.2)
Entonces sólo se necesita conocer el valor de la impedancia de entrada del
circuito, lo que se consigue a partir de los resultados obtenidos del análisis SP (S-
Parameters), que es el que más información puede proporcionar del
comportamiento del circuito. Permite representar las impedancias de entrada y de
salida, la ganancia en potencia y algunas opciones más.
Para que funcione correctamente, la fuente de entrada del circuito debe ser
una fuente de tipo port (psin). Esta fuente tiene una resistencia en serie que actúa
como impedancia de la fuente, de forma que los cálculos se verán influenciados
por el valor de esta resistencia. El valor típico es de 50O. En la salida se debe
colocar en vez de una carga, un port con el valor de resistencia equivalente a la
carga deseada. El resto de los valores del port de salida no se deben rellenar.

Figura 7-11 Ventana del Analog Artist
El análisis SP que se ha utilizado es el ZP que determina la impedancia de
entrada del circuito a partir de los datos recogidos del enviroment que hay que
asignar al extracted donde se encuentran los datos del layout

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 90


Debido a que el extracted sólo obtiene capacidades realmente en la
simulación sólo se puede calcular la parte imaginaria de la impedancia de
entrada, ya que se necesitaría el valor de la resistencia para calcular la parte real.
Se simula el circuito entre el rango de polarización 0-5 V en el cátodo
manteniendo el ánodo a tierra.
A partir del valor imaginario de la impedancia se puede calcular la variación
de la capacidad en función de la tensión obteniéndose a su vez el ratio C
max
/C
min

del varactor.
Con el análisis SP (figura 7-12), al elegir Results  Direct Plot  S-Parameter...
aparece otra pantalla desde la que se decide lo que se quiere representar. Si lo
que se quiere visualizar es la impedancia de entrada basta con seleccionar la
opción ZP y posteriormente seleccionar la entrada concreta, que este caso es la
Z
11
.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 91



Figura 7-12 Ventana de selección de resultados
7.2. CRITERIOS DE DISEÑOS
- Maximizar el perímetro y minimizar el área. La zona de deplección se
forma en los alrededores de las difusiones p+ y por tanto para aumentar
la capacidad eficaz (variable) del varactor hay que aumentar las zonas
p+. Un buen criterio para optimizar los diseños es buscar configuraciones
en que se maximice el perímetro y minimice el área de las difusiones p+.
- Disminución de resistencia del pozo n. Este es uno de los objetivos de las
difusiones n+, por lo que interesa sustituir en lo posible las zonas n por
n+. No se pueden juntar directamente dos zonas altamente dopadas con
carga opuesta (n+ con p+) porque se produciría rotura por efecto
avalancha de la unión al ser ambas zonas altamente dopadas. La mínima
distancia que permite la tecnología es 0.4um entre los extremos de
ambas difusiones. Como la zona de deplección se supone que es inferior
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 92


a esta distancia (ver capítulo 8.1) siempre habrá un espacio ocupado por
silicio poco dopado (y por tanto poco conductivo) que a la larga será el
que determine la resistencia total del dispositivo y por tanto el factor de
calidad.
- Disminución de la capacidad parásita del pozo n. Las capacidades
parásitas disminuyen conforme se aumenta el área del pozo n con el
inconveniente de aumentar a su vez el área total ocupada de silicio.
- Metal 2 en vez de metal 1.Las capacidades parásitas entre capas
metálicas y las difusiones se pueden minimizar utilizando pistas de metal
2 en vez de metal 1 ya que al estar situadas a mayor distancia la
capacidad creada es menor.
- Pistas en paralelo. Una manera de conseguir una distribución más
homogénea de las tensiones es disminuyendo el valor medio de la
resistividad. Esto se consigue colocando pistas de metal en paralelo
conectadas entre sí, con el consiguiente aumento de la capacidad
parásita.
- Estructuras balanceadas. Otra modificación que se puede hacer en los
dispositivos es introducir dos ánodos en vez de uno. Alternando las
difusiones p+ se obtiene un mejor rechazo a ruidos y al modo común ya
que se anulan al tratarse de una estructura balanceada.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 93




























7.3. LAYOUTS
Para la posterior comprensión de los diseños de los layouts es necesario
anticipar cuáles son las formas, reglas y el código de colores usado, y que se
necesitan para la comprensión de los planos en dos dimensiones.
El fondo del plano es de color negro y representa el sustrato con un
dopado tipo p.

El pozo n está representado mediante un contorno amarillo sin relleno

Las aperturas de máscara para introducir difusiones vienen
representadas por un recuadro rojo con relleno de puntos rojos.

Las difusiones n+ están representadas por un marco blanco con relleno
de puntos blancos.

Las difusiones p+ están representadas por un marco amarillo y relleno
de puntos amarillo.

Las vías de contactos entre metales se representan con el color
naranja.

Los contactos entre difusiones y metales se representan con el color
azul.

Las pistas de metal 1 se representan con un mallado de color gris.

Las pistas de metal 2 se representan con un mallado de color verde.



Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 94


Existen elementos prediseñados facilitados por los fabricantes que cumplen
funciones específicas. Éstos son, por ejemplo, la mínima difusión de p
+
, n
+
(figura
7-13) o la vía de contacto entre los metales.

Figura 7-13 Esquema de las islas p
+
y n
+


En el siguiente esquema se muestran las diferentes configuraciones (con
sus variantes) que se han diseñado. En las páginas siguientes se muestran sus
características.
Configuraciones de Layouts
¦
¦
¦
¦
¦
¦
¦
¹
¦
¦
¦
¦
¦
¦
¦
´
¦
¹
´
¦
+
+
¦
¹
¦
´
¦
¹
´
¦
¹
´
¦
¹
´
¦
n
p
Matriz
Entrada Doble
Metal Doble
Estándar
Islotec
Metal Doble
Estándar
Híbrido
B
A
Interdigit
entrada Doble
Estándar
Islas

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 95


7.3.1. CONFIGURACIÓN DE ISLAS
Esta configuración es la más simple de todas. Consiste en alternar una isla
(rectángulo) tipo p+ con otra n+ y así continuamente formando las figuras 7-14, 7-
15. Las pistas de metal unen las islas de cada tipo por separado y están en
diagonal para minimizar el espacio. Esta configuración no es la más optimizada
en cuanto a área de silicio. La limitación de diseño en este caso viene dada por el
espaciado entre pistas de metal. La distancia mínima entre dos elementos
metálicos permitida es 0.8 um y en este caso es la que existe entre una pista
metálica en diagonal y el vértice del contacto de cada isla. La variación de la
capacidad frente a la tensión de cátodo se muestra en la figura 7-16.

Figura 7-14 Layout de la configuración ISLAS
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 96



Figura 7-15 Zoom del layout ISLAS
Capacidad Vs Tensión
0,65
0,85
1,05
1,25
1,45
1,65
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-16 Capacidad del layout ISLAS

CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.545 pF 0.6962 pF 2.219 73.3um x77.3um 5.66x10
-3
mm
2

Tabla 7-1 Datos de la configuración ISLAS
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 97


7.3.2. CONFIGURACIÓN DE ISLAS DOBLE ENTRADA
En este caso se parte del esquema anterior con algunas modificaciones
(figruas 7-17 y 7-18). En primer lugar todas las islas p
+
no están conectadas entre
sí sino que la mitad de ellas están conectadas a un pin y la otra mitad a otro. De
esta manera en el diseño final habrá una “patilla” más de salida. Esta nueva
configuración consigue disminuir el ruido en la configuración final del dispositivo.
Todas las uniones metálicas de p
+
se realizan mediante metal 1. Para que no se
solapen pistas de metal todas las islas n+ están conectadas mediante metal 2. La
variación de la capacidad frente a la tensión de cátodo se muestra en la figura 7-
19.

Figura 7-17 Layout de la configuración ISLAS DOBLE ENTRADA
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 98




Figura 7-18 Zoom del layout ISLAS DOBLE ENTRADA
Capacidad Vs Tensión
0,60
0,80
1,00
1,20
1,40
1,60
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-19 Capacidad del layout ISLAS DOBLE ENTRADA

CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.558 pF 0.710 pF 2.195 73.8um x77.3um 5.7x10
-3
mm
2

Tabla 7-2 Datos de la configuración ISLAS DOBLE ENTRADA
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 99



7.3.3. CONFIGURACIÓN DE INTERDIGIT A
En configuración no se basa en islas de mínimo tamaño sino en dedos de
difusión (fingers o digit). La difusión p+ se encuentra rodeada de difusiones n+, y
viceversa. Todas las difusiones de un mismo tipo están conectadas entre sí.Con
esta disposición se logra una buena relación area/perímetro además de una
notable sintonización. Si la longitud de estas líneas es muy grande puede
producirse una excesiva variación de tensión entre un extremo y otro. La variación
de la capacidad frente a la tensión de cátodo se muestra en la figura 7-22.

Figura 7-20 Layout de la configuración en INTERDIGIT A
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 100



Figura 7-21 Zoom del layout INTERDIGIT A
Capacidad vs Polarización
0,5
0,7
0,9
1,1
1,3
1,5
1,7
0 1 2 3 4 5
Tensión (V)
C
a
p
a
r
i
d
a
d

(
p
F
)

Figura 7-22 Capacidad del layout INTERDIGIT A

CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.61pF 0.60 pF 2.69 77,6um x 46,6um 3,63x10
-3
mm
2

Tabla 7-3 Datos de la configuración INTERDIGIT A

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 101


7.3.4. CONFIGURACIÓN DE INTERDIGIT B
Las difusiones en esta configuración tienen forma de U (figuras 7-23,7-24),
de manera que una U de tipo p+, tiene en su interior dos difusiones n+
correspondientes a dos U diferentes. Y una U tipo n+ tiene en su interior a dos p+.
De este modo, una zona p+ se enfrenta con una zona p+ y otra n+, al contrario de
la configuración anterior, en el que la zona p+ se encontraba a lado de dos zonas
n+; y viceversa. Con esta configuración se obtiene el mejor tuning. La variación de
la capacidad frente a la tensión de cátodo se muestra en la figura 7-25

Figura 7-23 Layout de la configuración en INTERDIGIT B
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 102



Figura 7-24 Zoom del layout INTERDIGIT B
Capacidad vs Polarización
0,5
0,7
0,9
1,1
1,3
1,5
1,7
0 1 2 3 4 5
Tensión (V)
C
a
p
a
r
i
d
a
d

(
p
F
)


Figura 7-25 Capacidad del layout INTERDIGIT B

CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.610 pF 0.570 pF 2.78 78,4 um x46,6 um 3,62x10
-3
mm
2

Tabla 7-4 Datos de la configuración INTERDIGIT B
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 103


7.3.5. CONFIGURACIÓN HÍBRIDA
Esta configuración es una situación intermedia entre la de islas y las
interdigit (figuras 7-26, 7-27). Está formada por islas p+ permitiendo que se cree
zona de deplección alrededor de toda la isla aplicando tensión en dos de sus
extremos. El rango de sintonización es inferior a las configuraciones interdigit. La
variación de la capacidad frente a la tensión de cátodo se muestra en la figura 7-
28.

Figura 7-26 Layout de la configuración HÍBRIDA


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 104



Figura 7-27 Zoom del layout HÍBRIDA
Capacidad Vs Tensión
0,65
0,85
1,05
1,25
1,45
1,65
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-28 Capacidad del layout HÍBRIDA

CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.575 pF 0.657 pF 2.396 74.5um x72.8um 5.42x10
-3
mm
2

Tabla 7-5 Datos de la configuración HÍBRIDA
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 105


7.3.6. CONFIGURACIÓN HÍBRIDA DOBLE METAL
La diferencia entre esta configuración y la anterior es que para conectar las
islas p+ entre sí se ha hecho mediante metal 2 en vez de metal 1 (figuras 7-29,7-
30). Al estar este último situado a una mayor distancia de las difusiones la
capacidad parásita creada es menor. La variación de la capacidad frente a la
tensión de cátodo se muestra en la figura 7-31.


Figura 7-29 Layout de la configuración HÍBRIDA DOBLE METAL

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 106




Figura 7-30 Zoom del layout HÍBRIDA DOBLE METAL
Capacidad Vs Tensión
0,65
0,85
1,05
1,25
1,45
1,65
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-31 Capacidad del layout HÍBRIDA DOBLE METAL
CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.577 pF 0.690 pF 2.248 75.1um x73.3um 5.5x10
-3
mm
2

Tabla 7-6 Datos de la configuración HÍBRIDA DOBLE METAL
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 107


7.3.7. CONFIGURACIÓN ISLOTE
Esta configuración es bastante similar a la interdigit. La diferencia estriba en
que se ha intentado reducir al máximo posible el espacio ocupado por la difusión
n (figuras 7-32,7-33). En cambio el número de contactos entre las difusiones y las
pistas metálicas disminuye. Asimismo se consigue una disminución apreciable de
las dimensiones y del área total de silicio ocupada. En los resultados obtenidos se
observa un menor rango de sintonización que la configuración interdigit
probablemente debido a una peor homogeneidad en la distribución de tensiones.
La variación de la capacidad frente a la tensión de cátodo se muestra en la figura
7-34.


Figura 7-32 Layout de la configuración ISLOTE

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 108



Figura 7-33 Zoom del layout ISLOTE

Capacidad Vs Tensión
0,65
0,85
1,05
1,25
1,45
1,65
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-34 Capacidad del layout ISLOTE

CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.551 pF 0.665 pF 2.329 77.3um x 48.4um 3.74x10
-3
mm
2

Tabla 7-7 Datos de la configuración ISLOTE


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 109


7.3.8. CONFIGURACIÓN ISLOTE DOBLE METAL
La variación en esta estructura con respecto a la anterior consiste en la
inclusión de dos capas metálidas (metal 1 y metal 2) en paralelo para obtener una
distribución más homogénea de tensiones y disminuir la parte resistiva de la
impedancia de entrada correspondiente a las pistas metálicas (figuras 7-35,7-36).
En consecuencia el rango de sintonización disminuye debido a que las
capacidades parásitas creadas por las pistas metálicas aumentan. La variación de
la capacidad frente a la tensión de cátodo se muestra en la figura 7-37.


Figura 7-35 Layout de la configuración ISLOTE DOBLE METAL


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 110



Figura 7-36 Zoom del layout ISLOTE DOBLE METAL

Capacidad Vs Tensión
0,65
0,85
1,05
1,25
1,45
1,65
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-37 Capacidad del layout ISLOTE DOBLE METAL

CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.659 pF 0.774 pF 2.143 77.3um x48.6um 3.75x10
-3
mm
2

Tabla 7-8 Datos de la configuración ISLOTE DOBLE METAL

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 111


7.3.9. CONFIGURACIÓN ISLOTE DOBLE ENTRADA
En esta configuración existen dos entradas diferentes para el ánodo
conectado a las difusiones p+. De esta manera se alternan los dedos (figers) de
difusiones (figuras 7-38,7-39). Esta distribución consigue reducir el ruido en la
salida final del dispositivo. Obviamente en este caso el rango de sintonización es
intermedio entre los dos casos anteriores ya que tiene más pistas metálicas de
ISLOTE y menos que ISLOTE DOBLE METAL con sus consiguientes
capacidades parásitas. La variación de la capacidad frente a la tensión de cátodo
se muestra en la figura 7-40.


Figura 7-38 Layout de la configuración ISLOTE DOBLE METAL


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 112



Figura 7-39 Zoom del layout ISLOTE DOBLE ENTRADA
Capacidad Vs Tensión
0,65
0,85
1,05
1,25
1,45
1,65
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-40 Capacidad layout ISLOTE DOBLE ENTRADA
CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.598 pF 0.712 pF 2.243 77.3um x 50.6um 3.91x10
-3
mm
2

Tabla 7-9 Datos de la configuración ISLOTE DOBLE METAL

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 113


7.3.10. CONFIGURACIÓN MATRIZ
En esta estructura se consigue minimizar el área de silicio ocupada y
también se consigue una mínima superficie de difusión n (figura 7-41,7-42), con lo
que es de esperar que el factor de calidad del dispositivo, dependiente de la
resistencia, se aceptable. La distribución consiste en unir en forma de cuadrado
islas de difusión p+ con una isla n+ en el centro. Esta distribución no admite
posibles variantes debido a que son necesarios los dos metales para evitar el
contacto de pistas. Debido precisamente a esta cantidad de pistas metálicas es
rango de sintonización es bastante pobre. La variación de la capacidad frente a la
tensión de cátodo se muestra en la figura 7-43.


Figura 7-41 Layout de la configuración MATRIZ

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 114



Figura 7-42 Zoom del layout MATRIZ
Capacidad Vs Tensión
0,60
0,80
1,00
1,20
1,40
1,60
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-43 Capacidad del layout MATRIZ
CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.648 pF 0.764 pF 2.156 69.4um x 44.3um 3.07x10
-3
mm
2

Tabla 7-10 Datos de la configuración MATRIZ

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 115


7.3.11. CONFIGURACIÓN MATRIZ N+
En esta distribución se ha hecho lo contrario que en la estructura anterior. En
este caso los cuadrados están formados por islas n
+
y la islas p
+
se encuentran en
el centro (figuras 7-44, 7-45). Como era de esperar el área de silicio aumento
considerablemente respecto al caso anterior y el rango de sintonización es similar.
La variación de la capacidad frente a la tensión de cátodo se muestra en la figura
7-46.


Figura 7-44 Layout de la configuración MATRIZ n+

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 116



Figura 7-45 Zoom del layout MATRIZ n+
Capacidad Vs Tensión
0,80
1,00
1,20
1,40
1,60
1,80
0 1 2 3 4 5
Tensión de cátodo (V)
C
a
p
a
c
i
d
a
d

(
p
F
)

Figura 7-46 Capacidad del layout MATRIZ n+

CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning Dimensiones Área de silicio
1.629 pF 0.803 pF 2.029 64.3um x 78um 5x10
-3
mm
2

Tabla 7-11 Datos de la configuración MATRIZ n+


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 117


7.3.12. TABLA COMPARATIVA


Configuración
CMAX
(0 Voltios)
CMIN
(5 Voltios)
Tuning
Dimensiones
(um x um )
Área de silicio
(10
-3
mm
2
)
Islas 1.545 pF 0.696 pF 2.219 73.3x77.3 5.66
Islas doble
entrada
1.558 pF 0.710 pF 2.195 73.8x77.3 5.70
Interdigit A 1.615pF 0.600 pF 2.69 77,6x46,6 3,62
Interdigit B 1.610 pF 0.570 pF 2.78 78,4 x46,6 3,65
Híbrida 1.575 pF 0.657 pF 2.396 74.5x72.8 5.42
Híbrida doble
metal
1.577 pF 0.690 pF 2.248 75.1x73.3 5.50
Islote 1.551 pF 0.665 pF 2.329 77.3x 48.4 3.74
Islote doble
metal
1.659 pF 0.774 pF 2.143 77.3x48.6 3.75
Islote doble
entrada
1.598 pF 0.712 pF 2.243 77.3x 50.6 3.91
Matriz 1.648 pF 0.764 pF 2.156 69.4x 44.3 3.07
Matriz n+ 1.629 pF 0.803 pF 2.029 64.3x 78 5.01
Tabla 7-12 Datos de todas las configuraciones



Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 118


8. CASOS EN DOS DIMENSIONES
En este capítulo se trata de analizar la resistencia que ofrece el varactor
CMOS de unión pn, con la ayuda del programa de cálculo VARACOHM (véase
anexo). La única resistencia que se ha considerado es la proveniente del camino
que sigue la corriente desde la difusión p+ a la difusión n:

n n p T
R R R R + + =
+ +
(8.1)
De estas tres resistencia, la más importante es
n
R , por dos razones: por un
lado, porque el pozo n es el que presenta la mayor resistividad, y por otro lado,
porque esta resistencia
+ n
R está formada por dos componentes: la zona de
deplección (que suponemos que crece enteramente en la zona n) y la propia zona
n que queda entre la zona de deplección y la difusión n+.

n depleccion n
R R R ' + = (8.2)
La resistencia de la zona de deplección es la mayor de entre todas ellas,
pues en la zona de deplección casi no hay portadores de carga, es casi como si
fuera no conductora. Así, se ha dejado a un lado la influencia que el sustrato
pueda tener sobre el resto del conjunto.
Este cálculo de la resistencia se lleva a cabo con la ayuda del programa de
cálculo VARACOHM (véase capítulo 6). El método de cálculo consiste en, una
vez considerada una estructura para el varactor, aplicar una tensión continua que
polarice la unión pn inversa. Al polarizar la unión en inversa, aparece una zona de
deplección. Debido a la dificultad de conocer la geometría real de esta zona de
deplección, se han supuesto distintas geometrías con las que se han calculado
las resistencias. Ya con la estructura completa definida, es decir, cuando ya se ha
definido de que tipo es cada zona de la que consta el varactor, (las resistividades)
se calcula la resistencia con la ayuda del programa VARACOHM.
Téngase en cuenta que éste es un análisis en dos dimensiones (se ha
trabajado con una proyección en 2D del varactor) de modo que los resultados no
son reales, pero en cierta medida ofrecen una idea aproximada del
comportamiento en tres dimensiones. Más adelante se realiza el estudio en tres
dimensiones.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 119


8.1. ESTRUCTURA DEL VARACTOR.
A continuación (figura 8-1) se presenta la estructura del varactor del cual se
ha calculado la resistencia. Las dimensiones que se presentan son resultado de
los cálculos realizados con el programa SSUPREM3:

Figura 8-1 Estructura del varactor pn
Como se puede ver en esta figura, dentro de un pozo n se han considerado
las difusiones n+ y p+, y estas tres zonas, junto con la zona de deplección que
más tarde se considerará, forman el varactor cuya resistencia se ha tratado de
calcular.
Las tensiones se aplican uniformemente sobre toda la superficie de las
difusiones: -2.5 V en la difusión p+ y 2.5 V en la difusión n+. La superficie inferior
del varactor (sustrato) se conecta a 0 V. Como se ha dicho anteriormente, no se
ha considerado la influencia del sustrato (ni se representa en la figura), es decir, ni
la resistencia del sustrato ni la zona de deplección que se crea en la unión del
pozo n con el sustrato p, pero sí se han tenido en cuenta las fugas de corriente
que hay hacia el sustrato (excepto en el capítulo 8.3.1), pues esta se conecta a
potencial cero. Para evitar las fugas laterales de corriente se han aislado los
laterales asignandoles resistencias muy elevadas.
En la realidad, el perfil de concentraciones de una difusión no es rectangular:
el perfil del dopado depende del tiempo y de la temperatura del proceso de
difusión. Por tanto la concentración de portadores (y también la resistividad)
depende de la profundidad de difusión. En los estudios que siguen se ha hecho
uso del concepto de unión pn abrupta, de modo que en cada zona se considera
una resistividad constante (perfil rectangular) y la unión se considera abrupta.
Concepto de unión abrupta
La unión pn abrupta es una unión en la que la transición de un
semiconductor de tipo p a otro tipo n tiene lugar en una región de espesor
despreciable en donde la densidad de átomos dopantes cambia bruscamente de
un valor estacionario
a
n (concentración de aceptadores) en el lado p a otro valor
estacionario
d
n (concentración de donadores) en el lado n.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 120


Aunque la unión abrupta no es una estructura de los dispositivos modernos,
si es, en cambio una aproximación lineal de la unión pn que pone de relieve sus
características más importantes de funcionamiento y de tensión corriente. Otro
argumento a favor de utilizar una aproximación simple es que el comportamiento
físico interno y las propiedades eléctricas de la unión varían muy poco con el
método que se emplee en su obtención.
La misma geometría vista en la figura anterior se ha introducido en MATLAB,
haciendo la separación o distinción entre las zonas asignándole a cada una de
ellas la resistividad que le corresponde:
cm : deplección de zona la de ad Resistivid
m : n difusión la de ad Resistivid
m p difusión la de ad Resistivid
m K : n pozo del ad Resistivid
depl
n
p
n
· O =
· O = +
· O = +
· O =
+
+
98 . 0
32
60 :
1
.
p
u p
u p
u p

La resistividad de la zona de deplección se ha obtenido a partir de la fórmula
vista en el capítulo de varactores (expresión 4.8):
donde:
C q
atm n
atm n
cm
cm
p
n
p
n
10 6 . 1
cm 10 41 . 1
cm 10 5
s V 450
s V 1275
19
3 15
3 5
2
2
÷
· =
· =
· =
· =
· =
u
u

Como estas resistividades son para 3D ( ) m μ Ω ó cm Ω · · , para trabajar en
dos dimensiones se ha considerado que la tercera dimensión tiene una longitud
de 0.1 um, y en toda esta longitud el varactor es idéntico, es decir, que en esta
dimensión no hay variación de ninguna de las propiedades (tensiones,
resistividades, etc.).
Así, el resultado que se obtiene es la figura 8-2, donde las paredes aisladas
aparecen con un color marrón:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 121



Figura 8-2 Estructura del varactor PN introducido en MATLAB
Ahora, a esta estructura hay que añadirle una zona de deplección.
Dependiendo de la geometría que se considere para la zona de deplección, se
estudian distintos casos.
En el capítulo 4 se ha explicado que para minimizar la resistencia del
varactor hay que minimizar la zona n entre las difusiones. En un diseño óptimo
este mínimo coincide con la máxima anchura de la zona de deplección. Con la
expresión (4.4) y los siguientes datos se obtiene la longitud máxima para la zona
deplección:
m μ 24 . 1 L
V 93 . 0 Φ
V 5 V
cm atm 10 5 N
cm atm 10 1 N
10 6 . 1 q
7 . 11 ε
cm F 10 85 . 8 ε
0
R
3 15
d
3 20
a
19
Si
14
0
= ¬
¦
¦
¦
¦
¦
)
¦
¦
¦
¦
¦
`
¹
=
=
· =
· =
· =
=
· =
÷
÷

En los siguientes cálculos, se supone que el varactor está optimizado y que
esos 1,2 um entre las difusiones son la longitud que alcanza la zona de
deplección al aplicar la máxima tensión, es decir, 5 V.
Es decir, que la zona de deplección máxima ocupa todo el espacio entre las
difusiones. Así los cálculos de la resistencia están hechos para la situación en la
que la anchura de la zona de deplección es máxima, es decir, para la situación en
la que la resistencia total sea máxima, con tensión inversa aplicada máxima y
capacidad mínima.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 122


8.2. CASO 1: ZONA DE DEPLECCIÓN RECTANGULAR
En este apartado se supone que la zona de deplección que se crea en el
pozo n alrededor de la zona p+ tiene geometría rectangular (figura 8-3). Es una
geometría sencilla, pero bastante lógica al mismo tiempo: la zona de deplección
es más ancha en aquellos puntos en donde las dos difusiones están más cerca
entre ellas porque la magnitud de la tensión inversa aplicada a la unión es mayor,
y menos ancha allí donde las dos difusiones estén más alejadas.

Figura 8-3 Zona de deplección rectangular alrededor de la difusión p+
Con esta geometría, y con la ayuda del programa VARACOHM (véase
capítulo 6), se ha calculado la distribución de tensiones (figura 8-4) que se genera
en el varactor al aplicar en las difusiones una diferencia de tensión de 5 V y al
conectar la superficie inferior (sustrato) a cero voltios:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 123



Figura 8-4 Distribución de tensión en el varactor con zona de deplección rectangular
La resistencia equivalente que se obtiene del varactor para esta
configuración y una diferencia de potencial de 5 V aplicada es:
O = K R
T
.9 6
Como la superficie inferior no está aislada, hay fugas de corriente hacia el
sustrato, lo que hace que la resistencia que ofrece el varactor sea mayor. Si se
aisla la superficie inferior, esta resistencia disminuye, tal y como se puede ver en
el apartado 8.3.1
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 124


8.3. CASO 2: GEOMETRÍA DEPENDIENTE DEL GRADIENTE
DE TENSIÓN
La zona de deplección depende de la magnitud de la tensión inversa
aplicada en la unión p+n. En las difusiones se aplica una diferencia de tensión
constante que va cayendo en el recorrido que realiza la corriente a través de las
dos difusiones y el pozo n. Así, a lo largo de toda la unión, la tensión que polariza
la unión p+n no es la misma, y por tanto, la anchura de la zona de deplección no
es la misma en toda la unión p+n. En la figura 8-5 se presenta una representación
esquemática de las caídas de tensión:


Figura 8-5 Caídas de tensión en el varactor
Un indicador de la tensión que está aplicada en un punto de la unión es la
distancia equivalente entre el punto en cuestión de la unión y las dos difusiones.
En los puntos de la unión que se encuentran más cerca de las dos difusiones, la
tensión inversa aplicada a la unión es mayor, luego la anchura de la zona de
deplección es también mayor. Para aplicar este criterio, es necesario definir de
algún modo cómo calcular esta distancia equivalente para cada punto de la unión.
Sin calcular esta distancia equivalente, lo que se ha hecho es considerar que
la variación de la tensión, es decir, el gradiente de tensión en cada punto es
proporcional a esa distancia equivalente. El gradiente se calcula según la
siguiente expresión, una vez calculado la distribución de tensiones
( ) ( )
2
2
2 2
|
|
.
|

\
|
c
c
+
|
.
|

\
|
c
c
= + =
y
V
x
V
Grad Grad Gradiente
y x
(8.3)
Así, primero se calcula la distribución de tensiones que se origina al aplicar
la tensión al varactor sin considerar ninguna zona de deplección (figura 8-6):
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 125



Figura 8-6 Distribución de tensión en el varactor sin considerar la zona de deplección
En esta distribución de tensiones se observa que en las difusiones n+ y p+ la
tensión apenas sufre variación, pues la resistividad de estas difusiones es
pequeña comparada con la resistividad del pozo n.
A partir de esta distribución de tensiones, el gradiente de tensión que se
obtiene es la que se muestra en la figura 8-7:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 126



Figura 8-7 Gadiente de tensiones en el varactor sin considerar la zona de deplección
Como se puede apreciar en esta figura, los valores máximos del gradiente
se encuentran entre las dos difusiones, y a medida que nos alejamos de ese
centro, el valor del gradiente disminuye. Este gradiente de tensión se aprecia
mejor a modo de curvas isogradiente (figura 8-8):

Figura 8-8 Curvas isogradiente en el varactor sin considerar la zona de deplección
La zona de deplección se ha define según el valor que tiene el gradiente de
tensión alrededor de la difusión p+. Se consideran los puntos que están alrededor
de la difusión p+, y en esos puntos se asigna a la zona de deplección una anchura
proporcional al valor del gradiente (mediante cuadrados definidos en cada punto
de lado proporcional al gradiente en ese punto). Esa constante de
proporcionalidad se define de modo que la longitud máxima de la zona de
deplección sea la distancia entre las dos difusiones. En la figura 8-9 se representa
esquemáticamente esta idea:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 127



Figura 8-9 Definición de la zona de deplección mediante cuadrados de tamaño proporcional al
gradiente
Definida de esta forma la zona de deplección, la geometría resultante es la
que se muestra en la figura 8-10:

Figura 8-10 Zona de deplección definida según el gradiente
En la esquina inferior izquierda de la zona de deplección se ve cómo se
forma un gran cuadrado, que se superpone a los cuadrados que tiene alrededor, y
esto da lugar a un gran escalón en el lado inferior. Es decir, que el valor del
gradiente en la esquina inferior de la zona p+ (que es el mayor de todos) deforma
la zona de deplección, como se puede ver esquemáticamente en la figura 8-11:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 128



Figura 8-11 Deformación de la zona de deplección debido al elevado valor del gradiente en la esquina
Para evitar esto, en vez de definir la zona de deplección en forma de
cuadrados, se cogen los mismos puntos de antes y se les asignan longitudes
proporcionales al gradiente, de modo que estas longitudes definen la zona
deplección. Para definir las longitudes horizontales se usan los valores del
gradiente de tensión en dirección horizontal ( )
|
.
|

\
|
c
c
=
x
V
Grad
x
, mientras que para
las longitudes verticales se usan los valores del gradiente en dirección vertical
( )
|
|
.
|

\
|
c
c
=
y
V
Grad
y
. Los dos puntos de cada esquina se unen mediante una recta. A
continuación (figura 8-12) se representa esta idea gráficamente:

Figura 8-12 Definición de la zona de deplección mediante longitudes de tamaño proporcional al
gradiente
Los valores de los gradientes en las dos direcciones se presentan en las dos
figuras siguientes (8-13):
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 129



Figura 8-13 Gradientes de tensión en dirección horizontal (x) y vertical (y)
Representándolo mediante curvas isogradiente en la figura 8-14:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 130



Figura 8-14 Curvas isogradiente en dirección horizontal (x) y vertical (y)
Considerando la zona de deplección teniendo en cuenta los gradientes de
tensión en las dos direcciones, la estructura que resulta para el varactor es la que
se muestra en la figura 8-15:

Figura 8-15 Zona de deplección definida según el gradiente en las dos direcciones
Con esta estructura y con la ayuda del programa de cálculo, la distribución
de tensiones obtenida es la que aparece en la figura 8-16:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 131




Figura 8-16 Distribución de tensión en el varactor con zona de deplección según el gradiente en las dos
direcciones
La resistencia correspondiente de esta estructura es la siguiente:
O = K R
T
7.3
De la geometría de esta zona de deplección, con la distribución de tensiones
que se ha obtenido (figura 8-16), resulta la siguiente distribución de corrientes
(figura 8-17):
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 132




Figura 8-17 Distribución de corrientes en el varactor con zona de deplección dependiente de las dos
direcciones
En estas figuras, se pretende representar el sentido que coge la corriente en
cada punto, pero no la magnitud de la corriente, pues todas las flechas se han
pintado del mismo tamaño. En este recorrido que realizan las corrientes tiene gran
influencia la geometría de la zona de deplección, y es debido a esta zona por lo
que el flujo de corriente adopta esta forma, siempre perpendicular a las curvas
isopotenciales. En la figura 8-18 se representa la corriente junto con la zona de
deplección:

Figura 8-18 Distribución de corrientes en el varactor con zona de deplección dependiente de las dos
direcciones
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 133


En estas figuras se observa que hay fugas de corriente hacia el sustrato, lo
cual hace que la resistencia del varactor aumente.
8.3.1. AISLAMIENTO DEL SUSTRATO
Hasta ahora se ha supuesto que el sustrato está conectado a tierra (0
Voltios), pero no aislado. Es decir, se permitía que hubiese fugas de corriente
hacia el sustrato, y de hecho los había: parte de la corriente que salía de la zona
n+ se escapaba por el sustrato a tierra, y parte de la corriente que llega a la zona
p+ salía del sustrato.
En este apartado se obtiene la distribución de tensión al aislar la superficie
inferior. En la figura 8-19 se ven las paredes aisladas dibujadas en color azul
claro:

Figura 8-19 Estructura del varactor con superficie inferior aislado
Con esta estructura, se realiza el cálculo de la distribución de tensiones, y el
resultado que obtenido se muestra en la figura 8-20:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 134



Figura 8-20 Distribución de tensión en el varactor con superficie inferior aislada
La resistencia calculada para esta estructura es:
O = K R
T
6
Aislando la superficie inferior, la resistencia del varactor ha disminuido en
más de 1 KO. En la figura 8-21 se presenta la distribución de corrientes para esta
configuración, en la que se observa que con el aislamiento, las corrientes no
escapan como antes hacia el sustrato:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 135



Figura 8-21 Distribución de corrientes en el varactor con superficie inferior aislada
8.4. CASO 3: EXTENSIÓN DEL VARACTOR DEL CASO 1
En este último caso, se amplía el varactor considerado en el caso dos, es
decir, con zona de deplección rectangular, añadiendo otra difusión p+ (figura 8-
22). Se mantienen las mismas dimensiones consideradas en casos anteriores:

Figura 8-22 Estructura extendida del varator cmos
Esta estructura se introduce en MATLAB igual que en los casos anteriores, y
el resultado es la figura 8-23:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 136



Figura 8-23 Estructura extendida del varactor introducida en MATLAB
Realizando cálculos con esta estructura, la distribución de tensiones que se
obtiene es la que sigue (figura 8-24):

Figura 8-24 Distribución de tensión en el varactor con 2 difusiones p+ y tres difusiones n+
Esta estructura da como resultado una resistencia de:
O = K R 3.1679
Se observa que cuantas más difusiones n+ y p+ se dispongan, la resistencia
disminuye. Esto se debe a que estas difusiones se van conectando en paralelo.
Como todas las estructuras básicas tienen aproximadamente la misma
resistencia, al conectarlas en paralelo la resistencia total es aproximadamente la
resistencia de cada estructura básica dividida por el número de estructuras
básicas que se han conectado (figura 8-25).
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 137



Figura 8-25 Conexión en paralelo en las difusiones
En este caso, y comparando con el CASO 1 (apartado 8-2), la resistencia se
ha reducido a la mitad.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 138


9. CASOS EN TRES DIMENSIONES
Se han calculado diversos perfiles en SSUPREM3 que cumplen las
especificaciones requeridas. De los perfiles diseñados en el capítulo 7.3 se han
simulado los siguientes en 3D:
- Configuración ISLAS
- Configuración INTERDIGIT A
- Configuración INTERDIGIT B
Para simular un perfil en 3D, primero hay que crearlo en MATLAB. Como
MATLAB trabaja con matrices, se crea un mallado del perfil requerido (de
distancia dt entre posiciones) y se inserta cada zona en la posición
correspondiente de la matriz. En dicha matriz hay que introducir la resistencia de
un cubo del perfil representada en un punto. En el anexo se muestran los códigos
de los perfiles realizados.
Al simular en 3D las dimensiones longitudinales (visto de planta) del varactor
son grandes comparando con las profundidades de las distintas difusiones
realizadas (vista frontal). Así, si se pone la misma resolución (dt) a las longitudes
y a las profundidades saldrán unas matrices muy grandes. Al ordenador le cuesta
operar con estas matrices tan grandes, en consecuencia, al simular, no se puede
trabajar con alta precisión (pues el número de puntos sería demasiado elevado) a
nos ser que se tomen distintas resoluciones para los distintos ejes (que es lo
realizado). Así, aunque se puede perder cierta precisión geométrica en algún eje
por redondeo de los datos geométricos, el empleo de distintas resoluciones
permite ganar en tiempo y mantener la precisión deseada.
Ante la imposibilidad de simular todo el perfil a la vez, se simula una parte
simétrica de cada perfil. De esta simulación se obtiene una resistencia (R
SIM
), con
la que (por simetrías del perfil) se aproxima la resistencia total (R
T
) del perfil,
pues será asociarle otras resistencias (análogas a la calculada) en paralelo.
Para simular en 3D se han considerado las mismas suposiciones que en 2D
(unión abrupta, etc. ver capítulo 8). Pero a la hora de simular hay algunas
diferencias que se muestran a continuación:
- Las simulaciones en 3D se han realizado aislando solo la parte de arriba
del varactor. Se ha realizado así porque si se aísla todo el varactor tarda
mucho más tiempo en estabilizarse el sistema. Además, realmente, un
varactor integrado no está aislado por los flancos. Por todo esto y dado
que las simulaciones en 3D ya son de por sí muy lentas, se ha decidido
aislar solo la parte de arriba para acelerar el proceso.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 139


- En 3D no se calcula la zona de deplección en función del gradiente,
porque al ser la resolución más pequeña, prácticamente salen
rectángulos. Por ello se ha tomado que la zona de deplección tiene forma
rectangular.
A continuación se muestran los resultados obtenidos para las simulaciones
realizadas.
9.1. CONFIGURACIÓN DE ISLAS
Se muestra en la figura 9-1 el layout del perfil a simular: Ver capítulo 7.3.1

Figura 9-1 Layout de la configuración ISLAS
La parte del perfil simulada en MATLAB se representa en la figura 9-2.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 140



Figura 9-2 Parte simulada en MATLAB (sin zona de deplección)
Se le añade una zona de deplección resultando el perfil a simular (figura 9-3)

Figura 9-3 Parte simulada en MATLAB con la zona de deplección añadida
En la figura 9-3 se ve en planta el perfil simulado, representándose en ella el
pozo N (en verde), la difusión N+ (el azul claro), la difusión P+ (en azul oscuro) y
la zona de deplección añadida a la zona P+ (en rojo).
Simulando el programa se obtiene que la resistencia de la parte simulada
(R
SIM
) es:
R
SIM
=911.5 O
Viendo la simetría del perfil (22 islas a lo ancho y 23 a lo largo), se aproxima
la resistencia total de la siguiente manera:
Por simetría a lo ancho será:

11
1 1
11
1
SIM
SIM ancho
R
R R
= ¬ =
¯ ancho
R (9.1)

Por simetría a lo largo resulta:
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 141



23
2
2
1 1 1
11
1
ancho
ancho ancho T
R
R R R
= ¬ + =
¯ T
R (9.2)
De las expresiones (9.1) y (9.2) se obtiene que:

253
2
23
11 / 2
SIM SIM
R R
= =
T
R (9.3)
Con la expresión (9.3) se obtiene que la resistencia total de este perfil es
R
T
~7.2 O.
Se representan a continuación diferentes resultados obtenidos en la
simulación.
Nota: para simular este perfil no se ha realizado el cambio de resolución, por
lo que todos los mallados son de espesor dt.
9.1.1. PERFIL DE TENSIONES
La figura 9-4 muestra la distribución de tensiones final en la última capa
(visto de planta) del varactor en la configuración ISLAS.

Figura 9-4 Perfil de tensiones en la última capa (visto de planta)
La figura 9-5 muestra el código de colores empleado para representar las
tensiones.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 142



Figura 9-5 Código de colores para las tensiones
La figura 9-6 muestra un detalle del perfil, mostrando cómo se mueven las
corrientes.

Figura 9-6 Movimiento de las corrientes en el perfil simulado
En la figura 9-7 se muestra el perfil de tensiones en una capa intermedia
vista desde el frontal (vista análoga a 2D).

Figura 9-7 Perfil de tensiones en vista frontal (análoga a 2D)
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 143


9.1.2. GRADIENTE DE TENSIONES
En la figura 9-8 se muestra el gradiente de tensiones en la última capa
simulada.

Figura 9-8 Gradiente de tensiones
La figura 9-9 muestra el código de colores empleado para expresar el
gradiente de tensiones

Figura 9-9 Código de colores para el gradiente
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 144


9.2. CONFIGURACIÓN EN INTERDIGIT A
Se muestra en la figura 9-10 el layout del perfil a simular: Ver capítulo 7.3.3

Figura 9-10 Layout de la configuración en INTERDIGIT A
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 145


La parte del perfil simulada en MATLAB se representa en la figura 9-11.
Figura 9-11 Parte simulada en MATLAB
En la figura 9-11 se ve en planta el perfil simulado, representándose en ella
la zona N (en verde), la difusión N+ (el azul claro), la difusión P+ (en azul oscuro)
y la zona de deplección añadida a la zona P+ (en rojo).
Simulando el programa se obtiene que la resistencia de la parte simulada
(R
SIM
) es:
R
SIM
=33.36 O
Viendo la simetría del perfil, se aproxima la resistencia total por la expresión
siguiente:

1 1
7
1
7
R R
R
R
T SIM
T
SIM
= ¬ =
¯
(9.4)
Así, con la expresión (9.4) se obtiene que la resistencia total de este perfil
es R
T
~ 4.8 O.
Se representan a continuación diferentes resultados obtenidos en la
simulación.
Nota: para simular este perfil se ha realizado el cambio de resolución. La
planta ha sido disminuida en 5, por lo que el mallado para estas será de espesor
dt/5.



Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 146


9.2.1. PERFIL DE TENSIONES
La figura 9-12 muestra la distribución de tensiones final en la última capa
(visto de planta) del varactor.

Figura 9-12 Perfil de tensiones en la última capa (visto de planta)
La figura 9-13 muestra el código de colores empleado para representar las
tensiones.

Figura 9-13 Código de colores para el perfil de tensiones (mV)
La figura 9-14 muestra un detalle del perfil, mostrando cómo se mueven las
corrientes.

Figura 9-14 Representación de las corrientes



Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 147


En la figura 9-15 se muestra el perfil de tensiones en una capa intermedia
vista desde el frontal (vista análoga a 2D).

Figura 9-15 Perfil de tensiones en vista frontal
9.2.2. GRADIENTE DE TENSIONES
En la figura 9-16 se muestra el gradiente de tensiones en la última capa
simulada.

Figura 9-16 Gradiente de tensiones
La figura 9-17 muestra el código de colores empleado para expresar el
gradiente de tensiones

Figura 9-17 Código de colores para el gradiente

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 148


9.3. CONFIGURACIÓN EN INTERDIGIT B
Se muestra en la figura 9-18 el layout del perfil a simular: Ver capítulo 7.3.4

Figura 9-18 Layout de la configuración en INTERDIGIT B
Para esta configuración se han realizado dos simulaciones debido a que en
una de ellas se pierde algo de precisión por problemas de redondeo al dibujar el
perfil (ver CASO 1). Así, se ha realizado otra simulación aumentando la precisión
(ver CASO 2).
9.3.1. CASO 1 (INTERDIGIT A)
Como se ha dicho con anterioridad, en este perfil se pierde algo de precisión
por problemas de redondeo, por lo que las difusiones P+ se unen por una zona de
deplección (ver figura 9-20). En realidad las dos zonas de deplección no deberían
juntarse, pero en este caso se juntan (esto ocurre por problemas de redondeo de
las distintas dimensiones). (Se ha realizado otra simulación sin que se junten
ambas zonas de deplección (ver CASO 2) para simular un caso más realista)

La parte del perfil simulada en MATLAB se representa en la figura 9-19.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 149



Figura 9-19 Perfil a simular sin zona de deplección
Añadiéndole la zona de deplección se obtiene :

Figura 9-20 Parte simulada en MATLAB
En la figura 9-20 se ve en planta el perfil simulado, representándose en ella
la zona N (en verde), la difusión N+ (el azul claro), la difusión P+ (en azul oscuro)
y la zona de deplección añadida a la zona P+ (en rojo).
Simulando el programa se obtiene que la resistencia de la parte simulada
(R
SIM
) es:
R
SIM
=17.64 O
Viendo la simetría del perfil, se aproxima la resistencia total por la expresión
(9.5).

7
2
2
7
2
1 1 1
3
1
SIM
SIM SIM SIM T
R
R R R R
= ¬ = + =
¯ T
R (9.5)
Así se obtiene que la resistencia total de este perfil es R
T
~ 5 O.
Se representan a continuación diferentes resultados obtenidos en la
simulación.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 150


Nota: para simular este perfil se ha realizado el cambio de resolución. La
planta ha sido disminuida en 5, por lo que el mallado para estas será de espesor
dt/5.
9.3.1.1. Perfil de tensiones
La figura 9-21 muestra la distribución de tensiones final en la última capa
(visto de planta) del varactor.

Figura 9-21 Perfil de tensiones en la última capa (visto de planta)
La figura 9-22 muestra el código de colores empleado para representar las
tensiones.

Figura 9-22 Código de colores para las tensiones
La figura 9-23 muestra un detalle del perfil, mostrando cómo se mueven las
corrientes.

Figura 9-23 Representación de las corrientes
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 151


En la figura 9-24 se muestra el perfil de tensiones en una capa intermedia
vista desde el frontal (vista análoga a 2D).

Figura 9-24 Perfil de tensiones
9.3.1.2. Gradiente de tensiones
En la figura 9-25 se muestra el gradiente de tensiones en la última capa
simulada.

Figura 9-25 Gradiente de tensiones
La figura 9-26 muestra el código de colores empleado para expresar el
gradiente de tensiones

Figura 9-26 Código de colores para el gradiente

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 152


9.3.2. CASO 2 (INTERDIGIT B)
La parte del perfil simulada en MATLAB se representa en la figura 9-27.

Figura 9-27 Parte del perfil a simular sin zona de deplección
Añadiéndole la zona de deplección se obtiene la figura 9-28.

Figura 9-28 Parte del perfil a simular con zona de deplección
En la figura9-28 se ve en planta el perfil simulado, representándose en ella la
zona N (en verde), la difusión N+ (el azul claro), la difusión P+ (en azul oscuro) y
la zona de deplección añadida a la zona P+ (en rojo).
Simulando el programa se obtiene que la resistencia de la parte simulada
(R
SIM
) es:
R
SIM
=27.2O

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 153


Viendo la simetría del perfil, se aproxima la resistencia total por la expresión
(9.6)

7
2
2
7
2
1 1 1
3
1
SIM
SIM SIM SIM T
R
R R R R
= ¬ = + =
¯ T
R (9.6)
Así se obtiene que la resistencia total de este perfil es R
T
~7.7O.
Se representan a continuación diferentes resultados obtenidos en la
simulación.
Nota: para simular este perfil se ha realizado el cambio de resolución. La
planta ha sido disminuida en 5, por lo que el mallado para estas será de espesor
dt/5.
9.3.2.1. Perfil de tensiones
La figura 9-29 muestra la distribución de tensiones final en la última capa
(visto de planta) del varactor.

Figura 9-29 Perfil de tensiones en la última capa (visto de planta)
La figura 9-30 muestra el código de colores para representar las tensiones.

Figura 9-30 Código de colores para las tensiones (en mV)
Las figuras 9-31 y 9-32 muestran un detalle del perfil, mostrando cómo se
mueven las corrientes en diversas zonas del perfil. (Cuanto mayor sea la flecha
mayor será la corriente)
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 154



Figura 9-31 Detalle de cómo se mueven las corrientes


Figura 9-32 Sentido de las corrientes en la última capa
En la figura 9-33 se muestra el perfil de tensiones en una capa intermedia
vista desde el frontal (vista análoga a 2D).
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 155



Figura 9-33 Perfil de tensiones en una capa frontal intermedia
9.3.2.2. Gradiente de tensiones
En la figura 9-34 se muestra el gradiente de tensiones en la última capa
simulada.

Figura 9-34 Gradiente de tensiones
La figura 9-35 muestra el código de colores empleado para expresar el
gradiente de tensiones

Figura 9-35 Código de colores para el gradiente
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 156


9.3.3. APROXIMACIÓN DE R
T
POR CASO 1 Y CASO 2
Se obtiene que R
T1
~ 5 O.y R
T2
~7.7O. Por lo dicho al inicio en los apartados
9.3 y 9.3.1, es un caso más real el CASO 2. Pero por problemas de redondeos,
puede que se haya calculado una resistencia mayor que la que en realidad tiene.
Por los resultados obtenidos,se ve que la resistencia total de este perfil estará
entre 5O y 8O, pero más concretamente cerca del 7 (por lo expuesto con
anterioridad).
9.4. CASO PARTICULAR: SIMULACIÓN DE UN PERFIL SIN
ZONA DE DEPLECCIÓN
Se pretende calcular en este apartado la resistencia de un perfil pero sin
añadirle zona de deplección alguna. Esto representaría un varactor polarizado a 0
voltios y trabajando con la señal de entrada AC.
En realidad a 0 voltios sí hay una pequeña zona de deplección, pero al ser
esta pequeña no se toma en cuenta en la simulación.
Para dicha simulación se ha escogido la configuración INTERDIGIT B (ver
capítulo 7.3.4). A continuación se muestran los resultados obtenidos.
Simulando el programa se obtiene que la resistencia de la parte simulada
(R
SIM
) es:
R
SIM
=2.54O
Viendo la simetría del perfil, se aproxima la resistencia total por la expresión
(9.7)

7
2
2
7
2
1 1 1
3
1
SIM
SIM SIM SIM T
R
R R R R
= ¬ = + =
¯ T
R (9.7)
Así se obtiene que la resistencia total de este perfil es R
T
~0.72O.
Se representan a continuación diferentes resultados obtenidos en la
simulación.
Nota: para simular este perfil se ha realizado el cambio de resolución. La
planta ha sido disminuida en 5, por lo que el mallado para estas será de espesor
dt/5.
9.4.1. DETALLE DEL PERFIL DE CORRIENTES Y TENSIONES
La figura 9-36 muestra un detalle del perfil, donde se observa cómo se
mueven las corrientes en diversas zonas del perfil.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 157



Figura 9-36 Sentido de las corrientes en la última capa
En la figura 9-37 se muestra el perfil de tensiones en una capa intermedia
vista desde el frontal (vista análoga a 2D).

Figura 9-37 Perfil de tensiones en una capa frontal intermedia
Se representa a continuación (figura 9-38) otro perfil de tensiones pero
observado desde un lateral (en otro plano de profundidades).

Figura 9-38 Perfil de tensiones vista desde el lateral


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 158



10. ESTUDIO ECONÓMICO
En el estudio económico se incluyen diferentes apartados, como
amortizaciones de hardware, actualizaciones de software, contratos de
mantenimiento, coste de personal, material de oficina, fabricación y testeo del
circuito, material bibliográfico y gastos varios.
10.1. AMORTIZACIONES
El trabajo se ha llevado a cabo en dos workstation SUN Ultra 1 modelo 140
con procesador ultra-Sparc a 167 MHz, 128 Mb de memoria RAM, 2 Gb de disco
duro y monitor color 20" LC.
Existen nueve estaciones de trabajo de este tipo, unidas en red y
conectadas a un servidor SUN Ultra 1 modelo 140 con procesador Ultra-Sparc a
143 MHz, 128 Mb de memoria RAM y 20 Gb de disco duro.
Además se han utilizado tres PCs con procesador Pentium Pro a 200 MHz,
64 Mb de RAM, 3 Gb de disco duro, tres monitores color de 17", una impresora
HP Laserjet compartida por las nueve estaciones de trabajo y una UPS NGS
online de 7.5 kVA que alimenta a las estaciones de trabajo y al servidor.
Concepto Precio (ptas) Unidades de uso
Periodo de amortización
(años)
Amortización mensual
(ptas)
Workstation 1.385.000 2 5 46.167
Servidor 2.500.000 2/9 5 9.259
Impresora 40.000 2/9 5 148
PC 300.000 3 5 15.000
UPS 840.000 2/10 5 2.800
TOTAL 73.374 ptas/mes
Tabla 10-1 Costes de amortización
10.2. PUESTA AL DÍA DEL SOFTWARE
Como software de diseño se ha utilizado el programa CADENCE 97a versión
4.4.2, con un contrato por el cual pagando un fijo al año se obtiene una nueva
versión nueva del mismo. Además es necesario el kit Europractice el que incluye
la información de los parámetros de transistores AMS. Por este concepto también
hay que pagar un fijo al año.
El software de simulación de procesos de fabricación ha sido el Virtual Wafer
Fab (VWF) Framework. Se denomina Virtual Wafer Fab (VWF) a un conjunto de
herramientas que interaccionan entre sí entre las cuales se encuentran el
SSUPREM3 y el Deckbuild.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 159


Para la creación del programa VARACOHM, desarrollado en este proyecto,
han sido necesarios los programas MICROSOFT VISUAL C++ v.5.0 y MATLAB v.
5.3. Ambos tienen una licencia que hay que pagar anualmente.
Concepto Precio (ptas) Unidades de uso
Precio mensual
(ptas)
Cadence 230.000 2/9 4.259
Europractice 248.000 2/9 4.593
VWF 201.000 2/6 5.583
C 70.000 1/5 1.167
Matlab 250.000 3/5 12.500
TOTAL 28.102 ptas/mes
Tabla 10-2 Coste del software
10.3. CONTRATO DE MANTENIMIENTO
Existe un contrato de mantenimiento anual para las nueve workstations y el
servidor.
Concepto Precio anual
(ptas)
Unidades de uso Precio mensual
(ptas)
Mantenimiento
de worstation
400.000 2/10 6.667

TOTAL 6.667 ptas/mes
Tabla 10-3. Coste de mantenimiento
10.4. GASTOS DE PERSONAL
El precio de la hora de ingeniero incluye gastos generales e indirectos
(directivos, administración, limpieza, conservación, etc.)
Concepto
Precio / hora
(ptas)
Hora
ingeniero
4.500
TOTAL 4.500 ptas/hora
Tabla 10-4. Coste de personal
10.5. MATERIAL DE OFICINA
Aquí se incluye los gastos de bolígrafos, folios, toner para la impresora y
fotocopias. Se va a dar una estimación del coste mensual.
Concepto
Precio mensual
(ptas)
Material
oficina
2.000
TOTAL 2.000 ptas/mes
Tabla 10-5 Coste del material de oficina
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 160


10.6. MATERIAL BIBLIOGRÁFICO
Para la realización del proyecto ha sido necesario comprar libros y revistas
dedicados a temas específicos.
Concepto Precio mensual
(ptas)
Unidades de
uso
Precio mensual
(ptas)
Libros 50.000 1/30 1.667
Revistas 15.000 1/30 500
TOTAL 2.167 ptas/mes
Tabla 10-6 Coste del material bibliográfico
10.7. FABRICACIÓN
El coste de fabricación se determina por el área ocupada en la oblea de
silicio. El precio de un mm
2
en el proceso CMOS CXE de AMS es
aproximadamente de 28.875 ptas y la mínima área que se debe ocupar es de 5
mm
2
.
Concepto Precio (ptas) Unidades (mm
2
) Precio (ptas)
mm
2
de oblea 28.875 5 144.375

TOTAL 144.375 ptas
Tabla 10-7 Coste de fabricación

10.8. GASTOS TOTALES
En el proyecto han trabajado 5 personas durante 4 meses a razón de 20
horas semanales.
Concepto Precio (ptas) Unidades Total (ptas) Total (euros)
Amortizaciones 73.374 4 meses 293.496 1.764
Software 28.102 4 meses 112.407 541
Mantenimiento 6.667 4 meses 26.667 160
Personal 4.500 1.600 horas 7.200.000 43.273
Material de oficina 2.167 4 meses 8.668 52
Material
bibliográfico
2.000 4 meses 8.000 48
Fabricación 144.375 1 144.375 868

TOTAL 7.793.613 ptas 46.706 euros
Tabla 10-8 Gastos totales

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 161



11. CONCLUSIONES
Después de haber estudiado cada caso por separado, se presentan los
resultados obtenidos, para concluir cuál es la configuración óptima para el diseño
del varactor. Esta comparación se ha realizado según distintos puntos de vista:
factor de calidad, tuning y área de silicio ocupada.

11.1. RESULTADOS OBTENIDOS

En las tablas 11-1 y 11-2 se presentan el factor de calidad (Q), tuning y área
de silicio ocupada de los diseños simulados. La variable que más restringe el
factor de calidad es la resistencia del varactor, por lo que los cálculos se han
realizado en la situación más desfavorable. La resistencia aumenta con la tensión
aplicada, porque la tamaño de la zona de deplección también aumenta.
El aumento de la tensión hace que el factor de calidad disminuya, debido a
que la resistencia aumenta más de lo que la capacidad disminuye. Para efectuar
los cálculos se ha aplicado una tensión tal que la zona de deplección alcanza la
zona de difusión n+. El factor de calidad se calcula a partir de la expresión (11.1)
donde la frecuencia es de 1.5 GHz.


R C f Π 2
1
Q
· ·
= (11.1)


Configuración C (pF) R (O) Q
Islas 0.696 7.2 21.17
Interdigit A 0.600 4.8 36.84
Interdigit B 0.579 7.7 23.80
Tabla 11-1 Factor de calidad obtenido a 5V


Configuración Tuning Área de Silicio (mm
2
)
Islas 2.219 5.66
Interdigit A 2.69 3,62
Interdigit B 2.78 3,65
Tabla 11-2 Tuning y área de silicio ocupada
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 162


11.2. CONFIGURACIÓN ÓPTIMA
En la tabla 11-1, se observa que el varactor de mayor calidad es el
INTERDIGIT A. Esto es debido a la baja resistencia obtenida. El diseño de ISLAS
e INTERDIGIT B presentan un factor de calidad similar.
Las dos configuraciones INTERDIGIT presentan el tuning más alto y un área
de silicio ocupada menor (tabla 11-2).
Por tanto se puede afirmar que la configuración óptima es INTERDIGIT A ya
que a un mismo tuning y área de silicio con respecto al INTERDIGIT B, presenta
un factor de calidad más elevado.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 163


12. TRABAJOS FUTUROS
Para mejorar este estudio, se consideran importantes los siguientes puntos:
- Orden de fabricación. La fundidora Austriaca AMS concreta los días del
año en los que fabrica en la tecnología CMOS 0,6um. El día límite más
próximo para enviar los diseños es el 24 de Marzo del 2000.
- Interface de medida. Estudiar distintas configuraciones de pads de
conexión con el exterior para minimizar los errores de medida On-Wafer
8

del varactor.
- Medición de parámetros de los varactores fabricados. Una vez
recibidos los varactores desde AMS, se deben realizar las
correspondientes mediciones en la sala de medidas. El parámetro más
importante que puede ser medido es el factor de calidad (resistencia y
capacidad). Otros parámetros que interesaría conocer, de los cuales
probablemente habría que estimar alguno, son:
 Resistividades de cada zona (n, p+, n+, deplección).
 Geometría y longitud de la zona de deplección.
- Comparación de los parámetros medidos con los calculados. Una
vez obtenidos los valores reales, éstos deben ser contrastados con los
calculados antes de la fabricación. De esta manera se podrán realizar las
correcciones necesarias, para que en un futuro cercano, los valores
coincidan.
- Mejora del programa de cálculo VARACOHM. Se pueden diferenciar
dos aspectos:
 Mejora del interface con el usuario del programa.
 Mejora del método de cálculo. Para mejorar la obtención de la
resistencia del varactor, podría utilizarse el método de elementos
finitos, que en principio es más preciso.
- Mejora de los diseños. Layout. En función de los resultados obtenidos
en los aparatos anteriores se buscará un diseño óptimo en función de las
conclusiones obtenidas.

8
Medida directamente sobre la oblea, sin encapsulado.
Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 164


13. BIBLIOGRAFÍA
Se ha considerado conveniente dividir la bibliografía en tres partes. Una
primera en la que aparecen los libros consultados, una segunda donde aparecen
las direcciones de internet que se han usado para recopilar información y por
último los artículos consultados.


13.1. BIBLIOGRAFÍA BÁSICA
 CMOS Analog Circuit Design; Steyaert M.; Kluver Academic Publishers;
1998
 CMOS CIRCUIT DESIGN, LAYOUT AND SIMULATION; Baker J.; IEEE
PRESS; 1998


13.2. DIRECCIONES DE INTERNET
 SMIrC Laboratory-Publications
http://www.smirc.stanford.edu

 Ali M Niknejad (ASITIC)
http://www.kabuki.eecs.berkeley.edu

 RF Globalnet: RF, Microwave & Wireless engineering resource
http://www.rfglobalnet.com

 RF Integrated Systems & Circuits Group. Aalborg Unibersity, Denmark
http:\www.tele.auc.dk\risc


Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 165


13.3. ARTÍCULOS
1.-Castello R., Svelto F., Erratico P. Manzini S.; “A metal-oxide-semiconductor
varactor”; IEEE Electron Devices Letters; Vol 20 Nº4; Abril 1999; Pag. 164-
166.

2.- Kral A; “A 2.4 GHz CMOS frequency synthesiser”; Integrated & Systems
Laboratory UCLA; Marzo 1998.

3.- Meyer R.; “A 2.4 GHz silicon bipolar oscillator with integrated resonator”; IEEE
Journal of Solid State Circuits; Vol 31, Nº 2, Febrero 1996.

4.- Castaño E.; “Tecnología Electronica III”;Universidad de Navarra; 1998.

5.- Foty D.; “MOSFET modeling with Spice”; Prentice-Hall International; 1997.

6.- Tsividis Y.; “Operation and modelling of the MOS transistor”; McGraw-Hill;
1987.

7.-Rofougaran A., Chang Y.; “A 1-GHz CMOS RF front-end IC for a direct-
conversion wireless receiver”; IEEE Journal of Solid State Cirucits; Vol. 31;
Abril 1996; Pag. 880.889.

8.-Pedersen E.; “Perfomance Evaluation of CMOS Varactors for Wireless RF
Aplications”; Symposium on VLSI Circuits 1999.

9.-Kolding T.E.; “Calculation of MOSFET Gate Impedance”; Technical report R98-
1009, División de Telecomunicaciones, Universidad de Aalborg, Dinamarca,
Agosto 1998.

Estudio y diseño de varactores de unión PN en tecnología CMOS para RF 166


10.-Kolding T.E.; “Compact Model Specification of RF MOSFET with DC and AC
Evaluations”; Technical report R99-1005, División de Telecomunicaciones,
Universidad de Aalborg, Dinamarca, Septiembre 1999.

11.-Kolding T.E.; “On-Wafer Calibration Techniques for Giga-Hertz CMOS
Measurements”; IEEE 1999 Int. Conf. On Microelectronic Test Structures, Vol
12, Marzo 1999.

12.-Kolding T.E.; “Evaluation of Simple Calibration Procedure for On-Wafer RF
CMOS”; Technical report R98-1006, División de Telecomunicaciones,
Universidad de Aalborg, Dinamarca, Agosto 1999.

13.-Kolding T.E.; “Review of CMOS Perfomance and Future Process Innovations”;
Technical report R98-1004, División de Telecomunicaciones, Universidad de
Aalborg, Dinamarca, Octubre 1999.

14.-Qin Z.,Narayanan E.M.S.,De Souza M.M.;”A lateral MOS-controlled thyristor-
enchanced insulated gate bipolar transistor”; Solid-State Electronics; Vol 43;
Marzo 1999; Pag. 845-1853.