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1. Nveis de representao amostral Representaes amostrais de grandezas diversas podem ser identificadas e apresentadas, basicamente, de duas formas: representao analgica e digital. A representao analgica consiste na reteno de um conjunto de valores discretos a partir da gama contnua de valores assumidos pelo sinal analgico. A fig. 1 mostra um exemplo de como se pode proceder amostragem do sinal analgico.

Fig. 1 Representao de um sinal analgico

Os valores analgicos devem ser captados em intervalos de tempo e/ou de espao regulares. Quando se amostra um sinal analgico, a questo principal est em determinar quantas amostras necessrio reter para assegurar que no se perde nenhuma da informao contida na grandeza original. A representao digital consiste em apresentar valores discretos, descontnuos no tempo e amplitude. Isso significa que um sinal digital s definido para determinados instantes de tempo, e o conjunto de valores que podem assumir finito. Na fig. 2 percebemos a discretizao dos sinais analgico do grfico da fig. 1 digitalizado.

Fig. 2 Representao de um sinal digital

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1.1 - Sistema Eletrnicos Os sistemas podem ser descritos como dispositivo que produz condies de sada segundo condies presentes entrada, de acordo com uma lei especfica.

1.1.1 - Sistemas analgicos e sistemas digitais Nos sistemas analgicos dado significado a toda e qualquer variao nos sinais. Nos sistemas digitais os sinais apenas podem assumir uma gama de valores discretos (x1,x2...xn). Algumas das vantagens de sistemas digitais podem ser apontadas como: - a sua habilidade de lidar com sinais eltricos que foram degradados (imunidade a rudos eletromagnticos); - devido a natureza discreta das sadas, uma pequena variao em uma das entradas ainda interpretada corretamente (capacidade de integrao); - em circuitos analgicos, um pequeno erro na entrada gera um erro na sada; - velocidade de processamento; - economia. A forma mais simples de um sistema digital a numerao binria (um sinal binrio processa abstrao digital permite que tudo se processe utilizando dois nicos nveis, alto e baixo). 1.1.2 - Sistema digital binrio Nos sistemas digitais binrios os sinais assumem apenas um de dois valores possveis. Regra:
V0 f(A) = Vi (5V), se comutador A estiver aberto 0V, se comutador A estiver fechado

V0 A fechado

A aberto

A sada Vo assume apenas um de dois valores possveis (0V ou 5V).

Na maioria dos sistemas digitais binrios, a informao representada por nveis de tenso ou corrente designados pelos valores binrios 0 e 1 (ou valores lgicos 0 e 1). Outras designaes so tambm muito usuais, tais como, HIGH (H), LOW (L), TRUE (T), FALSE (F) em analogia com os sistemas lgicos. A

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unidade de informao digital binria designada por BIT (Binary Information Digit).
Tenso

5V Nvel Lgico Nvel lgico 1 1 2V 0,8 V

Nvel lgico 0
Nvel Lgico 0
Tempo

1.1.3 - Lgica positiva e lgica negativa Na lgica positiva o valor binrio 1 associado ao nvel de tenso mais elevado e o valor binrio 0 associado ao nvel de tenso mais baixo. J na Lgica negativa o valor binrio 1 associado ao nvel de tenso mais baixo e o valor binrio 0 associado ao nvel de tenso mais alto. 2. Representao numrica em sistemas Rotineiramente expressamos os valores pretendidos no cotidiano por representao numrica decimal. Entretanto um sistema digital absorve caractersticas sob alguns outros sistemas, os sistemas binrio (base 2), octal (base 23=8) e hexadecimal (base 24=16). 2.1 - Notao posicional Todos os sistemas numricos utilizados pelo ser humano so posicionais. Em um sistema posicional, cada dgito possui um peso associado. Assim, o valor de um dado nmero corresponde a uma soma ponderada de seus dgitos, como por exemplo: 2007(10) = 2103 + 0102 + 0101 + 7100 = 2000 + 0 + 0 + 7 Note que, no nmero anterior, o peso de cada posio 10i, onde i corresponde posio do dgito, contada a partir da direita, e sendo i=0. para o dgito, inteiro, mais direita. Em geral, um nmero qualquer X, representado por: X = xmr m + ... + x0r 0 , x-1r -1 + ... + xnr -n
Parte inteira Parte fracionria

seja: x r

coeficiente indicador do tipo numrico correspondente; potncia da base da razo numrica.

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2.2 - Representao numrica decimal Uma representao decimal (base 10), utiliza nmeros com variao de 0, 1, 2,..., 9. Portanto cada valor referente as variveis xm e xn da equao anterior podem sofrer variao de 0 9. Desta forma a representao numrica do valor D = 1234,567, corresponde a: D = 1103 + 2102 + 3101 + 4100 + 510-1 + 610-2 + 710-3 D = 1000 + 200 + 30 + 4 + 0,5 + 0,06 + 0,007. 2.3 - Representao numrica binria Como a definio caracteriza, um nmero binrio representado pelos valores 0 e 1, correspondendo aos estados de ausncia e presena de tenso. A base binria identifica a numerao da base como sendo a potncia da base 2. Para um nmero qualquer, o dgito mais direita comumente referenciado como dgito menos significativo (LSB - Least-Significative Bit), ao passo que o dgito mais esquerda denominado dgito mais significativo (MSB - MostSignificative Bit). Similarmente ao sistema decimal, o ponto no sistema binrio denominado ponto binrio. Normalmente, quando se trabalha com sistemas de base nodecimal, indica-se a base subscrevendo-se o valor da base direita do nmero. Exemplos: 10101(2) = 124 + 023 + 122 + 021 + 120 = 16 +0 + 4 + 0 + 1 = 21(10) Bem como: .111(2) = 12-1 + 12-2 + 12-3 = 0,5 + 0,25 + 0,125 = 0,875(10) 2.4 - Representao numrica octal e hexadecimal No sistema octal, cada dgito representa um valor entre 0 e 7. J no sistema hexadecimal, cada dgito representa um valor entre 0 e 15. Para representar os valores maiores do que 9 usando apenas um dgito, utilizam-se letras. Assim, o valor 10 representado por A, o 11, por B e assim por diante, at 15 (que representado por F). Note que cada dgito octal (base 23) pode ser representado por 3 dgitos binrios, enquanto que um dgito hexadecimal (base 24) pode ser representado por 4 dgitos binrios.
Binrio 000 001 010 011 100 101 Octal 0 1 2 3 4 5 Binrio 0000 0001 0010 0011 0100 0101 Hexadecimal 0 1 2 3 4 5

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110 111

6 7

0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

6 7 8 9 A B C D E F

Desta forma: O nmero binrio 1010111100110010(2), equivale ao agrupamento de 3 bits um valor octal e agrupamento de 4 bits um valor hexadecimal, sempre iniciando do LSB, como segue:
1 1 0 2 1 A 1 0 1 0 1 1 0 1 7 1 1 F 1 1 0 0 1 4 0 0 3 1 1 0 0 1 6 1 0 0 2 1 0 2 1 0 Octal Binrio Hexadecimal Binrio

O resultado : - em octal 127462(8) - em Hexadecimal AF32(16) 2.5 Converses entre sistemas de numerao A converso entre sistema de numricos diferentes so operaes diretas e correspondentes, ou seja, cada valor tem sua imagem correspondente em todos os sistemas. 2.5.1 Converso decimal para binrio Utiliza-se o mtodo de divises sucessivas por dois (2): Por exemplo: o valor 28(10) transformado para ?(2) MSB 28 0 2 14 0 2 7 1

2 3 1

2 1 1

2 0

LSB

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Agrupando-se os bits de LSB para MSB teremos: 28(10)

011100(2)

2.5.2 Converso binrio para decimal Multiplica-se o bit a partir de LSB pelo valor na potncia de 2: 011100(2) 011100(2) 011100(2) ?(10) 124 + 123 + 122 + 021 + 020 = 16+8+4+0+0 = 28 (10) 28(10)

2.5.3 Converso decimal para octal Utiliza-se o mtodo de divises sucessivas por oito (8): Por exemplo: o valor 28(10) transformado para ?(8) MSB 28 4 8 3 3 8 0

LSB 034(8)

Agrupando-se os bits de LSB para MSB teremos: 28(10)

2.5.4 Converso octal para decimal Multiplica-se o bit a partir de LSB pelo valor na potncia de 8: 123(8) 123(8) 123(8) ?(10) 182 + 281 + 380 = 64+32+3 = 99 (10) 99(10)

2.5.5 Converso decimal para hexadecimal Utiliza-se o mtodo de divises sucessivas por dezesseis (16): Por exemplo: o valor 45(10) transformado para ?(16) D = 13 MSB 45 13 16 2 2 16 0

LSB 02D(16)

Agrupando-se os bits de LSB para MSB teremos: 45(10)

2.5.6 Converso hexadecimal para decimal Multiplica-se o bit a partir de LSB pelo valor na potncia de 16: ABC(16) ABC(16) ABC(16) ?(10) 10(A)162 + 11(B)161 + 12(C)160 = 2560+176+12 = 2748 (10) 2748(10)

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2.5.7 Converso octal para hexadecimal Neste caso, teremos que recorrer converso intermdia para a base binria ou decimal. Exemplo: 752(8) ?(16) Soluo 1: Intermedirio 1 converso de 752(8) para binrio:
7 1 5 1 2 1 0 1 0 Octal Binrio

752(8)

111101010(2)

Intermedirio 2
1

converso de binrio para hexadecimal:


E 1 1 1 1 0 1 0 A 1 0 Hexadecimal Binrio

752(8) Soluo 2:

1EA(16)

Intermedirio 1 752(8) Intermedirio 2

converso de 752(8) para decimal: 782 + 581 + 280 = 448+40+2 = 490 (10) converso de decimal para hexadecimal: E = 14

A = 10 MSB

490 16 10 30 16 14 1 16 1 0

LSB

752(8)

01EA(16) = 1EA(16)

2.6 Formato de representaes binrias Na interao de dados digitais binrios com circuitos de interpretao ou mesmo circuitos de transferncia, o sistema deve estar apto a identificar o formato destas representaes binrias independentemente de seu significado. Estes dados binrios podem estar representando formatos numricos (somente nmeros) ou alfa-numrico (nmeros, smbolos e caracteres). Alguns formatos de representao so demonstrados na seqncia. 2.6.1 Decimal codificado em binrio - Binary Coded Decimal (BCD) O cdigo BCD um sistema de representao dos dgitos decimais desde 0 at 9 com um cdigo binrio de 4 bits. Esse cdigo BCD usa o sistema de pesos posicionais 8421 do cdigo binrio puro. O usual cdigo 8421 BCD e os equivalentes decimais so mostrados na tabela abaixo. Exatamente como binrio

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puro, pode-se converter os nmeros BCD em seus equivalentes decimais simplesmente somando os pesos das posies de bits onde aparece 1.
Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 Binrio puro 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 BCD Natural (8421) 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0001 0000 0001 0001 0001 0010

Por exemplo, o inteiro decimal 834 em BCD 1000 0011 0100. Cada dgito decimal representado pelo seu cdigo BCD 8421 equivalente. Um espao deixado entre cada grupo de 4 bits para evitar confuso do formato BCD com o cdigo binrio puro. Este mtodo de representao tambm se aplica as fraes decimais. Por exemplo, a frao decimal 0,764 0,0111 0110 0100 em BCD. Novamente, cada dgito decimal representado pelo seu cdigo equivalente 8421, com um espao entre cada grupo. O cdigo BCD simplifica a interface Homem-mquina, mas menos eficiente que o cdigo binrio puro. Usam-se mais bits para representar um dado nmero decimal em BCD que em notao binria pura. 2.6.2 Cdigo Excesso de 3 A formao deste cdigo feita somando-se 3 unidades a cada informao binrio, para os dgitos decimais.
Decimal 0 1 2 3 4 5 Binrio puro 0000 0001 0010 0011 0100 0101 BCD Natural (8421) 0000 0001 0010 0011 0100 0101

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6 7 8 9 10 11 12

0110 0111 1000 1001 1010 1011 1100

0110 0111 1000 1001 0001 0000 0001 0001 0001 0010

2.6.3 ASCII O "American Standart Code for Information Interchange" comumente referido como ASCII, uma forma especial de cdigo binrio que largamente utilizado em microprocessadores e equipamentos de comunicao de dados. um cdigo binrio que usado em transferncia de dados entre microprocessadores e seus dispositivos perifricos, e em comunicao de dados por rdio e telefone. Com 7 bits pode-se representar um total de 27 = 128 caracteres diferentes. Estes caracteres compreendem nmeros decimais de 0 at 9, letras maisculas e minsculas do alfabeto, mais alguns outros caracteres especiais usados para pontuao e controle de dados. Tambm chamado ASCII completo, ou ASCII estendido. O cdigo ASCII mostrado nas tabelas a seguir.
Linhas 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Bit 7654321 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 1 000 NUL SOH STX ETX EOT ENQ ACK BEL BS HT LF VT FF CR SO SI 2 001 DLE DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC FS GS RS US Colunas 3 4 010 011 SP 0 ! 1 2 # 3 $ 4 % 5 & 6 7 ( 8 ) 9 * : + ; , < = . > / ? 5 100 @ A B C D E F G H I J K L M N O 6 101 P Q R S T U V W X Y Z [ \ ] ^ _ 7 110 ` a b c d e f g h i j k l m n o 8 111 P Q R S T u v w x y z { | } ~ DEL

Onde: NUL Null; SOH Start Of Heading STX Start Of Text;

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ETX EOT ENQ ACK BEL BS HT LF VT FF CR SO SI SP DLE DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC FS GS RS US Del

End Of Text; End Of Transmission; Enquiry; Acknowledge; Bell (audible signal); Backspace; Horizontal Tabulation (punched card skip); Line Feed; Vertical Tabulation; Form Feed; Carriage Return; Shift Out; Shift In; Space (blank); Data Link Escape; Device Control 1; Device Control 2; Device Control 3; Device Control 4; Negative Acknowledge; Synchronous Idle; End Transmission Block; Cancel; End of Medium; Substitute; Escape; File Separator; Group Separator; Record Separator; Unit Separator; Delete.

2.6.3.1 Converso em ASCII O cdigo ASCII para cada nmero, letra ou funo de controle constitudo de um grupo de 4 bits e outro de 3 bits. tabela abaixo mostra a ordenao destes dois grupos e a seqncia numrica. O grupo de 4 bits est a direita e o bit 1 o LSB. 4 Bits 7 6 5 4 3 2 1 3 Bits Para determinar o cdigo ASCII para um dado nmero, letra ou controle, localiza-se na tabela o dado desejado. Ento usa-se os cdigos de 3 e 4 bits associados com a coluna e com a linha, respectivamente, na qual o item est localizado. Por exemplo, o cdigo ASCII para a letra L 1001100. Ele localizado na coluna 4, linha 12. O grupo de 3 bits 100, enquanto o grupo de 4 bits 1100.

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No cdigo ASCII de 7 bits, um oitavo bit geralmente usado como um bit de paridade para determinar se o dado (caractere) foi transmitido corretamente. O valor deste bit determinado pelo tipo de paridade desejado. Paridade par significa que a soma de todos os uns, incluindo o bit de paridade, um nmero par. Por exemplo, se G o caractere transmitido o cdigo ASCII 1000111. Desde que quatro uns esto no cdigo, o bit de paridade 0. O cdigo de 8 bits seria escrito 01000111. Paridade mpar significa que a soma de todos os bits um, um nmero mpar. Se o cdigo ASCII para G for transmitido com paridade mpar, a representao binria seria 11000111. 3. Circuitos eletrnicos digitais Circuitos eletrnicos digitais so identificados e denotados por circuitos que estabelecem alternativas de chaveamentos de nveis de tenso. 3.1 - Circuitos interruptores Os tipos de circuitos a interruptores estabelecem um nvel de controle cujo objetivo presena ou ausncia de corrente eltrica (ou tenso). Desta maneira o comparativo extremamente similar aos circuitos de sistemas digitais binrios (interruptor aberto - 0 ou fechado - 1). 3.1.1 configuraes de circuitos interruptores Os circuitos podem absorver caractersticas srie, paralelo ou hbrido. Desta forma pode-se representa-los como a seguir: Representao e notao srie:

Representao e notao paralela:

Representao e notao hbrida:

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S = g . (h + i) ou S = g (h + i)
3.1.2 Exerccios A partir das equaes abaixo construa o circuito a interruptores condizentes: a. S = a. {(b.c) + [(d + e) . (f + g)] + h . i + j)} b. S = {[(a + b + c) . (d + e . f) + (g . h . i)] + (j . k . l)} c. S = (1+a.b) + 0.c + (1 + b.c) Dado o circuito a interruptores a seguir, descreva a equao das expresses:

S = ___________________________________________ 3.2 - Circuitos Portas Lgicas Circuitos eletrnicos baseados em portas lgicas tm seu funcionamento muito parecido aos circuitos a interruptores. Sua configurao admite as mais diversas combinaes possveis entre as portas lgicas correspondentes (interruptor). Portanto dependendo do nmero de portas e de entrada pode-se obter-se combinaes diversas em sua(s) sada(s). 3.2.1 Tabela Verdade Tabela Verdade a forma de representar as possveis combinaes entre as variveis binrias sob investigao. Desta forma todas as combinaes entre n variveis so representadas como entradas de um circuito lgico digital, e uma funo f(A,B,...) a sada deste circuito. Para construir-se um tabela verdade deve-se proceder da seguinte forma: - A quantidade de colunas ser expressa pela quantidade de variveis de entrada mais a(s) funo(es) de sada; - A quantidade de linhas da tabela ser representada pela possibilidade binria das n variveis, ou seja, 2n.

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Uma tabela verdade para 3 variveis (A, B e C) de entrada e uma nica funo f(A, B, C) = S na sada, expressa como segue: - 4 colunas (3+1) e 8 linhas (23), assim: A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S ? ? ? ? ? ? ? ?

Onde ? pode ser 0 ou 1. Sendo 1 para sadas vlidas. 3.2.1.1 Formas de identificao de expresses lgicas As representaes em soma de produtos e em produto de somas so denominadas formas padro. Para a tabela verdade abaixo: A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 0 0 1 1 0 1 1 0

Forma padro S = ABC + ABC + ABC + ABC Assim cada termo da expresso anterior denominado MINTERMOS e a soma de todos os MINTERMOS chamamos de forma padro. Se associarmos cada combinao das variveis de entrada ao seu equivalente em decimal, cada MINTERMO pode ser representado por mi, onde i o decimal associado. De forma similar, cada MAXTERMO pode ser representado por Mi, onde i o decimal associado. A tabela a seguir lista todos os MINTERMOS e MAXTERMOS de uma funo de trs variveis (A, B e C). Devido a essa caracterstica, essas formas so chamadas cannicas. Usando o exemplo da tabela verdade anterior, teremos a representao:

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decimal 0 1 2 3 4 5 6 7

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

S 0 0 1 1 0 1 1 0

Forma cannica S = m2 + m3 + m5 + m6 Ou S=

m(2,3,5,6)

3.2.2 Portas Lgicas So dispositivos que tem seu funcionamento baseado no princpio de operao dos transistores quando em operao de corte (circuito aberto) e saturao (curto-circuito fechado). As portas lgicas possuem uma ou mais entradas e produzem uma sada que uma funo da(s) entrada(s) atual(is). Assim como a associao de interruptores (srie e paralelo) as portas lgicas podem associar entradas tendo sua sada uma relao a esta associao, ou seja, associao srie corresponde as portas ANDs e associao paralela as portas ORs. Baseado nesta teoria, diversos circuitos integrados (CI) foram desenvolvidos a satisfazer necessidades e relacionamento com algumas derivaes destas portas lgicas. Uma porta um circuito combinacional porque sua sada depende apenas da combinao das entradas atuais. 3.2.2.1 Composio de transistores O transistor um componente eletrnico semicondutor composto de trs terminais, sendo que o potencial (ou a corrente eltrica) de um deles usado para controlar o nvel de corrente que circula nos outros dois terminais (terminais principais). 3.2.2.1.1 Transistores Bipolares de Juno (BJT) O termo bipolar est relacionado com o fato de o dispositivo empregar dois tipos de portadores, eltrons e lacunas, no processo de circulao da corrente eltrica.

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O transistor bipolar de juno pode ser entendido, grosso modo, como um sanduche de trs camadas (e, conseqentemente duas junes) semicondutoras dopadas alternadamente. Nesta concepo, podem existir duas possibilidades, ilustradas na Fig. 3, que do origem aos transistores NPN e PNP. Os terminais externos so denominados (E) Emissor, (B) Base e (C) Coletor. O terminal da base o terminal de controle e os terminais emissor e coletor so os terminais principais, por onde circula a corrente que se deseja controlar. J1 e J2 so as junes base-emissor e base- coletor, respectivamente.

Fig. 3 Representao das junes do transistor BJT

Neste transistor a impedncia de entrada extremamente alta para base, e corrente de emissor para coletor controlada pela corrente injetada na base Polarizar uma juno P-N uma tcnica muito utilizada, a fim de forar a operao da mesma numa regio praticamente linear, a despeito de sua caracterstica global no-linear. Um dos importantes modos de operao do transistor o modo AMPLIFICADOR (analgico), que exige operao linear. Os modos CORTE e SATURAO (digital) tambm so muito empregados na operao como chave. Neste caso o elemento se comporta como chave fechada (saturao, curto-circuito ou resistncia quase nula) ou aberta (corte, circuitoaberto ou resistncia quase infinita). MODO Ativo Corte Saturao POLARIZAO J1 J2 Direta Reversa Reversa Reversa Direta Direta COMPORTAMENTO Amplificador Circuito aberto Curto-circuito

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Fig. 4 Grfico comportamento do transistor BJT

Para viabilizar o comportamento desejado (ou seja, controle de corrente) preciso garantir as seguintes caractersticas no projeto do componente: 1. O emissor deve ser fortemente dopado; 2. A regio da base bem mais estreita que a do coletor e fracamente dopada; 3. A regio do coletor representa a maior parte do dispositivo.

Fig. 5 Representao das junes do transistor BJT NPN

3.2.2.1.2 Transistores de Efeito de Campo (MOSFET) O Transistor de Efeito de Campo FET (Field Effect Transistor.) de porta isolada, MOSFET ou simplesmente MOS (Metal-Oxide Semiconductor), um dispositivo constitudo de quatro compenentes e trs terminais: Fonte (source), Porta (gate), Dreno (drain) e substrato ou Corpo (bulk). A operao bsica do MOSFET consiste no controle (por atrao de cargas similar ao que ocorre em um capacitor) da condutividade entre a fonte e o dreno, e portanto da corrente, atravs da tenso aplicada na porta, ou seja circulao de corrente entre Fonte e Dreno controlada pelo campo eltrico gerado pela porta. H dois tipos de transistores MOSFET (Fig.a seguir): o MOSFET de canal N (NMOS) e de canal P (PMOS).

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Fig. 6 Representao das tenses aplicadas ao transistor FET

A operao de um transistor tipo enriquecimento canal N, conforme representado nas figuras pode ser entendido da seguinte forma: consideremos inicialmente VDS=0. Quando uma tenso positiva VGS aplicada, um campo induzido na regio do semicondutor entre fonte e dreno, fazendo com que as lacunas na regio do substrato abaixo da porta sejam repelidas. Se esta tenso VGS for superior tenso de limiar do transistor, eltrons so atrados, para dentro da regio abaixo da porta. Teremos ento a formao de um caminho condutivo com cargas negativas entre o dreno e a fonte. Esse caminho chamado de canal N e sua resistncia depender da tenso VGS. Adicionalmente se aplicarmos uma pequena tenso entre dreno e fonte, teremos a passagem de corrente pelo canal N proporcional a tenso VDS aplicada. Elevando a tenso VDS, poderemos atingir uma situao onde a corrente permanecer essencialmente constante, independente de posteriores aumentos de VDS. Esta condio de saturao da corrente se deve ao estrangulamento (pinch-off) do canal.

(7.1a e 7.1b)

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(7.2) Fig. 7 (7.1a e 7.1b) Representao da juno N-P do transistor FET, (7.2) comportamento em circuitos em tenso

No NMOS de modo depleo e depleo/enriquecimento, o dispositivo construdo de forma que um canal de material n- conecte as regies de fonte e dreno (figura b). Assim, diferente do transistor tipo enriquecimento, mesmo sem tenso aplicada a porta poderemos ter a passagem de corrente entre dreno e fonte. A aplicao de tenses negativas na porta tem como efeito repelir os eltrons para fora do canal e, para uma tenso porta-fonte suficientemente NEGATIVA, teremos o corte do dispositivo devido ao estrangulamento do canal.

Fig. 8 Grfico das tenses entre a porta e a fonte do transistor FET

O efeito posto em jogo o do estreitamento do canal por ao da polarizao inversa da juno que ele forma com o resto do cristal que o envolve. Esse estreitamento proporcional tenso inversa aplicada e, no limite, impede completamente a passagem de corrente. Disso resulta na concluso que uma diferena fundamental entre o FET e o BJT que o primeiro um dispositivo controlado por uma tenso (VGS) enquanto que o segundo o por uma corrente (IB). 3.2.2.2 Porta Lgica NOT (negao ou inversor) A porta que simboliza a operao complementao conhecida como inversor (ou porta inversora, ou negador). Como a operao complementao s

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pode ser realizada sobre uma varivel por vez (ou sobre o resultado de uma subexpresso), o inversor s possui uma entrada e, obviamente, uma sada. Caso se queira complementar uma expresso, necessrio obter-se primeiramente o seu resultado, para s ento aplicar a complementao. O smbolo do inversor mostrado na fig. 3.

Fig. 9 Porta lgica NOT

A A 1 0 0 1 Tabela verdade porta NOT

VIN
0V (Low) 5V (High)

Q1 (NMOS)
On Off

Q2 (PMOS)
Off On

VOUT
5V (High) 0V (Low)

Fig. 10 Porta lgica NOT - implementao

Os transistores CMOS quando no conduzem comportam-se como uma resistncia de mais de 1 M. Quando em conduo franca comportam-se como uma resistncia de valor muito mais baixo (p.e. 200 ). 3.2.2.3 Porta Lgica AND (E) O smbolo da porta AND mostrado na figura 4. esquerda esto dispostas as entradas (no mnimo duas, obviamente) e direita, a sada (nica). As linhas que conduzem as variveis de entrada e sada podem ser interpretadas como fios que transportam os sinais eltricos associados s variveis. O comportamento da porta AND definido pela tabela verdade relacionada.

Fig. 11a Porta lgica AND de 2 e 3 entradas

Fig. 11b Porta lgica NAND de 2 e 3 entradas

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A B S 0 0 0 0 0 1 0 1 0 1 1 1 Tabela verdade porta AND

A B S 1 0 0 1 0 1 1 1 0 0 1 1 Tabela verdade porta NAND

Fig. 12a Porta lgica AND implementao

Fig. 12b Porta lgica NAND - implementao

A
L L H H

B L H L H

Q1 Off Off On On

Q2 On On Off Off

Q3 Off On Off On

Q4 On Off On Off

S H H H L Tabela Funcional da porta NAND

Quando A=L ou B=L estabelece-se a ligao entre VDD e a sada S (H) atravs de um dos transistores PMOS Q2 ou Q4 em paralelo. Apenas quando, simultaneamente, A=H e B=H estabelecida a ligao entre GND e a sada S(L) atravs dos transistores NMOS Q1 e Q3 em srie. Para implementar portas NAND com um nmero maior de entradas, seriam adicionados transistores PMOS em paralelo com Q2 e Q4 e transistores NMOS em srie com Q1 e Q3. 3.2.2.4 Porta Lgica OR (OU) e NOR (No OU) O smbolo da porta OR pode ser visto na figura 5. Tal como na porta E, as entradas so colocadas esquerda e a sada, direita. Deve haver no mnimo duas entradas, mas h somente uma sada. O comportamento da porta OR definido pela tabela verdade relacionada.

Fig. 13a Porta lgica OR de 2 e 3 entradas entradas

Fig. 13b Porta lgica NOR de 2 e 3

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A B S 0 0 0 1 0 1 1 1 0 1 1 1 Tabela verdade porta OR

A B S 1 0 0 0 0 1 0 1 0 0 1 1 Tabela verdade porta NOR

Fig. 14a Porta lgica OR implementao

Fig. 14b Porta lgica NOR implementao

A
L L H H

B L H L H

Q1 Off Off On On

Q2 On On Off Off

Q3 Off On Off On

Q4 On Off On Off

S H L L L

Tabela Funcional da porta NOR

Quando A=H ou B=H estabelece-se a ligao entre GND e a sada S (L) atravs de um dos transistores NMOS Q1 ou Q3 em paralelo. Apenas quando, simultaneamente, A=L e B=L estabelecida a ligao entre VDD e a sada S(H) atravs dos transistores PMOS Q2 e Q4 em srie. Para implementar portas NOR com um nmero maior de entradas, seriam adicionados transistores NMOS em paralelo com Q1 e Q3 e transistores PMOS em srie com Q2 e Q4. 3.2.2.5 Porta Lgica XOR (OU Exclusivo) A porta XOR compara os bits; ela produz sada 0 quando todos os bits de entrada so iguais e sada 1 quando pelo menos um dos bits de entrada diferente dos demais.

Fig. 15a Porta lgica XOR detalhes

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0 0 0 1 0 1 1 1 0 0 1 1 Tabela verdade porta XOR

Fig. 15b Porta lgica XOR implementao

3.2.2.6 Porta Lgica XNOR (No OU Exclusivo) - Comparao XNOR significa NOR exclusivo e uma porta XOR com sua sada invertida. Dessa forma, sua sada ser igual a 1 quando suas entradas possurem o mesmo valor e 0 quando elas forem diferentes, caracterizando a comparao entre as entradas.

Fig. 16 Porta lgica XOR detalhes

1 0 0 0 0 1 0 1 0 1 1 1 Tabela verdade porta XNOR

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4. lgebra booleana A lgebra de Boole uma ferramenta matemtica muito utilizada na representao e simplificao de funes binrias (ou lgicas), sendo a sua designao resultante da contribuio do Matemtico e filsofo ingls George Boole (1815-1864). Ele percebeu que as leis que governam as relaes entre as proposies lgicas eram idnticas s leis vlidas para dispositivos de chaveamento de dois estados. Tais dispositivos podem ter um dos seguintes estados diferentes: ligado ou desligado, voltagem alta ou baixa, verdadeiro ou falso. A lgebra de Boole estruturada sobre um conjunto de trs tipos de operaes: OU, E e COMPLEMENTO, e pelos caracteres 0 e 1. As operaes E e OU sero simbolizadas, respectivamente, por um ponto (.) e por um sinal de mais (+), enquanto que o COMPLEMENTO ser representado atravs de uma barra colocada em cima do elemento em questo. 4.1 Definies bsicas da lgebra de Boole 4.1.1 Varivel lgica (ou de Boole ou binria): Varivel que tem por domnio 2 valores lgicos distintos, representados pelos valores 0 e 1 (ou outras designaes como FALSE(F) e TRUE (T) ou FALSO(F) e VERDADEIRO(V)); 4.1.2 Funo lgica (ou de Boole ou binria): Funo que tem por contradomnio os valores lgicos 0 e 1; 4.1.3 Operadores/Funes lgicos elementares: - Interseco (conjuno ou produto lgico) Operao AND f(A,B) = A . B = AB - Unio (disjuno ou soma lgica) Operao OR f(A,B) = A + B - Complemento (negao ou inverso) Operao NOT 4.1.4 Expresses lgicas: um conjunto de variveis (literais) e constantes lgicas (0 e 1) ligadas entre si pelos sinais dos operadores lgicos elementares. Constituem uma das formas para descrever funes lgicas (outras formas: tabelas de verdade, mapas de karnaugh, etc..). Exemplos:

4.1.5 Literal: Cada ocorrncia de uma varivel na sua forma complementada ou no complementada.

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4.1.6 Precedncia dos operadores: a avaliao de uma expresso lgica realizada da esquerda para a direita; sub-expresses entre parntesis so avaliadas em primeiro lugar; dentro das sub-expresses, primeiro avaliam-se os operadores de negao, depois de produto e, finalmente, de adio. Exemplo: X+Y.Z avaliado como (X+(Y.Z)). 4.1.7 Expresses lgicas equivalentes: Quando uma delas s for igual a 1 quando a outra tambm for igual a 1, e igual a 0 quando a outra tambm for igual a 0. 4.1.8 Expresses lgicas complementares: Se uma delas for igual a 1 quando a outra for igual a 0,e vice-versa. 4.1.9 Expresses lgicas duais: Quando de uma se pode obter a outra: - transformando todos os . em + (produtos em somas); - transformando todos os + em . (somas em produtos); - transformando todos os 0 em 1; - transformando todos os 1 em 0; - e mantendo as ocorrncias das variveis (literais). Exemplo:

No existe nenhuma relao entre os valores lgicos de expresses duais: podem ser ambas iguais a 0, ambas iguais a 1, ou uma igual a 1 e outra igual a 0. Mas as identidades lgicas duais tm a propriedade de que quando uma verdadeira a outra tambm o . Exemplo: Identidades duais - se a identidade A + 0 = A se verifica ento tambm se verifica a identidade A.1 = A. 4.1.10 Uma funo lgica representada de forma inequvoca por uma tabela de verdade, mas admite a representao atravs de vrias expresses lgicas equivalentes. Uma funo lgica pode ser representada por um circuito lgico (diagrama lgico) constitudo por portas lgicas. Exemplo: A funo f(X,Y,Z) pode ser representada: - pela expresso X + Y.Z - pela tabela de verdade X
0 0

Y
0 0

Z
0 1

Y
1 1

Y.Z
0 1

X+Y.Z
0 1

S 0 1

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0 0 1 1 1 1

1 1 0 0 1 1

0 1 0 1 0 1

0 0 1 1 0 0

0 0 0 1 0 0

0 0 1 1 1 1

0 0 1 1 1 1

- pelo diagrama lgico

Fig. 17 Circuito simplificado pela lgebra de Boole

4.2 Postulados (Axiomas) da lgebra de Boole Sero apresentados os postulados da complementao, da adio e da multiplicao da lgebra de Boole e suas identidades resultantes. 4.2.1 Postulados da Complementao Este postulado mostra as regras da complementao na lgebra de Boole, onde o complemento de A. 1) Se A = 0 ento A = 1 2) Se A = 1 ento A = 0 Assim, pode-se estabelecer a seguinte identidade: O bloco lgico que executa o postulado da complementao o INVERSOR. 4.2.2 Postulados da Adio Este postulado mostra como so as regras da adio dentro da lgebra de Boole. 1) 0 + 0 = 0 2) 0 + 1 = 1 3) 1 + 0 = 1 4) 1 + 1 = 1 Desta forma, pode-se estabelecer as seguintes identidades: A+0=A A+1=1 A+A=A A + A = 1 O bloco lgico que executa o postulado da adio o OU. 4.2.3 Postulados da Multiplicao Este postulado determina as regras da multiplicao booleana. 1) 0 . 0 = 0

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2) 0 . 1 = 0 3) 1 . 0 = 0 4) 1 . 1 = 1 Assim, pode-se estabelecer as seguintes identidades: A.0=0 A.1=A A.A=A A . A = 0 O bloco lgico que executa o postulado da multiplicao o E. 4.3 Propriedades Sero estudadas as principais propriedades algbricas, teis principalmente no manuseio e simplificaes de expresses e, conseqentemente, de circuitos lgicos. 4.3.1 Propriedade Comutativa Esta propriedade vlida na adio e na multiplicao. A+B =B+A A.B =B.A 4.3.2 Propriedade Associativa Esta propriedade tambm vlida tanto na adio quanto na multiplicao. A + (B + C) = (A + B) + C = A + B + C A . (B . C) = (A . B) . C = A . B . C 4.3.3 Propriedade Distributiva A . (B + C) = A . B + A . C 4.4 Teoremas da lgebra de Boole Expresso
T1 T2 T3 T4 T5 T6 T7 T8 T9 A.0=0 A.1=A A.A=A A . A = 0 A = A A.B=B.A A.B.C = A.(B.C) = (A.B).C A.B + A.C = A.(B+C) A + A.B = A A+B=B+A A+B+C = A+(B+C) = (A+B)+C (A+B) . (A+C) = A + B.C A.(A+B)=A A+1=1 A+0=A A+A=A A + A = 1
Lei da idem potncia Lei da comutatividade Lei da associatividade Lei distributiva Lei da absoro

Dual

Descrio
0 - elemento absorvente do produto lgico 1 - elemento absorvente da soma lgica 1 - elemento neutro do produto lgico 0 - elemento neutro da soma lgica

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T10 T11 T12 T13

A + A B = A + B A . B + A . B = A A.B + A.C + B.C = A.B + A.C (A .B) = A + B

A . (A + B) = A . B (A + B) (A + B ) = A (A+B) (A+C) (B+C) = (A + B) (A + C) (A + B) = A . B

Lei do termo menor Lei da adjacncia Lei do termo includo Lei de Morgan

4.5 Simplificao de expresses lgicas Veremos trs mtodos de simplificao e minimizao de expresses lgicas: utilizando os teoremas da lgebra de Boole, usando o mtodo de VeitchKarnaugh e o teorema de Quine-McCluskey. 4.5.1 Simplificao recorrendo aos teoremas da lgebra de Boole um processo heurstico onde se procuram detectar partes da expresso que sejam simplificadas por aplicao dos teoremas, resultando em expresses equivalentes. O processo repete-se at que j no existam subexpresses susceptveis de serem simplificadas, no existindo, no entanto, garantia de que a expresso obtida esteja realmente minimizada. Exemplos: Expresses equivalentes teorema AB(C+C)+ABC+AB(C+C) T4 ; T2 AB+ABC+AB T6 AB+AB+ABC T8 A(B+B)+ABC T4 A+ABC T10 A+BC Expresses equivalentes A+AB+AC+ABC A+B+AC+ABC A+B+AC(1+B) A+B+AC A+AC+B A +C + B teorema T10 T8 T1;T2 T6 T10

4.5.2 Simplificao recorrendo mtodo de Veitch-Karnaugh Quando so utilizados os teoremas e postulados Booleanos para simplificao de expresses lgicas no se pode afirmar, em vrios casos, que a equao resultante est na sua forma minimizada. Existem mtodos de mapeamento das expresses lgicas que possibilitam a simplificao de expresses de N variveis. O diagrama ou mapa de Karnaugh um destes mtodos e permite a simplificao mais rpida dos casos extrados diretamente de tabelas da verdade, obtidas de situaes quaisquer. Sero estudados os diagramas para 2, 3, 4 e 5 variveis.

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O nmero de clulas do mapa de Karnaugh definido pelas possibilidades de cada varivel no sistema binrio elevado ao coeficiente de n variveis, ou seja: nmero clulas = 2n. Portanto para 2 variveis teremos 22 = 4 clulas, para 3 variveis teremos 23 = 8 clulas, para 4 variveis teremos 24 = 16 clulas e para 5 variveis teremos 25 = 32 clulas (dois conjuntos de 16 clulas). As variveis so alocados conforme combinaes de agrupamentos possveis, partindo da locao nas linhas e depois nas colunas:
B A A 4 clulas B A A C C C 8 clulas B B A A D D 16 clulas D C C B B B

- 2 variveis:

A expresso simplificada obtida do diagrama, cujo mtodo consiste em agrupar as regies onde o valor de cada clula 1 no menor nmero possvel de agrupamentos. Os termos que no puderem ser agrupados sero considerados isoladamente. QUADRA: Conjunto de 4 regies onde o valor de cada clula 1, sendo adjacentes. No diagrama de 2 variveis o agrupamento mximo, proveniente de uma tabela onde todos os casos valem 1. Desta forma, a expresso final simplificada obtida S=1, assim como mostra a figura.
B A A 1 1 B 1 1 Quadra: S = 1

PARES: Conjunto de duas regies onde o valor de cada clula 1, sendo adjacentes. No podem ser agrupados na diagonal. As figuras abaixo mostram exemplos de agrupamentos pares e sua respectiva equao.

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B A A 1 S=A

B A 1 A

B 1

B 1 A A

B 1 1 A A

B 1 1 S = B

S = A

S=B

TERMOS ISOLADOS: Regio onde o valor de cada clula 1, sem vizinhana para agrupamento. So os prprios casos de entrada, sem simplificao. As figuras abaixo mostram alguns exemplos e suas respectivas equaes.
B A A S = AB 1 B A A 1 B B 1 1

S=A+B
OBS: a mesma clula pode ser usada mais de uma vez.

- 3 variveis:

Agrupamentos possveis: - termo isolado = 1 clula 3 letras; - par = duas clulas 2 letras; - quadra = quatro clulas 1 letra; - oitava = oito clulas (S = 1). - 4 variveis:

Agrupamentos possveis:

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- termo isolado = 1 clula 4 letras; - par = duas clulas 3 letras; - quadra = quatro clulas 2 letras; - oitava = oito clulas 1 letra; - hexa = dezesseis clulas (S = 1). - 5 variveis: O mapa de Karnaugh abaixo deve ser repetido para as variveis A e A.

Agrupamentos possveis: - termo isolado = 1 clula 5 letras; - par = duas clulas 4 letras; - quadra = quatro clulas 3 letras; - oitava = oito clulas 2 letras; 4.5.2.1 Erro (falha) eletrosttico Erro eletrosttico existe em uma rede se, e somente se: - existe um par de atribuies adjacentes de entrada que produzem, ambos, sadas 1 ou 0. - Todos os mintermos so contemplados, entretanto existe possibilidade de agrupamentos redundantes. Por exemplo:

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4.5.3 Simplificao recorrendo mtodo de Quine-McCluskey O mtodo tabular de Quine-McCluskey possibilita-nos a simplificao de expresses com quantidades de variveis maiores que quatro. Simplifique a expresso representada na forma cannica S=
Decimal 0 1 2 4 6 7

m(0,1,2,4,6,7)
Binrio 000 001 010 100 110 111 2 3 N bits 1 0 1 N do Mintermos 0 [1] 1 [2] 2 [3] 4 [4] 6 [5] 7 [6] Pares 0, 1 (1) [7] 0, 2 (2) [8] 0, 4 (4) [9] 2, 6 (4) [10] 4, 6 (2) [11] 6, 7 (1) [12] Quadras

O mtodo segue alguns procedimentos do tipo: Na coluna N do Mintermos verificar o nvel inferior com o superior obedecendo aos critrios: - analisar sempre o nvel inferior em relao ao superior; - analisar somente Mintermos vizinhos, ou seja, de nveis adjacentes; - O Mintermo do nvel inferior analisado deve ser maior que do nvel superior; - A diferena entre os Mintermos deve ser potncia de 2. Dessa forma teremos agrupamentos dos Mintermos em pares, pares em quadras, quadras em oitavas, etc. Agrupamentos de Mintermos em pares: Analisando na coluna N do Mintermos observamos no primeiro nvel somente o Mintermo 0. Verifica-se a existncia das regras anteriores para este nvel em relao ao nvel adjacente imediatamente inferior. Todos os valores dos dois nveis devem ser checados, assim o processo se inicia, neste caso, pela seguinte anlise: o Mintermo 1 maior que o Mintermo 0? Sim. Ento verifica-se se a diferena entre eles potncia de 2, neste caso 1 0 = 1, que correlacionado a 20. Portanto temos a formao do primeiro par 0,1 sendo a diferena entre eles colocada entre parntesis (1). Repetir esses passos at a expresso [4]. Ao final teremos analisado todas as possibilidades de pares chegando a expresso [7]. Agrupamentos de pares em quadras:

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Decimal 0 1 2 4 6 7

Binrio 000 001 010 100 110 111

N bits 1 0 1 2 3

N do Mintermos 0 [1] 1 [2] 2 [3] 4 [4] 6 [5] 7 [6]

Pares 0, 1 (1) [7] 0, 2 (2) [8] 0, 4 (4) [9] 2, 6 (4) [10] 4, 6 (2) [11] 6, 7 (1) [12]

Quadras 0,2,4,6 (2,4) 0,4,2,6 (4,2)

Analisando na coluna Pares verifica-se agora entre os nveis adjacentes a igualdade entre os valores no parntesis. Obedecendo a mesma seqncia os pares devem ser agrupados formando as quadras. Os valores entre parntesis identificam a diferena entre o primeiro termo do primeiro par e seu parceiro e o primeiro termo do segundo par (2-0 e 4-0). Se algum par no puder ser associado ele permanece como termo da expresso. Desta maneira os pares identificados e grifados com no sero eliminados. Se componentes do mesmo nvel apresentar as mesmas caractersticas, um deles deve ser eliminado. Por exemplo, as quadras 0,2,4,6 (2,4) e 0,4,2,6 (4,2) tm os mesmos nmeros e uma delas deve ser eliminada. Resultado da anlise para simplificao: Valores correspondentes s colunas da tabela verdade: A B C 22 = 4 21 = 2 20 = 1 Mintermos independentes = nenhum; Pares = 0,1 (1) pegar um mintermo que identifique o termo, nesse caso, os mintermos 0 ou 1. Tomaremos o mintermo 0, ABC. Agora verifique na tabela de valor correspondente a letra que corresponda o nmero entre parntesis aps o par (1). A letra que corresponde a 1 o C, ento ele deve ser eliminado. ABC AB o par 0,1 (1); e 6,7 (1) ABC AB o par 6,7 (1); Quadras = 0,2,4,6 (2,4) proceder de forma similar ao par. Tomaremos o termo 2 ABC, elimina-se os valores dos termos entre parntesis (2,4), sendo eles B e A. Assim: 0,2,4,6 (2,4) ABC C O expresso simplificada S = AB + AB + C. 4.6 Circuitos lgicos a partir de expresses e vice-versa Todo projeto combinacional ou seqencial tm sua origem a partir de tabelas verdade que geram expresses e circuitos lgicos.

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Exemplo disto um circuito que ser projetado baseado em condies: o sistema baseia-se numa arbitragem de combate de Jud. So 4 rbitros julgando os golpes aplicados. Cada rbitro tem em suas mos um interruptor, wireless, que acionado imediatamente quando acusado um golpe. A condio de parada do combate a ser obedecida de que no mnimo 3 rbitros devem acusar o mesmo golpe, fazendo cmputo do mesmo. A partir do relato, podemos construir a tabela verdade, sendo o nmero de entrada, a quantidade de rbitros (A, B, C e D) e as sadas vlidas (S), aquelas onde 3 entradas estiverem ativas. Dec.
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

A
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

C
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

S
0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1

A expresso que representar o circuito pode ser demonstrada nas formas: - Normal S = ABCD + ABCD + ABCD + ABCD + ABCD - Cannica S=

m(7, 11, 13, 14, 15)

A expresso acima pode ser denotada no circuito inicial a seguir:

Fig. 18 Circuito original de funo lgica

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O objetivo de um circuito ter a estrutura de menor nmero de portas possveis, desta forma simplificaremos pelo mtodo do mapa de Karnaugh:

1 1 1 1 1

Devemos simplificar a expresso em quatro pares: - ABD; - ABC; - ACD; e - BCD. A expresso simplificada ser: S = ABD + ABC + ACD + BCD O circuito simplificado ser:

Fig. 19 Circuito simplificado de funo lgica

Portanto o circuito poder ser implementado num CI com as caractersticas necessrias. 4.6.1 Exemplos de implementaes de circuitos lgicos A partir do circuito abaixo, descreva a expresso lgica inicial.

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1 passo: descrever a expresso do circuito: S = A + BC. 2 passo: encontrar a expresso inicial: - utilizar o mapa de Karnaugh para encontrar os Mintermos.
Par BC 1 1 1 1 1 Quadra A

- relacionar a expresso na forma normal com os Mintermos encontrados: S = ABC + ABC + ABC + ABC + ABC 4.7 Operaes de Aritmtica Digital Primeiramente veremos como as diversas operaes aritmticas so feitas com nmeros binrios e tambm em hexadecimal, e depois estudaremos os circuitos lgicos que realizam estas operaes em um sistema digital. 4.7.1 Adio Binria A adio de dois nmeros binrios realizada da mesma forma que a adio de nmeros decimais. A nica diferena est que, no sistema binrio, apenas quatro situaes podem ocorrer na soma de dois dgitos (bits), qualquer que seja a posio: 0+0=0 1+0=1 1 + 1 = 10 = 0 + carry 1 para a prxima posio 1 + 1 + 1 = 11 = 1 + carry 1 para a prxima posio Assim:

Exerccios: Some os seguintes nmeros binrios. a) 10110 + 00111 b) 10001111 + 10010010

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c) 11,011 + 10,110 Circuito Lgico Somador:

Fig. 20a Circuito somador Half Adder

20b Circuito somador Full Adder

4.7.2 Subtrao binria Idntico ao sistema decimal, mas quando fizermos 0 menos 1 (0 1), devemos emprestar dois da seqncia de dgitos a esquerda. Vejamos como ficaria na base dez:

Analogamente:

Fig. 21a Circuito subtrator Half Subtractor

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Fig. 22b Circuito subtrator Full Subtractor

4.7.3 Multiplicao binria A multiplicao de nmeros binrios realizada da mesma maneira como a de nmeros decimais. O multiplicando multiplicado por cada bit do multiplicador, comeando do bit menos significativo. Cada uma destas multiplicaes forma um produto parcial. Os sucessivos produtos parciais so deslocados uma posio para a esquerda. O produto final obtido a partir da soma dos produtos parciais. Para entender como um multiplicador binrio pode ser implementado com um circuito combinacional, considere a multiplicao de dois nmeros de dois bits mostrada na figura abaixo:

Fig. 23 Circuito multiplicador de 2 bits

Os bits do multiplicando so B1 e B0, os bits do multiplicador so A1 e A0 e o produto M3, M2, M1 e M0. O primeiro produto parcial formado pela multiplicao

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de B1B0 por A0. A multiplicao de dois bits, tais como A1 e B0 produz um 1 se ambos os bits so 1, do contrrio ela produz um 0. Isto idntico operao E. Assim, o produto parcial pode ser implementado com portas E como mostrado no circuito da figura anterior. O segundo produto parcial formado pela multiplicao de B1B0 por A1 e deslocado uma posio para a esquerda. Os dois produtos parciais so somados com dois circuitos meio-somadores. Usualmente tem-se mais bits nos produtos parciais, fazendo-se necessrio o uso de somadores completos para produzir a soma dos produtos parciais. Um circuito multiplicador binrio combinacional com mais bits pode ser construdo de maneira semelhante. Um bit do multiplicador operado por um E com cada bit do multiplicando em tantos nveis quanto existam bits no multiplicador. A sada binria em cada nvel de portas E somada em paralelo com o produto parcial do nvel anterior para formar um novo produto parcial. O ltimo nvel produz o resultado. Para j bits no multiplicador e k bits no multiplicando, sero necessrios jxk portas E e (j-1) somadores de k bits para gerar um produto de j+k bits. Exemplo:

4.7.4 Diviso binria

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4.7.5 Representao e operaes de Nmeros com Sinal Como a maioria dos computadores e das calculadoras digitais efetua operaes tanto com nmeros positivos quanto negativos, necessrio representar de alguma forma o sinal do nmero (+ ou -). Em geral, o 0 no bit de sinal representa um nmero positivo e um 1 no bit de sinal representa um nmero negativo. Na figura seguinte, o bit na posio mais esquerda o bit de sinal que representa positivo (+) ou negativo (-). Os outros seis bits representam a magnitude do nmero, que igual a 39 em decimal.

Representao no nmero +39

Representao no nmero -39

Essa representao denominada Sistema Sinal-Magnitude para nmeros binrios com sinal. Embora esse sistema seja uma representao direta, os computadores e calculadoras normalmente no o utilizam, devido a complexidade da implementao do circuito. O sistema mais usado para representar nmeros binrios com sinal o Sistema de Complemento de 2. Para estabelecer critrios de conhecimento do nvel de compreenso do mtodo complemento de 2 de um nmero binrio, devemos compreender o funcionamento do mtodo complemento de 1. 4.7.5.1 Forma e operao do Complemento de 1 (C-1) O complemento de 1 de um nmero binrio obtido substituindo cada 0 por 1 e cada 1 por 0. Em outras palavras, substitui-se cada bit do nmero binrio pelo seu complemento, conforme mostrado a seguir. 101101 010010 Nmero binrio original = 45 em decimal Complemento de 1 de 45

Na aritmtica de complemento de 1, dois nmeros so somados da mesma forma que na representao binria. Com a diferena que, na ocorrncia de estouro (overflow) na soma parcial dos bits mais esquerda, este estouro ser somado ao resultado. Exemplo: somar os valores 10 e 3 em C-1, para 8 bits. 10 em binrio 00001010 -3 em C-1 11111100 10 0 0 0 0 1 1 0
overflow Soma-se com LSB

Assim tem-se:

000000111(2) = 7(10)

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4.7.5.2 Forma do Complemento de 2 (C-2) O complemento de 2 de um nmero binrio formado tomando-se o complemento de 1 do nmero e adicionando-se 1 na posio do bit menos significativo, conforme segue: 101101(2) = 45(10). 101101 Equivalente binrio de 45 010010 Complemento de 1 +1 Fazer a soma de 1 ao LSB para formar o complemento de 2 010011 Complemento de 2 Para finalizar, basta acrescentar um bit 1 na frente do nmero encontrado, que poder ser a posio definida para o bit de sinal. 1 0 1 0 0 1 1(2) = -45 (10) Assim, o sistema de complemento de 2 para representao de nmeros com sinal funciona da seguinte forma: - Se o nmero for positivo, a magnitude representada na forma binria direta, e um bit de sinal 0 colocado em frente ao bit mais significativo (Most Significant Bit MSB).

- Se o nmero for negativo, a magnitude representada na sua forma do complemento de 2 e um bit de sinal 1 colocado em frente ao MSB.

O sistema de complemento de 2 usado para representar nmeros com sinal porque permite realizar a operao de subtrao efetuando na verdade uma adio. Isso importante porque um computador digital pode usar o mesmo circuito tanto na adio quanto na subtrao, minimizando operaes de hardware. Exemplo: Transforme o nmero 1101, que est em complemento de dois, para o seu equivalente decimal. a = - 1.23 + (1.22 + 0.21 + 1.20) a = - 8 + (4 + 0 + 1) = -8 + 5 a = - 3(10) Na aritmtica em C-2, o processo idntico ao de C-1, mas, despreza-se o estouro, se houver.

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Exemplo: somar os valores 10 e 3 em C-2, para 8 bits. 10 em binrio 00001010 -3 em C-2 11111101 10 0 0 0 0 1 1 1
overflow Ignora-se o estouro

Assim tem-se: 4.8 Exerccios

000000111(2) = 7(10)

4.8.1 Dado os sistemas numricos, abaixo, faa os converses solicitadas: a. 256(10) = ? (2) = ? (8) = ? (16) b. 2047(10) = ? (2) = ? (8) = ? (16) c. 287,123(10) = ? (2) d. 163417(8) = ? (2) = ? (16) e. A1B2C3D(16) = ? (2) = ? (8) = ? (10) f. 10100,1101(2) = ? (10) g. 6543(8) = ? (2) = ? (16) = ? (10) 4.8.2 Dado as expresses, construa as tabelas verdade: a. b. c. d. 4.8.3 Dado as tabelas verdade, desenhe o circuito inicial, simplifique as expresses pelo mtodo do mapa de Karnaugh e desenhe o circuito simplificado: a. A
0 0 0 0 1 1 1 1

B
0 0 1 1 0 0 1 1

C
0 1 0 1 0 1 0 1

S
1 1 1 0 1 0 1 0

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b. A
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

C
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

S1
0 0 0 0 0 1 0 1 0 0 0 0 1 1 1 1

S2
1 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1

c. A
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1

B
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0

C
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1

D
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1

E
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

S
1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1

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1 1 1 1 1 1 1 1 1

0 1 1 1 1 1 1 1 1

1 0 0 0 0 1 1 1 1

1 0 0 1 1 0 0 1 1

1 0 1 0 1 0 1 0 1

0 0 0 1 0 0 0 1 0

4.8.4 Dado os circuitos, desenhe a tabela verdade e as expresses iniciais, simplifique as expresses pelo mtodo do mapa de Karnaugh e desenhe o circuito simplificado: a.

b.

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5. Circuitos Lgicos de Sistemas Digitais Os circuitos lgicos dos sistemas digitais podem ser de dois tipos: circuitos combinacionais ou circuitos seqenciais. Um circuito combinacional constitudo por um conjunto de portas lgicas as quais determinam os valores das sadas diretamente a partir dos valores atuais das entradas. Pode-se dizer que um circuito combinacional realiza uma operao de processamento de informao a qual pode ser especificada por meio de um conjunto de equaes Booleanas. No caso, cada combinao de valores de entrada pode ser vista como uma informao diferente e cada conjunto de valores de sada representam o resultado da operao. Um circuito seqencial, por sua vez, emprega elementos de armazenamento denominados latches e flip-flops, alm de portas lgicas. Os valores das sadas do circuito dependem dos valores das entradas e dos estados dos latches ou flip-flops utilizados. Como os estados dos latches e flip-flops funo dos valores anteriores das entradas, diz-se que as sadas de um circuito seqencial dependem dos valores das entradas e do histrico do prprio circuito. Logo, o comportamento de um circuito seqencial especificado pela seqncia temporal das entradas e de seus estados internos. A Fig. 24 ilustra os procedimentos para a construo de um circuito lgico.

Fig. 24 Procedimentos para estabelecimento de critrios em um circuito lgico

O circuito lgico, obtido seguindo os procedimentos abordados na Fig. 24, pode apresentar diversas variveis de entrada e possuir diversas sadas, conforme especificado.

Fig. 25 Projeto de circuito lgico

5.1 Circuitos Lgicos Combinacionais So aqueles em que a sada depende nica e exclusivamente das combinaes entre as variveis de entrada. O objetivo da anlise de um circuito combinacional determinar seu comportamento. Ento, dado o diagrama de um circuito, deseja-se encontrar as equaes que descrevem suas sadas. Uma vez encontradas tais equaes,

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pode-se obter a tabela verdade, caso esta seja necessria. importante certificarse que o circuito combinacional e no seqencial. Um modo prtico verificar se existe algum caminho (ou ligao) entre sada e entrada do circuito. Caso no exista, o circuito combinacional. O circuito lgico combinacional utilizado para solucionar problemas em que necessria uma resposta diante de determinadas situaes representadas pelas variveis de entrada.

Fig. 26 Representao de circuito lgico combinacional

5.1.1 Exemplo de Circuito com 2 Variveis 5.1.1.1 Anlise do problema: Instalao de um sistema automtico de semforo no cruzamento das ruas A (preferencial) e B. 1) Quando houver carros transitando somente na Rua XYZ, o semforo 2 dever permanecer verde. 2) Quando houver carros transitando somente na Rua ABC, o semforo 1 dever permanecer verde. 3) Quando houver carros transitando nas Ruas ABC e XYZ, o semforo da Rua ABC dever estar verde, pois preferencial. 5.1.1.2 Estabelecer Convenes: a) Existncia de carro na Rua ABC: A=1 b) No existncia de carro na Rua ABC: A=0 c) Existncia de carro na Rua XYZ: B=1 d) No existncia de carro na Rua XYZ: B=0 e) Verde do semforo 1 aceso: V1=1 f) Verde do semforo 2 aceso: V2=1 g) Quando V1 = 1 - Vermelho do semforo 1 apagado: Vm1=0 - Verde do semforo 2 apagado: V2=0 - Vermelho do semforo 2 aceso: Vm2=1 h) Quando V2=1 V1=0, Vm2=0, Vm1=1.

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5.1.1.3 Montar a Tabela da Verdade:


Entradas Sadas

A
0 0 1 1

B
0 1 0 1

V1
X 0 1 1

Vm1
X 1 0 0

V2
X 1 0 0

Vm2
X 0 1 1

5.1.1.4 Obter a Expresso Simplificada:


B A A B B A A B B A A B B A A B

X 1

X 1

S=A Mapa para V1

S = AB Mapa para Vm1

S = AB Mapa para V2

S=A Mapa para Vm2

Pela Tabela da Verdade ou pelo Mapa de Karnaugh pode-se observar que as expresses de V1 e Vm2 so idnticas, o mesmo ocorrendo com V2 e Vm1. Assim, as expresses simplificadas so: V1 = Vm2 = A e V2 = Vm1 = AB 5.1.1.5 Circuito Lgico:

Conclui-se, observando o circuito lgico, que a presena de carro na rua preferencial (A=1) acarreta o acionamento do verde do semforo 1 e o vermelho do semforo 2 e, devido ao do inversor, a retirada de sinal do verde do semforo 2 e vermelho do semforo 1. A ausncia de carros nesta via (A=0), causa a condio contrria, o que possibilita a abertura da via secundria. Observa-se, ainda, que a varivel B suprflua e pode ser eliminada das expresses no processo de simplificao, devido s situaes consideradas no projeto. Assim, para a realizao deste circuito, poderamos simplesmente colocar um sensor de presena de veculos na Rua ABC e utilizar uma porta inversora.

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5.1.2 Circuitos Combinacionais de Interconexo (Circuitos Lgicos MSI) Os circuitos lgicos so classificados em nveis de integrao quanto ao avano tecnolgico: Baixa escala de integrao SSI (Small Scale Integration) com capacidade menor que 12 portas por chip; Mdia escala de integrao MSI (Medium Scale Integration) de 12 a 99 portas por chip; Larga escala de integrao LSI (Large Scale Integration) e Muito Larga escala de integrao VLSI (Very Large Scale Integration), ambos com capacidade de dezenas de milhares de portas por chip. Mais recentemente outros dois nveis se destacam: o Ultra Larga escala de integrao ULSI (Ultra Large Scale Integration) com capacidade superior a 100.000 portas por chip, e o Giga escala de integrao GSI (Giga Scale Integration) com capacidade superior a um milho de portas. Em mdia a quantidade de transistores em cada chip varia em torno de 10 vezes a quantidade de portas, ou seja, um chip tipo SSI composto por, no mximo, aproximadamente 100 a 120 transistores. Os circuitos integrados SSI so em geral aqueles que contem internamente apenas as portas lgicas independentes entre si, como por exemplo, o CI TTL 7400 que possui internamente 4 portas lgicas do tipo NAND de duas entradas. Existem diversos circuitos combinacionais que so largamente utilizados em diferentes aplicaes. Em geral, estes so utilizados com os seguintes objetivos: selecionar uma entre vrias entradas, converter cdigos digitais de uma representao para outra, gerar e verificar sinais de paridade (integridade), comparar palavras digitais entre outros. Estes circuitos so compostos de diversas portas lgicas diferentes, combinadas de formas a implementar a funo desejada Visando a reduo de custo e volume necessrios para implementao destes circuitos, os mesmos encontram-se disponveis j encapsulados em um nico CI, e so classificados como MSI. Muitas vezes estes circuitos combinacionais so utilizados como blocos padres dentro de CIs LSI ou VLSI, para formar circuitos mais complexos. Os circuitos MSI a serem apresentados a seguir, conhecidos como codificadores, decodificadores, multiplexadordes, demultiplexadores, somadores, comparadores, entre outros, so utilizados como blocos ou mdulos necessrios para a implementao de circuitos e sistemas digitais mais complexos. Os circuitos combinacionais so os responsveis pelas operaes lgicas e aritmticas intrnsecas de um sistema digital.

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Alm das operaes lgicas e aritmticas como adio, subtrao complementao, existem ainda outras funes necessrias para a realizao de conexes entre os diversos operadores. Por isto, ao abordar um problema de projeto de circuitos lgicos, antes de aplicar os procedimentos de desenvolvimento, devemos estar esclarecendo algumas dvidas: - Existe um circuito integrado que j realiza a funo requerida? - possvel adaptar com pouca lgica adicional um circuito integrado (ou vrios) para realizar a funo requerida? Se a resposta alguma dessas perguntas afirmativa, certo que esta opo nos dar a melhor soluo comparada com os procedimentos de projeto. Os circuitos combinacionais comercializados em circuito integrado MSI podem estar classificados em quatro divises: - Codificadores e decodificadores; - Multiplexadores e demultiplexadores; - Circuitos aritmticos (somadores e comparadores); e - Geradores de paridade. 5.1.2.1 Decodificadores Decodificar significa transformar informaes que esto escritas de forma codificada, pouco conhecida ou identificvel, de volta sua forma original, completa ou em outra informao de mais fcil compreenso. Nos sistemas digitais, decodificar significa, na maioria dos casos, transformar um nmero binrio de volta a seu formato decimal para a manipulao ou visualizao pelo homem. Um decodificador um circuito combinacional usado para ativar ou habilitar um (e somente um) dentre m componentes. assumido que cada componente possui um ndice entre 0 e m-1, representado por um endereo em binrio. Um decodificador n : m (l-se n por m ) possui n entradas e m sadas, com n m2 . No caso de um decodificador 3:8, sero 8 (23) sadas, onde cada sada pode ser encarada como um endereo diferente. Para ativar uma dentre 8 sadas so necessrias 3 variveis de entrada (da 3:8). Cada combinao das variveis de entrada seleciona um e somente uma dentre as 8 sadas, de modo que cada sada somente ser selecionada por uma das 8 combinaes. Desta forma, natural que se associe a cada sada um ndice decimal que represente a combinao de entradas responsvel pela sua ativao. Alguns decodificadores no utilizam todos os 2n cdigos disponveis, como o caso do decodificador BCD-decimal, que tem na sua entrada um cdigo de quatro bits e apenas dez sadas vlidas, e no 24 =16 sadas disponveis. Nestes casos, os decodificadores devem ser projetados levando-se em conta que se um dos cdigos no utilizados aparecer na entrada, nenhuma das sadas seja ativada.

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Abaixo representada uma verso bastante simplificada, de um decodificador 2por-4 (2:4), isto , o circuito lgico de um decodificador de duas entradas e 22 sadas.
A 0 0 1 1 B 0 1 0 1 S0 1 0 0 0 S1 0 0 1 0 S2 0 1 0 0 S3 0 0 0 1

1 S0 = S1 =

1 1 S2 = S3 = 1

5.1.2.1.1 Decodificador BCD para Decimal Este decodificador possui uma informao de entrada de 4 bits que correspondem aos dgitos decimais de 0 a 9, ou seja, 0000 a 1001. Este circuito possui dez sadas, representando cada um dos dgitos decimais. A seguir mostrado como pode ser projetado um decodificador BCD-Decimal, onde o cdigo BCD dado pelas entradas A, B, C e D, e as sadas so definidas por I0 - I9.
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Entradas B C 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 I9 0 0 0 0 0 0 0 0 0 1 X X X X X X I8 0 0 0 0 0 0 0 0 1 0 X X X X X X I7 0 0 0 0 0 0 0 1 0 0 X X X X X X I6 0 0 0 0 0 0 1 0 0 0 X X X X X X Sadas I5 I4 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 X X X X X X X X X X X X I3 0 0 0 1 0 0 0 0 0 0 X X X X X X I2 0 0 1 0 0 0 0 0 0 0 X X X X X X I1 0 1 0 0 0 0 0 0 0 0 X X X X X X I0 1 0 0 0 0 0 0 0 0 0 X X X X X X

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Fig. 27 Circuito Decodificador BCD/Decimal

5.1.2.1.2 Decodificador e Indicador de 7 Segmentos (Display) Com o desenvolvimento do LED (diodo emissor de luz), surgiu a possibilidade de se construir elementos que desenhavam os algarismos, chamados de displays (mostradores) de 7 segmentos. Na seqncia da evoluo tecnolgica, construram-se os LCD (display de cristal lquido) que tem o mesmo princpio de funcionamento do display de 7 segmentos. No entanto, gastam menos energia, pois funcionam atravs da polarizao das molculas dos cristais via campo eltrico (corrente nula). Para os LEDs, alm da tenso de polarizao, h a necessidade de uma corrente considervel. O display de LEDs de 7 segmentos um elemento passivo construdo por 7 LEDs em forma de barra (retangular) e um oitavo LED que utilizado como ponto decimal. Cada led representado por letras designadas por a, b, c, d, e, f, g, representando cada um dos 7 segmentos. Abaixo esto representados os tipos comerciais existentes de display, que so tipo nodo comum (a) e ctodo comum (b).

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Fig. 28 Caracterizao de leds tipo anodo comum (a) e catodo comum (b)

Montado da forma como mostrado abaixo, permite desenhar o algarismo que se quer visualizar mediante o acendimento de alguns LEDs. Os demais permanecem apagados para uma melhor nitidez do desenho.

Fig. 29 Identificao de Display de sete seguimentos

Deve-se observar que existe a necessidade da associao de resistores em srie com os leds a fim de limitar a corrente que dever fluir atravs dos mesmos. Entretanto, alguns decodificadores BCD - 7 segmentos j possuem internamente estes resistores, no necessitando a conexo externa dos mesmos. Para acender, normalmente o display necessita de uma corrente entre 10 e 20 mA, o que provoca uma queda de tenso da ordem de 1,2 V. Desta forma, trabalhando-se com 5 Volts de alimentao, comum utilizarmos um resistor de 330 para cada segmento visando atingir estes valores. H alguns tipos de decodificadores BCD - 7 segmentos correspondendo aos tipos de displays existentes (leds e cristal lquido). Cada decodificador possui quatro pinos de entrada (entrada BCD) e 7 pinos de sada representando cada um dos 7 segmentos. Tipos de decodificadores comercializados para este fim so mostrados nas figuras a seguir: um dos tipos o CI 7446 do tipo anodo comum. Os circuitos lgicos internos do CI 7446 convertem a entrada BCD para a sada necessria. Por exemplo, se a entrada BCD 0111, a lgica interna do CI 7446 ir forar os leds a, b e c a conduzirem j que os transistores correspondentes entraram em saturao. Como resultado o dgito 7 aparecer no indicador de sete segmentos.

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Projeto de um decodificador BCD para display de 7 segmentos Para a elaborao do projeto de um decodificador, basta montar a tabela da verdade, simplificar as expresses de sada e implementar o circuito. Dec. Dgito
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

A
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

C
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

a
1 0 1 1 0 1 1 1 1 1 X X X X X X

b
1 1 1 1 1 0 0 1 1 1 X X X X X X

c
1 1 0 1 1 1 1 1 1 1 X X X X X X

d
1 0 1 1 0 1 1 0 1 1 X X X X X X

e
1 0 1 0 0 0 1 0 1 0 X X X X X X

f
1 0 0 0 1 1 1 0 1 1 X X X X X X

g
0 0 1 1 1 1 1 0 1 1 X X X X X X

Expresses e simplificaes: Seguimentto a - Expresso: - Simplificao pelo mtodo do mapa de Karnaugh:

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/C /A A
1 1 1 1 1 1

C
1 1

/B B /B

/D

/D

Expresso simplificada Seguimento b Expresso: - Simplificao pelo mtodo do mapa de Karnaugh: /C C 1 1 1 1 /B /A 1 1 B A 1 1 /B /D D /D Expresso simplificada Seguimento c - Expresso: - Simplificao pelo mtodo do mapa de Karnaugh: /C C 1 1 1 /B /A 1 1 1 1 B A 1 1 /B /D D /D Expresso simplificada Seguimento d - Expresso: - Simplificao pelo mtodo do mapa de Karnaugh: /C C 1 1 1 /B /A 1 1 B

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/B D /D

/D

Expresso simplificada Seguimento e - Expresso: - Simplificao pelo mtodo do mapa de Karnaugh: /C C 1 1 /B /A 1 B A 1 /B /D D /D Expresso simplificada Seguimento f - Expresso: - Simplificao pelo mtodo do mapa de Karnaugh: /C C 1 /B /A 1 1 1 B A 1 1 /B /D D /D Expresso simplificada Seguimento g - Expresso: - Simplificao pelo mtodo do mapa de Karnaugh: /C C 1 1 /B /A 1 1 1 B A 1 1 /B /D D /D

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Expresso simplificada Circuito Lgico Geral Simplificado:

Fig. 30 Circuito lgico para Display de sete seguimentos

5.1.2.1.3 Decodificadores Especiais Existem alguns tipos de circuito integrado que realizam funes lgicas muito usuais e que representam uma ligeira variante aos decodificadores mencionados anteriormente, tais decodificadores especiais so: - 7445: Decodificador/driver de BCD - decimal (decodificador de 4:10 com capacidade de alta corrente (80 mA por sada). Sadas ativas em nvel baixo; - 7446, 7447: Decodificadores /driver de BCD - 7 segmentos com sadas de coletor aberto. Estes circuitos trabalham com tenso mais alta na sada (15 volts para o 7447 e 30 volts para o 7446). - 7449: Decodificador/driver de BCD - 7 segmentos com sadas ativas em nvel alto (compatvel com sistema de ctodo comum).

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Fig. 30 Circuito Integrado 7447 Decodificador de 7 seguimentos

As entradas e sadas especiais do CI 7447 funciona como segue: - LT (Lamp Test).- Quando este sinal se ativa (em nvel baixo) todas as sadas de segmento se ativam. Isto serve para testar o estado dos leds. - BI/RBO (Right Blank Input/Output) - sada de coletor aberto que funciona em conjunto com a entrada RBI. Possibilita o travamento de preenchimento de zeros a esquerda, conforme exemplo na figura a seguir; - RBI (Right Blank Input).- Quando esta entrada est ativa (nvel baixo) e o dado BCD de entrada est em zero (DCBA = 0000), apaga todos os segmentos ativos e ativa RBO (nvel baixo).

Fig. 30 Circuito para decodificador de 7 seguimentos com possibilidade de ocupao por dezenas

5.1.2.2 Codificadores Codificador o circuito com lgica inversa a do decodificador, ou seja, um circuito que possui 2n entradas, com apenas uma delas ativa a cada instante de tempo e as demais iguais a zero, e produz um cdigo de n bits na sada. A seguir apresentado um exemplo ilustrativo de um codificador 4 para 2 (4X2).
I3 0 0 0 I2 0 0 0 I1 0 0 1 I0 0 1 0 A X 0 0 B X 0 1 I1 I3 I3 X 1 X X X X X X X I1 X X X I2 I2

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0 0 0 0 0 1 1 1 1 1 1 1 1

0 1 1 1 1 0 0 0 0 1 1 1 1

1 0 0 1 1 0 0 1 1 0 0 1 1

1 0 1 0 1 0 1 0 1 0 1 0 1

X 1 X X X 1 X X X X X X X

X 0 X X X 1 X X X X X X X

1 I0

X I0

X I0

I2

A = I2 + I3 I1 I3 I3 X X X 1 I0 X X X X I0 B = I1 + I3 X X X X I1 1 X X X I0 I2 I2 I2

5.1.2.2.1 Codificador Decimal/Binrio A entrada do cdigo decimal feita atravs de um conjunto de chaves numeradas de 0 a 9 e a sada por 4 fios, para fornecer um cdigo binrio de 4 bits, correspondente chave acionada. Nota: A chave fechada equivale a nvel lgico 0, para evitar o problema prtico, principalmente da famlia TTL, do terminal aberto seja equivalente a nvel lgico 1. Circuito Lgico para acionamento decimal BCD:

Fig. 31 - Circuito lgico para codificador Decimal/Binrio

5.1.2.2.2 Codificao em teclados Os teclados numricos e alfanumricos so dispositivos extremamente teis para a introduo de dados num sistema digital. As teclas de um teclado normalmente acionam interruptores que existem nos contatos normalmente abertos, e que se fecham quando a tecla pressionada.

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Codificar um teclado significa direcionar um cdigo binrio a cada uma dessas teclas que compe o teclado. Bem como, decodific-lo significa determinar qual das teclas foi pressionada de acordo com o cdigo que a representa. A codificao de teclados pode ser feita usando multiplexadores e demultiplexadores. Como exemplo. A seguir, se ilustra um esquema para codificar 64 teclas ordenadas numa matriz de 8x8, usando um CI 74155 (como decodificador de 3:8) e um multiplexador CI 74152. Neste exemplo um nvel ALTO na sada do 74152 indica que uma tecla foi pressionada e a combinao das 3 entradas de seleo do 74152 com as do 74155 determinam qual foi a tecla pressionada.

Fig. 31 - Circuito lgico para codificao de teclados

Na figura, anterior, cada tecla representada por um pequeno crculo corresponde a um switch em cada uma das 64 interseces das 8 sadas do 74155 com as 8 entradas do 74152. A figura representa como a tecla pressionada na interseco da sada 1Y1 com a entrada D6, de maneira que quando as linhas de seleo do 74152 tenham um decimal 6 (CBA=110) e as linhas de seleo do 74155 tenham um 1 (CBA=001) se ativar a sada do 74152, indicando que h uma tecla pressionada nessa interseco. O cdigo da tecla pode se formar a partir destas seis entradas de seleo. Exerccios: a. Elabore um circuito lgico que permita encher automaticamente um filtro de gua de dois recipientes e vela, conforme ilustra a figura. O controle de volume ser efetuado por dois sensores A e B, colocados nos recipientes a e b

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respectivamente. Sada do circuito lgico igual a 1 liga a eletro-vlvula e a gua enche os recipientes. A passagem de gua estar bloqueada quando ocorrer nvel 0. Conveno: recipiente vazio, sensor correspondente em nvel 0. Recipiente cheio, sensor correspondente em nvel 1.

Resposta: b. Projetar um conjunto de semforos para o entroncamento das ruas A, B e C.

Os semforos devem realizar as seguintes funes: a) Quando o semforo 1 abrir para a rua A, automaticamente os semforos 2 e 3 devem fechar, para possibilitar ao motorista ambas as converses. b) Analogamente, quando o semforo 2 abrir, devem fechar os semforos 1 e 3. c) Pelo mesmo motivo, quando o semforo 3 abrir, devem fechar 1 e 2. Prioridades: a) O motorista que est na rua A tem prioridade sobre o que est na rua B. b) O motorista que est na rua B tem prioridade sobre o que est na rua C. c) O motorista que est na rua C tem prioridade sobre o que est na rua A. d) Quando houver carros nas trs ruas, a rua A preferencial. e) Quando no houver nenhum carro nas ruas, deve-se abrir o sinal para a rua A.

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Obter as expresses e o circuito lgico de controle dos sinais verde e vermelho dos semforos 1, 2 e 3. Indicar qual o nmero de sensores e em quais ruas eles devem ser posicionados. Resposta: c. Desenhe um circuito para, em um conjunto de trs chaves, detectar um nmero mpar destas ligadas. Convencionar que chave fechada equivale a nvel 0. Resposta: d. Projete um circuito lgico para abastecer trs tanques de glicose (T1, T2 e T3), em pavimentos distintos, atravs do controle de duas bombas, conforme esquematizado na figura. O abastecimento principal feito por caminho-tanque que fornece o produto diretamente ao T1 disposto no piso trreo. Desenvolva o projeto supondo que o nvel mximo de T1 seja controlado pelo caminho. Coloque os sensores nas caixas, convencione as variveis e desenhe o circuito final.

Resposta: e. Analise e faa a interpretao prtica das expresses obtidas no exerccio anterior. Resposta: f. Elabore um circuito lgico para encher ou esvaziar um tanque industrial por meio de duas eletro-vlvulas, sendo um para a entrada do lquido e outra para o escoamento de sada. O circuito lgico, atravs da informao de sensores convenientemente dispostos no tanque e de um comando eltrico com dois botes interruptores, sendo cada um de duas posies, deve atuar nas eletro-vlvulas para encher o tanque at a metade (boto de baixo ativado), encher totalmente (ambos ativados ou apenas o de cima) ou, ainda, esvazi-lo totalmente (botes desativados). Resposta:

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g. Analise e faa a interpretao prtica das expresses obtidas no exerccio anterior. Resposta: 5.1.3 Multiplexador (Seletor) Um multiplexador (tambm conhecido como seletor de dados) um circuito combinacional usado para selecionar uma dentre um conjunto de m fontes de informao disponveis. Um multiplexador que possui n entradas para realizar a seleo capaz de selecionar uma dentre 2n entradas. Logo, m deve ser menor ou igual a 2 n. Assim pode-se definir um Multiplexador como sendo um circuito lgico que aceita diversas entradas de dados e permite que somente uma delas atinja a sada por vez. A rota da entrada de dados desejada para a sada controlada pelas entradas de seleo, algumas vezes denominadas entradas de endereo.

Fig. 32 Representao do funcionamento do multiplexador

5.1.3.1 Caracterizao dos tipos de Multiplexadores Os Multiplex so identificados comercialmente atravs do nmero de BITs de entrada, sendo esses resultados do nvel exponencial de dois (2n). Ento pode-se classifc-lo em MUX de 2n entradas e uma sada. - Multiplexador de duas entradas de 1 bit:
seleo Sada

S 0 1

Y A0 A1
Fig. 33 implementao do multiplexador de duas entradas

- Multiplexador de quatro entradas de 1 bit:

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Dado o conjunto de entradas A0, A1, A2 e A3, e as variveis de seleo S0 e S1, a tabela verdade para um seletor 4:1 ser:
Endereo Variveis de seleo Sada

0 1 2 3

S1 0 0 1 1

S0 0 1 0 1

Y A0 A1 A2 A3

Pela tabela verdade acima percebe-se que a sada Y pode ser implementada por um circuito em soma de produtos, onde em cada produto estaro presentes as variveis S0 e S1 e uma dentre as variveis de entrada A0, A1, A2 e A3:

Fig. 34 implementao do multiplexador de quatro entradas de 1 bit

Em seguida demonstrado atravs das figuras um multiplexador de oito entradas 8:1.

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Fig. 34 Representao comercial de um Multiplexador (8:1) CI 74151

Alguns outros CIs e funes de multiplexao: - 74157: Quatro mux de 2:1; - 74158: Quatro mux de 2 a 1 com sadas invertidas; - 74153: Dois mux de 4:1; - 74151: Um mux de 8:1 (sada invertida e sem inverter); - 74152: Um mux de 8:1 (sada invertida) - 74150: Um mux de 16:1. 5.1.4 Demultiplexador (DEMUX) definido como o dispositivo que executa a operao inversa do MUX, isto , toma uma nica entrada e a distribui para uma das diversas sadas.

Fig. 35 implementao do demultiplexador de quatro sadas de 1 bit

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S0
0 0 1 1

S1
0 1 0 1

Y0
1 0 0 0

Y1
0 1 0 0

Y2
0 0 1 0

Y3
0 0 0 1

A disposio dos projetistas tem-se o decodificador/demultiplexador, CI 74155, comercializado para desenvolvimento, conforme figura abaixo.

Fig. 35 Representao comercial de um Multiplexador de 1 byte (1:4) CI 74155 Dados A0 X X 0 A1 X X 0 Enable a Ea 0 X 1 /Ea X 1 0 /O0 1 1 0 OutPut a /O1 1 1 1 /O2 1 1 1 /O3 1 1 1 Enable b /Eb 1 X 0 /Eb X 1 0 /O0 1 1 0 OutPut b /O1 1 1 1 /O2 1 1 1 /O3 1 1 1

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1 0 1

0 1 1

1 1 1

0 0 0

1 1 1

0 1 1

1 0 1

1 1 0

0 0 0

0 0 0

1 1 1

0 1 1

1 0 1

1 1 0

Alguns outros CIs e funes de Demultiplexao: 74138: Demux/decodificador de 3:8; 74139: Demux/decodificador de 2:4, doble; 74141: Decodificador/driver BCD decimal; 74154: Demux/Decodificador de 4:16; 74159: Demux/decodificador de 4:16 com sadas de coletor aberto; 74155: Demux/decodificador doble de 2:4; 74156: igual al 74155, mas com sadas de coletor aberto 5.1.5 Circuitos Somadores e Comparadores 5.1.5.1 Circuitos Somadores de n bits Um circuito somador um circuito que produz a soma de dois nmeros que lhe so fornecidos num determinado cdigo binrio. So vrios os tipos de circuitos somadores em funo do nmero de bits e do tipo de cdigo binrio utilizado nas parcelas e na respectiva soma. Com base nos somadores completos, possvel construir um circuito somador de n bits, colocando-os em cascata (ripple adder), tal como se representa na figura.

Fig. 35 Circuito somador de n bits

Alguns somadores binrios em circuitos integrados da famlia TTL so os seguintes: - 7480 Sumador Completo de 1 bit. - 7482 Sumador Completo de 2 bits. - 7483 Sumador Completo de 4 bits. - 74283 igual ao 7483, porm com filosofia de carries diferentes. Na figura a seguir mostra-se o circuito e diagrama funcional do CI 74LS83 (somador binrio de 4 bits)

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Fig. 35 Somador/subtrator binrio, comercial, de 4 bits CI 7483

5.1.5.2 Circuitos Comparadores Um circuito comparador permite determinar se dois nmeros binrios so iguais, e no o sendo, qual deles o maior.

Fig. 35 Comparador binrio de 2 bits

O desempenho desta funcionalidade pode ser melhor visto na figura do diagrama a seguir:

Fig. 35 circuito lgico do comparador binrio de 2 bits

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Comercialmente um exemplo de comparadores o CI 7485. Trata-se de um CI comparador binrio de 4 bits.

Fig. 35 Comparador binrio, comercial, de 4 bits CI 7485

Comparao de entradas A3,B3 A3>B3 A3<B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A2,B2 X X A2>B2 A2<B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A1,B1 X X X X A1>B1 A1<B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A1=B1 A0,B0 X X X X X X A0>B0 A0<B0 A0=B0 A0=B0 A0=B0 A0=B0 A0=B0

Cascateamento Entradas IA > I B X X X X X X X X 1 0 X 1 0 IA < I B X X X X X X X X 0 1 X 1 0 IA = I B X X X X X X X X 0 0 1 0 0 OA>OB 1 0 1 0 1 0 1 0 1 0 0 0 1

Sadas OA<OB 0 1 0 1 0 1 0 1 0 1 0 0 1 OA=OB 0 0 0 0 0 0 0 0 0 0 1 0 0

5.1.6 Mtodo de Paridade Quando uma informao transmitida de um dispositivo (transmissor) para outro (receptor), h a possibilidade de ocorrncia de erros quando o receptor no recebe uma informao idntica quela que foi enviada pelo transmissor. A principal causa de um erro o rudo eltrico, que consiste em flutuaes esprias na tenso ou corrente que esto presentes em praticamente todos os sistemas eletrnicos. Por isso, muitos sistemas digitais utilizam algum mtodo de deteco de erros. Uma das tcnicas mais simples para deteco de erros o Mtodo de Paridade. Um bit de paridade consiste em um bit extra anexado ao conjunto de bits a ser transferido. O bit de paridade pode ser 0 ou 1, dependendo do nmero de 1s contido no conjunto de bits. Dois mtodos diferentes so usados. No mtodo que usa paridade par, o valor do bit de paridade determinado para que o nmero total de 1s no conjunto de bits (incluindo o bit de paridade) seja

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um nmero par. Por exemplo, suponha que o conjunto de bits seja 1000011. Esse conjunto de bits tem trs 1s; portanto, anexamos um bit de paridade par igual a 1 para tornar par o nmero total de 1s. O novo conjunto de bits, incluindo o bit de paridade, passa a ser: 11000011. Se o grupo de bits j contiver um nmero par de 1s, o bit de paridade ter valor 0. O mtodo de paridade mpar usado da mesma maneira, exceto que o bit de paridade determinado para que o nmero total de 1s, incluindo o bit de paridade, seja mpar.

O bit de paridade gerado para detectar erros de apenas um bit que ocorram durante a transmisso. Por exemplo, suponha que o conjunto de bits 1000001 seja transmitido com paridade mpar. O cdigo transmitido seria: 11000001. O receptor verifica se a informao transmitida contm um nmero mpar de 1s (incluindo o bit de paridade). Em caso afirmativo, o receptor considera que o cdigo foi recebido corretamente. Agora, suponha que, devido a algum rudo, seja recebido o seguinte cdigo: 11000000. O receptor identificar que o cdigo tem um nmero par de 1s. Isso significa que h algum erro no cdigo, devendo ser descartado. evidente que o mtodo de paridade no funcionar se ocorrer erro em dois bits, porque dois bits errados no geram alterao na paridade do cdigo. Na prtica, o mtodo de paridade usado em situaes em que a probabilidade de erro de um nico bit baixa e a probabilidade de erro em dois bits seja zero. O circuito mostrado na figura seguinte usado para gerao de paridade e verificao de paridade. Esse exemplo usa quatro bits de dados fazendo uso da paridade par. Esse circuito pode ser facilmente adaptado para usar paridade mpar e um nmero qualquer de bits. Os dados a serem transmitidos so aplicados ao circuito gerador de paridade que produz um bit de paridade par em sua sada, totalizando cinco bits para transmisso. Esses cinco bits entram no circuito verificador de paridade do receptor, o qual gera uma sada de erro (E), que indica se ocorreu ou no um erro em um nico bit. Perceba que o circuito emprega portas OR-Exclusive, pois ela opera de tal forma que gera NL1 se o nmero de 1s nas entradas for mpar e gera uma sada NL0 se o nmero de 1s nas entradas for par.

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Fig. 36 Circuito implementao de bit de paridade par

Fig. 37 Circuito implementao de bit de paridade impar

Fig. 38 Circuito implementao de bit de erro de paridade par

Exerccios: a. Determine o bit de paridade dos nmeros binrios a seguir: a.1 - 100101 a.2 - 01011011 a.3 - 1110111

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b. Projete um circuito gerador de paridade par para nmeros binrios de 8 bits. c. Projete um circuito para conectar fisicamente 4 microcomputadores numa nica impressora gerenciada por um servidor de impresso, atravs de teclado. Resposta: 5.2 Circuitos Lgicos Seqenciais A grande maioria das aplicaes dos sistemas digitais requer a capacidade de memria, isto , a capacidade de armazenar informao digital binria. Por exemplo, um simples sistema de controle digital para a abertura de uma porta tem necessidade de armazenar o cdigo binrio das teclas sucessivamente digitadas num teclado. De fato, a aplicabilidade dos sistemas digitais seqenciais tem suas funcionalidades de complementao de circuitos combinacionais. 5.2.1 Caractersticas dos circuitos seqenciais As sadas dependem, no s do estado atual das entradas, mas tambm da seqncia de estados aplicada nas entradas; So constitudos, para alm de outros elementos combinacionais, por clulas de memria que armazenam o estado presente do sistema que define, em conjunto com as entradas, o comportamento futuro das sadas e do prprio estado do sistema. Exemplos: Latches, flip-flops, mquinas de estado, contadores, registradores de dados, registradores de deslocamento, etc. Estrutura geral de um circuito seqencial

Fig. 39 Representao de um circuito lgico seqencial qualquer

5.2.2 Classificao dos circuitos seqenciais Os circuitos seqenciais so classificados implementao, os assncronos e os sncronos.

em

duas

formas

de

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Nos circuitos seqenciais assncronos a memria (que determina o estado presente de um circuito) constituda por um conjunto de clulas de memria assncronas, isto , que reagem a qualquer alterao que se verifique nas entradas. Muda o estado do sistema alguns instantes de tempo depois da alterao da entrada (atraso) de forma contnua no tempo. J nos circuitos seqenciais sncronos a memria constituda por um conjunto de clulas de memria sncronas, isto , que reagem de forma sincronizado com um sinal de entrada especial, designado por sinal de relgio (Clock - CLK), que determina o instante em que se verifica alterao de estado num sistema. Controla quando possvel que as alteraes no valor de entrada se reflitam no estado. 5.2.3 Pulsadores de sinal de tenso Pulsadores de sinal de tenso tambm chamados de geradores de clock (relgio em ingls) so dispositivos responsveis pela variao dos nveis de tenso aplicadas a determinado circuito, ou seja, um circuito pode estar sendo submetido a pulsao entre o nvel lgico alto e o baixo (ausncia ou presena de tenso) a uma variao de n vezes num determinado perodo de tempo. Este sinal, via de regra, um trem de pulsos retangular ou uma onda quadrada. Geralmente estes dispositivos so encontrados em um composto oscilador a cristal de quartzo (xido de silcio), com propriedades piezo-eltrico (encontramse em equilbrio interior). Tem a funcionalidade de vibrar sob a aplicao de uma tenso constantemente, possibilitando a pulsao em sua sada, variando entre valores nulos e rplica, atenuada, da entrada alta. Quando submetidos a compresso, atravs da aplicao de tenso, processam a transformao de energia eltrica X mecnica e mecnica X eltrica (ou vice-versa), resultando em cargas eltricas polarizadas localizadas. O sinal de Clock um sinal peridico, cclico, e o ritmo de nmero de ciclos por segundo chama-se Freqncia e mede-se em Hertz.

Fig. 40 Representao de um circuito lgico seqencial qualquer

Caractersticas do sinal de relgio Define o instante em que se verifica a alterao de estado num circuito seqencial sncrono. Perodo: Intervalo de tempo entre duas transies no mesmo sentido. Freqncia: inverso do perodo. duty cycle: percentagem de tempo, relativamente ao perodo, em que o sinal de relgio est ativo.

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Nvel de ativao: - Ativo ao nvel alto - as clulas de memria reagem borda de subida, ou seja, quando se d a transio do estado baixo para o estado alto. - Ativo ao nvel baixo - as clulas de memria reagem borda de descida, ou seja, quando se d a transio do estado alto para o estado baixo.

Fig. 41 Representao e caracterizao de sinal de clock

Analisando a fig. 29 pode-se observar que o tempo de manuteno do pulso de freqncia (nvel alto ou baixo) tem sua variao observada pela varivel Duty Cycle, onde obtem-se o valor percentual relacionado ao perodo completo, ou seja, quantos por cento do valor total do perodo o pulso mantido. 5.2.3.1 Detector de transio de pulso de clock possvel em casos diferentes a largura do pulso alto (1) tempo de temporizao e durao diferenciados. Portanto a padronizao de sinal de clock torna-se importante para convenes de sinais de pulso. Desta forma, independente do perodo (T) teremos, sempre, um pulso de curta durao padronizado, produzido pelo Detector de Transio de pulso, conforme mostrado na figura 30.

Fig. 42 Detector de transio na borda de subida

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5.2.3.2 Tempos de Preparao (Setup) e de Manuteno (Hold) Uma rampa de transio desenvolvida na subida e descida, at atingir a estabilidade, de nveis de controle e do pulso de clock. O tempo de retardo entre essas rampas na subida denominado Setup e na descida de Hold (fig. 31). O tempo de Preparao (Setup) o intervalo de tempo que precede imediatamente uma transio ativa do sinal de clock, durante o qual cada entrada de controle deve permanecer em um nvel estvel. Dependendo do equipamento sob aplicao este tempo pode variar em alguns nanosegundos (5 50 ns). O tempo de Manuteno (Hold) o intervalo de tempo que se segue imediatamente aps uma transio de disparo do sinal de clock, durante o qual as entradas de controle sncronas devem ser mantidas em um nvel estvel. Dependendo do equipamento sob aplicao este tempo pode variar em alguns nanosegundos (0 10 ns).

Fig. 43 Tempo de retardo do pulso de clock

5.2.3 Dispositivo de memria digital binria Um dispositivo de memria digital binria, tambm designado por clula de memria, deve permitir: - a operao de escrita, ou seja, armazenar o valor lgico 0 ou 1 (bit); - a operao de leitura do valor previamente armazenado, mantendo inalterado esse valor at que uma nova operao de escrita ocorra. Construo de dispositivos de memria: Utilizao de mecanismos de armazenamento analgico.

Fig. 44 estrutura de mecanismo de armazenamento

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Quando se pretende armazenar um valor lgico, o comutador de entrada fechado durante o tempo necessrio para carregar o condensador tenso aplicada na entrada (escrita do valor lgico 0 ou 1). O buffer, existente na sada, permite que, quando ativo (operao de leitura), a sada reproduza a tenso do condensador sem lhe retirar ou acrescentar carga (isolamento eltrico). Este o modo de operao ideal. No entanto, devido a percursos de fuga, o condensador tende a perder carga, sendo, por isso, necessria a atualizao peridica da tenso no condensador. Os dispositivos de memria baseados nesta tecnologia tm um circuito interno temporizado responsvel pelo refresh, isto , restabelece a tenso do condensador para os nveis admissveis na representao dos valores lgicos armazenados. Devido complexidade destes circuitos, este tipo de tecnologia preferencialmente utilizado em sistemas de elevada capacidade de armazenamento, tipicamente, a memria principal dos sistemas computacionais. Utilizao de portas lgicas (circuitos combinacionais) com realimentao de sinais das sadas para as entradas.

Descrio funcional Supondo que o estado inicial da sada 0, enquanto a entrada se mantiver a 0, a sada no sofre alterao de estado. A partir do instante em que a entrada passa ao estado 1, a sada transita para o estado 1, mantendo este estado indefinidamente. Este circuito apresenta capacidade de memria, pois memoriza a ocorrncia do primeiro 1 que seja colocado na entrada. Diagrama temporal Entrada Sada O defeito do circuito anterior que, uma vez assumido o nvel H (alto ou 1) na linha de sada, este no se altera mais. Assim, como elemento de memria este circuito pouco interessante, uma vez que s podemos registrar nele um tipo de informao (forar o nvel H na linha de sada). Seria mais til dispormos de uma memria elementar mais completa, ainda capaz de armazenar 1 bit de informao, mas em que consegussemos controlar indistintamente os dois nveis L e H na sada (isto , forar a linha de sada em 1 ou 0, conforme desejado).

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O circuito anterior pode ser alterado de modo a permitir colocar a sada no estado 0. A entrada adicional RESET, quando ativa, permite colocar a sada no estado 0.

Fig. 45 circuito simplificado de memria elementar

Diagrama temporal Entrada (S) Reset (R) Sada (Q) Este circuito implementa a funo bsica de uma clula de memria, pois por um lado, possvel ler a sada sem alterar o seu valor e, por outro, permite a operao de escrita de um dos valores lgicos 0 ou 1. 5.2.4 Interconexo entre blocos atravs de barramentos O projeto de um sistema digital em geral desenvolvido com uma metodologia hierrquica. Cada parte do circuito projetada como um bloco ou uma caixa preta, e posteriormente estes blocos so interligados para formar o circuito final. Um barramento ou bus uma rede de interconexo que permite conectar vrios objetos de uma maneira bem simples. A idia simples, basta traar uma linha e conectar todos os objetos a esta linha. Podemos gerar uma interconexo baseada em barramento para circuito Somador/And. Para visualizar a sada, ambos os circuitos so conectados a um barramento que conectado ao display. Entretanto, no podemos conectar duas sadas (do somador e do and) diretamente no barramento, pois geraria um curto circuito. Para solicitar este problema, podemos utilizar um buffer tri-state que funciona como uma chave que pode estar conectada ou no. 5.2.4.1 Portas Three-States Buffers As portas lgicas standard operam apenas com 2 valores lgicos: 0 e 1. As portas tri-state podem gerar na sada, alm do 0 e do 1, um terceiro valor, altaimpedncia, habitualmente referido como Z.

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Quando a sada est no estado de alta-impedncia como se a porta estivesse desligada do circuito. Alm das entradas convencionais, a porta tri-state tem 1 entrada adicional, designada por Enable. Quando o enable est ativado, a porta funciona normalmente. Quando o enable est desativado, a sada da porta desligada do circuito.

Fig. 45 Interconexo por portas Three_State

O buffer chamado tri-state (trs estados) porque a sada Out ter trs estados: 0, 1 ou desconectada. A sada Out ser igual a entrada I se o sinal Enable igual a 1, ou seja, conectado O=I. Caso contrrio, se Enable=0, a sada est desconectada 5.2.4.1.1 Caractersticas dos buffers/drivers Possuem maior corrente de sada: IOL e IOH permite acionar grandes cargas Possuem tenso de sada de 15 a 30 volts realizam interface com componentes discretos Tipos:

5.2.4.1.1 Exemplos de aplicaes de buffers Tri-States a. Por exemplo, vamos considerar o projeto de uma calculadora. Primeiro podemos identificar uma parte para a entrada de dados (teclado), a sada de dados (display) e a parte de processamento que realiza as operaes. Suponha uma calculadora que implementa a soma, subtrao, operaes lgicas and,or e xor. Podemos projetar cada bloco: entrada, sada, processamento ou unidade funcionais. Por sua vez, o bloco de processamento subdividido em operaes aritmticas e lgicas. Existem vrios circuitos bsicos que so usados para interligar os blocos, como por exemplo: multiplexadores e buffers tri-states (usado para os barramentos). Para comandar o circuito, ou seja, dizer qual bloco est conectado em qual bloco em um determinado instante de tempo, so

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necessrios sinais especiais que so denominados sinais de controle. Alm disso, para facilitar a tarefa de controle, outros circuitos bsicos sero introduzidos: decodificadores e codificadores. Estes circuitos so responsveis pela codificao e decodificao dos comandos necessrios para o controle. Eles tambm so utilizados nos blocos de entrada e sada dos circuitos (interface do circuito). b. 8 fontes compartilham 1 linha SDATA: sinal ativo selecionado por SSRCi; decodificador ativa uma nica fonte.

5.2.5 Diagrama de transio de estados considerado um dos mtodos que representa muito bem a funcionalidade de circuitos seqenciais. Basicamente composto por variveis que tomam seus valores por estados possveis no sistema, ou seja, so considerados os estados atuais, anteriores e posteriores, e tambm as entradas exteriores de dados ou controle, conforme demonstra a figura 32.

Fig. 46 Representao de diagrama de transio de estados

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Os estados, compreendidos pelos crculos e letras (A, B, C e D) so definidos por combinaes de valores lgicos no sistema. A letra X representa a varivel de estado e so atualizadas pelo sinal de clock. A viso da representao deste diagrama caracteriza o comportamento de variveis externas interagindo com os estados de um sistema. Desta forma na anlise do diagrama acima tem-se que quando o circuito est no estado A e acontece uma entrada, X = 0, na prxima transio do pulso de clock o estado permanecer em A. Se a entrada exterior X = 1 ento o sistema mudar para o estado B. O comportamento do sistema ser similar para todos os estados possveis, e o comportamento dos estados sero melhor representado por: A = estado 00, transio de A A = 0, de A B = 1; B = estado 01, transio de B B = 1, de B C = 0; C = estado 10, transio de C A = 0, de C D = 1; e D = estado 11, transio de D B = 1, de D A = 0. 5.2.6 Circuitos seqenciais Flip-Flops (FF) assncronos (ou Latches) Um Latch (FF assncrono) pode ser definido como um dispositivo que armazena 1 bit de informao e que pode ser mantido indefinidamente em qualquer um de dois estados, comutando (mudando) de um para o outro por ativao de determinadas entradas. Uma anlise rudimentar do circuito a seguir (fig. 35) revela que tem um comportamento exatamente igual ao da figura 34 com a vantagem de necessitar apenas de duas portas lgicas do mesmo tipo.

Fig. 47 circuito que implementa um latch

5.2.6.1 Latch SR com portas NOR Uma forma mais usual de se representar o latch do tipo SR a da figura 35. A sada /Q , normalmente, a negao da sada Q exceto na situao particular em que as variveis de entrada S e R esto simultaneamente ativas. Nessa situao teremos Q = /Q = 0. Os nveis de tenso na sada Q definem os estados do latch. Dizemos, assim, e de forma simplificada, que o latch se encontra, num determinado momento, no estado Q = 1 ou no estado Q = 0. Desta forma, a ativao da entrada S leva o latch para o estado Q = 1, e a ativao da entrada R leva o latch para o estado Q = 0.

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Fig. 48 circuito que implementa de um latch SR com portas lgicas NOR e NAND

S
0 0 1 1

R
0 1 0 1

Q
Q(n-1) 0 (clear) 1 (Set) Invlido

S
0 0 1 1

R
0 1 0 1

Q
Invlido 0 (clear) 1 (Set) Q(n-1)

Fig. 49 Diagrama temporal e smbolo do latch tipo SR

5.2.6.1.1 Modos de funcionamento de um Latch SR Dependendo do nvel da sada Q e /Q um latch pode ter seu funcionamento identificado. Modo de Manuteno: Significa o estado do latch, com S e R inativas (em 0), em que o seu estado se mantm e, por conseguinte, tem-se Q(n+1) = Q(n); no se objetiva Setar tampouco Resetar o latch; nessas condies, as funes de sada Q e /Q mantm o seu valor anterior; Modo de Reset: Com R ativa mas S inativa, em que se faz o Reset da sada Q, o que significa que se tem Q(n+1) = 0 e, por conseguinte, tambm se tem /Q Q(n+1) = 1;

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Modo de Set: Com S ativa mas R inativa, em que se faz o Set da sada Q, o que significa que se tem Q(n+1) = 1 e, por conseguinte, tambm se tem / Q(n+1) = 0; Modo Indesejado: Um modo de funcionamento com a designao de indesejado ou indefinido, com S e R ativas, em que as sada Q e /Q so foradas a 0 (nvel baixo); neste modo de funcionamento, e apenas neste, as sadas no so complementares. Tenta-se fazer simultaneamente o Set e o Reset do latch; estas ordens so contraditrias na medida em que o circuito no pode simultaneamente ativar e desativar a funo Q, e ele responde colocando em 0 as funes de sada Q e /Q. Por isso, a procedncia do sentido das designaes S e R, com o significado de Set (ajustar valor correspondente) e Reset (zerar valor limpar), respectivamente, e que se podem traduzir por ativar e desativar a funo de sada Q. 5.2.6.2 Latch com enable De acordo com a tabela funcional de um latch S-R, as entradas em 0 no afetam as sadas. Assim sendo, possvel controlar a sensibilidade do latch atravs de uma entrada adicional de enable (EN).

Fig. 50 Circuito e simbologia do Latch com Enable

Funcionamento bsico: O funcionamento em tudo idntico ao latch S-R, mas ele s sensvel a alteraes nas entradas apenas enquanto a entrada de enable estiver ativa (EN=1). Tabela funcional:

5.2.6.3 Latch tipo D (transparent latch) Este tipo de clula de memria assncrona tem por base um latch S-R na sada, cujas entradas esto ligadas a uma nica entrada D. Quando a entrada de

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enable est ativa, a sada reflete, de forma transparente, a informao binria colocada na entrada D.

Fig. 51 Circuito e simbologia do Latch D

Tabela funcional:

5.2.7 Circuitos seqenciais Flip-Flops sncronos Estes circuitos so clulas binrias capazes de armazenar um bit de informao. Um circuito Flip-Flop (FF) tem duas sadas disponveis, uma para o valor normal e uma para o valor complementar do bit armazenado neste. Estes circuitos tambm so chamados de bi-estveis, por possurem duas sadas estveis. Os Latches (Flip-Flop's assncronos) que vimos at aqui, funcionam a "nvel", isto , as suas entradas reagem a valores constantes de '0' ou '1' dependendo de uma entrada de controle assncrona (forada), por isso se chamam "LATCH" (alternncia). Os Flip-Flop dispem de entradas que reagem a transies de nvel lgico de '0' para '1', ou de '1' para '0', tendo as variaes coordenadas, agora, por um sinal sncrono de Clock (pulsador), propiciando o seqenciamento no tempo - Uma entrada de dados sincronizada por relgio aquela que no provoca uma mudana instantnea (imediata) na sada; - Um relgio pode controlar um grande nmero de flip-flops, forando-os a mudar de estado simultaneamente e de forma previsvel. Esses dispositivos dizem-se "edge-triggered", (disparados por bordas) e podem ser de dois tipos: 1 Positive edge-triggered: So sensveis a transies com bordas de subida, de '0' para '1'.

2 Negative edge-triggered: So sensveis a transies com bordas de descida, de '1' para '0'.

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Entradas Assncronas Alm das entradas sncronas, nos Flip-Flop's edge-triggered existem outras entradas chamadas assncronas, e que tm a particularidade de atuarem imediatamente na sada, ao contrrio das outras entradas cujo efeito na sada s sentido quando ocorre a transio ativa de CLOCK. As entradas assncronas que normalmente existem so: Clear (CLR): Coloca imediatamente e incondicionalmente a sada em '0' Preset (PR): Coloca imediatamente e incondicionalmente a sada em '1'. Estas entradas podem ser tanto "Activ-High", como "Activ-Low.

Fig. 52 Circuito de representao e simbolo do Flip-Flop RS NAND com entradas assncronas

As entradas diretas so utilizadas para estabelecer um estado inicial para o flip-flop, ou para manter o flip-flop em um estado particular independente dos dados presentes nas entradas. 5.2.7.1 Flip-Flop RS Este FF singularmente similar ao Latch SR, entretanto apresenta uma terceira entrada, denominada CLK (clock), a qual determina atravs de um sinal externo, o instante de atualizao das sadas. Ressalta-se que o valor de S pe o FF em nvel alto e R coloca-o em nvel baixo. CLK 0 1 1 1 1 S X 0 0 1 1 R X 0 1 0 1 Q(n+1) Q(n) Q(n) 1 0 X

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Neste circuito, quando a entrada CLK est no nvel lgico 0 as sadas Q e /Q permanecem inalteradas independentemente das variaes das entradas R e S, ou seja, a entrada CLK no nvel lgico 0 inibe as entradas R e S e os valores de Q e /Q apresentam seus valores anteriores aquela transio. Caso contrrio, quando a entrada CLK est no nvel lgico 1 as entradas R e S podem definir as sadas Q e /Q.

Fig. 53 Circuito de representao do Flip-Flop RS NAND

Fig. 54 Diagrama temporal do FF RS

importante ressaltar que os tempos dos nveis 0 e 1 do pulso de clock devem ser maiores que o tempo de atraso das portas lgicas do circuito para estabilizar as sadas, para que estas se atualizem sem problemas. 5.2.7.2 Flip-Flop JK No FF JK as entradas J e K controlam o estado do FF do mesmo modo que no FF SR. O diferencial entre eles a condio do modo de comutao (Toogle), ou seja, na condio de J=K=1 a cada transio de clock o FF pe sua sada Q em complemento do estado anterior. Assim, se J e K esto em nvel alto o valor da sada Q muda a cada passada do pulso de clock correspondente (subida ou descida). J 0 0 K 0 1 CLK Q Q(n) 0 /Q /Q(n) 1

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1 1 1

0 1 1

0 /Q(n) Q(n)

1 Q(n) /Q(n)

Fig. 55 Circuito de representao do Flip-Flop JK NAND

Fig. 56 Diagrama temporal do FF JK

A tabela de transio do FF JK praticamente igual a tabela do FF RS sncrono, com exceo da situao em que J=K=1 em que, logo que o pulso CLK muda de 0 para 1 as sadas Q e /Q se complementam, ou seja, passam de 0 e 1 para 1 e 0 respectivamente ou vice-versa. Esta complementao das sadas e a realimentao s portas lgicas de entrada provocam sucessivas complementaes (oscilao) enquanto o nvel de clock CLK encontra-se em 1. Tal caracterstica tambm existe no FF T. Tabela de transio: J(t) 0 0 0 0 1 1 1 1 K(t) 0 0 1 1 0 0 1 1 Q(n) 0 1 0 1 0 1 0 1 Q(n+1) 0 1 0 0 1 1 1 0 J 0 0 1 1 1 K 0 1 0 1 1 CLK Q
Q(n) 0 0 /Q(n) Q(n)

/Q
/Q(n) 1 1 Q(n) /Q(n)

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A oscilao encontrada quando J=K=1 no desejvel pois o FF torna-se instvel (no biestvel). 5.2.7.3 Flip-Flop D O FF D possui apenas uma entrada para aceitao ou armazenamento de uma varivel. Esta entrada assinalada com um D de "Data" (dado). Este FF tem um funcionamento anlogo ao Latch D, contudo a transparncia do estado da entrada se d quando a entrada de controle ativada por um sinal de clock pulse. Neste caso a transio que vai provocar a transferncia do valor da entrada para a sada a transio de borda de subida, ou seja, de '0' para '1', ou seja, a transferncia de dados ocorre durante a subida do sinal de pulso. D 0 1 X CLK X Q 0 1 Q(n) /Q 1 0 /Q(n)

Fig. 57 Diagrama temporal do FF D

Fig. 58 Smbolo e forma construtiva do Flip-Flop D

O funcionamento baseia-se essencialmente no fato de enquanto o sinal de CLK for igual a '0', o Latch(A) ser ativado e o valor da entrada D ficar

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memorizado sada desta no ponto x. Somente quando o valor do CLK passar a '1', que o Latch(B) ser ativado, deixando assim transparecer o valor da entrada para a sada, e conseguindo-se assim o efeito "edge-triggered", ou seja transparncia na borda. Outra forma de representao demonstrada a seguir fazendo-se uso de um FF SR com porta inversora entre entradas.

Fig. 59 Circuito de implementao do Flip-Flop D (usando FF SR)

O flip-flop tipo D o melhor exemplo de uma memria, isto , o dado na entrada D(t) armazenado na sada Q(n+1). Os Flip-Flops D so simples mdulos de memria e so geralmente usados nos circuitos digitais para o armazenamento de informao e tambm nos registradores de deslocamento. 5.2.7.4 Flip-Flop T A denominao T deve-se a Toggle (chavear entre dois estados), que no flip-flop T est associado a mudana (Q(t)), sempre que a entrada T(t) estiver em 1. T 0 1 X CLK X Q Q(t-1) /Q(t-1) Q(t-1) /Q /Q (t-1) Q(t-1) /Q(t-1) Tabela de excitao: T Q(t) Q(t+1) 0 0 0 0 1 1 1 0 1 1 1 0

Tabela de funo: T(t) Q(t+1) 0 Q(t) 1 /Q (t)

Equao de transio Q(t+1) = /T (t)Q(t) + T(t) /Q (t)

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Observa-se na tabela de funo que se T(t)=0, o prximo estado ser igual ao estado anterior, ou seja, nada acontece na sada. Porm, se T(t)=1, a sada ser complementada. O FF T representado por assumir as caractersticas do FF JK na propriedade de comutao, ou seja para entradas J=K=1 o FF comuta entre os valores de complemento da sada Q. Desse modo alm de absorver caractersticas de contagem de pulsos de clock (transio na borda de subida ou descida) o FF T tambm funciona como divisor da freqncia do pulso da entrada pela metade (potncia de 2).

Fig. 60 Smbolo e diagrama temporal do FF T

5.2.7.5 Flip-Flop Mestre-Escravo Anteriormente aos FF disparados pela borda, onde ocorreu desenvolvimento de tempos de Hold mnimos, erros de temporizao eram freqentes nos FF. A soluo para este problema era a implementao de FF Mestre-escravo, onde o pulso de clock de borda de subida e descida eram gerenciados por dois conjuntos de FF, um para o mestre (subida) e outro para o escravo (descida). Desta forma os FF mestre-escravo apresentavam caractersticas parecidas aos FF com transio pela borda de descida atuais, conforme mostra as figuras:

Fig. 61 Circuito de implementao do Flip-Flop Mestre-Escravo JK

5.2.8 Contadores e Divisores de Freqncia So dispositivos extremamente teis em sistemas digitais, pois permitem definir seqncias de aes (contadores) e tambm temporizaes em circuitos

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(divisores) onde haja a necessidade de obter-se variaes de quantidade de pulsos de clock. 5.2.8.1 Divisor de Freqncia Em muitos dispositivos eletrnicos, para o controle de seqncias funcionais, so necessrios geradores de freqncia que criam sinais retangulares em intervalos de tempo regulares. Tais geradores de pulsos podem ser encontrados em calculadoras de bolso e computadores, televisores, instrumentos de medio digital, etc. Quando necessrio uma preciso e estabilidades muito altas, os geradores de sinais so equipados com um cristal de quartzo. Assim como a freqncia do oscilador (freqncia fundamental), tambm so necessrias freqncias mais baixas (sub-freqencias) em equipamentos digitais. Estas subfreqencias so derivadas da freqncia do gerador e so convertidas para a freqncia desejada atravs do chamado circuito de divisor de freqncia. Um exemplo disso um circuito onde ocorra a obrigatoriedade de diminuir a freqncia de pulsos de clock para demonstrao de tempo real, ou seja, suponha-se que o oscilador que coordene um circuito digital tem freqncia de 1 MHz e que um display deva mostrar os pulsos a cada segundo. Para obter-se esta pretenso utiliza-se circuitos com associao de FF tipo T, conforme demonstra a figura a seguir.

Fig. 62 Circuito de implementao de um divisor de freqncia de 3 bits

Fig. 63 Diagrama temporal de um divisor de freqncia de 3 bits

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Supondo-se que a freqncia fundamental do circuito fosse 1 kHz na sada do FF A (QA) teramos 1.000 / 23 = 1.000 / 8 = 125 Hz. Assim com 3 FF tipo T podemos reduzir os pulsos de clock em 8 vezes e assim por diante.

Fig. 64 Smbolo de um divisor de freqncia de n bits

5.2.8.2 Contadores Binrios Chama-se contador a um circuito seqencial sncrono que descrito por um diagrama de estados que possui apenas um ciclo. O mdulo do contador coincide com o nmero de estados desse ciclo.

A um contador com n estados chama-se um contador mdulo-m. Os contadores digitais so facilmente construdos utilizando-se FFs edgetriggered tipo T. perceptvel que se aplicarmos entrada de CLK de um FF T uma onda pulsada com uma determinada freqncia f, se a entrada T estiver ligada ao nvel lgico 1 (p.e. +5V), o que obtemos sada Q uma onda pulsada de frequncia f/2. Portanto podemos estabelecer o critrio de contagem num circuito digital, de forma ascendente e/ou descendente, implementando-o com uma quantidade n de FF tipo T, quantos sejam necessrios para atingir o valor mximo de contagem pretendido. Portanto para obter-se um contador de at sessenta e quatro (64) pulsos (de 0 63) necessitaramos de log2 x = 64, ou seja, o cascateamento de seis (6) Flip-Flops. Os contadores binrios percorrem uma seqncia de estados cujos cdigos de estado correspondem ao cdigo binrio natural da seqncia de contagem decimal 0, 1, 2, 3, 4, 5, etc... Observa-se que tanto os divisores de freqncia quanto os contadores binrios no dependem de entradas de controle externa, e sim, somente da alimentao do circuito de pulsos de clock. Existem dois tipos bsicos de contadores: 1 - Assncronos: onde a entrada de Clock de cada Flip-Flop acionada em funo do valor das sadas dos Flipflops anteriores.

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2 - Sncronos: onde o sinal de Clock aciona todos os Flip-Flops ao mesmo tempo. Dentro do conjunto dos contadores sncronos ainda possvel distinguir entre contadores sncronos srie e contadores sncronos paralelo 5.2.8.2.1 Contadores Assncronos (Ripples) So assim denominados porque as entradas de controle (clock) dos diversos FFs que os compem no trabalham na mesma freqncia. Apresentam com vantagem a simplicidade na construo e a desvantagem de trabalhar em freqncia mais baixas de operao. Os contadores binrios assncronos podem ser divididos em ascendentes e descendentes. O contador designado por contador de ripple porque a informao de transporte propagada desde o LSB at ao MSB. 5.2.8.2.1.1 Contadores Assncronos Ascendentes Utilizado quanto tem a necessidade de seqncia crescente de contagem decimal.

Fig. 65 Circuito de um contador assncrono ascendente de 3 bits

- a sada A comuta de estado em cada transio negativa do sinal de relgio; - a sada B comuta de estado em cada transio negativa do sinal A; - a sada C comuta de estado em cada transio negativa do sinal B.

Fig. 66 Diagrama temporal de um contador assncrono ascendente de 3 bits

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Mxima freqncia de operao: Na transio de 11...1 para 00...0, todos os flip-flop mudam de estado. Assim sendo, a freqncia mxima definida por: 1/f N.Tp , onde N o nmero de bits do contador e Tp o tempo de propagao de um flip-flop. Seqncia de estados (CBA): 000, 001, 010, 011, 100, 101, 110, 111, 000.....(0, 1, 2, 3, 4, 5, 6, 7, 0, ...). 5.2.8.2.1.2 Contadores Assncronos Descendentes Utilizado quanto tem a necessidade de seqncia decrescente de contagem decimal.

Fig. 67 Circuito de um contador assncrono descendente de 3 bits

- A sada A comuta de estado em cada transio negativa do sinal de relgio; - A sada B comuta de estado em cada transio negativa do sinal A, ou seja, em cada transio positiva do sinal A; - A sada C comuta de estado em cada transio negativa do sinal B, ou seja, em cada transio positiva do sinal B;

Fig. 68 Diagrama temporal de um contador assncrono descendente de 3 bits

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5.2.8.2.1.3 Contadores Assncronos com Dcadas Os circuitos anteriores demonstram seqncias de pulsos em potncia de 2. Entretanto, em muitos casos, necessrio que a contagem seja feita em seqncias de 10 pulsos (ou dcadas), a base usual de numerao (decimal). Haja vista que 10 no potncia inteira de 2, pode ser usado o artifcio indicado na Figura a seguir deste tpico: uma porta NAND com a sada conectada nas entradas CLEAR dos Flip-Flops.

Fig. 69 Circuito de um contador assncrono com dcada

Assim, quando o valor nessas entradas for igual a 1010 (10 em binrio), as entradas CLEAR sero nulas, zerando os FFs e reiniciando a contagem. Observar que o artifcio pode ser ajustado para qualquer tamanho da seqncia, desde que menor que 2n, onde n o nmero de Flip-Flops. 5.2.8.2.2 Contadores Sncronos Num contador sncrono, o sinal de relgio de todos os FFs est ligado a um sinal CLK comum. Deste modo, a sada de todos os FFs muda de valor no mesmo instante, passado um atraso tTQ aps a transio de CLK. 5.2.8.2.2.1 Contadores Sncronos Srie A este tipo de contador tambm se chama contador sncrono de ripple porque o sinal de entrada de controle se propaga em srie desde o LSB at ao MSB.

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Fig. 70 Circuito de um contador sncrono srie

Se o perodo do relgio for demasiado reduzido, poder no dar tempo para que o sinal das entradas de controle se propaguem desde o LSB at ao MSB. Este problema eliminado com a soluo dos contadores sncronos paralelos. 5.2.8.2.2.2 Contadores Sncronos Paralelo Neste tipo de contador as entradas de controle atuam diretamente minimizando as possibilidades de retardo, em relao ao contador srie, atravs de portas AND diretas. A alterao introduzida resulta no tipo de contador com estrutura mais rpida.

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Fig. 71 Circuito de um contador sncrono paralelo

5.2.8.2.3 Exerccio Desenvolva um projeto para contadores para circuitos temporizados, do tipo: - Contador de 0 a 59 Para contagem de minutos e segundos: ciclo igual a 60. Formas de obteno: a) um contador assncrono ou sncrono de contagem 0 a 59. b) dois contadores assncronos ou sncronos: um para dezena (0 a 5) e outro para unidade (0 a 9) - Contador de 1 a 12 Para contagem de horas: ciclo de 1 a 12. Mais usado o contador sncrono, pois permite o incio da contagem pelo estado 1. - Contador de 0 a 23 Para contagem de horas: ciclo igual a 24. Formas de obteno: c) um contador assncrono ou sncrono de contagem 0 a 23. d) dois contadores assncronos ou sncronos: um para dezena (0 a 2) e outro para unidade (0 a 9)

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5.2.9 Armazenamento e Transferncia de dados Os Flip-Flops podem ser agrupados para formar circuitos isolados com uma aplicao especfica e limitada, chamados de subsistemas seqenciais. Juntos, os subsistemas formam sistemas maiores, resultando disso equipamentos eletrnicos digitais. Trs subsistemas seqenciais fundamentais so: os registradores, os contadores e as memrias. Registrador um subsistema seqencial constitudo basicamente por FFs, e serve para a manipulao e armazenamento de dados (binrios). A relevncia de se possuir um dado armazenado a de poder transferi-lo para outro(s) registrador(es). Essas transferncias podem ser classificadas com sncronas (clock) e assncronas (entradas assncronas). 5.2.9.1 Registradores de Deslocamento (Shift-Register) Constantemente tem-se a necessidade de transformarmos um tipo de transmisso noutro tipo, e de preferncia com a possibilidade do dado a ser transmitido estar sendo memorizado, para, por exemplo, poder ser lido repetidas vezes. Surge ento a necessidade de um dispositivo que converta a transmisso de dados srie em paralelo e vice-versa, e, alm disso, sirva de memria intermediria mesmo se a transmisso se processar somente em srie, ou em paralelo.

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Fig. 72 Smbolo de um Registrador de deslocamento

Modo serial: os dados so recebidos e/ou transmitidos um bit por vez, em uma nica linha; Modo paralelo: mais de um bit que compem os dados so recebidos e/ou transmitidos simultaneamente, em mais de uma linha.

Fig. 73 Circuito de um Registrador de deslocamento genrico

O funcionamento deste registrador depende da forma como so ativadas as entradas Clock, MR, PL e S, onde: - PA, PB, PC e PD so as entradas paralelas; - QA, QB, QC e QD so as sadas paralelas, QA tambm a sada serial; - Clock entrada do pulso de clock: possibilita o deslocamento dos dados do registrador; - MR entrada Master Reset: habilita as entradas Clear (CLR) de todos os FFs, fazendo com que as sadas QA, QB, QC e QD fiquem resetadas (em nvel lgico 0); - PL - entrada paralela (Parallel Load): habilita as entradas paralelas transferindo-as para as sadas paralelas; - S entrada serial: por onde os dados entram serialmente para serem armazenados no registrador.

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Se habilitadas as entradas PRE (PRESET) (na figura acima, se PRE=1) levam a sada do respectivo FF para 1, se desabilitadas (PRE=0) no mudam o valor da sada no FF. As entradas CLR (CLEAR) se habilitadas (CLR=1) levam a sada 0, se desabilitadas (CLR=0) no mudam o valor da sada do FF. Observar que para habilitar as entradas CLR de cada FF existe uma nica entrada MR, que est invertida: para habilitar CLR de cada FF deve-se aplicar o sinal 0, para evitar a confuso e a troca de sinais. Assim, o sinal de nvel lgico 0 limpa, ou zera a sada de todos os FFs. Este registrador denominado sncrono porque os pulsos de clock ativam todos os FFs simultaneamente. Porm as entradas MR e PL so denominadas assncronas, pois independem do pulso de clock.: Nas diferenas entre o modo serial e o modo paralelo pode-se perceber que o modo paralelo fornece simultaneamente a entrada e/ou sada dos bits, sendo mais rpido, porm exige mais linhas de entrada e/ou sada (mais circuitos ligados ao registrador). No modo serial os bits deslocam-se em sincronia, sendo mais lento porque no intervalo de tempo em que um bit deslocado no modo paralelo pode ser deslocado mais de um bit, mas o serial exige somente um circuito ligado entrada e/ou sada do registrador. Ento o ideal seria um circuito que possibilitasse 4 tipos de transmisso de informao com memorizao: SISO - Serial Input, Serial Output Entrada de informao em srie e sada tambm em srie. SIPO - Serial Input, Paralell Output Entrada de informao em srie e sada de informao em paralelo. PISO - Paralell Input, Serial Output Entrada de informao em paralelo e sada em srie. PIPO - Paralell Input, Paralell Output Entrada de informao em paralelo e sada tambm em paralelo. 5.2.9.1.1 Modo SISO (Serial Input X Serial Output) Neste modo e nos seguintes, os quais exigem entrada serial, a entrada paralela PL desabilitada (na figura anterior PL=0) e os bits entram serialmente (um por vez) pela entrada S. A cada pulso do clock os bits passam para a sada do FF e para a entrada do prximo FF logo direita, ou seja, deslocam-se para a direita e so transmitidos a outro circuito por QA. O primeiro bit que se deseja obter em QA o primeiro bit que entra por J. Ento, por exemplo, os bits 1101 so armazenados no registrador srie-srie na ordem 1101, para sair em QA na ordem em que entraram por S. Caso se deseje, pode-se habilitar o Reset do registrador (MR=0) e desabilit-lo em seguida (MR=1), zerando todas as sadas dos FFs antes da entrada de novos dados.

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Fig. 74 Representao da ordenao dos bits no registrador de entrada e sada serial

Fig. 75 Smbolo Registrador Srie-Srie

XA 1 0 0 0 0 0

XB 1 1 0 0 0 0

XC 0 1 1 0 0 0

XD 1 0 1 1 0 0

XE 0 1 0 1 1 0

YA 0 0 1 0 1 1

YB 0 0 0 1 0 1

YC 0 0 0 0 1 0

YD 0 0 0 0 0 1

YE 0 0 0 0 0 0
Antes do pulso clock Aps primeiro pulso Aps segundo pulso Aps terceiro pulso Aps quarto pulso Aps quinto pulso

Deslocamento 5.2.9.1.2 Modo SIPO (Serial Input X Paralell Output) Procede-se de modo igual ao registrador srie-srie, com a diferena de que as sadas paralelas so obtidas diretamente das sadas QA a QD. Para isto, deve-se aguardar o ltimo pulso de clock para que a sada do ltimo FF do

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registrador seja atualizada com o ltimo bit do dado de entrada, para ento efetuar a transmisso paralela.

Fig. 76 Representao da ordenao dos bits no registrador de entrada serial e sada paralela

Fig. 77 Smbolo Registrador Srie-paralelo

5.2.9.1.3 Modo PIPO (Paralell Input X Paralell Output) O registrador resetado pela habilitao do Master Reset (MR=0) que logo aps desabilitado (MR=1). Observar que as sadas do FF devem ser resetadas sempre que a entrada paralela for habilitada (PL=1), evitando erros nas sadas dos FFs. Deste modo os bits em PA, PB, PC e PD so enviados s sadas dos FFs caso os valores sejam 1. Caso alguns bits em PA a PD sejam 0, ento as respectivas sadas QA a QD no so modificadas, e como foram resetadas, permanecem em 0. A transmisso do dado se faz da mesma forma que no modo anterior.

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Fig. 78 Representao da ordenao dos bits no registrador de entrada e sada paralela

5.2.9.1.4 Modo PISO (Paralell Input X Serial Output) Neste modo a entrada se procede da mesma forma que no modo anterior, porm a transmisso dos dados se faz de forma serial, dependente do sinal de clock, para que os bits saiam por QA. Assim, a entrada de dados paralelamente s pode ser feita aps o ltimo bit do dado ser transmitido (deslocado) por QA. Logo aps, o registrador deve ser resetado e os novos dados podem entrar paralelamente.

Fig. 79 Representao da ordenao dos bits no registrador de entrada paralela e sada serial

6 Fundamentaes de Circuitos Integrados (CIs) Um circuito integrado denotado por um minsculo invlucro com um determinado nmero de terminais, essencialmente composto por uma pastilha (chip) de material semicondutor silcio (fig. 61 a seguir), apresentando superfcie de dimenses reduzidas, sendo constitudo por centenas milhares de dispositivos eletrnicos (transistores, diodos, capacitores e resistncias), interligados de modo a implementar funes lgicas num circuito digital.

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Fig. 80 Composio de um Circuito Integrado (adaptado da fonte: wikipdia)

Entre suas vantagens relevantes um CI disponibiliza baixo custo e alto desempenho, alm do tamanho reduzido dos circuitos, aliado alta confiabilidade, conectividade, compatibilidade (uniformizao) e estabilidade de funcionamento. A principal desvantagem de no serem tolerantes a nveis considerados de circulao de corrente e tenso eltrica, haja vista a obrigatoriedade de manter a temperatura a nveis adequados. Os vrios tipos de circuitos integrados digitais tornam acessvel ao desenvolvedor apenas as entradas e sadas lgicas, de modo que num projeto lgico pouco se ter em conta da estrutura eletrnica interna de cada componente integrado. Cada CI constitudo, geralmente, por vrias portas de uma mesma caracterstica. O padro mais tradicional de encapsulamento de circuitos integrados o chamado Encapsulamento em Linha Dupla DIL ou DIP (Dual-In-Line Package), designado desta forma por assemelhar-se a uma "centopia preta", tendo a formao de duas linhas paralelas de terminais. A verso miniatura do DIL chamada SOP (Small Outline Package, Encapsulamento de Perfil Pequeno).

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Fig. 81 Encapsulamento de CIs tipo DIL (fonte: Clube do Hardware)

Entre outras formas de encapsulamento destacam-se: - PGA (Pin Grid Array ou Professional Graphics Adapter - Encapsulamento com Pinos), padro de encapsulamento utilizado por circuito integrados quadrados a ser instalado em soquete apropriado; - BGA (Ball Grid Array - Encapsulamento com Bolas), padro de encapsulamento de circuitos integrados baseado no PGA onde os pinos so pequenas bolas; - CPGA (Ceramic Pin Grid Array - Encapsulamento Cermico com Pinos), padro de encapsulamento de material cermico; - LCC (Leaded Chip Carrier - Encapsulamento com Contatos), padro de encapsulamento em que os terminais saem dos quatro lados do circuito integrado. Seus terminais so dobrados para baixo e necessita de soquete apropriado para ser encaixado; - QFP (Quad Flat Package - Encapsulamento Quadrado), padro de encapsulamento parecido com o LCC, sendo que seus terminais so soldados diretamente em placas de circuito impresso, no necessitando de soquete.

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- SMD (Surface Mount Device - Dispositivo de Montagem em Superfcie), circuitos eletrnicos que so soldados a uma placa de circuito impresso. 6.1 Terminologias de Circuitos Integrados Visando uniformizao na produo de CIs obedecida uma padronizao entre os fabricantes, a fim que se possa estabelecer a conectividade entre produtos de diversos fabricantes num mesmo circuito. 6.1.1 Nveis de Corrente e Tenso eltrica Nveis e sentidos de fluxo de escoamento de corrente e polaridade de aplicao de tenso. - Tenso de entrada em nvel alto (VIH) o nvel de tenso necessrio para representar o nvel lgico 1 na entrada de um circuito digital. Qualquer tenso abaixo deste nvel no ser considerada nvel lgico ALTO por um circuito digital. - Tenso de entrada em nvel baixo (VIL) tenso de entrada correspondente ao nvel lgico baixo. o nvel de tenso necessrio para representar o nvel lgico 0 na entrada de um circuito digital. Qualquer tenso acima deste nvel no ser considerada nvel lgico BAIXO por um circuito digital; - Tenso de sada em nvel alto (VOH) tenso de sada correspondente ao nvel lgico alto. o nvel de tenso necessrio para representar o nvel lgico 1 na sada de um circuito digital. Tal parmetro , normalmente, especificado pelo seu valor mnimo. ; - Tenso de sada em nvel baixo (VOL) tenso de sada correspondente ao nvel lgico baixo. o nvel de tenso necessrio para representar o nvel lgico 0 na sada de um circuito digital. Tal parmetro normalmente especificado pelo seu valor mximo; - Corrente de entrada em nvel alto (IIH) aplicao de tenso de nvel alto na entrada; - Corrente de entrada em nvel baixo (IIL) aplicao de tenso de nvel baixo na entrada; - Corrente de sada em nvel alto (IOH) por nvel alto, sob carga; - Corrente de sada em nvel baixo (IOL) por nvel baixo, sob carga. corrente circulante pela corrente circulante pela

corrente que flui na sada ativada corrente que flui na sada ativada

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Fig. 82 Circuitos representao de tenses e correntes em CIs

Fig. 83 Tenses nas entradas e sadas de CIs

6.1.2 Correntes de entrada e sada O estudo das correntes de entrada e sada de um dispositivo lgico importante no sentido de que se pode determinar com certeza a mxima carga que cada porta pode suportar sem que entre em disfuno, bem como tomar providncias para que as entradas funcionem nominalmente. Quando falamos de correntes de entradas de uma porta, estamos falando de FAN-IN, enquanto que as correntes de sada esto relacionadas ao termo FAN-OUT. 6.1.2.1 Fan-In (Correntes de entrada) O termo FAN-IN significa leque de entrada, isto , o conjunto das informaes das correntes de entrada. O FAN-IN dado normalmente em amperes, nas formas de corrente de entrada para nvel alto, fan-in 1 ou IIH e corrente de entrada para nvel baixo, fan-in 0 ou IIL. As correntes de entradas significam as correntes necessrias para o perfeito funcionamento das entradas. Na figura a seguir, ilustra-se este conceito.

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Fig. 84 Correntes de entrada (FAN-IN) de TTL padro

6.1.2.2 Fan-Out (Fator de Carregamento Correntes de sada) O termo FAN-OUT significa leque de sada e corresponde ao conjunto de informaes sobre as correntes de sada. FAN-OUT, ao contrrio de FAN-IN, no fornecido em amperes, mas sim, convencionalmente, como o nmero de entradas-padro (da mesma famlia) que uma sada consegue excitar com garantia. um nmero adimensional e tem um sentido estritamente domstico (no tem sentido falar sobre fan-Out entre famlias diferentes). Por exemplo, se tomarmos a porta desenhada acima, podemos dizer que o FAN-OUT daquela famlia 3 se a sada for capaz de drenar 3x1,3mA das trs entradas a ela ligadas e fornecer 3x1,5uA para as mesmas (vide figura a seguir).

Fig. 85 Correntes de entrada (FAN-OUT) de TTL padro

6.1.3 Retardos na Propagao de sinais digitais O principal fator determinante da velocidade com que um sistema digital pode executar a sua funo, a velocidade com que operam as portas. O tempo de propagao corresponde ao intervalo de tempo necessrio para que uma alterao na entrada se propague at sada de um determinado circuito lgico. Fatalmente um sinal digital sofrer um retardo, mnimo que seja, ao circular por um circuito lgico. Estes atrasos influenciam diretamente nos tempos de Setup e Hold dos componentes, pois so oriundos de transies possveis num circuito digital, ou seja, acumulo de tempo na transio lgica do nvel baixo para o alto (0 para 1), ou na transio de 1 para 0. Conforme demonstra a figura a seguir estes tempos so dados por tPLH alto para baixo e tPHL baixo para alto.

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Fig. 86 Tempos de retardo de propagao em CIs

O tempo que uma porta lgica demora a comutar est relacionado com os tempos de subida e descida, ou seja, com os tempos de comutao de baixo para alto e de alto para baixo, respectivamente, do sinal de sada em resposta ao sinal de entrada. O tempo de subida (tr rise time) definido como o intervalo de tempo que a tenso na entrada da porta lgica demora a subir entre 10% e 90% do seu valor mximo. O tempo de descida (tf fall time) definido de forma anloga. Similarmente so definidos os tempos de transio na subida e na descida dos sinais nas sadas, tTHL e tTLH. Os tempos de propagao tPHL e tPLH, so definidos como intervalos de tempo que a tenso de sada demora a atingir o valor mdio entre os valores mximo e mnimo da tenso de sada, desde o instante em que a entrada comuta. Ou seja, o tempo que decorre entre a definio do nvel lgico de entrada e da sada. Naturalmente desejvel que tPHL e tPLH sejam iguais, dado que o pior destes tempos define a freqncia mxima que a porta lgica pode operar. Contudo estes valores variam em funo das caractersticas capacitivas da carga do circuito. 6.1.4 Caractersticas de cargas e consumo Os integrados so alimentados em energia eltrica e, no seu funcionamento, dissipam essa energia sob a forma de calor. Identifica-se a capacidade de potncia de um CI atravs do produto da corrente mdia que circula no mesmo (com sadas em 1 e em 0) em razo da tenso aplicada aos terminais de alimentao (VCC ou VDD). 6.1.5 Tolerncia Interferncias eletromagnticas Interferncias eletromagnticas so produtos de tenses induzidas em canais de comunicao de circuitos lgicos provocados por campos eltricos e

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magnticos. Identificado como imunidade ao rudo indica a capacidade de um circuito na tolerncia de interferncias sem alterar as caractersticas funcionais da tenso de sada. Na figura 64 correspondem H e L. 6.2 Famlias Lgicas As famlias lgicas diferem basicamente no componente principal utilizado por cada uma nos seus circuitos. As famlias TTL (Transistor-Transistor Logic) e ECL (Emitter Coupled Logic), por exemplo, usam transistores bipolares como principal componente, enquanto a famlia CMOS usa transistores unipolares MOSFET. Apesar da tecnologia dominante atualmente ser a tecnologia CMOS, as outras tecnologias alternativas tambm apresentam algumas vantagens e so usadas em circuitos de explorao comerciais. A tecnologia bipolar foi a percussora dos circuitos integrados digitais e pode ser vantajosa em termos de velocidade face s tecnologias baseadas em transistores MOS. No entanto, uma soluo mais complexa, apresenta desvantagens em termos de consumo de potncia e no permite a implementao de sistemas de larga escala devido rea que uma porta lgica ocupa. As principais variantes atuais da tecnologia bipolar so as famlias TTL e ECL, respectivamente direcionados para circuitos lgicos genricos e para circuitos de muito alta velocidade. Para se conectar dispositivos de famlias diferentes, geralmente h a necessidade de uma interface entre ambas. As famlias lgicas mais comuns podem ser classificadas como: RTL - Lgica resistor-transistor (obsoleta); DTL - Lgica diodo-transistor (obsoleta); DCTL - Lgica transistor acoplamento direto; TTL - Lgica transistor-transistor (mais popular); ECL - Lgica emissor-acoplado; MOS - Metal Oxide Semiconductor: PMOS - Lgica MOSFETs de canal-P (obsoleta); NMOS - Lgica MOSFETs de canal-N CMOS - Lgica MOSFETs Complementares (canais P e N); 6.2.1 Famlia Lgica RTL A topologia RTL Resistor-Transistor Logic pode ser considerada como uma das arquiteturas base para a realizao de portas digitais. A figura seguinte representa uma porta lgica NOT.

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Fig. 87 Circuito topologia RTL porta NOT

O comportamento desta porta relativamente simples, quando a tenso de entrada est em nvel lgico alto, o transistor est diretamente polarizado e a resistncia RC dimensionada para que o transistor esteja na zona de saturao, e a tenso de sada aproximadamente 0,2 V, o que corresponde ao nvel lgico baixo. Quando o nvel lgico de entrada baixo o transistor est em corte e, portanto IC igual a zero o que implica que a tenso de sada V0 seja VCC nvel lgico alto. Estes dois comportamentos, juntamente com a zona intermdia em que o transistor est na zona ativa, so visveis na caracterstica V0(VCC) representada na figura seguinte:

Fig. 88 Caracterstica V0(Vi) de um inversor RTL.

relativamente simples implementar uma porta lgica NAND (porta lgica universal - dado que qualquer outra pode ser implementada a partir dela) com base na porta lgica NOT, basta para isso acrescentar um segundo ramo de entrada tal como apresentado na figura a seguir.

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Fig. 89 Circuito topologia RTL porta NAND

Quando ambos os transistores esto conduzindo, ou seja, quando ambas as tenses de entrada correspondem ao nvel lgico alto, h corrente na resistncia RC e o nvel lgico de sada baixo. Quando qualquer dos dois transistor estiver cortado IC = 0, a tenso de sada igual a VCC e o nvel lgico na sada alto, bastando para isso que uma das tenses de entrada seja baixo. 6.2.2 Famlia Lgica DTL A topologia DTL Diode Transistor Logic visvel na figura seguinte, apresenta tem um comportamento algo porta lgica NAND usada em lgica RTL.

Fig. 90 Circuito topologia DTL porta NAND

Neste caso, s quando ambos os diodos de entrada D1 e D2 esto cortados, que o transistor tem a juno base-emissor polarizada diretamente e impe o nvel lgico baixo na sada. Caso qualquer dos dois diodos D1 e D2 esteja em

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conduo, a tenso no ponto X no suficiente para polarizar o transistor - que fica cortado e portanto, IC = 0, resultando na tenso de sada igual a VCC e o nvel lgico na sada alto. Basta portanto, que uma das tenses de entrada seja baixo para que a corrente do nvel lgico de sada seja alto. 6.2.3 Famlia Lgica TTL A famlia TTL foi originalmente desenvolvida pela TEXAS Instruments, baseada na fundamentao de transistores bipolares. Compreende vrias sries que resultaram da aplicao de desenvolvimentos tecnolgicos progressivos verificados para melhorar algumas das caractersticas e das necessidades. Esta famlia principalmente reconhecida pelo fato de Ter duas sries que iniciam pelos nmeros 54 (para os componentes de uso militar) e 74 (para os componentes de uso comercial). Os CIs da srie TTL 74-padro oferecem uma combinao de velocidade e potncias consumidas adequadas a um grande nmero de aplicaes. Entre os CIs desta srie, podemos encontrar uma ampla variedade de portas lgicas e FFs, construdos segundo a tecnologia SSI, alm de registradores de deslocamento, contadores, decodificadores, memrias e circuitos aritmticos, construdos com a tecnologia MSI. A figura a seguir caracteriza a aplicao da tecnologia de transistores bipolares, mostrada num circuito que implementa uma porta AND.

Fig. 91 Circuito topologia TTL implementao da porta AND

As caractersticas primrias da srie 54/74 podem ser relacionadas como: - Tenso de alimentao compreendida entre 4,5 e 5,5V (5V nominais); - Temperatura de funcionamento de: 0 a 70 C (srie 74); - 55 C a 125 C (srie 54); - Nveis de tenso: - VIHmin = 2,0 V - VILmax = 0,8 V

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- VOHmin = 2,4 V - VOLmax = 0,4 V - Margem de rudo em ambos os nveis de 0,4V; - Tempo de propagao de 10ns; - Dissipao de potncia de 10mW por porta. Referindo-se especificamente a srie de aplicao em projetos comerciais direcionaremos o foco para dispositivos da srie 74 que fornecem uma ampla variedade de escolha dos parmetros de velocidade e potncia consumida. Podemos destacar a variao e atualizaes da sub-famlia TTL - srie 74: - TTL 74L de Baixa Potncia: uso em aplicaes nas quais a dissipao de potncia um problema mais crtico do que a velocidade de operao. Exemplo de aplicao: Circuitos que operam a baixas freqncias, alimentados por baterias, como as calculadoras eletrnicas. Esta srie tornou-se obsoleta com o desenvolvimento das sries 74LS, 74ALS e CMOS, que oferecem chips com baixo consumo de potncia, operando a velocidades bem mais altas que as dos dispositivos 74L; - TTL 74H de Alta Velocidade: apresenta um aumento da velocidade em relao a srie 74L, porm esse aumento obtido custa do aumento da potncia consumida pelos dispositivos da srie. A srie 74H tambm ficou obsoleta com o desenvolvimento da srie TTL Schottky; - TTL 74S Schottky: reduz o retardo de armazenamento, com o uso do diodo Schottky. Opera com o dobro da velocidade da 74H, consumindo mais ou menos a mesma potncia. Transistor Schottky apresenta maior velocidade por tratar-se de transistor levemente saturado; - TTL 74LS Schottky de Baixa Potncia (LS-TTL): uma verso da 74S, que apresenta CIs com consumo de potncia mais baixo e com velocidade tambm mais baixa. Tais caractersticas colocaram a srie 74LS como a principal srie de toda a famlia TTL, sendo usada em muitos projetos em que a velocidade um fator preponderante; - TTL 74AS Schottky Avanada (AS-TTL): a srie TTL mais rpida, e com o produto velocidade potncia significativamente mais baixo que o da srie 74S. A srie 74AS tem outras vantagens sobre as demais, incluindo a necessidade de correntes de entrada extremamente baixas, o que resulta em Fan-Outs maiores que os da srie 74S; - TTL 74ALS Schottky Avanada de Baixa Potncia (74ALS-TTL): oferece uma sensvel melhora em relao 74LS no que diz respeito velocidade de operao e potncia consumida. Esta srie tem a menor relao percentual entre velocidade-potncia de todas as sries TTL, e tambm a mais baixa dissipao de potncia por porta lgica.

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- TTL Fast 74F: Esta a srie TTL mais nova. Ela utiliza uma tcnica de fabricao de circuitos integrados que reduz as capacitncias entre os dispositivos internos visando reduzir os atrasos de propagao.

PERFOMANCE DOS DISPOSITIVOS DAS SUB-FAMILIAS TTL SRIE 74 74 74S 74LS 74AS 74ALS 74F

Retardo de propagao (ns) Dissipao de Potncia (mW) Produto Velocidade-Potncia (pJ) Taxa mxima de clock (MHz) Fan-Out (mesma srie) Medidas de tenso: VOH(min) VOL(max) VIH(min) VIL(max)

9 10 90 35 10 2,4 0,4 2,0 0,8

3 20 60 125 20 2,7 0,5 2,0 0,8

9,5 2 19 45 20 2,7 0,5 2,0 0,8

1,7 8 13,6 200 40 2,5 0,5 2,0 0,8

4 1,2 4,8 70 20 2,5 0,4 2,0 0,8

3 6 18 100 33 2,5 0,5 2,0 0,8

Um ponto importante que deve ser levado em conta quando trabalhamos com a famlia Standard e as subfamlias TTL a possibilidade de interligarmos os diversos tipos. Isto realmente ocorre, j que todos os circuitos integrados da famlia TTL e tambm das subfamlias so alimentados com 5V. 6.2.3.1 Identificao e nomenclatura dos CIs A identificao base do CIs segue o formato padro XX FAM NNN, onde: - XX representa a srie 54 ou 74; - FAM representa a sub-famlia; - NNN representa o nmero da funo lgica implementada no CI. Exemplo: O circuito integrado 74LS08, pertence srie 74, sub-famlia TTL-LS e implementa a funo lgica 08 ( 4 portas AND de 2 entradas).

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Fig. 92 Detalhe de identificao de um CI MSI famlia TTL

6.2.3.2 Exemplos de CIs e composies

O CI 74XX08 composto por 4 portas AND. alimentado em + 5V.

Fig. 93 Detalhe de identificao do CI 74XX08

O CI 74XX32 composto por 4 portas OR.

Fig. 94 Detalhe de identificao do CI 74XX32

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O CI 74XX04 composto por 6 portas NOT.

Fig. 95 Detalhe de identificao do CI 74XX04

Outros modelos podem ser observados na tabela a seguir: Portas lgicas em CIs
Funo das portas CI com 4 portas de 2 entradas CI com 3 portas de 3 entradas CI com 2 portas de 4 entradas CI com 1 porta de 8 entradas

NAND NOR AND OR XOR

74XX00 74XX02 74XX08 74XX32 74XX86

74XX10 74XX27 74XX11

74XX20 74XX25 74XX21

74XX30

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6.2.4 Famlia Lgica ECL A famlia ECL (Emitter-Coupled Logic - Lgica de Emissores acoplados) utiliza nos circuitos o acoplamento direto entre emissores dos transistores. Esse fato faz com que os transistores no trabalhem na regio de saturao e traz como conseqncia, um menor tempo de resposta, ou seja, uma velocidade de trabalho alta. A famlia ECL um misto de caractersticas das famlias lgicas TTL, sendo a que permite a maior velocidade de comutao (1,55 ns). Essa famlia apresenta um bloco lgico com duas sadas, a NOR e a OR, obtidas a partir do mesmo circuito. O circuito ECL funciona de maneira anloga a um amplificador diferencial. Quando ambas as entradas (A e B) estiverem em nvel zero, os transistores T3 e T2 estaro na zona da regio de corte, portanto I2 ser pequena e por isso o potencial em Z2 ser alto. Se I 2 tem um baixo valor, I1 ter um valor alto de modo a satisfazer a condio Ie= I1+ I2. Com isso o transistor T1 estar no limiar da saturao, impondo assim, um potencial baixo em Z1. Quando pelo menos uma das entradas (A ou B) estiver com potencial alto (nvel 1), o seu respectivo transistor (T3 ou T2) estar na zona de saturao e, com isso, I2 ser elevada, logo o potencial de Z2 ser baixo. Se I2 elevada, I1 dever ser pequena de modo a manter a corrente Ie. Com isso o transistor T3 estar no limiar de corte, impondo assim um potencial alto em Z1.

Fig. 96 Circuito topologia ECL porta OR/NOR

A transposio dessas situaes pode ser vista na figura 77, onde se pode ver que a sada Z1 uma sada OR e a sada Z2 uma sada NOR. Aplicaes principais desta famlia se encontram em computadores rpidos e satlites. Tem desvantagem de um alto consumo, fabricao complicada e baixa densidade de integrao.

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6.2.4.1 Caractersticas da Famlia ECL Os blocos lgicos principais so a porta OR (sada Z1) e a porta NOR (Z2). Uma das vantagens de ECL que possui um fan-out de 25. A potncia dissipada pelos blocos dessa famlia da ordem de 50 a 70 mW por bloco. Isso se d pelo fato de no trabalharmos na regio de corte e saturao e sim, na regio ativa. Apresenta uma boa imunidade a rudo. Como j foi mencionado, a grande vantagem da famlia ECL de possuir um tempo de atraso muito baixo, da ordem de poucos nanosegundos. Atualmente esta famlia responde numa velocidade de uns 600 MHz. 6.2.5 Famlias Lgicas MOS A tecnologia MOS (Metal Oxide Semiconductor) tem este nome devido sua estrutura bsica ser formada por um eletrodo de metal conectado a uma camada de xido isolante que, por sua vez, depositada sobre um substrato de silcio. Os transistores construdos na tcnica MOS so transistores por efeito de campo (field-effect transistor) - os MOSFETs. As principais vantagens apresentadas pelo MOSFET so de ter um custo de fabricao bem baixo, dimenses reduzidas, e menor dissipao de potncia por porta. Alm disso, o MOS ocupa muito menos espao no chip do que os transistores bipolares (aproximadamente, 50 vezes menos). Um outro aspecto muito importante sobre a tecnologia MOS o fato de seus CIS no usarem resistores na sua construo. Os resistores tomam parte da rea de chip ocupada pelos CIs bipolares. A alta densidade de integrao dos CIs MOS permite a construo de sistemas de alta confiabilidade, em virtude da reduo no nmero de conexes externas necessrias implementao de determinada funo lgica e maior imunidade ao rudo do que a famlia TTL. A principal desvantagem da tcnica MOS a velocidade de operao relativamente baixa de seus componentes, se comparada com as apresentadas por componentes das famlias bipolares. As famlias MOS so mais lentas na operao, requerem muito menos potncia, tm uma margem de rudo melhor, uma faixa de tenso maior, e um fan-out tambm maior (o fan-out da famlia CMOS completamente ilimitado, sendo restrito apenas por atrasos e consideraes sobre o tempo de subida) Quando traado um comparativo com a famlia TTL a lgica MOS apresenta outra desvantagem crucial: especialmente susceptvel a danos causados pela eletricidade esttica, enquanto que as famlias bipolares no so to afetadas. Alguns procedimentos so adotados para evitar esse problema, por exemplo, deve-se conectar terra o chassi de todos os instrumentos de testes, o operador deve se conectar terra atravs de uma pulseira especial, no deixar desconectada nenhuma entrada de qualquer CI que no esteja sendo utilizado, etc. As caractersticas mais significativas desta famlia so: - Tenso de alimentao varivel entre 3 e 18V; - Temperatura de funcionamento de: 40 C a 85 C; - Nveis de tenso (para uma tenso de alimentao de 5V): - VIHmin = 3,5V

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-V ILmax = 1,5V -V OHmin = 4,95V -V OLmax = 0,05V - Grande imunidade ao rudo; - Os tempos de propagao variam inversamente com a tenso de alimentao, sendo de 125ns para 5V e de 45ns para 15V; - Dissipao de potncia: - 2,5 nW (5V) e 10nW (10V) por porta; - A dissipao de potncia proporcional freqncia do circuito. Por exemplo, uma porta NAND dissipa 10 nW em VCC normal de baixo chaveamento, dissipa 0,1 mW trabalhando com dados 100 kpps, e ainda 1 mW 1 MHz. A grosso modo para uma freqncia acima de 3 MHz a potncia dissipada equivale entre famlias TTL e MOS. - O bloco principal dessa famlia a porta NAND. - Fan-out maior que 50. 6.2.5.1 Sub-famlia Lgica CMOS A ltima famlia a ser abordada a famlia CMOS. Nesta famlia CMOS (MOS com simetria complementar) sempre haver um transistor PMOS trabalhando com um outro NMOS em simetria complementar. Seus circuitos so construdos basicamente de pares de MOS canal N e MOS canal P. Suas configuraes bsicas permitem, como na famlia MOS, uma grande escala de integrao, com os blocos formados a partir dessa tcnica, consumindo a mais baixa potncia de todas as famlias estudadas, sendo esta uma de suas mais importantes caractersticas. Outra caracterstica importante o seu grande Fan-out por se trata r de circuitos de alta impedncia de entrada. Quanto alimentao, essa famlia permite uma larga faixa de tenses que garante um bom funcionamento: desde 3V at 15V (srie 40XX) ou de 3V at 18V (srie 40XXB). Sua fabricao mais simples que a da famlia TTL. tambm mais rpida que a tecnologia PMOS. Quanto as caractersticas de tenso das entradas e sadas, a famlia CMOS tem um comportamento tal qual ilustrado na figura a seguir:

Fig. 96 Nveis lgicos em CMOS

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6.2.5.1.1 Caractersticas principais da Sub-famlia CMOS - Blocos lgicos principais portas NOR e NAND. - Fan-out maior que 50. - Potncia dissipada por bloco da ordem de 10 mW. - Alta imunidade a rudo (45% Vcc). - A grande desvantagem dessa famlia o seu tempo de atraso que da ordem de 60 ns, sendo muito maior que das famlias que utilizam como componentes o transistor bipolar, excetuando-se a famlia HTL. Essa famlia possui tambm problemas com o manuseio dos circuitos integrados que, devido eletricidade esttica, degrada as junes. Para contornar o problema, utilizam-se dispositivos antiestticos, possibilitando um manuseio mais seguro e uma proteo maior ao circuito. Como j foi dito ,as famlias de circuitos lgicos possuem circuitos compatveis entre si, porm em alguns casos necessitamos conectar blocos de uma famlia com outros de uma outra famlia. Nesses casos, para atender tanto s especificaes de sada de uma famlia como s especificaes de entrada de uma outra, necessitamos utilizar circuitos chamados circuitos de interface. Inevitavelmente associa-se termos comparativos entre as famlias TTL e CMOS, de tal sorte que as caractersticas entre dispositivos assemelhados esto relacionados tipos: - Compatibilidade pino a pino: compatibilidade entre CIs acontece quando so idnticas. Por exemplo: o pino tal em ambos os CIs seja o gnd. - Funcionalidade equivalente: quando as funes lgicas so as mesmas. Por exemplo: ambos possuem o mesmo nmero de portas ou dispositivos idnticos. - Compatibilidade eltrica: h compatibilidade eltrica quando dois CIs podem ser conectados entre eles sem que ocorra efeitos de conectividade. 6.2.5.1.1 Sries da Sub-famlia CMOS - Sub-famlia 4000/14000: foram as primeiras sries da famlia CMOS, so bastante utilizadas, apesar do aparecimento de novas sries, pelo fato de implementarem diversas funes ainda no disponveis nas novas sries; - nveis baixos de potncia disssipada; - larga faixa de tenso de alimentao (3 15 V); - tempos de propagao elevados, comparados a TTLs ou outras sries; - dificuldade na interligao com CIs TTL (obsoletos atualmente).

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13 12 11 10

Marca 1 2 3 4 5 6 7

Exemplos de CI: 4001: 4 NORs de 2 entradas 4012: 4 NANDs de 2 entradas 4070: 4 XORs de 2 entradas

- Sub-famlia 74C: compatvel, pinagem e funcionalidade equivalente, com os dispositivos TTL de mesmo nmero. Por exemplo um CI 74C74 possui duplo FF tipo D disparado por borda que tem as mesmas caractersticas do CI TTL 7474. - caractersticas de performance desta srie so quase idnticas da srie 4000; - faixa de tenso de alimentao mais limitada (2 6 V); Sub-famlia 74HC (CMOS de Alta Velocidade): verso melhorada da 74C, o principal melhoramento o tempo de comutao (em torno de 10 vezes maior), bem como a capacidade de suportar altas correntes na sada. - podem utilizar tenses de alimentao (Vdd) de 2V a 6V quanto maior a tenso de alimentao, menor o tempo de propagao e maior a potncia dissipada; - no totalmente compatvel com sub-famlias TTL, mesmo utilizando uma tenso de alimentao de 5V, devido incompatibilidade de nveis de tenso.

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A velocidade dos dispositivos desta srie compatvel com a velocidade dos dispositivos da srie TTL 74LS. O problema existente com a srie 74HC que apesar dos pinos dos CI serem compatveis, a srie 74HC no pode ser diretamente substituda pela TTL 74LS. - Sub-famlia 74HCT: CMOS de alta velocidade. A principal diferena entre esta srie e a 74HC o fato de ela ser desenvolvida para ser compatvel em termos de tenses com dispositivos da famlia TTL. Ou seja, os dispositivos 74HCT podem ser alimentados diretamente por sadas de dispositivos TTL. Exemplo disso a possibilidade de utilizao do CI 74HCT04 (seis inversores) num circuito projetado para TTL 74S04 e vice-versa. - especificaes tcnicas idnticas sub-famlia HC, diferindo apenas nos nveis de tenso por forma serem totalmente compatveis com sub-famlias TTL. - Os nveis de sada das sries 74HCT e 74HC so os mesmos, mas, na entrada, VIH reduz para 2V (faixa de tenso de alimentao - 2 6 V); - Sub-famlia 74AC e 74ACT (CMOS Avanada): Funcionalmente equivalente a famlia TTL, entretanto no obedece a mesma pinagem. - menores tempos de propagao, maior velocidade de clock, e maior capacidade de admitir e absorver correntes, comparativamente com as subfamlias HC e HCT; - a sub-famlia AC no compatvel eletricamente, contudo a ACT totalmente compatvel com sub-famlias TTL, com a vantagem de trabalhar num nvel de tenso onde acontece menor interferncia de rudos. - faixa de tenso de alimentao mais limitada (2 6 V); A numerao desta srie difere um pouco das outras j vistas. A padronizao indica cinco dgitos iniciando pelo nmero 11, como demonstrado abaixo: 74AC11004 74HC04 74ACT11293 74HCT293 - Sub-famlia 74AHC e 74AHCT (Advanced Hich-Speed CMOS CMOS Avanado de Alta Velocidade): migrao natural da srie HC, em relao a compatibilidades de pinagem e eltrica e funes equivalentes. - aplicaes para alta velocidade (trs vezes mais rpidos que os chips da srie HC; - baixo consumo e faixa de tenso de alimentao mais limitada (2 6 V); - baixa capacidade de acionamentos (minimizao dos transientes de chaveamento intrnsecos as operaes de alta velocidade).

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6.2.5.1.2 Familia BiCMOS 5 Volt-logic Bipolar Complementary Metal-Oxide Semiconductor- combina CMOS com TTL, usada em casos em que s CMOS no garante capacidade de drive. BiCMOS combina as vantagens das tecnologias Bipolar (Alta velocidade) e CMOS (Baixo Consumo). Esta tecnologia de alta performance tem uma maior facilidade de projeto (projeta-se de modo anlogo aos de baixa performance), uma vez que a minimizao dos problemas de rudo intrnseco, rudos de chaveamento e consumo em altas freqncias, juntamente com outras caractersticas desta tecnologia hbrida, reduz os esforos de projeto. Algumas das vantagens desta tecnologia so: - alta velocidade; - consumo reduzido tanto em operao dinmica quanto esttica; - sadas bipolares que provem 48-64 mA, necessrias para aplicaes avanadas em barramentos; - rudo de chaveamento menor; - sada puramente bipolar com requisitos de corrente e rudos de acordo com as necessidades atuais; - aplicaes especficas em interfaceamento de microprocessadores e interaes com memrias. Os estgios de entrada e funcional utilizam principalmente tecnologia CMOS. O BiCMOS avanado (ABT Advanced BiCMOS Technology) a segunda gerao dos dispositivos de interface de barramento BiCMOS. Tem sua performance melhorada e ainda pode ser integrado a uma escala pouco menor que a metade da escala da BiCMOS normal. 7 Memrias semicondutoras Os modernos circuitos em sistemas digitais so constitudos basicamente por 5 unidades de processamento: a Unidade Central de Processamento (lgica aritmtica), a Unidade de Memria, a Unidade de Controle e as Unidades de Entrada e de Sada.

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Fig. 96 Bloco de processamento em circuitos digitais

As memrias so as partes mais ativas de um sistema digital, armazenando processos e dados antes, durante e aps a execuo. Num sistema digital complexo a memria pode ser definida como: arranjo linear de clulas unitrias de armazenamento, onde cada clula possui um endereo e um contedo. A memria utilizada para armazenar instrues e operandos. At o final da dcada de 60, as memrias dos sistemas digitais computadorizados eram magnticas. As mais antigas eram de "tambor": um cilindro magntico, girando a alta velocidade, com cabeas de gravao e leitura escrevendo e lendo dados e instrues em sua superfcie. Outras eram construdas com ncleo de ferrite: minsculos torides de ferrite, costurados por fios de acesso de dados e de endereamento. Em 1969, a IBM introduziu em seu processador modelo 360/85, uma pequena (pelos padres atuais) memria de 16 Kbytes, construda com transistores. Surgiam ali as memrias monolticas, ou memrias a semicondutor. Desde ento diferentes tipos de memrias tornaram-se disponveis no mercado. Como conseqncia, o projetista tem muito onde escolher, mas a escolha mais difcil, e deve se basear na adequao das caractersticas da memria s necessidade da aplicao. O funcionamento das memrias referenciado como circuitos assncronos que atuam como um banco, alguns milhares, de registradores. Registradores so elementos de memria de alta velocidade, empregados no armazenamento de informao durante o processo de execuo de instrues pela unidade de controle da mquina, havendo uma constante movimentao de informaes entre os registradores e os demais dispositivos componentes do sistema. Cada registrador possui um chamado endereo e isto permite que apenas um registrador esteja selecionado a cada instante. Deste registrador podemos deslocar, ler ou escrever dados dependendo apenas do sinal de controle RD/WR [Read(leitura) / Write (escrita)]. O sinal CS (Chip Select) usado para selecionar a memria ou colocar todos os seus pinos em Tri-State. Com j visto um Tri-State possibilita nveis lgicos 0 ou 1 desde que esteja apto a estar ligado, evitando assim que barramentos adjacentes permaneam em curto-circuito pelo uso simultneo de dois ou mais dispositivos eletrnicos. A figura a seguir ilustra a forma de interao entre codificaes e habilitaes entre entrada e sada de dados.

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Onde: - CS: Seleo do chip. Utilizado quando o computador possui diversos CIs de memria.

Fig. 97 Codificao e habilitao de entrada e sada de dados em memria

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RD: Read Enable, somente leitura de dados, ativa as portas OutPut. A negao de RD (\RD) transforma o circuito em WE: Write Enable. Utilizado para selecionar leitura/escrita. OE: Output Enable. Utilizado para habilitar as linhas de dados. As memrias so responsveis pelo armazenamento de informaes digitais, sendo o bit (0 ou 1) a menor unidade armazenada. A associao de bits na formao de unidades de transferncia de dados pode ser descrita como: - Nibble agrupamento de 4 bits; - Byte agrupamento de 8 bits; - Word agrupamento de 16 bits, 2 bytes, ou ainda 4 nibbles. Basicamente todo sistema de memria requer tipos diversos de linhas de entrada e de sada para realizar as seguintes funes: - Selecionar o endereo na memria que est sendo acessado por uma operao de leitura ou de escrita; - Selecionar uma operao de leitura ou de escrita para ser realizada; - Fornecer os dados de entrada para serem armazenados na memria durante a operao de escrita; - Manter os dados de sada vindos da memria durante uma operao de leitura; e - Habilitar (ou desabilitar) a memria de modo que ela responda , ou no, s entradas de endereo e ao comando de leitura ou de escrita. 7.1 Transferncias e Barramentos Para efetivar-se essas transferncias de informaes, os circuitos esto conectados entre si atravs de barramentos. Um barramento consiste em vias de trfego de dados binrios, por exemplo, um barramento de 8 bits indica o uso de 8 vias ou fiao. As memrias esto dispostas de forma a funcionarem com caractersticas relacionadas a trs barramento: Barramentos de endereo e de dados, e sinais de controle. 7.1.1 Barramento de Endereo (Address Bus) Conjunto de vias por onde so acessados os endereos dos dados armazenados. O barramento de endereo unidirecional, ou seja, a informao trafega apenas num sentido, no caso s pela entrada. 7.1.2 Barramento de Dados (Data Bus) Conjunto de vias por onde os dados trafegam. Pode ser biderecional ou unidirecional. 7.1.3 Barramento de Controle (Control Bus) Conjunto de vias que indicam se a memria est selecionada (CS Chip Select), se um processo de escrita (WR), de leitura (RD) ou habilita a sada da dado (OE OutPut Enable).

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Endereos Controle

D E C L I N H A

DECODIFICADOR COLUNA C O N T R O L E

Dados

Fig. 98 Indicao de barramentos de dados e endereos

Portanto, tem-se o indicativo de que em cada endereo est armazenado uma informao. Ento se tem que quando um dos m endereos for lido ou escrito, todos os n bits trafegaram pelo barramento de dados. Neste ponto faz-se necessrio a identificao de algumas terminologias aplicadas aos conceitos de memrias. 7.2 Terminologias aplicadas memria Termos freqentemente usuais quando descreve-se composio de memrias podem ser indicados como: - Clula de Memria: denotado por um Flip-Flop, unidade de armazenamento de um bit; - Palavra de Memria: o conjunto de bits que pode ser, simultaneamente, lido ou escrito (gravado) na memria. Tipicamente, as memrias tm palavra de 8, 16, 32 ou 64 bits (1, 2, 4 ou 8 bytes). Para quantificar grupos mltiplos de bytes referencia-se 1024 como sendo 1k (mltiplos de 210); - Posio da Memria: o local onde se armazena uma palavra. A cada posio est associado um endereo, que um cdigo binrio utilizado para

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acessar a posio. A quantidade de endereos define, portanto, a quantidade de posies. - Capacidade (Densidade) da Memria: a medida do total de bits que ela armazena. Calcula-se a capacidade da memria multiplicando-se a quantidade de posies pela largura da palavra. A capacidade da memria normalmente expressa em tantas posies de tantos bits. Exemplo: Uma memria de 1024 posies, com palavras de 8 bits, tem uma capacidade de 8 x 1024 = 8192 bits. Ao expressar a capacidade de memria em bits mascara-se a sua organizao interna (ou seja, o tamanho da palavra), e uma vez que essa organizao fundamental para a escolha e a associao das memrias num projeto, comum referir-se capacidade das memrias em termos do nmero de posies x tamanho da palavra. A memria geralmente apresentada em mltiplos conforme demonstra a tabela a seguir: Prefixo Smbolo Equivalncia KiloBinary K (210)1 = 210 MegaBinary M (210)2 = 220 GigaBinary G (210)3 = 230 TeraBinary T (210)4 = 240 PetaBinary P (210)5 = 250 ExaBinary E (210)6 = 260 ZettaBinary Z (210)7 = 270 YottaBinary Y (210)8 = 280 Em geral, o tamanho da clula depende da aplicao desejada para a mquina. Empregam-se clulas pequenas em mquinas mais voltadas para aplicaes comerciais ou pouco cientificas. Uma memria com clulas de 1 byte permite o processamento individual de caractere, o que facilita o processamento de aplicaes como editores de textos. Exemplo: Memria de 1024 x 8 bits, ou 1024 Bytes, ou ainda 1 KByte. Os endereos, codificados em binrio, so apresentados ao mdulo de memria atravs da via de endereo (address bus). Portanto, a cada posio de memria corresponde um endereo, em binrio. Uma memria de 1024 posies ter 10 bits de endereo (1024 = 210); por outro lado, uma via de endereos de 16 bits poder enderear uma memria com 216 = 65536 posies (64K). - Tempo de acesso: quantidade de tempo necessria para busca (leitura) ou armazenamento (escrita). 7.3 Caractersticas quanto a funcionalidade das memrias Inmeras so as caractersticas de acordo com as quais pode-se classificar as memrias em categorias, tais como: modos de acesso, volatilidade e tipo de armazenamento. Convm ressaltar na dinamicidade de implantao de tecnologias fazendo-se uso de implementaes da composio de memrias.

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7.3.1 Modos de Acesso Existem memrias de Acesso Seqencial. Nelas, as posies de memria esto fisicamente organizadas em lugares sucessivos, e a leitura ou escrita de uma certa posio requer que se caminhe" sobre todas as posies anteriores. Como ocorre com as fitas magnticas: s se consegue atingir trechos no final da memria passando sobre os trechos iniciais. Dessa forma, o tempo necessrio para se ter acesso a uma dada posio de memria (chamado de tempo de acesso), ser tanto maior quanto mais distante a posio desejada estiver da posio inicial. Os discos magnticos e as fitas magnticas so dois tpicos exemplos de memrias com acesso seqencial. Outro tipo de memria o de Acesso Direto ou Aleatrio (RAM - Random Access Memory). Nessas possvel realizar-se a seleo direta de qualquer posio sem ter que passar sobre posies anteriores. O que caracteriza a memria de acesso direto que o tempo de acesso o mesmo para todas as posies, independentemente da posio inicial. O termo Random Access Memory - RAM que deveria ser aplicado para diferenciar memrias de acesso direto ou "aleatrio", das seqenciais, tem sido usado inadequadamente para descrever as memrias do tipo l-escreve. As memrias apenas de leitura, ROM (Read-Only Memory), tambm so de acesso direto, e no so comercialmente referidas por RAM. 7.3.2 Formas de Operao H duas operaes possveis no uso de memrias em geral: operao de somente leitura e operao de escrita e/ou leitura. - Operao de somente leitura: oportunamente aplicada quando da relao entre processos em que h a necessidade de saber-se o contedo (dados) num determinado endereo de memria. Para tanto o sistema de memria identifica a solicitao e recupera as informaes, tornado-as legveis em sua sada. - Operao de escrita e/ou leitura: rene as funcionalidades da leitura conjuntamente com a permisso da ao de gravao da informao num endereo de memria especfico. O ato de gravar (armazenar ou escrever) referese a atribuio do valor da entrada, do sistema, no endereo identificado. 7.3.3 Volatilidade Com relao capacidade de reter os dados armazenados, os dispositivos de memrias podem ser divididos em duas categorias: volteis e no-volteis. As memrias volteis mantm o seu contedo armazenado apenas enquanto estiverem alimentadas" com energia eltrica. As memrias no-volteis mantm seu contedo mesmo que falte energia. Tipicamente as memrias magnticas so no-volteis. As memrias do tipo l-escreve de acesso direto so em geral volteis, enquanto que as memrias de apenas-leitura, as ROM (Read-Only Memory) e seus derivados PROM, EPROM, EPROM (E2PROM) e EAROM so memrias no-volteis. Anteriormente ao advento das memrias a semicondutor, as memrias de ncleo de ferrite, core memory, cumpriam essa funo de memrias tipo l-

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escreve com a vantagem de serem no-volteis, mas com os enormes inconvenientes de seu grande tamanho e consumo. 7.3.4 Tipo de Armazenamento De acordo com a forma como a informao armazenada, existem dois tipos de memrias l-escreve: as Estticas e as Dinmicas. 7.3.4.1 Memrias Estticas As memrias estticas so velozes e simples de serem utilizadas: a clula bsica (a unidade que armazena um bit de informao) constituda por um flipflop tradicional que armazena "0" ou "1" (contedo daquela posio). Seu inconveniente que a clula tem dimenses grandes, o que limita a quantidade de posies que se consegue integrar em uma pastilha. Como uma memria baseada na tecnologia de transistores consome mais energia (o que gera mais calor) comparando-se com a memria dinmica sendo significativamente mais rpida. frequentemente usada em computadores rpidos. Possui uma capacidade de armazenamento bem menor que a memria dinmica. Na figura 99 vemos um sistema de memria esttica de 1024 por 4. Isto significa que ela est formada por 64 linhas e 16 colunas (64 x 16 = 1024) e o tamanho da palavra (byte) de 4 bits. Como esta memria formada por uma palavra de 4 bits, teremos 4 planos com arranjo de 1024 endereos para cada um, formando a memria 1024 x 4.

(a)

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(b)
Fig. 99 a e b - Posicionamento de memrias relativo a endereamentos e dados

7.3.4.2 Memrias Dinmicas Esta uma memria baseada na tecnologia de capacitores e requer a atualizao peridica do contedo de cada clula do chip consumindo assim pequenas quantidades de energia, no entanto possui um acesso lento aos dados. Uma importante vantagem a grande capacidade de armazenamento oferecida por este tipo de tecnologia. 7.4 Associao de Memrias possvel fazer associaes de memrias a fim de se obter maior capacidade de armazenamento total de um sistema. Existem dois tipos bsicos de associaes: - Associaes paralelas de memrias: para o aumento do nmero de linhas de dados por posio de memria. - Associao srie de memrias: para aumento do nmero de posies de memria. 7.4.1 Associao paralela de memrias Para aumentar o nmero de linhas de dados por posio de memria, devem-se ligar em paralelo as linhas de endereo e controle mantendo-se independentes as linhas de dados.

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Com isto, ao selecionar-se uma determinada posio (dada pelas linhas de endereo) todas as memrias estaro endereadas na mesma posio, porm com dados independentes. Ao se manipularem as linhas de controle, todas as memrias estaro no mesmo estado (leitura, escrita, etc) multiplicando-se, assim, a capacidade de bits por posio de memria.

Fig. 100 Associao de memrias em paralelo

Neste tipo de configurao, tem-se um subsistema de memrias com total de linhas de dados igual ao somatrio das linhas de dados das memrias ligadas em paralelo. Exemplo: Montar uma memria de 1k x 8 a partir de memrias 1k x 4.
Interligam-se as linhas de endereo e controle, mantendo as linhas de dados independentes.

Fig. 101 Associao de memrias em paralelo de palavras de 4 bits formando palavras de 8 bits

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7.4.2 Associao srie de memria Para aumentar o nmero de posies de memria devem-se ligar em paralelo as linhas de endereos, dados e controle, mantendo-se independentes somente as linhas de habilitao de memria. Estas linhas so controladas por um circuito combinacional que deve fazer a seleo das memrias de forma seqencial (habilitando-as uma por vez). Assim, o endereo inicial de uma memria a posio imediatamente subseqente ao endereo final de memria anterior, colocando as memrias em srie. O controle deste circuito combinacional que faz a seleo das memrias realizado pelas linhas de endereos que completam o endereamento total do sistema.

Fig. 102 Associao de memrias em srie

Exerccios: 1 Utilizando blocos de RAM 1 k x 4, forme uma de 1 k x 8. Escreva as palavras de endereos inicial e final. 2 Idem ao anterior, para a partir de blocos RAM 8 x 4 formar um sistemas 16 x 8. 3 Preencha o quadro com as memrias que representem as caractersticas dadas. 7.5 Tipos de memrias em sistemas processados Memrias aplicveis a circuitos onde h o envolvimento de sistemas baseados em instrues e aes atravs de processamento, so denominadas como dispositivos indispensveis ao seu bom funcionamento. Dentre os tipos de memrias com funcionalidades assemelhadas podemos descrever as memrias: principal e secundrias, respectivamente obedecendo a ordem de maior custo e velocidade. Pode-se visualizar a comparao entre os tipos de memria atravs da viso hierrquica da organizao dos dispositivos de armazenamento de forma

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que a CPU acessa primeiramente os mais prximos dela, ou seja, os mais velozes, e de acordo com a necessidade os demais. Os dispositivos mais velozes que possuem um custo mais alto (costlier) por byte armazenado e uma capacidade de armazenamento menor. J os mais lentos possuem um custo por byte armazenado menor e uma grande capacidade de armazenamento. O usurio tem a iluso de que a memria nica e com a capacidade do dispositivo de armazenamento secundrio.

Fig. 103 hierarquia do sistema de memria

7.5.1 Memria Principal (memria de trabalho) A memria principal um local de armazenamento de acesso rpido onde so guardadas as instrues e os dados de que a CPU necessita para a execuo de uma dada tarefa. A memria principal constituda por trs tipos de memrias distintos: - Memria ROM; - Memria RAM; - Memria Cache. 7.5.1.1 Memria ROM (Read-Only Memory) As ROMs so memrias, de caractersticas de busca de informaes por acesso direto (aleatrio), que possibilitam ao sistema efetuar somente leituras sobre os dados armazenados na sua estrutura, sendo impossvel a interao direta do sistema na gravao de dados no instante do processamento. So usadas basicamente para o armazenamento de informaes que no esto sujeitas mudanas ao longo do processamento. Memrias do tipo ROM surgiram a partir da necessidade de armazenar informao (programao, tabelas,

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constantes, etc.) em equipamentos micro-programados. Antes do surgimento e consolidao das memrias a semicondutor, diversas outras tecnologias foram utilizadas como: memrias capacitivas e memrias indutivas. Nos microprocessadores, o programa bsico (BIOS - Basic Input/Output System) fixo e armazenado numa ROM, enquanto que os programas aplicativos e os dados manipulados so armazenados em memrias do tipo l-escreve. O contedo de uma ROM gravado no momento da fabricao da memria, ou opcionalmente posteriormente, fazendo-se uso de dispositivo gravador especial. 7.5.1.1.1 Tipos de memria ROM As memrias ROM podem ser classificadas quanto s formas possveis de controlar-se a forma de gravao/deleo dos dados, so elas: PROM, EPROM e EEPROM. - Memrias Mask-ROM (Read-Only Memory): so o tipo mais antigo de memria ROM. Ela composta de uma matriz de clulas de diodos ou transistores. A programao da memria com 1 ou 0 feita pela conexo ou no de dispositivos grade da memria, o que feito durante a etapa de fabricao da memria, na fase de metalizao das conexes.

(a)

Fig. 104 Memria Mask-ROM

(b)

Observando a figura 104a percebe-se que a Mask-ROM composta por uma matriz de uma memria com 4 posies de 4 bits. Os endereos E1 e E0 selecionam uma das quatro posies, ativando um das linhas S0 a S3 com um nvel 1. A linha ativada, por exemplo, S0 provoca a conduo dos diodos que a une s sadas. O contedo armazenado na posio selecionada, ou seja 1101, surge ento na salda. Para evitar problemas de fan-out nas linhas de seleo, e diminuir as correntes envolvidas, as ROM utilizam transistores ao invs de diodos em cada um dos ns. Dessa forma, quem deve fornecer as maiores correntes, no mais o decodificador, mas a prpria fonte de alimentao, cabendo s linhas de

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seleo o fornecimento da reduzida corrente de base dos transistores que estiverem a ela ligados (figura 101b). No caso de dispositivos MOS essas correntes so ainda menores. O contedo da memria deve ser fornecido pelo consumidor ao fabricante de memrias para que, na fabricao de memria, a mscara de metalizao seja tal que faa as conexes corretas. claro que essa programao (metalizao) uma vez feita, no pode ser desfeita. - Memrias PROM (Programmable ROM): semelhante ROM programvel por mscara, exceto pelo fato de ser o usurio quem faz a programao do seu contedo, utilizando programadores de PROM. Internamente as PROM so tambm constitudas por uma matriz de diodos ou transistores como as ROM; com a diferena que esses dispositivos encontramse previamente ligados grade da memria, o que significa ter valor lgico 1 armazenado ou todos os bits. O procedimento de programao consiste em gravar 0 nas posies desejadas o que conseguido queimando-se" minsculos fusveis existentes na grade, para cada bit, de forma a separar os transistores da grade (fig. 102).

Fig. 105 Detalhe fusvel gravao da PROM

A configurao acima indica o dispositivo de reao fsica com elementos eltricos para gravao. O fusvel queimado selecionado-se na PROM o endereo e a linha de dados desejados, e aplicando-se um pulso tenso considerada alta, tipicamente de 10 Volts a 30 Volts, atravs de um pino especial da pastilha. Esse procedimento tambm feito uma s vez, o que significa que se a programao foi errada, a pastilha estar perdida. Entretanto o custo da pastilha bem menor que o de uma ROM j que no fabricada sob medida. - Memrias EPROM (Erasable Programmable ROM): As EPROMs so programveis pelo usurio, mas podem ter seu contedo apagado. O processo de apagamento faz com que se tenha retorno ao estado inicial, com contedo 1 em todos os bits. Contrariamente a tecnologia de "fusveis" utilizados nas PROM, as EPROMs baseiam-se em programao por armazenamento de carga. Cada bit da memria possui um transistor MOSFET com dois GATES, um deles flutuante, no conectado grade da memria, e isolado por material de altssima impedncia. Em estado "apagado" (estado de fabricao) esses transistores no conduzem quando selecionados e o contedo das posies de memria levado a 1 por

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resistores chamados de pull-up. Para gravar um valor 0 numa determinada posio, aplica-se uma alta tenso no Gate flutuante, o que causa uma ruptura (break-down) no material isolante e permite o acmulo de cargas no Gate flutuante, as quais ali permanecem mesmo aps o trmino do pulso de tenso, devido alta impedncia do material isolante. A presena dessas cargas no Gate do transistor provoca a conduo quando a posio daquele bit for selecionada, Com isso aquela linha de bit levada para 0 (fig. 103).

Fig. 106 Detalhe Gate flutuante no transistor CMOS

A alta impedncia do material isolante, permite que uma EPROM mantenha sua programao por no mnimo 10 anos, desde que programada adequadamente. Para reprogram-la, necessrio, antes, apagar a programao anterior, o que conseguido expondo-a luz ultravioleta (comprimento de onda a partir de 4000 Angstrons), dai elas serem chamadas de UV-EPROM. Os ftons de alta energia da luz UV colidem com os eltrons armazenados no Gate flutuante e provocam o seu espalhamento, desfazendo o acmulo de cargas e, portanto, a programao. Existe uma quantidade limite de vezes que a EPROM pode ser apagada e regravada. Luz UV como a das lmpadas Fluorescentes e do prprio sol provocam a degradao em perodo diferentes em EPROMs sem proteo opaca (lmpada 3 anos e sol uma semana). O CI 2716 o exemplo de uma EPROM de 16K organizada em 2048 palavras de 8 bits cada. A EPROM 2716 alimentada com 5 volts e suas entradas operam com os nveis TTL, exceto a entrada de programao que opera com tenso de 25 volts. Este Cl no necessita de clock e nem de refresh.

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Fig. 107 Detalhe do CI EPROM 2716

Para o apagamento do CI 2716 recomenda-se sua exposio luz ultravioleta com comprimento de onda de 2537 Angstrons, devendo se distanciar uns 3 cm do tubo de luz, sustentando-a por aproximadamente 20 minutos. - Memrias EEPROM (Electrically Erasable Programmable ROM): podem ter seu contedo modificado eletricamente, mesmo quando j estiver funcionando num circuito eletrnico. Assim como as EPROMs, as memrias EEPROM so apagveis e reprogramveis, com o diferencial de que a modificao eltrica pode ser efetuada sem necessidade de uso de equipamentos adicionais (apagadores e programadores). Pode-se, por exemplo, programar apenas um bit, ou um byte, sem a necessidade de alterao em toda a memria. A EEPROM tambm tem sua clula constituda de transistores com Gate flutuante, embora o material isolante seja de uma espessura muito menor. Desta forma cada bit pode ser apagado pela aplicao de uma tenso no Gate no flutuante, oposta que gerou as cargas na gravao. A EEPROM, apesar do nome ROM, permite leitura e escrita; contudo, ela no substitui o uso da memria do tipo l-escreve devido ao seu tempo de escrita elevado, apresenta custo muito maior e aceita um nmero limitado (10 mil) de ciclos de apagamento/gravao. Com essas caractersticas, e lembrando que a EEPROM no voltil, ela muito til para o armazenamento de dados que devem ser preservados quando o equipamento for desligado, ou se ficar sem alimentao. Tipicamente esses dados podem ser alterados, desde que no freqentemente, ao longo da operao. Esses seriam os casos dos dados de configurao de um equipamento, dos dados de tabelas, etc.

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- Memrias Flash: semelhantes s EEPROMs so mais rpidas e de menor custo. As memrias flash so uma outra alternativa para aplicaes de memrias no-volteis que requerem reprogramao no circuito e maiores capacidades/ densidades. Tais memrias so um misto de EPROM e EEPROM: so eletricamente apagveis como a ltima, mas o apagamento necessariamente feito em toda a memria, como na primeira. No possvel apagar byte a byte. O tempo de apagamento e regravao bastante pequeno, cerca de 5 segundos para 1 Megabit, mas pode exigir uma tenso adicional de 12 Volts, conforme o fabricante. - CD-ROM: so discos pticos que retm os dados no permitindo sua alterao. - DVD-ROM: so discos pticos, tal como os CD-ROM, mas de alta densidade. 7.5.1.2 Memria RAM (Random Access Memory) O termo RAM usado para designar uma memria de acesso direto (randmico), ou seja, memria com igual facilidade de acesso a todos os endereos, no qual o tempo de qualquer um deles constante, tanto para leitura quanto para escrita. A RAM possui caractersticas de sensibilidade a volatilidade, ou seja, necessita de alimentao enquanto se estiver efetuando operaes, sendo que a falta de energia faz com que se perca todos os dados no salvos.

Fig. 108 Estrutura da memria RAM CI 74189

O controle de entrada G1, quando ativo, permite que operaes possam ser efetuadas. Operao de Escrita:

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(1) Colocar endereo nas linhas de endereo; (2) Colocar dados nas linhas de entrada de dados (Ds); (3) Ativar CS e WE (Escrita). Operao de Leitura: (1) Colocar endereo nas linhas de endereo; (2) Ativar CS e Desativar WE (Leitura) ; (3) Ler dados pretendidos nas linhas de sada (Qs). 7.5.1.2.1 Tipos de Memria RAM Existem RAMs de dois tipos: Estticas, ou SRAM, e dinmicas, ou DRAM. - Memrias SRAM: so dispositivos em que os diversos bits so armazenados em dispositivos do tipo Flip-Flop que podem manter indefinidamente o seu contedo enquanto estiverem alimentados eletricamente.

Fig. 109 Clula SRAM

O bit a ser escrito apresentado entrada InPut do Flip-Flop, contudo s ser escrito se a sua linha de CS estiver ativa, o que quer dizer que a linha de Seleo da clula, CS, deve estar ativa, e a linha de Escrita, WR, tambm deva estar. A linha CS controla no apenas a escrita na clula, mas tambm a leitura do seu contedo. Se aplicarmos, na linha CS, um nvel alto, na sada da clula ter uma impedncia alta. - Memrias DRAM: so dispositivos em que cada bit representado pela carga eltrica de um pequeno capacitor. Como todos os capacitores, estes tm fugas, e apenas conseguem manter a carga durante um intervalo de tempo muito limitado. Da a necessidade de incluir um circuito de refresh (refrescamento _ mximo de 2 ms) de constante reescrita do contedo da RAM, de forma a que todos os capacitores vejam periodicamente reposta a respectiva carga. Um exemplo disso: se a organizao da memria for de 4k x 1, que corresponde uma organizao de 64 x 64 (linhas x colunas) e, como regra geral a operao de refresh realiza-se linha por linha com intervalos regulares no tempo, necessrio que em cada 2ms / 64 linhas = 30 s a atividade normal da memria seja interrompida e se efetue a leitura de uma posio da linha que est sendo renergizada e cujo endereo indicado por um contador binrio de 6 bits que incrementado cada vez que esta operao realizada. A Fig. 110 apresenta um esquema simplificado de uma clula (1 bit) de memria dinmica.

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.
Fig. 110 Clula DRAM

As DRAMs so bem menores que as SRAMs pois 1 bit pode ser armazenado em um nico capacitor, atravs do acionamento de um nico transistor, conforme demonstrado. A SRAM mais cara, 4 vezes mais volumosa, no precisa de refresh, seu acesso no pior caso em 40% o valor de unidade de tempo em relao a DRAM. A DRAM tem menor custo e por isso mais utilizada nos computadores, mesmo sendo quase trs vezes mais lenta. A SRAM usada principalmente para caches de nvel 1 (embarcada no chip do microprocessador) e 2 (primeiro nvel da memria RAM externa), onde o microprocessador procura antes de procurar na DRAM. 7.5.1.3 Memria Cache uma memria de alta velocidade que faz a interface entre o processador e a memria de trabalho do sistema. A grande maioria dos computadores atual possui uma memria hierrquica, na qual a memria mais rpida a memria cache. A memria cache pode estar embutida (integrada) dentro do processador ou ser externa a ele. A memria cache possui uma organizao diferente da memria principal e chamada de memria associativa. A cache controlada, na grande maioria dos casos, pelo hardware da unidade de controle da CPU (processador). Devido a isto, e em especial a sua tecnologia, ela a forma de armazenamento mais rpida, depois dos registradores da CPU. Funcionamento da cache: A memria principal dividida em blocos menores ou iguais a uma pgina. Cpias dos blocos mais intensivamente utilizados so mantidas na cache a na memria principal. Quando o programa tenta referenciar o espao de endereamento, ele apresenta o endereo virtual ao hardware. O hardware da cache verifica se o bloco correspondente ao endereo referenciado est na cache. Se o contedo da posio endereada estiver na cache ele buscado ou alterado nela. Se no estiver l, ocorre uma falta de bloco na cache e o bloco requerido copiado da memria principal para a cache. Aps o bloco ser carregado na cache a instruo executada de novo. Se pgina da memria principal que foi referenciado na cache no est presente, ento gerada uma exceo. Esta exceo tratada pelo sistema operacional para que a

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transferncia da pgina do disco para a memria principal ocorra, e em seguida, o bloco da memria principal seja transferido para a cache. A vantagem de uma hierarquia de memria que um espao de endereamento virtual amplo (do tamanho da memria secundria) pode ser obtido com um tempo de acesso efetivo apenas ligeiramente superior ao do nvel mais rpido o nvel da cache. Cache interna (L1): fisicamente disposta internamente ao processador, interagindo exclusiva e diretamente com os registradores do mesmo (CPU). A memria cache L1 trabalha com o clock interno do processador. Cache externa (L2): fisicamente disposta externamente ao processador, localizada na placa gerenciadora do sistema (placa me), geralmente no barramento de sada do processador. A memria cache L2 trabalha com o clock do barramento de comunicao (pode ser 100, 133, 266, 400 MHz).
Nos testes que realizamos, um micro sem cache de memria ficou 30% mais lento para processamento, 20% mais lento para acesso a disco e 10% mais lento para acesso a vdeo. (29

Segundo descrio em http://www.clubedohardware.com.br/duvidas/61:

de maro de 2005)

Fig. 106 Sistema de memria de um processador de 32 bits

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7.5.2 Memria Secundria (memria de massa) a principal localizao em sistemas digitais de armazenamento de dados persistentes (no-volteis). Os obrigatoriamente necessitam ser transferidos do mecanismo de memria secundria (discos ou drivers) para a memria principal para possibilitar a execuo de instrues e manipulaes. Aps serem utilizados retornam ao mecanismo, atualizados. Possuem alta capacidade de armazenamento e custo muito menor quando relacionada s memrias principais. Entre os tipos de memrias secundrias podem ser citados os discos e fitas magnticos e drivers digitais portteis/removveis (drivers de memria). O disco rgido o principal meio de armazenamento em disco magntico, Tambm conhecido como HD (Hard disk), associa muito bem a relao entre custos por quantidade armazenada. O disco flexvel (floppy disks) tem custo reduzido e fcil portabilidade, entretanto apresenta velocidade baixa e pouca capacidade. Um misto entre os dois tipos so os discos removveis, o qual atualmente apresenta facilidade de operao, apesar do custo no torn-lo to acessvel. As fitas magnticas normalmente utilizadas para armazenagem Off-Line, ainda, continuam sendo a primeira opo para cpia de sistemas e bases de dados (backup). Apresentam uma velocidade de acesso relativamente alta por tratar-se de mecanismo de acesso seqencial. Dependendo da necessidade de aplicao cada dispositivo de armazenamento tem sua importncia e funcionalidade, sem referenciar qual dentre eles seja superior. Ento, dentre as caractersticas crticas esto o tipo de aplicao, a velocidade de acesso, a relao custo-benefcio, a portabilidade, o mtodo de acesso e a capacidade suportada. 7.5.2.1 Disco Rgido Acessa os dados atravs do mtodo direto. Um disco rgido eficiente deve poder agregar dados com caractersticas mnimas de tamanho de registro contnuos suportveis atravs da alocao de endereamento. Apresentar velocidades de leitura e gravao de dados tangveis, atentando para os parmetros dos tempos de execuo de busca, latncia e transferncia. - Tempo de Busca (Seek Time): em cada operao de leitura/gravao acontece uma procura fsica entre o dispositivo de cabea de leitura/gravao at o cilindro, este tempo conhecido como Seek Time. O cilindro composto por trilhas e setores, pelo quais a(s) cabea(s) precisam se deslocar. No pior caso o tempo de busca corresponde ao deslocamento da cabea da primeira at a ltima trilha.

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trilha spindle atuador brao cilindro setor


(arco de uma trilha}

movimento do atuador

cabeas de leitura/gravao
Fig. 107 Representao e funcionamento de um disco rgido

- Tempo de Latncia (Rotational Delay): tempo que o mecanismo de leitura/gravao leva sobre a trilha buscada para iniciar a transferncia dos dados. Este tempo de espera o atraso necessrio para posicionamento do mecanismo sobre o setor correspondente, sendo o pior caso a espera por uma volta completa do disco. O tempo mdio fica algo em torno de meia volta do cilindro. - Tempo de Transferncia (Transmisso): tempo necessrio para transferncia dos dados aps posicionamento das cabeas de leitura/gravao na posio desejada do disco. Desta anlise resulta que o tempo total de acesso a determinado dado o somatrio dos tempos de busca, latncia e transferncia. Assim: TAcesso = TBusca + TLatncia + TTransferncia Exemplo: Supondo um acesso um dispositivo que gira a 3000 rpm em que se pretende transferir 5 kbytes; - Neste caso: TLatncia = 10 ms (tempo de meia volta); - Supondo que sejam gastos 40 ms para se localizar a trilha a ser lida: TBusca = 40 ms; - Considerando um dispositivo com taxa de transferncia de 1000 kbytes/s: TTransferncia = 5 ms; Assim:

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TAcesso = 10 ms + 40 ms + 5 ms = 55 ms 8 Dispositivos Lgicos Programveis PLDs (Programmable Logic Devices - Dispositivos Lgicos Programveis) so circuitos integrados cujas conexes internas podem ser configurveis de acordo com as necessidades de projeto. 8.1 Terminologias e organizao dos PLDs H trs tipos principais de organizao interna nos PLDs: a) SPLD (Simple Programmable Logic Device) ou somente PLD; b) CPLD (Complex PLD); c) FPGA (Field Programmable Gate Array), e dois tipos principais de programao: a) irreversvel: fusveis so queimados, destruindo conexes que no podem ser restabelecidas; b) reprogramvel: clulas de memria controlam interconexes programveis e funes internas EPROM, EEPROM, FLASH, SRAM. - Capacidade Lgica: medida em nmero de portas 2-input-AND. Chegando a 250.000 portas (dados do ano de 2006); - Densidade Lgica: quantidade de lgica/unidade de rea - Bloco Lgico: bloco lgico replicado em FPGAs - Chave Programvel: dispositivo que programa a conexo de elementos lgicos e de fios.

Os dispositivos cuja programao baseada em anti-fusvel no podem ser reconfigurados, dificultando as etapas de testes e/ou simulaes no projeto, minimizando a possibilidade de correes e modificaes, acarretando em perdas substanciais Para realizar a programao desses dispositivos existem alguns

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softwares que so desenvolvidos pelos prprios fabricantes de PLDs e fornecidos aos projetistas, de acordo com o elemento a ser programado. Os circuitos integrados desenvolvidos com finalidades programveis podem ser divididos em dois grupos de integrao: circuitos integrados padres e circuitos integrados de aplicao especfica (ASIC). Os circuitos integrados padres (reprogramveis) so compostos pelos circuitos integrados de funes fixas, que correspondem aos componentes digitais bsicos (funes AND's, OR's, NAND's, NOR's Exclusivos, Flip-Flops, etc.), pelos microprocessadores e pelos circuitos integrados reconfigurveis, ou programveis (dispositivos lgicos programveis). So classificados em SSI (integrao de pequena escala) e MSI (integrao de mdia escala), normalmente construdos em lgica TTL, ou CMOS, possuindo funes analgicas e digitais de propsito gerais, baixo custo, devido a sua produo em massa, com blocos funcionais bastante simples. Microprocessadores/Microcontroladores so componentes extremamente flexveis devido a sua programabilidade. A programao do componente torna-o flexvel para implementao de vrios tipos de aplicaes, entretanto, a implementao de um algoritmo por software ser mais lenta que quando implementada por um hardware equivalente. Assim, para alguns casos, a tarefa dever ser implementada por hardware. Os componentes ASIC (circuitos integrados de aplicao especfica) so programados atravs de interconexes metlicas usadas na fabricao de circuito integrado (irreversveis), sendo tambm denominados de MPLDs (MaskProgrammable Logic Device, ou seja dispositivos de lgica programvel por mscaras, e portanto, necessitam de ter suas funes definitivas de operao implementadas na prpria construo do componente. Os ASIC so subdivididos em circuitos integrados denominados FULL CUSTOM (baseado em transistores) e circuitos integrados denominados SEMICUSTOM (baseado em clulas blocos lgicos de Flip-Flops). As figuras a seguir representam as simbologias de um PLD.

Fig. 108 Representao do circuito com possibilidade de programao

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Fig. 109 Simbologia simplificada de um PLD

8.2 Classificao/Organizao dos PLDs Os PLDs so classificados pela complexidade de implementao de circuitos a partir de componentes bsicos. Conforme descrito, anteriormente, existem trs formas de organizao dos PLDs: SPLD (Simple Programmable Logic Device) ou somente PLD, CPLD (Complex PLD) e FPGA (Field Programmable Gate Array). 8.2.1 SPLD (Simple Programmable Logic Device) ou PLD Um PLD um arranjo de portas AND que recebe entradas do sistema e gera termos de produtos enquanto um arranjo OR produz as sadas do sistema (figura 110).

Fig. 110 Arquitetura bsica de um PLD

Os parmetros de complexidade de um PLD so: nmero de entradas, nmero de produtos e nmero de sadas (somas). possvel construir trs tipos de PLDs, dependendo da flexibilidade de programao: a) PROM (Programmable Read-Only Memory): somente o arranjo de portas OR programvel. Produtos so fixos, mas preciso escolher quais produtos sero conectados a cada porta OR (figura 111);

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Fig. 111 Arquitetura SPLD - PROM

b) PAL (Programmable Array Logic): apenas o arranjo de portas AND programvel. As portas OR recebem um nmero fixo de produtos, mas a composio de cada produto programvel (figura 112);

Fig. 112 Arquitetura SPLD - PAL

c) PLA (Programmable Logic Array): ambos os arranjos so programveis (figura 113).

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Fig. 113 Arquitetura SPLD - PLA

O mtodo mais comum de programao de um PLD o rompimento de um fusvel, atravs do envio de uma corrente de alta intensidade atravs do fusvel que se deseja queimar. A desvantagem deste mtodo sua irreversibilidade: os fusveis no podem ser reconstitudos. Nas EPLDs (Erasable Programmable Logic Devices) este problema resolvido programando-se as conexes por meio de chaveamentos controlados por EPROMs, EEPROMs, etc. As PLAs so mais flexveis que as PALs, porm seu grande nmero de fusveis torna a arquitetura lenta (a resistncia do fusvel adiciona um atraso ao sinal que o percorre). A figura 114 apresenta uma PAL 16R4. Uma PLD pode substituir de 5 a 15 portas TTL ou CMOS.

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Fig. 114 PAL 16R4

8.2.2 CPLD (Complex Programmable Logic Device) Os PLDs apresentam duas grandes limitaes: a) impossibilidade de realizar funes multinveis; b) impossibilidade de compartilhar termos de produtos em funes diferentes. Em ambos os casos, a justificativa o carter fixo das interconexes: possvel programar as funes mas no as interconexes entre as funes. Esta caracterstica foi acrescentada aos CPLDs (Complex Programmable Logic Devices). Um CPLD pode ser visto como a montagem de dois elementos (figura 115):

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Fig. 115 Configurao de um CPLD

a) uma clula programvel que realiza uma funo universal de n variveis. Diversas implementaes so possveis: um multiplexador, uma memria, um arranjo AND-OR, etc. b) uma rede de interconexo que seleciona as entradas das clulas entre as variveis externas e as sadas das clulas programveis. O circuito MAX (Multiple Array Logic) da Altera um exemplo tpico de arquitetura CPLD. A figura 116 mostra o circuito MAX 7000, cujas caractersticas principais so: a) funes lgicas inclusas em um LAB (Logic Array Block); so programveis; b) uma LAB composta por 16 clulas e 32 expanses AND; c) a clula muito simples: um flip-flop dirigido pela soma de trs produtos; d) as portas AND expansoras podem ser compartilhadas por todas as clulas de uma LAB; e) a sada de uma clula pode ser enviada a um pino de sada ou roteada atravs da PIA (Programmable Interconnect Array) para outra clula.

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Fig. 116 CPLD Max 7000 da Altera

Muitas vezes os CPLDs so confundidos com FPGAs, mas existe uma diferena importante: a programabilidade das interconexes limitada nos CPLDs. Porm, as interconexes permitidas so previamente roteadas na manufatura e a programabilidade para o usurio resume-se escolha destas interconexes. Em outras palavras, h somente uma ligao possvel entre duas portas. Porm, esta limitao representa uma vantagem: a temporizao previsvel, o que no o caso nos FPGAs. 8.2.3 FPGA (Field Programmable Gate Array) Um circuito FPGA um arranjo de clulas lgicas associado a uma infraestrutura de interconexes (figura 117) A clula lgica uma funo universal ou um dispositivo lgico com funcionalidade completa. A clula lgica pode ser programada para realizar uma dada funo. As conexes entre clulas tambm podem ser programadas, mas, diferentemente das CPLDs, estas conexes so de diferentes tipos e existem diversos caminhos entre dois pontos do circuito. Assim, impossvel prever a temporizao antes da finalizao do roteamento do circuito. As clulas de entrada e sada tambm so programveis mas com possibilidades menores que as clulas lgicas (geralmente so programveis apenas a direo da informao, o tipo do elemento de armazenamento, o nvel eltrico).

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(a)

(b)

Fig. 117 (a) Arranjo do FPGA (b) distribuio ASIC

Os circuitos FPGA podem ser divididos em duas grandes famlias, segundo o nvel de complexidade de sua clula lgica: a) circuitos de granulao fina: cada clula composta de um ou diversos dispositivos de funcionalidade completa (portas NAND, por exemplo) ou alguma funo universal com baixa complexidade (um multiplexador com 2 ou 3 variveis, por exemplo). O altssimo nmero de interconexes necessrias para um dado sistema traz algumas vezes uma alta dificuldade para estabelecer o roteamento neste tipo de circuito. Mas este problema amplamente compensado pela otimizao no uso das clulas. Exemplos deste tipo de arquitetura so os dispositivos: Crosspoint (pares de transistores), Algotronix (multiplexadores de uma varivel), Actel (multiplexadores de duas variveis), QuickLogic (multiplexadores de duas variveis); b) circuitos de granulao grossa: a clula lgica uma funo universal com diversas variveis de entrada (geralmente uma look-up table tabela de predio). O exemplo tpico desta famlia so os FPGAs Xilinx com funes de nove variveis por clula, no melhor caso. Para realizar uma dada funo, a FPGA de granulao grossa usa geralmente um nmero menor de clulas que uma FPGA de granulao fina, assim como um nmero menor de interconexes, mas a superfcie do circuito integrado pode ser utilizada de forma menos tima: uma porta de duas entradas, por exemplo, pode requerer uma clula completa para sua implementao, o que resulta em um desperdcio de complexidade. 8.2.3.1 Aplicaes de FPGAs FPGAs podem ser utilizados na implementao de uma grande quantidade de funes lgicas, havendo uma certa limitao para o nmero de variveis de entrada, como o caso dos outros dispositivos existentes no mercado. As implementaes consistem desde simples circuitos, como somadores, subtratores e acumuladores, at circuitos mais complexos, como filtros.

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Dentre as aplicaes mais simples, podemos tambm citar codificadores (como exemplo o codificador entre bcd e binrio), decodificadores e somadores com carry look-ahead. Existem vrias maneiras de se implementar somadores binrios, subtratores e acumuladores em FPGA. Vrios mtodos oferecem diferentes caractersticas entre velocidade e tamanho. Uma tcnica mais compacta, mas lenta, a tcnica bit-serial, que opera em um ou dois bits por ciclo de clock, gerando soma e carry. A soma alimentada para um registrador de sada e o carry armazenado e usado no prximo bit. O mais compacto circuito combinacional somador ou subtrator (paralelo), consiste de cascatas de CLBs. Cada CLB implementa um somador completo, recebendo um bit de cada operando e um carry de entrada. o CLB gera a soma e um carry de sada. Uma funo de 16 bits complementada com 16 CLBs de atraso, e requer 16 CLBs. Exemplo: somador bit-serial A arquitetura do CLB ideal para implementao do circuito aritmtico bitserial. Os dois operandos so serialmente registrados nos shift registers e enviados em LSB para a unidade aritmtica serial. A soma tambm gerada serialmente e convertida para dados paralelos num terceiro registrador. A unidade aritmtica possui um somador/subtrator completo de 1-bit e um carry/borrow flip-flop, e pode ser implementada num nico CLB. Antes de iniciar a operao, o carry/borrow flip-flop precisa ser apagado. Subsequentemente, somas ou diferenas so passadas para o registrador de sada, enquanto carries e borrows so armazenados para incluso no prximo bit da operao serial.

Fig. 118 Somador/Subtrator serial

8.3 Como transformar um programa num circuito As funes bsicas como lao, atribuio, incremento, decremento ou array podem ser facilmente implementadas com componentes comuns como veremos nos prximos itens a seguir.

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8.3.1 Varivel A varivel criada em um programa pode ser implementada com o circuito de um registrador (Flip-Flop tipo D ou Latch) como por exemplo o 74173, 74172, 7476 ou 7475. A figura 119 mostra a forma de representar um registrador em um diagrama de blocos.

Figura 119: Representao de um registrador.

Na figura 119 podemos ver alguns sinais de controle para o registrador: - O sinal CARGA que serve para transferir os dados da entrada para a sada do registrador. - O sinal ZERA que serve para levar todas as sadas a nvel lgico zero. Nos circuitos com Flip-Flop isto est disponvel atravs dos pinos de Reset dos Flip-Flops. Eventualmente pode ser encontrado um sinal de Preset que leva todas as sadas para nvel lgico um. O registrador pode e deve ser usado para guardar o valor de uma determinada varivel, para isto basta colocar este valor na entrada do registrador e dar sinal de CARGA. Desta forma o valor presente na entrada do registrador fica armazenado em sua sada. 8.3.2 Contador Para implementar um contador com circuitos eltricos, basta usar um integrado que execute esta funo como por exemplo o 74160, 74168, 74161, 74162 e 74191. Circuitos contadores so facilmente encontrados com as mais variadas funes, mas a figura 120 mostra as mais comuns de serem encontradas. Nesta figura podemos notar que o contador possui at quatro entradas: - Uma para zerar a sada do contador, isto pode ser usado para inicializar o contador. - Uma para carregar um valor pr-determinado para o incio da contagem (funcionando como o carga dos registradores, coloca na sada do contador o que est presente em sua entrada). - Um sinal de incrementa (INC) e outro de decrementa (DEC) que indicam quando o contador esta habilitado para contar e se esta contagem deve ser feita incrementando ou decrementando o valor na sada do contador.

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Figura 120: Representao de um contador.

O contador pode ser usado para fazer loops, incrementar ou decrementar variveis ou carregar (inicializar) uma varivel com qualquer valor diferente de zero. Para isto basta ligar os sinais de INCrementa, DECrementa, ZERA ou CARGA. 8.3.3 Array Os arrays implementados em programas podem ser acessados com circuitos atravs do Multiplex. Neste circuito, as entradas do multiplex correspondem ao array inteiro. O ndice do array corresponde ao valor usado para selecionar qual entrada do multiplex estar presente na sada do circuito. Com exemplo deste tipo de circuito temos o 74150 e o 74151. O multiplex representado em diagrama de blocos pode ser simbolizado com mostrado na figura 121.

Figura 121: Representao de um multiplex.

O multiplex um circuito que fornece em sua sada o bit Dado[i] onde Dado o array de bits colocado na entrada do MUX, e i o indice deste array, dado pelo endereo de n bits. Ou seja, se houver quatro bits de endereo formando o nmero binrio 1001 ento estaremos selecionando para a sada DADO[9].

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O circuito proposto anteriormente para a implementao de um array de dados permite apenas entradas de um nico bit. Se estivermos interessados em criar um array onde cada informao possui vrios bits, ento podemos ligar diversos multiplex em paralelo (todos acionados ao mesmo tempo e pelos mesmos ndices) formando palavras maiores do que 1 bit. Uma alternativa a esta soluo consiste na utilizao de circuitos seletores. Os seletores permitem entradas com diversos bits porm restringem seu funcionamento a um nmero bem limitado de entradas (na maioria das vezes duas entradas). O funcionamento do seletor e o seu uso so idnticos ao do multiplex. Sua representao em diagramas de blocos pode ser vista na figura 122 e os circuitos 74157 e 7498 so exemplos de seletores.

Figura 122: Representao de um seletor.

8.3.4 Testes de um IF Muitas vezes os programa precisam testar hipteses ou valores de variveis e isto pode ser feito atravs de um teste do tipo IF. Algumas vezes estes testes so implementados dentro de loops do tipo WHILE ou FOR mas de qualquer forma nada mais so do que um testes do tipo IF associado a uma outra operao. Estes testes podem ser realizados diretamente se a varivel a ser testada apenas um bit ou atravs do circuito comparador que fornece uma sada para indicar o resultado da comparao entre dois nmeros. O smbolo para diagramas em bloco do comparador mostrado na figura 123. Exemplos de circuitos que realizam este tipo de operao so o 7485 e o 74688. Para testar variveis entre si ou com nmeros diferentes de 0 ou diferentes de todos os bits em 1, podemos usar o comparador, que fornece uma sada ativa para as condies entradas iguais, entrada A maior que entrada B ou entrada B maior que entrada A. Na verdade h trs bits de sada mas s um est ativo a cada instante de tempo.

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Figura 123: Representao de um comparador.

claro que os comparadores so utilizados apenas em situaes onde as comparaes no so triviais ou seja so diferentes de todos os bits em 1 ou em 0. Se isto ocorrer, pode ser mais simples o uso de portas lgicas ao invs de comparadores. 8.3.5 Case Algumas vezes porm o numero de casos a serem testados grande. Quando isto acontecer utiliza-se um teste do tipo CASE que testa a mesma varivel e em funo do seu resultado toma diferentes procedimentos similarmente ao IF, porm no CASE uma mesma varivel pode ser testada contra muitas possibilidades ao invs do tradicional verdadeiro ou falso. Por exemplo, num sorteio, dependendo do nmero sorteado teremos um ganhador diferente. O CASE implementado, em termos de circuito, com um decodificador. O decodificador fornece uma sada ativa para cada combinao possvel das variveis em sua entrada e isto usado para selecionar um determinado circuito ou procedimento. A simbologia para diagramas de bloco mostrada na figura 124. Entre os diversos decodificadores existentes podemos citar o 74154, 74138 e o 74156.

Figura 124: Representao do decodificador.

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O circuito do decodificador ativa a sada correspondente ao nmero que esta na entrada. Se na entrada temos trs bits, na sada temos oito bits. O bit de sada que estiver ativo, por exemplo o bit 6, indica, ento, que estamos autorizando a realizao da tarefa 6 pois na entrada do decodificador est o nmero 110 binrio. 8.3.6 Somas Implementadas com Somador. Ex.: 7483, 74181

Para se somar dois nmeros de n bits, podemos usar um somador completo com Carry In (CI) e Carry Out (CO). Estes recursos de carry tambm permitem que sejam cascateados (ligados em srie) vrios somadores ou que se implemente subtraes (com complemento de dois) de forma bem simplificada. 8.3.7 Exemplos: a) Implementar um circuito capaz de atribuir um nmero a uma varivel. Em algoritmo: A Entrada; Com Circuitos Digitais:

No circuito a cima, toda vez que o Bloco Controlador fornece um pulso de Carga no Registrador, o nmero da entrada armazenado na sada do registrador como se fosse uma varivel! Esta varivel no muda de valor at a prxima carga do Registrador. b) Implementar um loop FOR:

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Em algoritmo: for A:= 0 to 15 do; (para-faa) Com Circuitos Digitais:

No circuito a cima, o bloco controlador deve zerar o contador, testar se SADA=15 e, caso no seja, deve incrementar o contador. Testar SADA=15 e incrementar contador so repetidos at que SADA=15. Neste ponto, o loop acabou. c) Ler todos os elementos de um array de 8 posies e atribuir o valor lido a uma varivel. Em algoritmo: for A:= 0 to 7 do Sada E[A]; Com Circuitos Digitais:

O programa em algoritmo, no qual se baseia o circuito, l os elementos do array E e os atribui a varivel Sada. Como podemos perceber, para implementar este programa utilizamos os circuitos dos exemplos a e b mais um MUX capaz de selecionar uma entre vrias entradas, de acordo com o ndice fornecido pelo contador (varivel Ano programa).

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9 Bibliografia CRUZ, Eduardo Csar Alves; CHOUERI JMIOR, Salomo. Circuitos Seqenciais e Memrias. So Paulo: rica, 1994. 105p. ERCEGOVAC, Milos D; LANG, Toms; MORENO, Jaime H.. Introduo aos Sistemas Digitais. Traduo: Jos Carlos Barbosa dos Santos. Porto Alegre: Bookman, 2000. FERREIRA, Jos Manoel Martins. Introduo ao Projecto com Sistemas Digitais e Microcontroladores. Porto - Portugal: FEUP Edies, 1998. 371p. FREGNII, Edson; SARAIVA, Antonio Mauro. Engenharia do Projeto Lgico Digital: Conceitos e Prtica. So Paulo: Edgard Blcher Ltda, c1995. 498p. LOURENO, Antonio Carlos [ET.AL]. Circuitos Digitais. 3 ed. So Paulo: rica, 1999. 321p. TOCCI, Ronald J.; WIDDMER, Neal S.. Sistemas Digitais: Princpios e Aplicaes. 7 ed. traduo Jos Franco Machado do Amaral, Jorge Lus Machado do Amaral. So Paulo: LTC, 2000. 588p. Peridicos/Apostilas: ARROZ, Guilherme; SRRO, Carlos. Sistemas Digitais Apontamentos das Aulas Tericas. Instituito Superior Tcnico Universidade do porto, Portugal: 2005. Disponvel no endereo de URL http://sd.tagus.ist.utl.pt/files/ Folhas_v11.pdf. Acesso no ms Dezembro/2006 BASTOS, Sandro Rodrigo G.. Sistemas Digitais 1. Universidade de Santa ceclia, Santos - SP. Disponvel no endereo de URL http://professores.unisanta.br/ srbastos/Apostila%20SD1.pdf. Acesso no ms Janeiro/2007. HEY, Hlio Lees. Circuitos Combinacionais Tpicos MSI. Centro de Tecnologia - Universidade Federal de Santa Maria. Santa Maria RS. Disponvel no endereo de URL http://ensino.univates.br/~jack/eletronica_digital/cap_5.pdf. Acesso no ms Janeiro/2007. ZAPELINI, Wilson B.. Lgica Combinacional. Centro Federal De Educao Tecnolgica De Santa Catarina CEFET-SC. Florianpolis SC, 2003. Disponvel no endereo de URL www.cefetsc.edu.br/~eletronica/download/ apostilaLC.pdf. Acesso no ms Janeiro/2007.

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