MANTENIMIENTO DE EQUIPOS INFORMÁTICOS

Ignacio Moreno Velasco UNIVERSIDAD DE BURGOS Versión 7.1 Marzo 2012

4.- LA PLACA BASE DEL PC.

Ignacio Moreno Velasco

Apuntes Mantenimiento de Equipos Informáticos

Tabla de contenido
4.1.4.2.4.2.1.4.2.2.INTRODUCCIÓN CHIPSET Buses:
Interfaz de bus

3 5 6
6

4.2.1.1.-

Puente Norte
Bus del sistema
®

7
7

4.2.2.1.-

Front Side Bus (FSB). Intel .................................................................................... 7 QuickPath Interconnect (QPI)Intel®: ......................................................................... 9 Bus del sistema de AMD: Hypertransport ...................................................................10 4.2.3.Puente Sur 12
4.2.3.1.Bus de enlace 12

Ejemplo: Intel Direct Media Interface (DMI) ...............................................................12 Ejemplo: Bus Hypertransport.................................................................................13 4.2.4.Evolución del chipset 16
4.2.4.1.Pentium II-III, K6-Athlon 16

Bus del sistema (host bus) ....................................................................................16 Bus de enlace ...................................................................................................16
4.2.4.2.Pentium 4-Athlon XP 18

Ejemplo: Chipset VIA Apollo P4X333. .......................................................................18 Ejemplo: Chipset 82875P......................................................................................19
4.2.4.3.Arquitectura PCI Express 20

Intel ..............................................................................................................20 AMD, nVIDIA .....................................................................................................21 4.2.5.Ejemplos 22
4.2.5.1.Sistemas de sobremesa 22

Ejemplo: Chipset nVIDIA nForce 790 ........................................................................22 NVIDIA GeForce 8200 ..........................................................................................22 Intel Serie 6 .....................................................................................................23
4.2.5.2.Estaciones de trabajo y servidores 24

AMD Chipset para procesadores Opteron ...................................................................24 Intel C600 para procesadores Xeon E5 ......................................................................24 Intel 5000X ......................................................................................................25 Intel E7500 ......................................................................................................25

Tema 4: Placa base del PC

versión 7.1

2/25

Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4.1. memoria.. componentes electrónicos (condensadores.  www.msi.) etc. tarjetas de periféricos.INTRODUCCIÓN Es una placa de circuito impreso (PCB: Printed Circuit Board) que soporta y conecta físicamente los elementos fundamentales de un ordenador: Microprocesador.1 3/25 .etc. En la imagen podemos observar una placa base para Intel® Core i7 del fabricante MSI: Figura 1: Imagen de placa base MSI Z68A‐GD80. conectores. bobinas.com  Tema 4: Placa base del PC versión 7. chipset.

Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos La siguiente figura muestra un ejemplo de esquema funcional de una placa base actual: Test Load On On Lin e Batt ery Smart Replace Boost Ba ttery Ba ttery Figura 2: Diagrama de bloques funcional de una placa base genérica.1 4/25 .  Ignacio Moreno Velasco  Tema 4: Placa base del PC versión 7.

pues las rutinas BIOS se encargan de la configuración del chipset.  Los buses periféricos: USB. Además. Por ejemplo:  Soporte multiprocesador.0. Asume las funciones más importantes del sistema que no se hallen integradas en el microprocesador.  Si asume el control de la RAM: Tipo (DDR-2.. Serial ATA. interrupciones hardware).  Los buses de expansión: PCI. 32 ó 64 bits). También es habitual que incluya periféricos como el reloj de tiempo real o la memoria CMOS-RAM. Cada chipset requiere de una versión específica del BIOS. SPI. PCI-Express. donde el puente norte ya no incluye el controlador de memoria.2.1 5/25 . dependiendo del microprocesador para el que esté diseñado. DDR-3) y cantidad soportada.ej. Así.CHIPSET El chipset es el conjunto de circuitos integrados más importante de la placa base. las rutinas BIOS permiten el acceso al hardware conectado (mediante. aunque puede haber varios chipsets compatibles con un mismo micro.  Cantidad y versión de buses USB. PCI-Express 3. lo que requiere procesos de R/W en los registros de configuración. Este chipset se corresponde con el diagrama funcional de la Figura 2. Esta dependencia del micro hace que un chipset solo sirva para una familia de micros. Serial ATA. AGP. puede estar formado por uno o dos circuitos integrados.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4.1 ó 2.  El bus gráfico: PCI-Express. parity-checking.. El chipset determinará en gran medida las prestaciones de la placa base según las funciones que asuma. la integración en el mismo die que la CPU de otros elementos como el procesador de gráficos (GPU) e incluso de puertos PCI-Express ha provocado la aparición de chipsets con un único circuito integrado que realiza el resto de funciones que no asume el microprocesador. etc.  Intel®  Figura 3: Diagrama de bloques de un sistema basado en el chipset Intel X58  Tema 4: Placa base del PC versión 7. p. ECC…  Soporte PCI (versión 2. que gestionarán la comunicación del micro con:  La memoria: Tanto la RAM (controlador de memoria) como el BIOS-ROM.3 . Actualmente.

se necesitan circuitos integrados que permitan la comunicación entre ellos. eSATA.  Registro de estado: De aquí puede leerse el estado de la transmisión y de la interfaz. De paralelo a serie. infrarrojos.  Hallarse integrado en alguno de los circuitos del chipset. Serial ATA. Figura 4: Ejemplo de Interfaz hardware entre dos buses.  Bus del sistema gráfico (Antes AGP. El término “ancho de banda” (BW = BandWidth) se usa para referirse a la cantidad teórica de datos que puede transportar el bus por unidad de tiempo.2.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4. ATA. …  Bus de enlace (entre el puente norte y el puente sur)  Bus de gestión del sistema SMBus (System Management Bus). El propio bus PCI necesita una interfaz (también llamado controlador PCI) para poder conectarse al micro a través del Bus del sistema. Sin embargo. en todo caso. ahora PCI Express). etc…)  Bus SPI (Serial Peripheral Interface) con el usualmente se conecta el BIOS-ROM.2. 4.  Bus de memoria.1: Proponer un ejemplo real.1. también conocida como “controladora”. Tema 4: Placa base del PC versión 7.  Propuesto 4. el ancho de banda es un parámetro que debe expresarse en Hertzios (Hz) y por lo tanto debe referirse.- Interfaz de bus Cuando en un sistema conviven varios buses. asignando nombres propios al diagrama de bloques de la Figura 4. puede adoptar diversas formas:  Tarjeta insertada en algún bus de expansión. P.  Buses de expansión: (Actualmente PCI y PCI Express).  Bus LPC (Low Pin Count) de conexión con el chip super I/O (circuito integrado que aglutina puertos heredados como el de Teclado.1. disquetera.1 6/25 .. Dispositivo 1 BUS EXTERNO Dispositivo n Interfaz BUS DE EXPANSIÓN La interfaz de bus.  Registro de control: Aquí se escribe la configuración de funcionamiento. Figura 5: Elementos básicos de una interfaz hardware.  Circuito integrado sobre la placa base.  Buses externos: USB.1.  Lógica de E/S: donde se realiza la conversión de los datos a nivel lógico y físico. RS-232. a un rango de frecuencias.  Registro de datos: Almacen temporal (bufer) de los datos que llegan o van a la CPU. ej.BUSES: Los buses habituales de una placa base son actualmente:  Bus externo del micro o Bus del sistema (Host Bus) o FSB (Frontal Side Bus).

Dependiendo del microprocesador con el que se comunique.PUENTE NORTE Figura 6: Detalle de puente norte dentro un chipset. que usan el bus QPI. dcha) y hasta 4 buses en las últimas versiones. (Intel®) Tema 4: Placa base del PC versión 7. bidireccional. lo que aumenta la latencia en sistemas multiprocesador.  Unidad de Procesamiento Gráfico (GPU) 4.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4. dentro de las arquitecturas x86. haciendo además de puente entre el bus externo del micro (bus del sistema) y el puente sur (bus de enlace). Front Side Bus (FSB). o AMD que usan HyperTransport.2. puede contener o no:  Controlador de memoria (bus de memoria).1. Se trata de un bus paralelo. compartido.2.  Introduction to the Intel® QuickPath Interconnect. el bus del sistema se implementa mediante dos tecnologías distintas según se trate de microprocesadores Intel.  Interfaz con el sistema gráfico (bus gráfico).2. de 64 bits de datos cuyas últimas versiones transmiten 4 datos por ciclo de reloj (quad pumped) aunque el bus de direcciones solo es capaz de leer/escribir dos direcciones por ciclo.2..1 7/25 . La frecuencia de reloj de este bus ha ido aumentando con las versiones. Intel® Es el bus usado por los micros Intel desde finales de los años 90 hasta la arquitectura Core. Figura 7: Como puede apreciarse.  Ignacio Moreno Velasco Es el circuito integrado que comunica al micro con las partes del sistema que no se hallen integradas en el propio micro. Las soluciones que se adoptaron fueron aumentar la frecuencia de reloj (de ahí las diferencias de velocidad entre ambas figuras) y dotar al chipset de más buses FSB: dos (fig.Bus del sistema Actualmente. el FSB es un bus bidireccional y compartido.

576 bytes. Transf. la velocidad de transferencia máxima teórica será: V  200  10 transf .Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Si consideramos las últimas versiones que funcionan con fCLK = 400 MHz.1 8/25 . transmisión o recepción.Core – Core 2 100/133/200/267/333/400 4 400/533/800/1067/¿?/¿? 64 bits ¿? Tabla 1: Principales parámetros de buses del sistema paralelo de Intel.  Ignacio Moreno Velasco   Propuesto 4.000 bytes = 1 MB. ≠ 1.048.2: En la tabla anterior.024 Kibytes = 1. estados de espera. control de errores. Anchura Frec. etc Tabla 2: Buses de expansión paralelo de topología compartida. Transacciones Bytes MB GB 6 ciclos 4 8  6400  6.  Ignacio Moreno Velasco  Propuesto 4.000. La velocidad sostenida siempre será más baja que la máxima debido a la latencia que introduce el protocolo de transferencia de datos: fase de direccionamiento. por ciclo Frecuencia efectiva (MT/s) Bus de datos MB/s máximo Pentium 66 1 66 64 bits 503.5 PII-PIII 100/133 1 100/133 64 bits 763/1015 PIV. esta velocidad se refiere a un único sentido de la comunicación. Reloj Datos por Vel.1 AGP AGP (x2 mode) AGP (x4 mode) 64 32 32 32 66 66 66 66 1 1 2 4 504 252 504 1007 Nota: 1 MiByte = 1. La siguiente tabla muestra distintas versiones de bus de sistema usados por Intel: Bus del sistema Frecuencia (MHz) Transac. Bus (bits) (MHz) ciclo (MiBytes/s) 1 PCI 32 33 126 64-bit PCI 2.4 s ciclo Transacción s s Por tratarse de un bus paralelo y compartido. pues no puede realizarse comunicación full-duplex.3: comprobar las cifras de la tabla anterior. hallar las velocidades marcadas con ¿?. Tema 4: Placa base del PC versión 7.

Máx. cada procesador consta de 4 conexiones QPI.   Ignacio Moreno Velasco Front Side Bus QPI 2008 3.4 20 16 (2 Bytes) 12. 2007 400 MHz 4 1.2 GHz 2 6.1 9/25 .8 25.  Modificada de An  Introduction to the  Intel® QuickPath  Interconnect (Intel®)  Tema 4: Placa base del PC versión 7. Máx. no es posible ) Figura 9: Diagrama de bloques de procesador con Intel® QuickPath Interconnects. tampoco puede decirse que es un bus serie al uso: En este bus punto a punto los datos se trocean y envían simultáneamente a través de varias vías (lanes) en varias transferencias. teórica (GB/s) ambos sentidos. Otra característica relevante de este bus es su baja latencia. Las dificultades que presentaba seguir escalando la frecuencia del FSB se salvaron rediseñando por completo el bus del sistema. Figura 8: Sistema multiprocesador con arquitectura de conexión QPI. Aunque no se trata de un bus paralelo como lo era el FSB.8 12.6 (full-duplex) Año Frec. Se trata de un bus punto a punto unidireccional frente a la topología compartida bidireccional del FSB. Vel.6 64 64 (8 Bytes) 12.  Introduction to the Intel® QuickPath Interconnect. teórica (GB/s) en un único sentido.8 (compartido. efectiva (GT/s) Anchura bus (bits) Anchura dato (bits) Vel.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos QuickPath Interconnect (QPI)Intel®: Con la llegada de la arquitectura Nehalem (Core i7) se rediseñó por completo el bus del sistema. (Intel®) Tabla 3: Comparación entre los principales parámetros de FSB y QPI. En este caso. Reloj Nº de datos por ciclo de reloj Vel.

   Cada enlace está formado por 20 pares de conductores que transmiten 20 bits y por otro par de conductores para su señal de reloj (21 pares). por ejemplo. La frecuencia que consta en la figura es “frecuencia efectiva” y debería estar expresada en MT/s.  www.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Figura 10: Diagrama de la capa física de QPI.  Los 21 pares de conductores de cada enlace se materializan en un total de 84 pistas en el PCB de la placa base. los otros 4 permiten la correción de errores en la transmisión. no podía hacer. De los 20 bits transmitidos solo 16 son de datos. uno para cada sentido de transmisión. Es utilizado. Ambos enlaces transmiten de forma simultánea (i. Tema 4: Placa base del PC versión 7. Bus del sistema de AMD: Hypertransport Figura 11: Ejemplo de comunicación mediante el bus Hypertransport CPU-Puente norte. de ahí las señales agrupadas por pares.e.tw HyperTransport (formalmente LTD: Lightning Data Transport) es un bus de alta velocidad de transferencia registrado por HyperTransport Technology Consortium para la interconexión de circuitos integrados. pues en este bus se transfieren 2 datos por ciclo de reloj. por ser compartido.com. full-duplex) cosa que el FSB. Inc.1 10/25 .  Cada conexión está formada por 2 enlaces punto a punto. por toda la familia de procesadores AMD. Chipset K8T800 de VIA Technologies. Está pensado para la conexión entre chips de alta velocidad como procesador y chipset ó conexión entre procesadores en sistemas multiprocesador.  An Introduction to the Intel® QuickPath Interconnect (Intel®) Podemos observar que 1 Conexión  2 enlaces  40 vías (+2 de reloj)  80 hilos (+4 de reloj)  Como se refleja en la Figura 10:  La transmisión eléctrica se realiza de forma diferencial.via.

6 GT/s HT2. Simultáneas (i. Addresses.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos  Punto a punto.6 2. 300.hypertransport.6 GB/s 3. CTL = Control.0   Figura 13: Bus Hypertransport de 16 bits. Figura 12: 1 enlace Hypertransport. (i.4 GB/s GB/s GB/s GB/s 3. 600.6 GHz 5.4 GB/s 12.2 GB/s 5. … MHz) con 2 datos por ciclo. 500. conecta 2 dispositivos). 8.6 GB/s 800MB/s 1. full duplex).  1 enlace = 2 subenlaces de lineas unidireccionales.2 6.e.3 GB/s 1.2 GB/s 1.8 GT/s HT3. 400. Puede ampliarse la anchura del bus añadiendo más enlaces punto a punto (2.4 GB/s 11.2 GB/s 20. Observar que por cada 8 bits es necesaria otra señal de reloj  www.0 2.2 GHz 6. and Data (CAD).1 11/25 .e. Command. 16 y 32 bits).org     Según la figura: 2’6 · 109 ciclos/s x 2 datos/ciclo x 16 bits/dato = 83’2 Gb/s = 10’4 GB/s cada subenlace  20’8 GB/s cada enlace (upstream + downstream).x 800 MHz 1. Tabla 4: velocidad de transmisión unidireccional del Bus HyperTransport: (2 datos por ciclo de reloj) Frec.6 GB/s Ejemplo: Señales de un enlace de 16 bits Hypertransport 3. 4.6 GB/s 10.4 GHz 2.4 GB/s 2.1 3.  Los dispositivos pueden disponer de varios enlaces. alta velocidad  Diseño simple que permite flexibilidad en el número de conexiones. Ventajas:  Baja latencia.8 GB/s 25. Ancho del bus de datos en bits (número de patillas) Versión Frec. Tema 4: Placa base del PC versión 7. Full-duplex).2 GT/s HT3. 800.4 GT/s  Ignacio Moreno Velasco 400 MB/s 700 MB/s 1.  Funcionamiento basado en paquetes.8 5.8 GB/s 6. reloj MT/s 2 (24) 4 (34) 8 (55) 16 (103) 32 (197) HT1.  Escalabilidad:   Frecuencia de reloj ajustable (200.0 1.e. efectiva.  DDR: Dos datos por cada ciclo de reloj. La conexión básica consta de una línea de ida y otra de vuelta en modo concurrente (i.

.Bus de enlace Denominamos así al bus que enlaza el puente norte y el sur. etc.. para lo cual contiene:  Interfaz con el puente norte (bus de enlace)..  Interfaces integradas: controladora USB (Interfaz USB). Controladora SATA (discos duros y unidades ópticas). Ejemplo: Intel Direct Media Interface (DMI) Direct Media Interface (DMI) es el bus de conexión entre puente norte (MCH) y puente sur (ICH) de Intel:  Es una versión de PCI Express x4 (~2 GB/s) modificada a nivel eléctrico.3. también es llamado por Intel ICH (I/O Controller Hub). puertos..3.) Test Loa d On Line On Batte ry Smart Replace Boo st Battery Batt ery Figura 14: Detalle de un puente sur genérico. se encuentran integrados en el puente sur del chipset. 4.2. PCI-Express.2. el controlador DMA (Direct Memory Access: 8237).  Dispositivos estándar heredados (controlador DMA..Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4.  Ignacio Moreno Velasco La tendencia actual es agrupar cada vez más funciones dentro del chipset. .  Interfaz con los buses de expansión: PCI. Muchos de los circuitos integrados originales del XT y AT. RTC y memoria CMOS.1 BUS PCI 12/25 . controladores de interrupción 82C59. lo que permite transferencias isócronas (duración determinada y constante) Tema 4: Placa base del PC versión 7.1. etc. el reloj de tiempo real RTC (Real Time Clock).PUENTE SUR Conocido generalmente como South bridge. etc.  El tráfico es concurrente mediante dos canales virtuales (VC0 y VC1) con arbitraje fijo (VC1 prioritario). como el controlador de interrupciones 8259 (PIC: Programmable Interrupt Controller). Su misión básicamente se ciñe a la comunicación de la CPU con los periféricos a través de los buses de expansión.

com  Propuesto 4.4: En la figura anterior. El bus PCI por ser paralelo es compartido.  www.intel. Ejemplo: Bus Hypertransport Topología HyperTransport: Daisy-Chain Figura 16: La topología de un sistema comunicado mediante HT es daisy chain.1 13/25 .hypertransport. Los I/O connectors permiten enlazar otras interfaces al bus.  Direccionamiento hacia el puente sur de 32 bits (downstream addressing) Figura 15: Ejemplo de puente sur (ICH6RW) de Intel con sus posibles conexiones. El primer elemento de la cadena es el Host. El sistema HT finaliza con un dispositivo de un solo puerto. Los dispositivos con 2 puertos HT se denominan Tunel.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Algunas características relevantes son:  Conexión punto a punto unidireccional de 1 GB/s (velocidad agregada de 2 GB/s)  Señal de reloj de 100 MHz (compartida con el bus PCI Express para gráficos).org   Tema 4: Placa base del PC versión 7. Tener en cuenta que las velocidades expresadas en los buses serie se refieren al máximo teórico de un único elemento de los 4 ó 8 que pueden conectarse. como por ejemplo puentes PCI.  www. comprobar si la capacidad del bus de enlace es suficiente para soportar todos los periféricos que pueden conectarse.

3 4096 MB 4096 MB 6x 32 Bit PCI 2.hypertransport.0 / AGP 8x yes VIA Technologies K8T800 578 Ball BGA 0.22 µm SiS 964 MuTIOL 1 GB/s 3. 16 Bit.3 6x 32 Bit PCI 2. Los dispositivos pueden incluir dos enlaces o uno si solo están previstos como final de la cadena:. Memory PCI Slots VT8237 539 Ball BGA VT8237 539 Ball BGA 8X V-Link 533 MB/s 3.0 / AGP 8x Yes NVIDIA nForce3 250 Gb 1309 Ball BGA 0.0 / AGP 8x no 8X V-MAP 533 MB/s 3.3 2x PCI-X using VIA VPX2 DDR266/333/400 DDR266/333/400 DDR266/333/400 4096 MB 6x 32 Bit PCI 2.  Single-link devices must always sit on the end of the chain.  Tema 4: Placa base del PC versión 7.org  Ejemplo: Diversos chipsets que utilizan Hypertransport y sus especificaciones Manufacturer Northbridge NVIDIA nForce3 150 1309 Ball BGA 0.22 µm VIA Technologies K8T800 Pro 578 Ball BGA 0. Ejemplo de topología HyperTransport: Figura 18: Un sistema de E/S HyperTransport se implementa como un dispositivo o más encadenados (daisy chain).1 14/25 .22 µm Southbridge Interconnect AGP Fixed AGP/ PCI clock for overclocking System Speed / Hyper Transport AGP Memory type Memory Max.0 / AGP 8x yes 8 Bit.0 / AGP 8x yes SiS SiS 755 698 Ball BGA 0. 600 MHz Up.3 2x PCI-X using VIA VPX2 Tabla 5. 800 MHz 16 Bit.  A dual-link device that is not a bridge is called a tunnel. Figura 17: Ejemplo de comunicación mediante el bus Hypertransport: Dispositivo de Interfaz AMD-8131 con dos puentes PCI-X.15 µm integrated StreamThru 3. so only one single-link device is possible in a chain.15 µm integrated StreamThru 3. 800 MHz & 1 & Down GHz Up & Down AGP 8x DDR SDRAM AGP 8x DDR SDRAM DDR266/333/400 4096 MB 6x 32 Bit PCI 2. 800 MHz Down AGP 8x DDR SDRAM DDR266/333/400 4096 MB 6x 32 Bit PCI 2. 800 Up & Down MHz Up & Down AGP 8x DDR SDRAM AGP 8x DDR SDRAM 16 Bit. En uno de los extremos de la cadena estará el puente al Host. este tipo de dispositivo se denomina tunel. 800 MHz Up 16 Bit.3 16 Bit.  www. En terminología propia.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Ejemplo de dispositivo tunel (puertos A y B) con 2 conectores PCI-X.

as well as an integrated hardware firewall. VIA should keep an eye on NVIDIA. May 5.  “VIA's K8T800 Pro Bumps up HyperTransport Speed. 800 MHz and 1000 MHz HyperTransport clock speeds are barely measurable.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos  Propuesto 4. But Lacks Punch”. As our benchmarks with the 1 GHz HyperTransport bus reveal.6: Traducir el siguiente texto. the results are practically the same compared to what the 800 MHz bus offers. NVIDIA's nForce3 250 GB. Socket 939 motherboards won't peform noticeably better. Figura 20: Prueba de rendimiento del bus HyperTransport. differences between 600 MHz. Tema 4: Placa base del PC versión 7. In the end. Until the new Southbridge VT8251 is launched. as our benchmarks have shown. Tom’s Hardware guide. However. don't expect great changes the way of performance. offers more interesting features. Therefore. 2004. are able to run at either 33 MHz or 66 MHz.1 15/25 . ¿Cuál sería la velocidad de transferencia máxima y mínima configurable si el bus de datos puede configurarse con un ancho (bus width) de 8 bits?  Propuesto 4.Bert Töpelt. Nonetheless. Indeed. which offers an integrated gigabit Ethernet controller. Patrick Schmid. in which the HyperTransport design will link dual or quad-Opteron architectures. “Since the HyperTransport channel's clock speed increase from 800 MHz to 1 GHz is not all that much. Configuración del bus Hypertransport en el BIOS-setup. we expect that the faster HyperTransport configuration will bring considerable advantages in multi-processor systems. now decoupled from the system.5: Figura 19. the K8T800 Pro is the better choice for overclocking experiments since the AGP and PCI buses.

  Se observa también el puente PCI-ISA que permite la existencia de ranuras ISA.4. Bus del sistema (host bus) El puente norte enlaza con el microprocesador (host) mediante un bus de 100 MHz.. El aumento del tráfico debido a los. Que el bus de enlace fuera PCI permitía implementar sistemas cuyos puente norte y sur fueran de distintos fabricantes.EVOLUCIÓN DEL CHIPSET 4. De esta forma. el puente norte y el sur estaban enlazados mediante un bus PCI.2. USB) acabó por producir un embudo en la transferencia de datos hacia la CPU. contiene un puente PCI-ISA para poder enlazar con las ranuras del bus de expansión ISA donde insertar dispositivos antiguos como modems o tarjetas de sonido. cada vez más rápidos. interfaz de red. pues sirve de puente para poder incluir más dispositivos. aunque especial.- Pentium II-III. con bus de datos de 64 bits y 32 bits de direcciones.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4. K6-Athlon Figura 21: En la imagen  puede verse el puente sur  (Intel 82371AB) que no  deja de ser el quinto  dispositivo del bus PCI  primario junto a las 4  ranuras. Tema 4: Placa base del PC versión 7. Este puente sur.4.1 16/25 . periféricos (HD. Bus de enlace En los primeros chipsets para Pentium.1.2. CD-ROM. el puente sur no dejaba de ser otro dispositivo PCI.

Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Figura 22: Interconexión típica de los principales componentes de un sistema basado en AMD K6 y en el AMD Duron (Figura 23) Tema 4: Placa base del PC versión 7.1 17/25 .

2.1 18/25 .  USB 2.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4. 8 bits) que pueden verse a continuación.4. Figura 24: Diagrama de bloques del chipset VIA Apollo P4X333 para Pentium 4. Entre otras cosas aporta:  Soporte para memoria DDR 333  AGP 8X. Se emplean buses propietarios como el HI (Hub Interface) de Intel o el 8xV-Link de VIA Technologies (133 MHz. Esto impide la posibilidad de utilizar puente norte y sur de distintos fabricantes.  Además el bus de enlace también se encontraba saturado por la creciente demanda de datos de los dispositivos periféricos conectados al puente sur.2.0.  ATA/133.- Pentium 4-Athlon XP  Aparece el FSB de Intel como bus del sistema con el fin de evitar el cuello de embudo en la comunicación con el microprocesador. Tema 4: Placa base del PC versión 7. Ejemplo: Chipset VIA Apollo P4X333. 4 datos por ciclo.

 Bus de memoria: Doble canal de memoria DDR400.intel.com Las principales características de este chipset son:  Bus del sistema: FSB a 800 MT/s (200 MHz x 4 datos/ciclo).  Bus específico en el MCH para la conexión de una interfaz de red (Communications Streaming Architecture).  www. 64 bits de datos. que permite por ejemplo la conexión de una interfaz Gigabit Ethernet. Temporizadores basados en el estándar 82C54 2 controladores DMA en cascada compatibles con en el 8237. Tema 4: Placa base del PC versión 7.  Bus de gestión: SMBus  Puente sur. Figura 25: Diagrama de bloques del chipset Intel 82875P.1 19/25 . Reloj de tiempo real (RTC) y 256 bytes de memoria CMOS RAM alimentada por pila. o CSA.  Almacenamiento: Dos canales Serial ATA y dos ATA paralelo.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Ejemplo: Chipset 82875P. Contiene los siguientes dispositivos heredados:     Controlador de interrupciones (compatibilidad 8259). Puede compararse con una conexión exclusiva al estilo de AGP. Intel sugiere que una conexión Gigabit Ethernet full-duplex podría alcanzar 1’6 Gbit/s en cada dirección.

Intel evolucionó el bus de enlace dando lugar al Direct Media Interface (DMI). El bus del sistema sigue siendo el FSB.intel. de manera que tenemos: 66·106 ciclos/s x 8 bits/ciclo x 4 datos/ciclo = 253’7 MB/s (266 4.3.1 20/25 . lo que simplifica mucho la arquitectura del sistema.- Arquitectura PCI Express Con la incorporación de PCI Express como principal bus de expansión. que no es sino una variante eléctrica del propio PCI Express.  www.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos  Bus de enlace con el puente sur ICH5:      Bus de enlace versión HI 1. Intel Con la introducción de PCI Express. los distintos fabricantes de chipsets modificaron la arquitectura de sus chipsets.4. deducimos que en el bus de enlace se transmiten 4 datos por MB/s aprox. Funciona a 1’5 V. Velocidad de transferencia de 266 MT/s = 266 MB/s en conexión punto a punto.5) 8 bits. Figura 26: Diagrama de bloques del chipset Intel 82915. Como el fabricante no ofrece más datos.) ciclo de reloj.5 (Hub Interface 1.com Tema 4: Placa base del PC versión 7.2. Frecuencia de reloj 66 MHz.

com Tema 4: Placa base del PC versión 7.  www.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Figura 27: Diagrama de bloques del chipset Intel X79.intel. así como Hypertransport en las diferentes versiones de sus chipsets.1 21/25 . nVIDIA Utilizan PCI Express o variantes del mismo como bus de enlace.amd.  www.com AMD. Figura 28: Diagrama de bloques del chipset AMD 990FX.

bit-tech.ixbtlabs.5.5. Figura 30: Diagrama de bloques del chipset nVIDIA GeForce 8200.2.1 22/25 .Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4.  www.2.net Tema 4: Placa base del PC versión 7.  www..com NVIDIA GeForce 8200 Chipset formado únicamente por un circuito integrado que incorpora además GPU.EJEMPLOS 4.1.- Sistemas de sobremesa Ejemplo: Chipset nVIDIA nForce 790 Figura 29: Diagrama de bloques del chipset nVIDIA nForce 790.

com Figura 32: Diagrama de bloques del chipset Intel P67 Express.com Tema 4: Placa base del PC versión 7.1 23/25 .intel.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Intel Serie 6 Figura 31: Diagrama de bloques del chipset Intel H67 Express.  www.intel.  www.

com Tema 4: Placa base del PC versión 7.5.  www.2.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos 4.amd.  www.intel.com Intel C600 para procesadores Xeon E5 Figura 34: Diagrama de bloques del chipset Intel C600.2.1 24/25 .- Estaciones de trabajo y servidores AMD Chipset para procesadores Opteron Figura 33: Diagrama de bloques del chipset para AMD Opteron.

xbitlabs.com Intel E7500 Figura 36: Diagrama de bloques del chipset Intel E7500.  www.com Tema 4: Placa base del PC versión 7.  www.1 25/25 .intel.Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos Intel 5000X Figura 35: Diagrama de bloques del chipset Intel C600.