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CAPÍTULO 6

COMBINACIONALES MSI
“ Qui en apr ende descubr i endo l as co-
sas por sí mi smo t i ene si et e veces
más capaci dad que qui en apr ende por
l o que l e di cen. ”
ARTHUR GUI TERMAN, poet a

Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.2 Ing. en Computación
R
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.3
R
Circuitos Combinacionales MSI
Este tipo de circuitos se llaman así porque, considerándolos como una caja negra con en-
tradas y salidas; una salida cualquiera es la respuesta a una combinación de las entradas pre-
sentes en ese momento, cada que se presenten las mismas entradas, se obtendrán las mismas
salidas.



Se entiende por bloques lógicos MSI, circuitos integrados de escala de integración media
que realizan unas determinadas funciones lógicas de aplicación general, relativamente comple-
jas.
Algunos de estos dispositivos son:
– Multiplexores: canalizan hacia una única salida uno de los diferentes datos de entrada (es un
selector de entradas).
– Codificadores: pasan a código binario señales normalmente expresadas en decimal (u octal).
– Decodificadores: pasan de código binario a sistema decimal (conversión de código) u otro for-
mato sin codificar.
– Demultiplexores: canalizan una señal de entrada hacia una de las diferentes salidas que tiene
(es un selector de salidas).
– Comparadores: detectan la igualdad (o desigualdad) entre dos datos binarios.
– Sumadores: realizan sumas aritméticas en binario. Utilizando números con signo (notación en
complemento a dos) permiten también hacer restas.
Multiplexores
Los multiplexores son elementos digitales MSI considerados
como SELECTORES DE DATOS.
La multiplexión significa transmitir varias unidades de in-
formación en pocas líneas o canales, en el caso más común es
transmitir sobre una sola línea de salida.
Un multiplexor tiene m líneas de entrada y una solo salida.
Un multiplexor escoge un dato de sus líneas de entrada y lo envía
a su única salida. La elección del dato de entrada que se presen-
tará a la salida se realiza por medio de un conjunto de líneas de
selección.
En un multiplexor con n líneas de selección se tienen m
líneas de entrada, donde m=2
n
.

CIRCUITO
COMBINACIONAL
SALIDAS
ENTRADAS



74151

MUX 8:1
ó
MUX 3x8
I
0

I
1

I
2

I
3

I
4

I
5

I
6

I
7

E
N
T
R
A
D
A
S
Salida
Z
LÍNEAS DE
SELECCIÓN
S2 S1 S0
EN
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.4 Ing. en Computación
R
S1 S0
CE
I0

I1

I2

I3
Z
0 0






S1 S0
CE
I0

I1

I2

I3
Z
0 1
Los circuitos cuentan con una entrada de habilitación (CE) para activarlo o desactivarlo.
Para activarlo normalmente se coloca esta entra a voltaje bajo.
La dimensión de un multiplexor se especifica comúnmente por su número de entradas y
su número de salidas o por su número de líneas de selección y el número de entradas. En un
multiplexor de 8 entradas diríamos: Mux 8:1 ó Mux 3x8.
En un multiplexor 4:1, tenemos:





Analizando cada una de las combinaciones en las líneas de selección tendríamos:
Con S1 = 0 y S0 = 0 ⇒ ⇒⇒ ⇒ Z = I0
En este caso podemos ver que el valor de la salida Z es igual al
valor de I0.
Entradas Sal.
CE S1 S0 Z
0 0 0 I0
Los valores de I1, I2 e I3, no pueden afectar el valor de la salida (Z),
pues no hay conexión con estas entradas. Obsérvese que la entrada de
habilitación CE debe estar a nivel de tierra.


Con S1 = 0 y S0 = 1 ⇒ ⇒⇒ ⇒ Z = I1
En este caso podemos ver que el valor de la salida Z es igual al
valor de I1.
Entradas Sal.
CE S1 S0 Z
0 0 1 I1
Los valores de I0, I2 e I3, no pueden afectar el valor de la salida (Z),
pues no hay conexión con estas entradas. Obsérvese que la entrada de
habilitación CE debe estar a nivel de tierra.


74153
MUX 4: 1
ó
MUX 2x4
I0
I1
I2
I3
S0 S1
Z CE
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.5
R



S1 S0
CE
I0

I1

I2

I3
Z
1 0



S1 S0
CE
I0

I1

I2

I3
Z
1 1



S1 S0
CE
I0

I1

I2

I3
Z
* *
Vcc


Con S1 = 1 y S0 = 0 ⇒ ⇒⇒ ⇒ Z = I2
En este caso podemos ver que el valor de la salida Z es igual al
valor de I1.
Entradas Sal.
CE S1 S0 Z
0 1 0 I2
Los valores de I0, I1 e I3, no pueden afectar el valor de la salida
(Z), pues no hay conexión con estas entradas. Obsérvese que la entrada
de habilitación CE debe estar a nivel de tierra.

Con S1 = 1 y S0 = 1 ⇒ ⇒⇒ ⇒ Z = I3
En este caso podemos ver que el valor de la salida Z es igual al
valor de I1.
Entradas Sal.
CE S1 S0 Z
0 1 1 I3
Los valores de I0, I1 e I2, no pueden afectar el valor de la salida
(Z), pues no hay conexión con estas entradas. Obsérvese que la entrada
de habilitación CE debe estar a nivel de tierra.

Con CE = 1.
Con el circuito desactivado, ni el valor de las entradas, ni el valor
de las líneas de selección afectan al valor de la salida que normalmente
(por construcción del circuito) se establece en “0” (Z=0).





Entradas Sal.
CE S1 S0 Z
1 * * 0
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R
Uniendo en una sola tabla las cuatro posibles combinaciones para las líneas de selección
obtenemos:
Entradas Sal.
CE S1 S0 Z
0 0 0 I0
0 0 1 I1
0 1 0 I2
0 1 1 I3
1 * * 0
En base a lo anterior podemos expresar la ecuación de salida de un multiplexor 4:1 como:
Z ൌ ሾ ܵ

തതത
S
1

ሺ I II I
0 00 0
ሻ ൅ S
0

S
1
ሺ I II I
1 11 1
ሻ ൅ S
0
S
1

ሺ I II I
2 22 2
ሻ ൅ S
0
S
1
ሺ I II I
3 33 3
ሻ ሿ CE
തതതത

Dibujando la tabla de una manera modificada tenemos:





Utilizando compuertas básicas podríamos implementar un multiplexor 4:1 de la siguiente
manera:

Entradas
CE S1 S0 I0 I1 I2 I3 Z
1 * * * * * * 0
0 0 0 0 * * * 0
0 0 0 1 * * * 1
0 0 1 * 0 * * 0
0 0 1 * 1 * * 1
0 1 0 * * 0 * 0
0 1 0 * * 1 * 1
0 1 1 * * * 0 0
0 1 1 * * * 1 1

S0 S1
I0
I1
I2
I3
Z
CE



74153
MUX 4: 1
ó
MUX 2x4
S0 S1
Z CE
I0
I1
I2
I3
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.7
R
Ejercicio.- Alambrar con multiplexores la función: F = ∑(0, 1, 3, 4)
Asociando las variables de entrada con las líneas de selección
del multiplexor, respetando su valor posicional tanto de las variables
de entrada como los de las líneas de selección del mux.




Z ൌ A AA A

B BB B

C CC C

ሺ 1 ሻ൅A AA A

B BB B

C CC C ሺ 1 ሻ൅A AA A

B B B B C CC C

ሺ 0 ሻ൅A AA A

B C B C B C B C ሺ 1 ሻ൅A A A A B BB B

C CC C

ሺ 1 ሻ൅A A A A B BB B

C CC C ሺ 0 ሻ൅A B A B A B A B C CC C

ሺ 0 ሻ൅A B C A B C A B C A B C ሺ 0 ሻ

Alambrando la función anterior con un multiplexores 4:1.
Analizando la tabla de verdad original








Alambrando el circuito para la segunda tabla que es equivalente a la original, tenemos:





Z ൌ A

B

ሺ 1 11 1 ሻ൅A

B ሺ C CC C ሻ൅A B

ሺ C

ሻ൅A B ሺ 0 ሻ


S2 S1 S0
A B C Z
0 0 0 1 I0
0 0 1 1 I1
0 1 0 0 I2
0 1 1 1 I3
1 0 0 1 I4
1 0 1 0 I5
1 1 0 0 I6
1 1 1 0 I7

MUX 8:1
0 1 2 3 4 5 6 7 8
GND Vcc
Z
A
B
C
S 1
S 2
S 0

S1 S0
A B C Z A B Z
0 0 0 1 Cuando A=0 y B=0, Z=1 sin importar el
valor de C
0 0 1 I0
0 0 1 1
0 1 0 0 Cuando A=0 y B=1, el valor de Z es igual
al valor de C.
0 1 C I1
0 1 1 1
1 0 0 1 Cuando A=1 y B=0, el valor de Z es igual
al valor del complemento de C
1 0 C

I2
1 0 1 0
1 1 0 0 Cuando A=1 y B=1, Z=0 sin importar el
valor de C
1 1 0 I3
1 1 1 0

MUX 8:1
0 1 2 3
VCC GND
C
Z
A
B
S1
S0

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Pág. 6.8 Ing. en Computación
R
El multiplexor 74151 dispone de dos salidas
(figura 6.1), una de ellas en forma complementada.
Tiene una patilla de control E (Enable), activada por
“0”; es una habilitación del chip. Sólo cuando dicha
patilla está a nivel bajo funciona el circuito. Si esta
línea está a nivel alto “1”, la salida directa Y se que-
da fija en estado bajo y el circuito no es operativo. La
tabla de verdad se muestra en la figura 6.1. Obsér-
vese cómo sólo cuando la patilla de control E está en
estado bajo, el circuito es operativo.






Arreglo de multiplexores
A veces se precisa una capacidad de multiplexado mayor a la de un determinado
bloque MSI. Combinando bloques multiplexores se puede obtener la capacidad de mul-
tiplexado que interese. Por ejemplo, se puede obtener un sistema multiplexor de 16
canales mediante dos multiplexores de ocho canales y otro de dos canales. Ello se
puede realizar como se muestra en la siguiente figura:










SELEC-
CIÓN
CANALES SAL.
E S2 S1 S0 I0 I1 I2 I3 I4 I5 I6 I7 Y Y
H * * * * * * * * * * * H L
L L L L L * * * * * * * H L
L L L H H * * * * * * * L H
L L L L * L * * * * * * H L
L L L H * H * * * * * * L H
L L H L * * L * * * * * H L
L L H H * * H * * * * * L H
L L H L * * * L * * * * H L
L L H H * * * H * * * * L H
L H L L * * * * L * * * H L
L H L H * * * * H * * * L H
L H L L * * * * * L * * H L
L H L H * * * * * H * * L H
L H H L * * * * * * L * H L
L H H H * * * * * * H * L H
L H H L * * * * * * * L H L
L H H H * * * * * * * H L H
D B C A Z
I0 0 0 0 0
I1 0 0 0 1
I2 0 0 1 0
I3 0 0 1 1
I4 0 1 0 0
I5 0 1 0 1
I6 0 1 1 0
I7 0 1 1 1
I8 1 0 0 0
I9 1 0 0 1
I10 1 0 1 0
I11 1 0 1 1
I12 1 1 0 0
I13 1 1 0 1
I14 1 1 1 0
I15 1 1 1 1

S2 S1 S0
Y
Y
74151
E
I0
I1
I2
I3
I4
I5
I6
I7
Figura 6.1
Mux 0
Mux 1
E
MUX
8:1
74151
Y
Y
MUX
2:1
74157
MUX
8:1
74151
Y
A
B
C
D
S0
S1
S2
I0
I1
I2
I3
I4
I5
I6
I7
E
E
S

I0
I1
S0
S1
S2
I0
I1
I2
I3
I4
I5
I6
I7
I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
I10
I11
I12
I13
I14
I15
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.9
R
La variable de selección de más peso (D) se encarga de seleccionar uno de los dos multi-
plexores de 8 bits; por medio del multiplexor de dos canales 74157.
Para D=0, se selecciona el canal 0 ( I0 ) del 74157, con lo cual sólo pueden pasar a su sa-
lida los datos del MUX 0 (canales 0 al 7). Y para D=1, se selecciona el canal 1 ( I1 ) del 74157,
con lo cual se selecciona el MUX 1, a la salida del 74157 sólo pueden pasar los datos de los
canales 8 al 15.
Si los multiplexores son tri-estado, la selección de los bloques multiplexores es más
sencilla puesto que se pueden unir las salidas, según se muestra en la siguiente figura, utili-
zando dos CI 74251.













La selección del bloque multiplexor se hace mediante la variable de más peso D, actuando
sobre la entrada de control del tri-estado E, utilizando un inversor para evitar que los dos mul-
tiplexores queden seleccionados a la vez. Las variables de selección C, B y A se encargan de la
selección del canal del multiplexor seleccionado. Según esta técnica se puede formar bloques
multiplexores de la capacidad que interese.
Método de partición de mapas
Una opción al arreglo de multiplexores es la técnica de partición de mapa. Se elige el gru-
po de líneas de selección que direccionarán a un único multiplexor (las entradas restantes pue-
den afectar el valor de las entradas del multiplexor) y en base a estas se particionará el mapa
en dos o mas partes iguales, cada una de estas partes define el valor de cada una de las entra-
das del multiplexor. La forma de partir el mapa depende cuantas y cuales son las variables ele-
gidas para direccionar el multiplexor único.
Mux 0
Mux 1
E
MUX
8:1
74251
Y
MUX
8:1
74251
Y
A
B
C
D
S0
S1
S2
I0
I1
I2
I3
I4
I5
I6
I7
E
S0
S1
S2
I0
I1
I2
I3
I4
I5
I6
I7
I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
I10
I11
I12
I13
I14
I15
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.10 Ing. en Computación
R
Para ejemplificar consideremos una función con 4 variables de entrada F(W,X,Y,Z) = ∑(0, 1,
5, 7, 8, 9, 10, 12, 15). El mapa de Karnaugh equivalente se vería así:






Sí usamos dos de las variables de entrada para direccionar el único multiplexor, el circui-
to final tendrá una estructura como la siguiente, en donde elegimos usar W y Y para direccio-
nar el multiplexor (el par de variables elegidas para direccionar el mux. puede ser cualquiera).





Lo que nos lleva a una ecuación de salida con la siguiente estructura:
F ൌ W

Y

ሺ I II I
0 00 0
ሻ ൅ W

Y ሺ I II I
1 11 1
ሻ ൅ W Y

ሺ I II I
2 22 2
ሻ ൅ W Y ሺ I II I
3 33 3

Para encontrar las ecuaciones que definen los valores de I0, I1, I2 e I3 tenemos que “parti-
cionar” el mapa original en cuatro partes que coincidan con las cuatro diferentes combinacio-
nes de valores en W y Y. Así tenemos lo siguiente:






Ahora en cada partición buscaremos encierro utilizando sólo los 1’s que están en cada
una de ellas, no se pueden combinar 1´s de diferentes particiones.

I0 I1 I2 I3
S0
S1
Y
Mux 4:1
Y
W
01 00 11
00
01
11
10
10
YZ
WX
1 1 0 0
0 1 1 0
1 0 1 0
1 1 0 1
01 00 11
00
01
11
10
10
YZ
WX
1 1 0 0
0 1 1 0
1 0 1 0
1 1 0 1
W

Y

W

Y
W Y
W Y

Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.11
R
Los encierros en la partición ܹ

ܻ

definen el valor de I0.

Los dos términos (W

X

Y

, W

Y

Z) tienen en común
W

Y

que es el valor de la partición, así, la ecuación para
esta partición la podemos expresar como:
W

Y

ሺ X

൅Z ሻ
De donde obtenemos que I
0
ൌX

൅Z



Los encierros en la partición ܹ

ܻ definen el valor de I1.

El término (W

X Y Z) lo podemos expresar como:
W

Y ሺ X Z ሻ
De donde obtenemos que I
1
ൌX Z



Los encierros en la partición ܹ ܻ

definen el valor de I2.

Los dos términos (W X

Y

, W Y

Z

ሻ tienen en
común W Y

que es el valor de la partición, así, la
ecuación para esta partición la podemos expresar
como:
W Y

ሺ X

൅Z


De donde obtenemos que I
2
ൌ X

൅Z





W

X Y Z
01 00 11
00
01
11
10
10
YZ
WX
1 1 0 0
0 1 1 0
1 0 1 0
1 1 0 1
W

Y
ܹ

ܺ

ܻ

ܹ

ܻ

ܼ
01 00 11
00
01
11
10
10
YZ
WX
1 1 0 0
0 1 1 0
1 0 1 0
1 1 0 1
W

Y

ܹ ܻ

ܼ
ҧ
ܹ ܺ

ܻ


01 00 11
00
01
11
10
10
YZ
WX
1 1 0 0
0 1 1 0
1 0 1 0
1 1 0 1
W Y


Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.12 Ing. en Computación
R
Los encierros en la partición ܹ ܻ definen el valor de I3.

Los dos términos (W X Y Z , W X

Y ܼ
ҧ
) tienen en
común W Y que es el valor de la partición, así, la
ecuación para esta partición la podemos expresar
como:
W Y ሺ X Z ൅X

Z


De donde obtenemos que I
3
ൌ X Z ൅ ܺ

ܼ
ҧ
ൌ X ْZ



Uniendo las ecuaciones de cada una de las particiones tenemos:
F ൌ W

Y

ሺ X

൅Zሻ ൅ W

Y ሺ X Zሻ ൅ W Y

ሺ X

൅Z

ሻ ൅ W Y ൫ X ْZ൯
El circuito armado se muestra a continuación.








El nombre de las variables de entrada puede ser cualquiera, el método se aplica de igual
manera. Si se aplicará el método para una función de 4 variables (A, B, C y D) haciendo uso de
un multiplexor de 2x4 (2 líneas de selección con 4 entradas), las posibles combinaciones de
variables para usar en el direccionamiento del multiplexor son: AB, AC, AD, BC, BD, CD. Lo
que nos llevaría a las diferentes formas de “particionar” el mapa, mostradas a continuación.



W X Y Z
ܹܺ

ܻ ܼ
ҧ
01 00 11
00
01
11
10
10
YZ
WX
1 1 0 0
0 1 1 0
1 0 1 0
1 1 0 1
W Y
I0 I1 I2 I3
S0
S1
Y
Mux 4:1
Y
W
X
Z
F
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.13
R













Codificadores
La definición más extendida de los codificadores es que son circuitos combinacionales
con 2
n
entradas y n salidas (aunque en la práctica, algunos modelos tienen menos entradas). A
cada una de las entradas se les asigna un número. La activación de cada una de dichas entra-
das produce una combinación binaria de salida correspondiente a dicha entrada.
De una forma más sencilla se puede decir que la función que realizan los CI MSI codifica-
dores es producir combinaciones binarias correspondientes a la activación de diferentes entra-
das que expresan información decimal (u octal); pasan de unos datos en sistema decimal (u
octal) a binario.





Un circuito codificador del tipo mostrado en la figura anterior es denominado codificador
decimal a BCD. Es un sistema combinacional con diez entradas y cuatro salidas. Al activar una
de las entradas, a la salida aparece la combinación binaria correspondiente al número decimal
asignado a dicha entrada. La entrada 0 puede no estar debido a que, en este principio de codifi-




Codifi cador
Decimal a BCD

Salida
binari a
BCD
Entrada
decimal
A

B

C

D
0
1
2
3
4
5
6
7
8
9
A B
A B
A B
A B
Para AB
CD
AB
00
01
11
10
00 01 11 10


A C


A C


A C


A C
Para AC
CD
AB
00
01
11
10
00 01 11
10


A D


A D
AD
AD
Para AD
CD
AB
00
01
11
10
00 01 11 10

B C

B C
Para BC
CD
AB
00
01
11
10
00 01 11 10
B C
B C



CD



CD



CD



CD
Para CD
CD
AB
00
01
11
10
00 01 11 10

B D
B D
B D
B D
Para BD
CD
AB
00
01
11
10
00 01 11 10
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.14 Ing. en Computación
R
cador, su activación produce el mismo efecto en la salida que si no se activara ninguna entra-
da. Generalmente tanto las entradas como las salidas de un codificador son activas en bajo (L).
Entradas Salidas
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 D C B A
H H H H H H H H H H H H H H
H H H H H H H H H L L H H L
H H H H H H H H L H L H H H
H H H H H H H L H H H L L L
H H H H H H L H H H H L L H
H H H H H L H H H H H L H L
H H H H L H H H H H H L H H
H H H L H H H H H H H H L L
H H L H H H H H H H H H L H
H L H H H H H H H H H H H L
L H H H H H H H H H H H H H
La estructura de codificadores presentada corresponde a lo que se denomina codificado-
res sin prioridad. En los codificadores sin prioridad sólo puede haber una entrada activa en
cada momento; en el caso de presentarse más de una entrada activada a la vez, la combinación
binaria de salida es errónea, puesto que se superponen los estados de salida. Es importante la
consideración de sólo una línea activada en un instante dado para obtener el código correspon-
diente.
Existen los denominados codificadores con prioridad, como el 74147, en los cuales sí que
pueden encontrarse varias entradas activadas simultáneamente; en este caso, la combinación
binaria de salida corresponde con la entrada activa de mayor valor decimal. Por ejemplo, si se
activan simultáneamente las entradas 5 y 8, la combinación binaria de salida será LHHH, que
significa en forma invertida, el estado binario 1000 (la del 8). Los circuitos de esta manera re-
sultan algo más complejos, pero con la misma base.
Entradas Salidas
A1 A2 A3 A4 A5 A6 A7 A8 A9 D C B A
H H H H H H H H H H H H H
* * * * * * * * L L H H L
* * * * * * * L H L H H H
* * * * * * L H H H L L L
* * * * * L H H H H L L H
* * * * L H H H H H L H L
* * * L H H H H H H L H H
* * L H H H H H H H H L L
* L H H H H H H H H H L H
L H H H H H H H H H H H L
H H H H H H H H H H H H H
Como puede verse en la tabla anterior, con todas las entradas desactivadas, estado alto
(H), las cuatro salidas se encuentran también en estado alto, o sea, desactivadas; es la combi-
nación binaria de salida correspondiente al cero, pero invertida. Cuando la entrada A3 se activa,
estado bajo (L), la salida es HHLL; que significa en forma invertida, el estado binario 0011 (3).
Para esa misma combinación de entrada, obsérvese la función de prioridad. La salida no cam-
bia cualquiera que sea el estado de las entradas siguientes de menor valor decimal, A1 y A2, por
eso se simbolizan por *; su estado no importa.
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.15
R
Decodificadores y demultiplexores
Estos bloques lógicos son, muy importantes y populares. Un tipo de ellos está diseñado
especialmente para la activación de visualizadores numéricos (display) del tipo de siete segmen-
tos (decodificadores BCD a display de 7 segmentos).
Otros tipos de decodificadores tienen como aplicación fundamental la generación de fun-
ciones lógicas, recibiendo también la denominación de demultiplexores, debido a que también
permiten realizar la función inversa al multiplexor. Los fabricantes los denominan decodifica-
dor/demultiplexor.
Decodificadores
En principio, se pueden considerar dos grupos de decodificadores:
– Excitadores. (BDC a display de 7 segmentos)
– No excitadores. (Generación de funciones lógicas)
DECODIFICADORES EXCITADORES. (BDC a display de 7 segmentos)
Los decodificadores excitadores permiten una mayor cargabilidad de salida, y los más re-
presentativos son los activadores de visualizadores del tipo de siete segmentos. En general, to-
dos los tipos de decodificadores reciben un código binario de entrada, y a cada combinación
producen un estado determinado de salida.
En los decodificadores no excitadores permiten el control de cargas exter-
nas como LED, relés, displays, etc. Las salidas pueden operar con tensiones y
corrientes mayores que las del resto de decodificadores. El modelo más repre-
sentativo es el de excitación de visualizadores numéricos del tipo de siete seg-
mentos. Los números en código BCD aplicados a la entrada, producen un código
de siete salidas que hace que aparezca en el visualizador el número decimal co-
rrespondiente al dato BCD de entrada.
Estos CI los fabricantes los denominan decodificador BCD a display de
siete segmentos, O sea decodificadores con amplificadores de corriente en las
salidas, que pasan de una entrada en código BCD a un código de siete variables
(salidas). Puesto que pasan de un código a otro, su denominación más apropia-
da es como convertidores de códigos.
Decodificadores no excitadores. (Generación de funciones lógicas)
Realizan la función inversa a los codificadores, de ahí su denominación. O sea, que son
sistemas con un conjunto de n variables binarias de entrada y 2
n
variables de salida. Del con-
junto de salidas, sólo una de ellas se puede encontrar activada; la correspondiente a la combi-
nación binaria de entrada. Así, en resumen, cada combinación de entrada activa una de las
salidas (operación inversa a la de los codificadores). Por lo general, en este tipo de circuitos sus
entradas se encuentran activas en alto (H) y sus salidas activas en bajo (L).
A modo de ejemplo se presenta un decodificador de tres entradas y que tendrá, por lo tan-
to, 2
n
= 2
3
= 8 salidas. En la tabla de verdad que define su funcionamiento se observa que a
cada una de las ocho posibles combinaciones de entrada le corresponde la activación de una

Código BCD
Decodificador
excitador
7
4
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.16 Ing. en Computación
R
sola de las salidas. Las salidas se activan por nivel bajo (L), o sea, por 0, ya que es como
usualmente los dispositivos prácticos actúan.







En la práctica, estos bloques lógicos suelen incorporar entradas de control de habilitación
(EN) activada en bajo (L). El circuito sólo es operativo para EN=0; para EN=1, todas las salidas
se quedan a 1, independientemente de las entradas. Las aplicaciones más usuales de este tipo
de decodificador es como generador de funciones lógicas y como demultiplexor, como se verá
mas adelante.
Generación de funciones lógicas usando decodificadores.
De manera parecida a lo que se hace con los multiplexores; en los decodificadores aso-
ciamos las variables de entrada de la función con las variables de entrada del circuito decodifi-
cador respetando el valor posicional.
Sea la función G(A, B, C) = ∑ (1, 3, 5, 7)
La ecuación en minitérminos para la función es:
GൌA

B

C൅A

B C൅A B

C൅A B C
Sí como mencionamos, asociamos las variables de entrada de la fun-
ción con las variables de entrada del decodificador y analizando término
por término la función anterior en el circuito decodificador, tenemos:







Entradas Salidas
EN
A2 A1 A0 O0 O1 O2 O3 O4 O5 O6 O7
1 * * * 1 1 1 1 1 1 1 1
0 0 0 0 0 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1
0 0 1 1 1 1 1 0 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1
0 1 1 0 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 0
A2 A1 A0
A B C G
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
A0
A2
A1
O0
O2
O1
O3
EN
3 varia-
bles de
entrada
2
3
= 4
sali das O4
O6
O5
O7
EN
O0
O2
O1
O3
O4
O6
O5
O7
A0
A1
A2
C
B
A
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.17
R
EN
O0
O2
O1
O3
O4
O6
O5
O7
A0
A1
A2
1
0
1
1
1
1
1
1
0
1
1
1
Para el primer término de la ecuación: A

B

C
Cuando A = 0, B = 0 y C = 1, la única salida del decodifi-
cador que se activa es la salida 01. Como las salidas son acti-
vas en bajo, entonces colocamos un inversor para obtener el
“1” que deseamos para tener nuestro primer minitérmino de la
ecuación. La ecuación de salida después del inversor seria:
ܣ
ҧ
ܤ

ܥ
തതതതതതത



Para el segundo término de la ecuación: A

B C
Cuando A = 0, B = 1 y C = 1, la única salida del decodifi-
cador que se activa es la salida 03. Como las salidas son acti-
vas en bajo, entonces colocamos un inversor para obtener el
“1” que deseamos para tener nuestro segundo minitérmino de
la ecuación. La ecuación de salida después del inversor seria:
ܣ
ҧ
ܤ ܥ
തതതതതതതത


Para el tercer término de la ecuación: A B

C
Cuando A = 1, B = 0 y C = 1, la única salida del decodifica-
dor que se activa es la salida 05. Como las salidas son activas en
bajo, entonces colocamos un inversor para obtener el “1” que de-
seamos para tener nuestro tercer minitérmino de la ecuación. La
ecuación de salida después del inversor seria: ܣ ܤ

ܥ
തതതതതതത




Para el último término de la ecuación: A B C
Cuando A = 1, B = 1 y C = 1, la única salida del decodificador
que se activa es la salida 05. Como las salidas son activas en bajo,
entonces colocamos un inversor para obtener el “1” que deseamos
para tener nuestro tercer minitérmino de la ecuación. La ecuación
de salida después del inversor seria: ܣ ܤ ܥ
തതതതതതതത




EN
O0
O2
O1
O3
O4
O6
O5
O7
A0
A1
A2
1
0
0
1
0
1
1
1
1
1
1
1
EN
O0
O2
O1
O3
O4
O6
O5
O7
A0
A1
A2
1
1
0
1
1
1
0
1
1
1
1
1
EN
O0
O2
O1
O3
O4
O6
O5
O7
A0
A1
A2
1
1
1
1
1
1
1
1
1
1
0
1
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.18 Ing. en Computación
R
Como queremos que la ecuación sea
“1” cuando cualquiera de las combinaciones
anteriores se presente, podemos unir todos
los casos anteriores usando un solo decodi-
ficador y una compuerta OR, lo que nos da
como resultado el siguiente circuito:



Que nos lleva a la ecuación Gൌ ܣ

ܤ

ܥ
തതതതതതതത
൅ ܣ
ҧ
ܤ ܥ
തതതതതതത
൅ ܣ ܤ

ܥ
തതതതതതത
൅ ܣ ܤ ܥ
തതതതതതത


Si aplicamos los teoremas de DeMorgan a la
ecuación anterior obtenemos que:
Gൌሺ ܣ

ܤ

ܥሻ ሺܣ
ҧ
ܤ ܥ ሻ ሺܣ ܤ

ܥሻ ሺܣ ܤ ܥሻ
തതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതത

Con lo que nos evitamos los inversores colo-
cados en la salida del decodificador.


Demultiplexores (el decodificador como demultiplexor).
En principio hay que decir que este tipo de bloque lógico es una aplicación de los decodi-
ficadores no excitadores. No existe CI exclusivamente demultiplexor. Por esta razón, los fabri-
cantes ofrecen CI con la denominación decodificadores/demultiplexores; son los circuitos de-
codificadores no excitadores, ya que permiten las dos funciones.
Por definición, los demultiplexores realizan la función contraria a la de los multiplexores.
O sea, básicamente, se comportan como selector de salidas. Tienen una sola entrada de datos
cuya información se puede hacer que aparezca por una de las diferentes salidas (canales) que
tiene, para lo cual dispone de unas entradas de selección. En la figura se muestra la estructu-
ra funcional de un demultiplexor de cuatro canales, cuya función realizada es equivalente a la
del conmutador de cuatro posiciones que se muestra.
En general, tienen n entradas de selección, 2n sa-
lidas y una entrada de datos. Cada combinación bina-
ria aplicada en las entradas de selección hace que el
estado lógico de la entrada de datos aparezca por una
de las salidas.
La figura muestra la estructura general normali-
zada de un demultiplexor de cuatro canales, basado en

Y1
Y0
Y3
Y2
Entrada
de datos
D
Selección mecánica de
salidas
Selección digital de
salidas
S0 S1
1 0
EN
O0
O2
O1
O3
O4
O6
O5
O7
A0
A1
A2
C
B
A
G
EN
O0
O2
O1
O3
O4
O6
O5
O7
A0
A1
A2
ܣ
ҧ
ܤ

ܥ
തതതതതതത
ܣ
ҧ
ܤ ܥ
തതതതതതത
ܣ ܤ

ܥ
തതതതതതത
ܣ ܤ ܥ
തതതതതതത
C
B
A
G
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.19
R
el decodificador 74139 (utilizado como demultiplexor).
La entrada EN (enable) es la utilizada como entrada de datos, D. La salida seleccionada
toma el estado lógico “0” si D=0, y el resto de salidas queda a “1”. Para D=1, tanto la salida se-
leccionada como las demás toman el estado “1”. Así, pues, en la salida seleccionada van apare-
ciendo los estados lógicos que vaya tomando la entrada D (EN); o sea, la señal de datos, D, apa-
rece en el canal de salida seleccionado.
Como es fácil comprender, cualquier decodificador no excitador con entrada de enable
(EN) puede realizar la función de demultiplexado. Por ello, los fabricantes ofrecen bloques de-
nominados como decodificadores/demultiplexores.






La figura muestra el símbolo lógico de un demultiplexor de cuatro canales (salidas). De
hecho, es el bloque decodificador de dos variables aplicado como demultiplexor. La tabla indica
el funcionamiento del demultiplexor.
Sumador binario
En los sistemas de electrónica digital, según las aplicaciones, puede se necesario una
cierta capacidad de proceso aritmético. Es el caso, por ejemplo, de sistemas de control indus-
trial en los cuales la activación de los elementos de salida (motores, electroválvulas, etc.) de-
penda del resultado de ciertas operaciones aritméticas realizadas con magnitudes numéricas de
entrada, o bien, dichos resultados se tengan que representar por un visualizador (display). El
bloque aritmético fundamental es el sumador, ya que suele ser suficiente en la mayoría de apli-
caciones sencillas y, además, combinándolo con otros circuitos, se pueden realizar también
otras operaciones aritméticas fundamentales.
A nivel MSI, los bloques lógicos aritméticos más populares son, por tanto, los sumadores.
Si hacemos una analogía intercambiando los valores lógicos por variables:
D A1 A0 O0 O1 O2 O3
0 0 0 0 1 1 1
1 0 0 1 1 1 1
0 0 1 1 0 1 1
1 0 1 1 1 1 1
0 1 0 1 1 0 1
1 1 0 1 1 1 1
0 1 1 1 1 1 0
1 1 1 1 1 1 1
Ejemplo de suma binaria: 0 0 0 1 Acarreos
1 0 1 0 1 Sumando uno
+ 0 1 0 0 1 Sumando dos
1 1 1 1 0 Suma
A0
A1
O0
O2
O1
O3
EN
Datos de
entrada
D
Selecci ón
Salidas
O0=D
O1=D
O2=D
O3=D
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.20 Ing. en Computación
R

Medio sumador
El circuito del medio sumador (half adder) es la mínima expresión de un circuito suma-
dor. Tiene dos entradas, para los bits a sumar, y dos salidas; la salida de resultado, S, y la de
acarreo (carry),C. Realiza la suma aritmética entre los bits, o sea, la operación: A0 + B0. No con-
sidera acarreo de entrada.
Para el BLOQUE A.









Sumador completo.
No obstante, para poder realizar sumas con datos de más de 1 bit, es preciso que el cir-
cuito sumador tenga una entrada de acarreo (carry); para poder así sumar un posible acarreo
de una etapa anterior de la suma. Aparece entonces la estructura del bloque sumador completo
(full adder). Se diferencia del medio sumador en que tiene entrada de acarreo (Ci). Mediante este
bloque ya se pueden hacer sumas con datos de varios bits.
C3 C2 C1 C0 Acarreos
A3 A2 A1 A0 Sumando uno
+ B3 B2 B1 B0 Sumando dos
S4 S3 S2 S1 S0 Suma

}BLOQUE A (medio sumador)
}BLOQUE B (sumador completo)
}BLOQUE C (sumador completo)
}BLOQUE D (sumador completo)
A0 B0 S0 C0
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
MEDIO SUMADOR
S0
B0
A0
C0
0 1
0 1
0 1
0
1
A0
B0
0 0
1 0
0 1
0
1
A0
B0
S
0
ൌA
0
തതത
B
0
൅ A
0
B
0
തതത

S
0
ൌA
0
ْB
0

C
0
ൌ A
0
B
0
തതത

S0
B0
A0
C0
MEDIO SUMADOR
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.21
R
Para el BLOQUE B.



















Diseño de un sumador de 4 bits.

A1 B1 C0 S1 C1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
SUMADOR COM-
PLETO
S1
B1
A1
C1
C0
0 1 0 1
0 1 0 1
0
1
A1
B1C0
01 00 11 10
MEDIO
SUMADOR
SUMADOR
COMPLETO
SUMADOR
COMPLETO
SUMADOR
COMPLETO
A3 B3 A2 B2 A1 B1 A0 B0
C0
S0
C1
S1
C2
S2 C3 S3
S
1
ൌሺ A
1
തതതത
B
1
തതത
C
0
ሻ൅ ሺA
1
തതത
B
1
C
0
തതത
ሻ൅ ሺ A
1
B
1
C
0
ሻ൅ ሺ A
1
B
1
തതത
C
o
തതതത

S
1
ൌ C
0
ሺ ܣ

തതത
ܤ

തതത
൅A
1
B
1
ሻ൅ ܥ

തതത
ሺ ܣ

തതത
B
1
൅ A
1
ܤ

തതത

ܵ

ൌC
0
൫A
1
ْB
1
൯൅ C
0
തതത
ሺ A
1
ْB
1

S
1
ൌC
0
ْ ሺ A
1
ْ B
1


C
1
ൌ ۯ

۰

൅ ۱

۰

൅ ࡯




ܥ

ൌ ܣ

ܤ

൅ ܥ

ܤ

ܣ

൅ ܥ

ܤ

ܣ

തതത
൅ ܥ

ܣ

ܤ

൅ܥ

ܣ

ܤ

തതത

C
1
ൌ A
1
B
1
൅ ሺ 1൅ C
0
൅ C
0
ሻ൅ C
0
ሺ B
1
A
1
തതത
൅ A
1
B
1
തതത

ܥ

ൌ ܣ

ܤ

൅ ܥ

ሺ ܣ

ْ ܤ



ܥ

ൌ ܣ

ܤ

൅ ܥ

ܤ

ሺ ܣ

൅ ܣ

തതത
ሻ ൅ ܥ

ܣ

ሺܤ

൅ ܤ

തതത
)
0 0 1 0
1 1 1 0
0
1
A1
B1C0
01 00 11 10
S1
C1
B1
A1
C0
SUMADOR COMPLETO
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.22 Ing. en Computación
R
Restador binario
De la misma manera que se ha planteado la realización del bloque sumador total, tam-
bién se puede desarrollar un bloque que realice la operación resta.
Si hacemos una analogía intercambiando los valores lógicos por variables:
Medio restador
El circuito del medio restador es la mínima expresión de un circuito restador. Tiene dos
entradas, para los bits a restar, y dos salidas; la salida de diferencia, D, y la de préstamo, P.
Realiza la resta aritmética entre dos bits, o sea, la operación: A0 – B0. No considera préstamo
inicial.
Para el BLOQUE A.






Ejemplo de resta binaria: 0 1 1 1 Prestamos
_ 1 1 0 0 0 Minuendo
0 0 0 1 1 Sustraendo
1 0 1 0 1 Diferencia
P3 P2 P1 P0 Prestamos
_ A3 A2 A1 A0
B3 B2 B1 B0
P4 D3 D2 D1 D0 Diferencia

}BLOQUE A (medio restador)
}BLOQUE B (restador completo)
}BLOQUE C (restador completo)
}BLOQUE D (restador completo)
A0 B0 D0 P0
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0
D
0
= A B + A B
0 0 0 0

P
0
= A B
0 0

0 0 0
B A = ⊕ D
MEDIO RESTADOR
D0
B0
A0
P0
0 1
0 1
0 1
0
1
A0
B0
0 1
0 0
0 1
0
1
A0
B0
D0
B0
A0
P0
Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.23
R
Restador completo
Para poder realizar la resta de datos de más de 1 bit, es preciso que el circuito restador
tenga una entrada de préstamo; para poder así restar un posible préstamo de una etapa ante-
rior de la resta. Aparece entonces la estructura del bloque restador completo. Se diferencia del
medio restador en que tiene entrada de préstamo (Pi). Mediante este bloque ya se pueden hacer
sumas con datos de varios bits.
Para el BLOQUE B.

















Diseño de un restador de 4 bits.




A1 B1 P0 D1 P1
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
D = A B P + A B P + A B P + A B P
= P (A B + A B ) + P ( A B + A B )
D = P (A ) + P ( A B )
D = P ( A B )
1 1 1 0 1 1 0 1 1 0 1 1 0
0 1 1 1 1 0 1 1 1 1
1 0 1 0 1 1
1 0 1 1
D
B
1
1
⊕ ⊕
⊕ ⊕

RESTADOR
SUMADOR
RESTADOR
COMPLETO
RESTADOR
COMPLETO
RESTADOR
COMPLETO
A3 B3 A2 B2 A1 B1 A0 B0
P0
D0
P1
D1
P2
D2 P3 D3
RESTADOR COM-
PLETO
S1
B0
A0
C1
C0
0 1 0 1
0 1 0 1
0
1
A1
B1P0
01 00 11 10
P
1
ൌ A AA A
1 11 1
തതത
P PP P
0 00 0
൅ B BB B
1 11 1
P PP P
0 00 0
൅ ൅൅ ൅ A AA A
1 11 1
തതത
B BB B
1 11 1

P
1
ൌ A
1
തതത
P
0
ሺ B
1
൅ B
1

തതതത
ሻ൅ B
1
P
0
ሺ A
1
൅ A
1
തതത
ሻ൅ A
1
തതത
B
1

P
1
ൌ A
1
തതത
P
0
B
1
൅A AA A
1 11 1
തതത
P PP P
0 00 0
B BB B
1 11 1
തതത
൅ ൅ ൅ ൅ B BB B
1 11 1
P PP P
0 00 0
A AA A
1 11 1
൅ B
1
P
0
A
1
തതത
൅ A
1
തതത
B
1

P
1
ൌ P PP P
0 00 0
ሺ ሺ ሺ ሺ ࡭

തതതത
B BB B
1 11 1
തതത
൅ ൅ ൅ ൅ A AA A
1 11 1
B BB B
1 11 1
ሻ ሻሻ ሻ ൅ ܣ

തതത
ܤ

ሺ ܲ

൅ܲ

൅1 ሻ
ܲ

ൌ ܲ

ሺ ܣ

ْ ܤ

തതതതതതതതതതതത
ሻ ൅ ܣ

തതത
ܤ



0 1 1 1
0 1 0 0
0
1
A1
B1P0
01 00 11 10
D1
P1
B0
A0
P0
RESTADOR COMPLETO
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.24 Ing. en Computación
R

C
O
M
P
A
R
A
D
O
R
A>B
A A
SALIDAS
DATOS A
COMPA-

A=B
n
A<B
n
B B
Diseño de comparadores
La función básica que realizan estos bloques funcionales es la comparación entre dos da-
tos de n bits, de tal manera que detectan si son iguales o diferentes, y en este último caso cuál
de los dos datos es mayor. O sea, que la estructura del bloque es como se indica en la figura.
Tiene dos conjuntos de entradas de n bits, para los datos a comparar, tres salidas que indican
los resultados de la comparación. O sea, que según la salida activada se puede saber si los da-
tos son iguales, o en caso contrario, cuál es el mayor de los dos.





Como ejemplo, se presenta el diseño con CI´s SSI para un comparador de dos números
binarios A & B, cada uno de dos bits.
A continuación se muestra la tabla de verdad que define el funcionamiento del circuito:














Salidas
Datos A>B A=B A<B
A>B 1 0 0
A=B 0 1 0
A<B 0 0 1
Entradas Salidas
A1 A0 B1 B0 A<B A=B A>B
0 0 0 0 0 1 0
0 0 0 1 1 0 0
0 0 1 0 1 0 0
0 0 1 1 1 0 0
0 1 0 0 0 0 1
0 1 0 1 0 1 0
0 1 1 0 1 0 0
0 1 1 1 1 0 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
1 1 1 1 0 1 0
A൏B ൌ ࡭

തതതത


തതതത
B BB B
0 00 0
൅ ࡭

തതതത
B BB B
1 11 1
B BB B
0 00 0
൅ ࡭

തതതത
B BB B
1 11 1

A ൏ ܤ ൌ B

ሺA

തതത
A

തതത
൅ A

തതത
B

ሻ ൅ A

തതത
B


Para A < B
B1B0
A1A0
00
01
11
10
00 01 11 10
0 1 1 1
0 0 1 1
0 0 0 0
0 0 1 0
Para A < B
B1B0
A1A0
00
01
11
10
00 01 11 10
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
AൌB ൌ ܣ

തതത
ܣ

തതത
ܤ

തതത
ܤ

തതത
൅ ܣ

തതതത
ܣ

ܤ

തതത
B

തതത
൅ ܣ

ܣ

തതത
B

B

തതത
൅ܣ

ܣ

B

B


Diseño Lógico Capitulo 6.Combinacionales MSI


Ing. en Computación Pág. 6.25
R






Un bloque funcional comparador muy popular lo constituye el CI 7485. Los datos de en-
trada a comparar son de 4 bits, especificados por A y B. Dispone de tres entradas más (<, = y >)
que permiten obtener una mayor capacidad de comparación, combinándolo con otros circuitos
iguales. La tabla mostrada expresa su funcionamiento. Como se observa, el estado de las sali-
das, A<B, A=B y A>B, depende de los datos de entrada a comparar y también de las entradas de
ampliación (<, = y >).






En la siguiente figura se muestra la utilización combinada de dos CI´s 7485 para formar
un sistema comparador de datos de 8 bits. Obsérvese la utilización de las entradas de amplia-
ción. Uno de los circuitos realiza la comparación de los 4 bits de menos peso de los dos datos, y
el otro hace lo mismo con los 4 bits de más peso.








Entradas Salidas
DATOS < = > A<B A=B A>B
A=B 0 0 1 0 0 1
A=B 0 1 0 0 1 0
A=B 1 0 0 1 0 0
A>B * * * 0 0 1
A<B * * * 1 0 0
Para A > B
B1B0
A1A0
00
01
11
10
00 01 11 10
0 0 0 0
1 0 0 0
1 1 0 1
1 1 0 0
A൐B ൌ ࡭





തതതത
൅ ࡭



തതതത


തതതത
൅ ࡭



തതതത

A൐B ൌ B
0
തതത
ሺ A
1
A
0
൅ A
0
B
1
തതത
ሻ ൅ A
1
B
1
തതത

0
1
2
3
A<B

A=B

A>B
0
1
2
3
Dato A A
Salidas
Comparador
7485
<
=
>
B
Dato B
Entradas
amplia-
ción
Dato A
(8 bits)
A<B

A=B

A>B
0
1
2
3
Comparador
7485
Salidas
<
=
>
B
3
2
1
0
A
7
6
5
4
3
2
1
0
0
1
2
3
4
5
6
7
+
Dato B
(8 bits)
Parte baja Parte alta
A<B

A=B

A>B
0
1
2
3
Comparador
7485
<
=
>
B
3
2
1
0
A
Capitulo 6.Combinacionales MSI Diseño Lógico


Pág. 6.26 Ing. en Computación
R
Generadores de paridad
De acuerdo a la expuesto en el capitulo dos, a continuación se presenta el diseño de cir-
cuitos generadores de paridad par.
Para un dato de dos bits, tenemos un circuito que cumple con la siguiente tabla:





Para un dato de tres bits, tenemos:

BP = D D D + D D D + D D D + D D D
2 1 0 2 1 0 2 1 0 2 1 0

BP = D (D D + D D ) + D ( D D + D D
0 2 1 2 1 0 2 1 2 1
)
BP = D ( D D ) + D ( D D
0 2 1 0 2 1
⊕ ⊕ )
BP = D ( D D
0 2 1
⊕ ⊕ )



Para un dato de cuatro bits, tenemos:
BP = D D D D + D D D D + D D D D + D D D D
D D D D + D D D D + D D D D + D D D D
3 2 1 0 3 2 1 0 3 2 1 0 3 2 1 0
3 2 1 0 3 2 1 0 3 2 1 0 3 2 1 0
+

BP = D D ( D D + D D ) + D D ( D D + D D ) +
D D ( D D + D D ) + D D (D D + D D
1 0 3 2 3 2 1 0 3 2 3 2
1 0 3 2 3 2 1 0 3 2 3 2
)

BP = D D ( D D ) + D D ( D D ) +
D D ( D D ) + D D ( D D
1 0 3 2 1 0 3 2
1 0 3 2 1 0 3 2
⊕ ⊕
⊕ ⊕ )

BP = ( D D ) ( D D )
3 2 0 1
⊕ ⊕ ⊕


D1 D0 BP
0 0 0
0 1 1
1 0 1
1 1 0
BP = D D
0 1

D2 D1 D0 BP
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
D3 D2 D1 D0 BP
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
BP
D0
D1
BP
D0
D1
D2
D3
BP
D0
D1
D2