# 2

74LS04

U9A

U8A

74LS04
2

U10A

74LS04

a2

1

a1

1

1
U11A

74LS04

2

2

a0

1
U12A

74LS04

2

U13A

2

b2

1

b1

1

b0

74LS04
U22A
1
3
2
U23A
1
2
U24A
1

1
CD4077B
3

U26A

2

9

M

8
CD4077B
3

CD4073B

2
CD4077B
U32A
1
Termino1
3
Name Termino2 U27A
1

2

CD4081B

U14A
1
9 Termino42
8

2
8
Termino2 U29A
2
Termino3
3

9

CD4073B

N

CD4075B

1 Termino5
4
5
CD4082B
U31A
1
3
2
U28A
1

U21A

CD4081B
2
8
U30A
2
3

9

1
2
8

CD4073B

9

P

CD4075B

1
4
5
CD4082B

Figura 1: Circuito comparador de dos números de tres bits A( a2, a1, a0) y B(b2, b1, b0)
__________

_________

Donde Termino1 = a 2 b2 ; Termino2= a 2 ⊕ b2 ; Termino3= a1 ⊕ b1 ; Termino4= a1b1 ⋅ a 2 ⊕ b2 ; Termino5 = a0b0 ⋅ (a2 ⊕ b2 )(a1 ⊕ b1 )

Figura 2: Cronograma de 0µs a 16µs Figura 3: Cronograma de 16µs a 32µs .

2 74LS04 U9A U8A 74LS04 2 U10A 74LS04 a2 1 a1 1 1 U11A 74LS04 2 2 a0 1 U12A 74LS04 2 U13A 2 b2 1 b1 1 b0 74LS04 U22A 1 3 2 U23A 1 2 U24A 1 1 CD4077B 3 U26A 2 9 M 8 CD4073B CD4077B 3 2 U33A CD4077B U32A 1 1 3 3 2 1 2 1 U17A CD4081B 3 2 Termino2 U27A 1 U14A CD4081B 1 9 Termino42 8 2 9 N 8 U18A CD4081B 3 CD4073B CD4075B 2 CD4081B U15A 1 Termino2 U29A 2 Termino3 3 1 Termino5 3 2 1 4 5 U16A CD4081B 3 CD4082B 2 CD4081B U31A 1 3 2 U28A 1 U21A CD4081B 2 8 U30A 2 3 9 CD4073B 1 2 8 9 P CD4075B 1 4 5 CD4082B Figura 4: Circuito con retardos corregidos (añadiendo puertas en los caminos con menor retardo de propagación) para la señal de salida N .

Figura 5: Cronograma de 0µs a 16µs Figura 6: Cronograma de 16µs a 32µs .

Los siguientes resultados se han obtenido con el programa Boole-Deusto Tabla de Verdad a2 a1 a0 b2 b1 b0 M N P 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 a2 a1 a0 b2 b1 b0 M N P 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 .

Mapas de Karnaugh Figura 7: Mapa de Karnaugh para M Figura 8: Mapa de Karnaugh para N .

Figura 9: Mapa de Karnaugh para P .

Circuitos según estos valores. Eso supone que el cronograma que se presenta a continuación corresponde a un cronograma puramente lógico 2 74LS04 U15A U56A 74LS04 2 U55A 74LS04 a2 1 a1 1 1 U36A 74LS04 2 2 a0 1 U37A 74LS04 2 U10A 2 b2 1 b1 1 b0 74LS04 1 2 3 U47 7 4 5 6 1 AND6 2 U48 3 7 4 5 6 1 AND6 2 U49 3 7 4 5 6 1 AND6 2 U50 3 7 4 5 6 1 AND6 2 U51 3 1 2 3 4 9 7 5 6 7 8 4 5 6 1 AND6 2 U52 3 7 4 5 6 1 AND6 2 U53 3 7 4 5 6 1 AND6 2 U54 3 7 4 5 6 U46 AND6 Figura 10: Circuito correspondiente a la variable de salida M OR8 M . Estos circuitos corresponden a puertas ideales. es decir. que no presentan ningún retardo de propagación.

2 74LS04 a0 a1 a2 U12A U11A 74LS04 74LS04 2 U13A 2 b2 1 b1 1 1 b0 1 2 U16 5 3 4 1 AND4 U17 2 5 3 4 1 AND4 U18 2 5 3 4 1 AND4 U19 2 5 3 4 AND4 U20 1 2 3 1 2 3 4 5 6 7 U24 8 OR7 4 AND3 U23 1 2 3 4 AND3 U22 1 3 2 AND2 Figura 11: Circuito correspondiente a la variable de salida N N .

a2 74LS04 U26A U27A 74LS04 74LS04 2 U25A 1 a1 1 a0 2 b2 1 b1 2 b0 1 2 U28 5 3 4 1 AND4 U29 2 5 3 4 1 AND4 U30 2 5 3 4 1 AND4 U31 2 5 3 4 AND4 U32 1 2 3 1 2 3 4 5 6 7 U35 8 OR7 4 AND3 U33 1 2 3 4 AND3 U34 1 3 2 AND2 Figura 12: Circuito correspondiente a la variable de salida P P .

Sal_N2 y Sal_P2) . Sal_N y Sal_P) con las del circuito con fenómenos aleatorios corregidos (Sal_M2.Figura 13: Cronograma lógico de 0µs a 16µs Figura 14: Cronograma lógico Cronograma de 16µs a 32µs Figura 15: Cronograma comparando las salidas del circuito lógico (Sal_M.