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Congreso de

Microelectrnica
Aplicada 2010
5 al 7 de julio - San Justo, Pcia. Bs. As.
Departamento de Ingeniera e Investigaciones Tecnolgicas
Universidad Nacional
de La Matanza
LIBRO DE RESMENES
Libro de resmenes
Primer Congreso de Microelectrnica Aplicada 2010
5 al 7 de julio de 2010 - San Justo, Proincia de !uenos Aires
"rgani#ado por
Departamento de Ingeniera e Investigaciones Tecnolgicas
Universidad Nacional de La Matanza (UNLaM)
$
Direccin de Electrnica
Universidad Tecnolgica Nacional !ac"ltad #egional $aedo (UTN%!#$)
%i&ro de res'menes
&rimer 'ongreso de Microelectrnica (plicada )*+*
(ditor de contenido) *iego J+ !rengi
(ditor de ,ormato) Ana !usto Marolt
Cop$rig-t . 2010+ /niersidad 0acional de %a Matan#a
Cop$rig-t . 2010+ /niersidad 1ecnolgica 0acional, 2acultad 3egional
4aedo+
Se otorga permiso para copiar $ redistri&uir este li&ro de res'menes, siempre
5ue se mantengan los mensajes de cop$rig-t $ autor6a+
&#E!('I,
(sta pu&licacin contiene los res'menes e7tendidos presentados en la
Primera (dicin del Congreso de la Microelectrnica Aplicada 5ue organi#ado
por el *epartamento de 8ngenier6a e 8nestigaciones 1ecnolgicas de la
/niersidad 0acional de la Matan#a 9/0%aM: $ la *ireccin de la Carrera de
8ngenier6a (lectrnica de la /niersidad 1ecnolgica 0acional 3egional 4aedo
se reali# en la sede de la /0%aM , en San Justo, Pcia+ de !s+ As, entre el 5 $
7 de julio del 2010 9A;o del !icentenario:+
(ste Congreso se reali# teniendo en cuenta 5ue)
%a micro $ nanoelectrnica $ sus aplicaciones son la &ase de las llamadas
1ecnolog6as de la 8n,ormacin $ las Comunicaciones 918Cs:, $ en ese marco
representan uno de los paradigmas del actual desarrollo econmico $ social
constitu$<ndose en elementos claes en la ma$or6a de las innoaciones de la
sociedad+
Su importante alor estrat<gico para las naciones -ace necesario el
desarrollo de capacidades cient6,ico tecnolgicas propias, 5ue re5uieren de
un sector industrial nacional innoador $ altamente competitio $ de
recursos -umanos altamente cali,icados +
Con la intencin de contri&uir al logro de estos o&jetios el Congreso de
Microelectrnica Aplicada pretende)
Con,ormar un ,oro de intercam&io de e7periencias entre pro,esionales
$ estudiantes de todas las uniersidades+
1ransmitir a la sociedad, los logros $ resultados o&tenidos, en las
actiidades de inestigacin $ desarrollo dedicadas a las aplicaciones
de la micro $ nanoelectrnica+
8ncrementar la cooperacin entre los grupos industriales $ acad<micos
de la Argentina $ %atinoam<rica con las actiidades en el campo de las
Aplicaciones de la Micro $ 0anoelectrnica+
(n nom&re del Comit< "rgani#ador deseo e7presar mi agradecimiento
A 5uienes con sus contri&uciones, plasmadas en 2= art6culos, 2> psters $ 12
con,erencias -an permitido 5ue esta Primera (dicin del Congreso de
Microelectrnica Aplicada -a$a tenido tan eleado niel t<cnico+
A los miem&ros del comit< de programa por su dedicacin en las ealuaciones
de los tra&ajos presentados
A los auspiciantes del eento por la di,usin 5ue -an -ec-o del mismo
A los patrocinadores por el apo$o econmico &rindado+
A las autoridades de la /niersidad 0acional de la Matan#a $ de la 2acultad
3egional 4aedo de la /10, 5uienes -an &rindado apo$o econmico, utili#acin
de su in,raestructura $ de personal docente $ no docente para la organi#acin
$ desarrollo de este eento+
A todos a5uellos 5ue de una u otra manera -an -ec-o de este eento un lugar
de encuentro para el intercam&io de los aances cient6,icos $ tecnolgicos de
nuestro pa6s $ del e7terior+
IN-. (ND#/0 E. DMIT#U1
Coordinador ?eneral
&atrocinadores
2undacin Argentina de 0anotecnolog6a 92A0:
(lectrocomponentes S+A+
("spiciantes
8nstituto 0acional de tecnolog6a 8ndustrial 98018:
C@mara Argentina de 8ndustrias (lectrnicas, (lectromec@nicas,
%uminot<cnicas, 1elecomunicaciones, 8n,orm@tica $ Control Autom@tico
9CA*8((%:
C@mara de 8ndustrias (lectrnicas, 8n,orm@ticas $ de Comunicaciones
del Centro de Argentina 9C88(CCA:
C@mara de (mpresas 8n,orm@ticas del %itoral 9C(8%:
Consejo Pro,esional de 8ngenier6a de 1elecomunicaciones, (lectrnica $
Computacin 9C"P81(C:
%a Seccin Argentina del 8nstituto de 8ngenieros en (lectricidad $
(lectrnica 98(((:
'oordinacin -eneral
8ng+ Andr<s *mitruA 9/0%aM:
'omit2 organizador
8ng+ !rengi *iego 9/0%aM:
8ng+ ?on#@le# Carlos A+ 9/10-234:
8ng+ Bein&erg 8sa&el 9/0%aM:
8ng+ Santos 2idel 9/10-234:
'omit2 de programa
*r+ Acosta 0elson 9/0CP!A:
8ng+ Al&erto Jorge 928/!A:
8ng+ Arrieta Cristian 9C81(2A:
8ng+ !rengi *iego 98018:
*r+ 3icardo Ca$ssials 9/0S:
8ng+ *ams Al&erto 928/!A:
8ng+ *mitruA Andr<s 9/0%aM:
*ra+ 2raigi %iliana 98018:
Mgs+ ?iannetta 4ern@n 98018:
8ng+ ?im<ne# Jorge 9/10-234:
Mgs+ ?Cic-al ?uillermo 9/10-23!!:
*r+ ?Dirc Sergio 98018:
*r+ %amagna Al&erto 9C"0(A:
8ng+ %o#ano Ale7 98018:
8ng+ %upi *aniel 92A0:
8ng+ Malatto %aura 98018:
8ng+ Mariani Amadeo 9/10-234:
*r+ Mandolesi Pa&lo 9/0S:
8ng+ 0aarro Carlos 9/10-23!A:
*r+ Pati;o *aniel 9/0SJ:
*r+ Pedro Juli@n 9/0S:
*r+ Euijano Antonio 9/0%P:
Mgs+ 8ng+ 3osell Jorge 9/0%aM:
Pro,+ Sc-iaon Mar6a 8sa&el 9/03:
*r+ Sentoni ?uillermo 9/0%aM:
8ng+ S#Alann$ 2ernando 9/0%aM:
8ng+ Sinderman Jorge 9/0SAM:
*r+ (l6as 1odoroic- 9/0CP!A:
Mgs+ 1oledo %uis 9/CC:
8ng+ 1ropea Salador 98018:
8ng+ Fillagarc6a Ban#a
4oracio9/0%P:
'omit2 de vinc"lacin con la ind"stria
8ng+ !arrag@n ?ustao 9C(8%:
8ng+ !erti Jorge 9C88(CCA:
8ng+ ?reco Manuel 9CA*8((%:
3NDI'E
Con,erencias $ tutoriales - %gica Programa&le $ 2P?A GGGGGGGGGGGGGGGGGGGGGGGG+ 1
Con,erencias $ tutoriales - M(MS $ *ise;o de Circuitos 8ntegrados GGGGGGGGGGGGGGGGG+ 2
Con,erencias $ tutoriales - 1eleisin *igital $ Comunicaciones GGGGGGGGGGGGGGGGGG+++ H
MEM0 4 M,EM0 GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+++ 5
Acoplador direccional M(MS en &anda I con acoplamiento capacitio GGGGGGGGGGGGGGG+ 7
Micro,a&ricacin de un 8nter,ermetro Mac--Jender so&re cristales de %i0&"H GGGGGGGGGG =
M@5uinas de c@lculo $ proceso mec@nico mediante M(MS G+GGGGGGGGGGGGGGGGGGGGG+ K
Lgica programable 4 !&-( GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG 11
Mdulo de c@lculo de la 1rans,ormada 3@pida de 2ourier para anali#ador de espectros en
tiempo real en 2P?A GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG
1H
*esarrollo de plata,orma para procesamiento de im@genes en 2P?A ++++GGGGGGGGGGGGGG 1>
?enerador de n'meros pseudoaleatorios mediante 30S $ caos GGGGGGGGGGGGGGGGGGG 15
8mplementacin de un Algoritmo para Procesamiento *igital de 8m@genes en una 2P?A GGGG+ 1L
8P Core MAC (t-ernet GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+ 17
/tili#acin de dispositios $ sistemas de lgica programa&le en sistemas de control num<rico
para aplicaciones industriales GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
1=
Ad5uisicin de se;ales con 2P?A Aplicacin) (cosonda de alta resolucin GGGGGGGGGGGGG 1K
Procesamiento de se;ales para e,ectos de audio con lgica programa&le GGGGGGGGGGGGG+ 20
Mdulo de alimentacin para placas con dispositios 2P?A GGGGGGGGGGGGGGGGGGGGGG 21
Controlador tipo P8*, so&re microcontrolador em&e&ido en 2P?A GGGGGGGGGGGGGGGGGG 22
Conersor de ,ormatos num<ricos, &asado en circuitos lgicos programa&les, para aplicacin
en sistemas de tiempo real GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG
2H
S6ntesis de multiplicador !C* de un digito so&re 2P?A GGGGGGGGGGGGGGGGGGGGGGGG+ 2>
(r5"itect"ras #econ6ig"rables GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG 25
8mplementacin en 2P?A de un correlador simult@neo de M"-CSS GGGGGGGGGGGGGGGGG+ 27
*ise;o de procesadores neuronales orientados a redes multi-etapa implementados en 2P?A +++ 2=
*esarrollo de un 1ra#ador de Curas como un caso de Aplicacin de 8nstrumentos &asados en
8nstrumentacin Firtual 3econ,igura&le GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
2K
0odos Constitu$entes de una 3ed Cooperatia 8nteligente accesi&le F6a 8nternet GGGGGGGG+ H0
FM(&us en 2P?A GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+ H1
8mplementacin de un osciloscopio en una plata,orma de instrumentacin irtual
recon,igura&le GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
H2
,ptoelectrnica GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG HH
Control de la potencia de un emisor de lu# de tipo S%* para un sensor ptico inter,erom<trico
de elocidad angular GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
H5
/n estudio so&re cali&racin de c@maras digitales en isin computacional $ reconstruccin
H-* GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
HL
Altas elocidades de trans,erencia en ,i&ra ptica utili#ando 2P?As de &ajo costo GGGGGGG+ H7
*ise;o de un Actie P67el Sensor CM"S para medicin de despla#amientos su&microm<tricos G H=
Dise7o de 'irc"itos Integrados GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG HK
(,ectos de la radiacin en estructuras M"S capacitias con diel<ctricos de alto M GGGGGGGG >1
*esarrollo de un sistema para la o&tencin r@pida de curas Capacidad-1ensin en dispositios
M"S+ Aplicacin a e,ectos de radiacin en diel<ctricos de alto M GGGGGGGGGGG
>2
*ise;o de un circuito modulador de anc-o de pulsos integrado en un proceso CM"S GGGGGG >H
Memoria S3AM para codi,icador ptico de despla#amientos integrado GGGGGGGGGGGGGGG+ >>
Sistema para *eteccin e 8denti,icacin de ganado oinoGGGGGGGGGGGGGGGGGGGGGGG >5
*ise;o de un circuito integrado conersor Serie-Paralelo $ Paralelo-Serie en un proceso CM"S
de 0+5 Nm GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
>L
Ense7anza de la Micro 4 Nanoelectrnica 4 Tecnologas (sociadas GGGGGGGGGGGGGGGG >7
2ormacin de 8ngenieros de *ise;o de CircuitosOSistemas (lectrnicos GGGGGGGGGGGGGGG >K
Aplicaciones de -erramientas de dise;o $ simulacin en alto niel para implementaciones en
2ugas GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG
50
/tili#acin de A*A $ F4*% para el *ise;o de Sistemas de 1iempo 3eal, modelados mediante
3edes de Petri GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
51
(plicaciones de la Micro 4 Nanoelectrnica en Distintos 'ampos GGGGGGGGGGGGGGGGG 5H
(aluacin $ desarrollo de Monitores de 3adiaciones 0o 8oni#antes 9308: GGGGGGGGGGGGG+ 55
1ermmetro parlante para inidentes GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG 5L
*esarrollo de un sistema de costeo precio a la impresin en e5uipos Multi,uncin empleando
3edes 0euronales GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
57
8ntroduccin al pro$ecto ata5ue epil<ptico GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+ 5=
2ree#er port@til con temperatura controlada para an@lisis de tolerancia al ,r6o e7tremo en
plantas GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG
5K
Sistema de an@lisis de desempe;o atl<tico &asado en lgica programa&le GGGGGGGGGGGGG L0
Anali#ador porta&le de se;ales de audio GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG L1
Sistema para control de accesos GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG L2
0ensores 4 (ct"adores GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG LH
Sistema de an@lisis de traslacin -umana usando se;ales de un acelermetro GGGGGGGGGG+ L5
Medicin de espesores delgados con ultrasonido GGGGGGGGGGGGGGGGGGGGGGGGGGGG+ LL
4acia un Procesamiento /niersal de Se;ales de Sensores 8ndustriales GGGGGGGGGGGGGGG L7
8mplementacin de un teclado capacitio a tra<s del principio de oscilador de relajacin GG+ L=
3ed de sensores para monitoreo costero de temperatura utili#ando dispositios analgicos-
digitales recon,igura&les GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG+
LK
Sistema de ?eneracin de Pulsos Multicanal para 1ransductores Pie#oel<ctricos GGGGGGGGG 70
Sistema de monitoreo en trans,ormadores MF mediante tecnolog6a !P% GGGGGGGGGGGGGG 71
#edes de Datos GGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGGG 7H
!?P 9!order ?ateDa$ Protocol: An@lisis $ Simulacin GGGGGGGGGGGGGGGGGGGGGGGGG+ 75
?estin de 3edes Centrali#ado desde ?nuO%inu7 en un %8F(OC* GGGGGGGGGGGGGGGGGGG 7L
Moilidad en redes de alta elocidad con acceso inal@m&rico GGGGGGGGGGGGGGGGGGGG+ 77
1
Congreso de Mi croel ect rni ca Apl i cada 2010
Conferencias y Presentaciones
Lgica Programable y FPGA
"Introduccin al diseo con VHDL"
Fernando Szklanny, Elio De Maria, Carlos Eduardo Maidana, Edgardo Gho,
Carlos A. Rodriguez, Roberto Di Lorenzo y Hugo R. antignone.
!ni"ersidad #a$ional de La Matanza. De%arta&ento de 'ngenier(a e
'n"estiga$iones te$nol)gi$as.
"icro!rocesadores dentro de FPGAs"
Sal"ador ro%ea.
'nstituto #a$ional de e$nolog(a 'ndustrial * Ele$tr)ni$a e 'n+or&,ti$a.
""imulacin A#an$ada con %est&enc' en HDL"
-
Andres Miguel Airabella y
--
Fa$undo Aguilera.
-
!ni"ersidad #a$ional de San Luis * Laboratorio de Ele$tr)ni$a, 'n"estiga$i)n
y Ser"i$ios.
--
!ni"ersidad #a$ional de R(o Cuarto * Gru%o de Ele$tr)ni$a A%li$ada.
""imulacin de VHDL con "oft(are Libre"
Rodrigo Melo y Sal"ador ro%ea.
'nstituto #a$ional de e$nolog(a 'ndustrial * Ele$tr)ni$a e 'n+or&,ti$a.
"Desarrollo de sistemas embebidos en FPGAs) Diseo e incor!oracin de
!erif*ricos"
Ale.andro /erez, Guiller&o Gutierrez and Rodol+o Ca"allero.
!ni"ersidad e$nol)gi$a #a$ional Fa$ultad Regional C)rdoba * Centro
!ni"ersitario de Desarrollo en Auto&a$i)n y Rob)ti$a.
2
Congreso de Mi croel ect rni ca Apl i cada 2010
Conferencias y Presentaciones
MEMS y Diseo de Circuitos Integrados
"Introduccin a las Tecnologias MEMS"
Laura Malatto.
Instituto Nacional de Tecnologa Industrial - Electrnica e Informtica.
"Aplicaciones de los MEMS"
Cristian Arrieta.
CITEFA - Instituto de Investigaciones Cientficas T!cnicas "ara la #efensa.
"Microlab, un caso de aboratorios con Cuartos i!pios"
$uillermo %entoni.
&niversidad Nacional de %an Martn' %ecretara de CT' &niversidad Nacional
de La Matan(a.
"a nue"a generacin de referencias de tensin CM#S"
Luis Eduardo Toledo.
&niversidad Catolica de Cordo)a - Facultad de Ingeniera
"Encapsulados especiales de MEMS$%EMS"
Mariano *o)erti' Mi+al Mass' Laura Malatto Liliana Fraigi.
Instituto Nacional de Tecnologa Industrial - Electrnica e Informtica.
3
Congreso de Mi croel ect rni ca Apl i cada 2010
Conferencias y Presentaciones
Televisin digital y comunicaciones
"Televisin Digital Hoy"
Marcelo Navarro.
UTN-Facultad Regional Avellaneda y VIDEOTRON S.R.L.
"Software embebido en tecnologa multi-core/multi-P!/"etStream y su
a#licacin en T$-%D"

Mario Ma!triani"

Ale#o $rau y

Rodrigo $rau.
Univer!idad Nacional de Tre! de Fe%rero - De&arta'ento de Ingenier(a
Di)ar Inc S.A.
"Tecnologa S&/P'S"
Ignacio *aradni+.
Electroco'&onente! S.A. y Univer!idad Nacional de La Matan,a.
4
Congreso de Mi croel ect rni ca Apl i cada 2010
5
Congreso de Mi croel ect rni ca Apl i cada 2010
MEMS y MOEMS
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Congreso de Mi croel ect rni ca Apl i cada 2010
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Congreso de Mi croel ect rni ca Apl i cada 2010
Acoplador direccional MEMS en banda X con acoplamiento
capacitivo

Larosa, Facundo S. ; Fuentes, Leandro A.
Grupo SyCE, UTN - F. R. Haedo
Bonaparte, Juan J. ,
Grupo MEMS-CNEA, CNEA

Los acopladores direccionales cumplen muchas funciones en los circuitos
de microondas entre las que se encuentran su utilizacin para tomar muestras de seales
para sistemas de control, aplicaciones en amplificadores balanceados, mezcladores,
instrumentos de medicin, filtros y desplazadores de fase. Muchos de estos usos
requieren acoples altos (del orden de 3dB) los cuales pueden ser difciles de realizar por
limitaciones tcnicas si a la vez se desea mantener una baja ocupacin de rea.
En los acopladores del tipo coupled line el nivel de acople alto implica
ubicar las lneas de transmisin que conforman la estructura muy cercanas una a la otra
lo cual resulta inconveniente desde el punto de vista de la fabricacin debido a la
imprecisin del proceso. Existe la posibilidad de alejar estas lneas, pero con el costo
adicional de que la estructura tiene que hacerse ms grande para mantener el nivel de
acople, adems de degradarse la directividad de la misma.
En particular, este acoplador direccional fue diseado para ser usado
como parte de un desplazador de fase de topologa reflectiva. Los desplazadores de fase
han ido cobrando relevancia a lo largo de las ltimas decadas para su uso en arreglo de
antenas en fase. Este tipo de antenas tienen la particularidad de que su lbulo de
radiacin puede ser configurado de manera electrnica cambiando la fase de las seales
de alimentacin de los diferentes elementos irradiantes en vez de utilizar el recurso
clsico de cambiar mecnicamente la posicin de los irradiantes. Esto presenta las
ventajas de que los sistemas electrnicos son ms fciles de controlar que los
mecnicos, consumen menos energa y no sufren desgaste por friccin.
En esta publicacin llevamos a cabo el anlisis y diseo de un acoplador
direccional MEMS en banda X con acople capacitivo con el objeto de lograr un alto
acople entre puertos (3dB) y a la vez evitar el uso de lneas muy prximas entre si dadas
las limitaciones del proceso de micromaquinado. Se incluye una descripcin breve del
procedimiento analtico empleado para validar el diseo circuital propuesto y los pasos
que conllevan a su formulacin prctica.
Finalmente, se utilizan los conceptos expuestos para el diseo fsico de la
estructura y su posterior simulacin mediante un software CAD EM. Actualmente, los
dispositivos han sido enviados para su construccin a FBK-RST (Fondazione Bruno
Kessler - IRST) y se espera su prximo arribo al pas para emprender las tareas de
encapsulamiento, caracterizacin y modelado.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Microfabricacin de un Interfermetro Mach-Zender sobre cristales
de LiNbO
3
Gimnez G.
1
; Mangano E
1
.; Pernas P.
2
; Fraigi L.
1
1
Centro de Electrnica e Informtica INTI
2
Departamento de Fsica de Materiales UAM - Espaa
La ptica integrada parece ser una de las tecnologas ms prometedoras como solucin para aliviar el
ancho de banda en los sistemas modernos de computacin y telecomunicaciones. Como material ptico, el
silicio, no posee buenas cualidades para ser usado en dispositivos de guas de onda. El Niobato de Litio
(LiNbO
3
) ha sido rpidamente identificado como uno de los materiales alternativos ms prometedores para
este tipo de aplicaciones pticas.
El interfermetro Mach-Zehnder (MZ) es un dispositivo que permite determinar el cambio de fase
relativo entre dos haces colimados provenientes de una fuente de luz coherente. El uso ms extendido de este
dispositivo es de medir el cambio de fase en uno de las ramas, ya sea por la diferencia de camino ptico o por
la perturbacin causada por alguna muestra.
En el presente trabajo se exponen los resultados de la fabricacin de un interfermetro MZ-MEMS.
El proceso de fabricacin del MEMS se bas en tcnicas de microfabricacin,: fotolitografa, deposicin de
pelculas delgadas por sputtering y ataque qumico por va hmeda. El objetivo fue lograr interfermetros
donde el haz incidente se bifurca en dos ramas paralelas separadas por 50 m y cuyas guas de ondas son de
2 m de ancho. El diseo se realiz en una mscara de cuarzo y cromo y fue trasferido por fotolitografa
sobre una pelcula delgada de dixido de silicio (SiO
2
) de 300 nm de espesor sobre sustratos de cristales de
LiNbO
3
. En un segundo paso se realiz la difusin de metales de transicin (Titanio (Ti) o Zinc (Zn)) sobre
el LbNiO3, donde el SiO
2
acta como mscara impidiendo la difusin de estos metales hacia el cristal, luego
la mscara se remueve. De esta forma quedan conformadas las guas de onda y se logra el confinamiento
ptico en las mismas.
Entre las aplicaciones de los MZ-MEMS, que son muchas y variadas, se pueden mencionar la
modulacin eletro-ptica de la luz, para lo cual se depositan por la tcnica de sputtering contactos de
aluminio sobre una de las ramas, posterior a la difusin, para modular la luz de dicha rama. Otra aplicacin
interesante es la modulacin de luz para su uso en microsensores biolgicos, realizando una adsorcin fsica
qumica de anticuerpos sobre una de las ramas. Este trabajo intenta ejemplificar la fabricacin de un
MEMS y dar una visin global de las tcnicas de micro-fabricacin existentes en la Sala Limpia del INTI.

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Congreso de Mi croel ect rni ca Apl i cada 2010
Mquinas de clculo y proceso mecnico mediante MEMS
Pablo Cayuela
Centro Universitario de Desarrollo en Automacin y Robtica (CUDAR), Laboratorio de
Tcnicas Digitales e Informtica (LTDI), Universidad Tecnolgica Nacional, Facultad
Regional Crdoba (UTN FRC)
Laboratorio de Microelectrnica, Universidad Catlica de Crdoba (UCC)

Charles Babbage plante el diseo de sus mquinas diferencial y analtica, las que no pudo llevar a
cabo completamente por diversas razones. La arquitectura de esta ltima mquina, analizada a la luz
del desarrollo de las computadoras modernas del siglo XX, es similar a los modelos de Von
Neumann.
Entre las ventajas de las mquinas mecnicas de clculo, podemos contar: inmunidad al pulso
electromagntico, consumo de energa nulo durante el reposo; caractersticas que siguen siendo
deseables para todo tipo de tcnica fsica de solucin de problemas.
Mediante las tcnicas de construccin de MEMS y NEMS, es posible plantear el desarrollo de
mquinas anlogas al diseo de Babbage. A las ventajas dichas, podemos sumar las propias de la
miniaturizacin mediante MEMS o NEMS.
Sin limitarnos a tan solo las mquinas de clculo, pueden construirse en esa misma tecnologa,
mquinas anlogas a las soluciones mecnicas de muchos otros procesos, en los cuales tanto por
tradicin, como por costo o simplicidad se construyeron mediante tcnicas mecnicas.
Sin embargo, tambin el uso de estas tecnologas viene acompaado de una serie de restricciones
relacionadas con problemas de escala y geometra, que deben ser contemplados a priori. Por otro
lado, es poco probable que la velocidad de trabajo o ejecucin de tareas, est por encima o a la
altura de los modernos sistemas electrnicos de procesamiento de datos.
Las aplicaciones posibles seran muy diversas, aprovechando sus ventajas, all donde no sean
necesarias las correspondientes de las versiones electrnicas: sistemas de control de vuelo y
navegacin inmunes al ruido elctrico, al pulso electromagntico, de bajo consumo energtico, o
autopropulsados; plantas de procesamiento qumico en miniatura para la fabricacin bajo demanda
de drogas farmacuticas; control y procesamiento numrico en instalaciones industriales.
Por esto, un cuidadoso estudio de sus posibilidades constructivas y de aplicacin, sera la clave para
disponer de esta tecnologa y sus ventajas.

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Congreso de Mi croel ect rni ca Apl i cada 2010
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Congreso de Mi croel ect rni ca Apl i cada 2010
Lgica programable
y FPGA
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Congreso de Mi croel ect rni ca Apl i cada 2010
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Congreso de Mi croel ect rni ca Apl i cada 2010
Mdulo de clculo de la Transformada Rpida de Fourier para analizador de
espectros en tiempo real en FPGA
Vctor Yelpo; Diego Costa; Carlos Sosa Pez
Lab. de Electrnica, Investigacin y Servicios; Fac. de Cs. Fsico, Matemticas y Naturales;
Universidad Nacional de San Luis; San Luis; Argentina.

En el presente trabajo se dise un sistema que calcula la Transformada Rpida de Fourier (FFT) de
una seal digitalizada y procesa el resultado para presentar grficamente el espectro en funcin de la
frecuencia, en tiempo real, en la pantalla de un osciloscopio. La arquitectura del diseo cuenta con un
bloque central que contiene un generador de ventana, la unidad de clculo de la FFT, un Computador
Digital de Rotacin de Coordenadas (CORDIC) de mdulo, un permutador y un bloque de disparo. La
seal de entrada es enventanada ya que el clculo se realiza para un nmero definido de muestras que
conforman tramas cuya duracin, en general, no coincide con un perodo de la seal. La unidad de
clculo computa las partes real e imaginaria de la FFT en tramas de 1024 muestras dadas en dos
vectores de 13 bits con formato entero y con signo, con una latencia de 2061 ciclos de reloj.
El desarrollo se hizo con una herramienta de diseo desde el modelado que permite la verificacin con
simulacin en cada uno de los pasos y ambientes del software. En el procedimiento de diseo,
primero se describe el sistema con bloques esquemticos para modelado como los de Simulink/Matlab.
Se puede evaluar el algoritmo, simulando en punto flotante y doble precisin, y luego en punto fijo,
para ver los efectos de cuantizacin. Una herramienta, traduce el diagrama en bloques del modelo de
alto nivel a nivel de transferencia de registros, para generar un cdigo en HDL. En este trabajo se us
Synplify DSP que permite optimizar la descripcin por rea o velocidad haciendo re-uso de estructuras
con mecanismo de plegado. Tambin se puede generar un test bench y una tabla de valores de entrada
y sus salidas para simulacin. Con el cdigo generado, se realizan los pasos habituales de depuracin,
sntesis, posicionamiento-ruteo y programacin con sus simulaciones alimentadas con la tabla de
seales del paso anterior. Se us Libero 8.6 para depuracin, Synplify DSP AE para sntesis, Designer
para posicionamiento-ruteo, Flash Pro para programacin y ModelSim para simulacin. Como
lenguaje, se eligi el VHDL por su amplia difusin en el ambiente acadmico.
El hardware usado fue la placa de desarrollo RVI Prototype Board con su expansin LP Data
Conversion Daughter Board. Fue provista por el International Center For Theoretical Physics,
desarrollada por A. Cicuttin, M. Crespo y A. Shapiro para instrumentacin reconfigurable. Contiene un
FPGA ProASIC3E (A3PE1500) de Actel, y conversores ADC (AD9201) y DAC (LTC1654).
El ancho de banda est restringido por la tasa de conversin de 0,9 MHz del DAC serial que posee la
placa (reemplazndolo, estara limitado a 10 MHz por el ADC y cambiando ste, a 94 MHz debido a la
mxima frecuencia soportada por el bloque analizador que segn el reporte es 188 Mhz. La resolucin
en amplitud est dada por el ancho de palabra de 14 bits del DAC. La resolucin en frecuencia es de
512 muestras. Se us la ventana de Blackman logrando que el espaciado sin distorsin sea menor al 1%
del BW. La linealidad de la respuesta es del 70% del rango.
Los recursos utilizados suman 35759 celdas lgicas que representan el 93% de las disponibles, 11
bloques de entrada y 10 salidas adems de 42 bloques RAM que constituyen el 70% del total. El reporte
generado por la herramienta SmartPower de Libero muestra que el consumo de potencia esttico es de
18.12mW y el dinmico es de 0.498 mW, de los cuales el consumo debido a las lneas de conexionado
es de 0,007mW y el de bloques E/S es de 0.491mW. Esto suma 18,618mW de consumo total.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Desarrollo de plataforma para procesamiento de imgenes en
FPGA
Andrs Miguel Airabella, Carlos Federico Sosa Pez, Ricardo Petrino.
Universidad Nacional de San Luis
l !rocesa"iento de i"genes es el con#unto de tcnicas $ue se a!lican a una i"agen esttica o en
"ovi"iento !ara "e#orar su calidad o %acilitar la b&s$ueda de in%or"aci'n contenida en la "is"a.
La !lata%or"a descri!ta en este traba#o !uede a!licarse al !rocesa"iento de una i"agen esttica,
to"ada !or la entrada de video co"o una %otogra%(a en un instante dado, o !uede a!licarse al
!rocesa"iento de i"genes en "ovi"iento. La !lata%or"a a$u( descri!ta se basa en un dis!ositivo
FP)A. La FP)A *+irte, -- .C/+/00012FF3425 se encuentra e"!lazada en una !laca de desarrollo
!ara a!licaciones "ulti"edia, lla"ada .ilin, Multi"edia 6oard *MM65. Se utiliz' +erilog 7
+89L co"o lengua#es de descri!ci'n de :ard;are.
La !laca de desarrollo MM6 %ue dise<ada !ara ser utilizada en a!licaciones "ulti"edia con FP)A.
So!orta entradas 7 salidas de =+ ti!o PAL 7 N=SC 7 salida S+)A de /> bits. Para entradas 7
salidas de usuario se :an incluido interru!tores ti!o 9-P, !ulsadores 7 diodos L9. La !laca
inclu7e "e"oria de ti!o ?6= SRAM. Posee un controlador !ara S7ste"AC, $ue !er"ite cargar la
!rogra"aci'n de la FP)A. Se inclu7e un CPL9 !ara realizar las %unciones de control de relo#, 7
!ulsadores, etc.
La FP)A se conecta al decodi%icador de video, el cual a su vez se conecta con una c"ara color u
otra %uente de video anal'gica, $ue entrega el video en %or"ato PAL en @AC *@B Lu"inancia, CB
Cro"inancia5 o en video co"!uesto.
Por otra !arte, la salida S+)A re$uiere valores de !i,el en R)6. Por estos "otivos, selecciona"os
co"o %or"ato de traba#o !ara las i"genes R)6. 9e esta "anera, la i"agen de entrada debe su%rir
ciertos ca"bios, 7a $ue el decodi%icador de video entrega video en %or"ato @CrCb.
La entrada de video se conecta al decodi%icador de video A9+CD3E, "ientras $ue la salida se
conecta al conversor 9AA FMSF3D0.
Los !asos $ue sigue la se<al de video sonB
D. -ngresa en %or"a anal'gica al decodi%icador de video A9+CD3E.
/. Luego ingresa a un "'dulo, dondeB Se e,traen las se<ales de sincronis"o. Se convierte de
@CrCb >B/B/ a >B>B>. Se convierte de @CrCb >B>B> a R)6. Se desentrelaza 7 se al"acena en
los bu%%ers de video de entrada, alternado un cuadro en cada "e"oria.
F. -ngresa al "'dulo de !rocesa"iento, donde !uede ser !rocesada o !asar directo a la salida.
>. -ngresa a la "e"oria bu%%er S+)A, donde el controlador se encarga de "ostrarla !or !antalla.
n este traba#o se desarrollaron los M'dulos de Control, la conversi'n de @CrCb >B/B/ a >B>B>, el
desentrelazado de la i"agen de entrada, el M'dulo de Procesa"ientos 7 los M'dulos de
Procesa"ientos 6sicos. Ade"s, se reunieron e interconectaron todas las !artes, se controlaron los
distintos relo#es del siste"a 7 se establecieron restricciones de tie"!o !ara las entradas 7 salidas de
la FP)A.
l resultado es una !lata%or"a en la $ue el dise<ador debe traba#ar sobre el "'dulo de
!rocesa"iento !ara realizar !ruebas de !rocesa"iento de video o i"genes, 7 no debe !reocu!arse
en dise<ar co"!leta"ente la !lata%or"a. 9e esta %or"a, !uede concentrar sus es%uerzos en el dise<o
del algorit"o de !rocesa"iento.
Se !robo la !lata%or"a conectando una c"ara color "arca GA- de F CC9 R)6 a la entrada 7 un
"onitor S+)A a la salida. Se realiz' una !rueba de !rocesa"ientos bsicos !ara co"!robar el
%unciona"iento de la !lata%or"a, $ue consistieron enB "odo b7!ass, ecualizaci'n de color, !aso a
escala de grises 7 !aso a blanco 7 negro.
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Congreso de Mi croel ect rni ca Apl i cada 2010
1
Generador de n umeros pseudoaleatorios mediante
RNS y caos, implementaci on en l ogica
programables.
C. A. Gayoso, L. J. Arnone, M. R. Rabini y C. M. Gonz alez
Laboratorio de Componentes Electr onicos
Universidad Nacional de Mar del Plata, Argentina
Email: cgayoso@.mdp.edu.ar
Index TermsSistema Num erico de Residuos, Aritm etica de
Residuos, L ogica Programable, Caos, N umeros Aleatorios.
I. RESUMEN
E
Ste trabajo estudia la implementaci on en hardware de
generadores de n umeros pseudoaleatorios (Pseudo Ran-
dom Number Generators o PRNGs), en l ogica programable
(Field Programmable Gate Arrays o FPGA). Se investiga el
empleo del sistema num erico de residuos (Residue Number
System o RNS) para incrementar la velocidad a la que los
generadores producen los n umeros aleatorios. Se propone un
nuevo esquemas de PRNGs, utilizando RNS y teora de caos.
El sistema num erico de residuos se base en que un n umero
entero X se puede representar por un conjunto de enteros
m as peque nos denominados residuos. De manera que las
operaciones suma, resta y multiplicaci on se realizan sobre los
residuos de X y de manera independiente. Se pasa entonces
a trabajar con canales de pocos bits (de 6 a 8) que no
necesitan intercambiar informaci on entre ellos, esto da origen
a un sistema aritm etico de alta velocidad. Otra caracterstica
del sistema num erico de residuos es el de poder emplearse
para construir circuitos que generan secuencias de n umeros
pseudo ca oticos a alta velocidad, tal es el caso del generador
propuesto por M. Panella y G. Martinelli (2000) en el que
se basa el presente trabajo. En el sistema pseudo ca otico
utilizado se aprovecha la capacidad de generar secuencias
pseudo aleatorias de buenas caractersticas estadsticas y de
f acil implementaci on en hardware.
Para que una secuencia de n umeros pseudo aleatorios sea
considerada como tal debe superar al menos una serie de tests
est andar, adicionalmente para ser empleada en aplicaciones
exigentes tales como criptografa de datos, comunicaciones y
otras es necesario que pase tests m as elaborados tales como
el banco de tests desarrollado por George Marsaglia para su
generador Diehard.
El sistema de Panella y Martinelli genera 8 salidas de 9
bits cada una. Las salidas utilizadas en forma directa como
PRNGs no pasan el test de Marsaglia, por lo cual se propone
el siguiente esquema de trabajo: se toma el bit menos signi-
cativo se cada canal, se los combina en palabras de 8 bits
y se las acumula en 4 perodos del reloj, formando entonces
una palabra de 32 bits. Estas palabras formadas de este modo
pasan satisfactoriamente el test Diehard.
El trabajo est a organizado de la siguiente manera. Se
comienza con la denici on de sistemas determinsticos, ca oti-
cos y aleatorios junto con la presentaci on del test Diehard
y su empleo. Luego se describe el generador de n umeros
pseudoaleatorios propuesto junto con la explicaci on de cada
uno de los bloques que lo constituyen y su correspondiente im-
plementaci on en dispositivos l ogicos programables. Se naliza
presentando los aportes y conclusiones del trabajo realizado.
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Congreso de Mi croel ect rni ca Apl i cada 2010

Implementacin de un Algoritmo para Procesamiento Digital de
Imgenes en una FPGA
Osio Jorge R. (*); Rapallini Jos; Ocampo Jess M. F.; Quijano Adrin A.
Centro de Tcnicas Analgico Digitales (CeTAD)
Facultad de Ingeniera Universidad Nacional de La Plata
La Plata, Argentina
*Becario CIC Comisin de Investigaciones Cientficas de la Prov. de Bs. As.
josio@gioia.ing.unlp.edu.ar ; josrap@gmail.com , adrian.quijano@gmail.com

Este trabajo contempla la correccin de defectos en imgenes mediante la implementacin de
algoritmos para el filtrado espacial no lineal. Los filtros espaciales no lineales ms conocidos son
los filtros de orden estadstico, cuya respuesta est basada en el ordenamiento (ranking) de los
pxeles contenidos en una zona de la imagen (ventana).
El filtro de orden estadstico a implementar en el procesamiento digital de imgenes es el filtro
de mediana. Dicho filtro es muy eficiente para la reduccin del ruido sal y pimienta en una
imagen.
La Motivacin de este trabajo es la correccin de defectos en imgenes mdicas, ms
especficamente las imgenes radiogrficas y algunas tomografas que tienen frecuentemente
defectos del tipo antes mencionado.
La implementacin de dicho filtro en Hardware consiste en un generador de ventanas, un
ordenador de pxeles y un contador de filas y columnas.
Los filtros de media forman parte del procesamiento de imgenes basado en regiones. Para
realizar este tipo de procesamiento es necesario seleccionar los pxeles correspondientes a la regin
de inters. El generador de ventana es un mdulo diseado en VHDL para la seleccin de los
pxeles de la regin a procesar.
La caracterstica principal de los filtros de orden estadstico es que requieren el ordenamiento de
menor a mayor (o viceversa) del valor de los pxeles involucrados en la operacin. Este mdulo
ordenador de pxeles se realiza en VHDL para obtener el ordenamiento de los pxeles de la ventana
de inters. Una vez realizado el ordenamiento, el pxel que quede en la posicin intermedia
determinar la salida del procesamiento.
Cada pxel de salida del filtro es asignado a la posicin correspondiente del pxel que se
encuentra en el centro de la ventana procesada. Por lo tanto, en los bordes de la imagen no se podr
conocer este valor, pues se requeriran valores en la ventana que no estn disponibles por tratarse
del borde. En otras palabras para conocer los valores de la mediana en los bordes sera necesario
conocer los pxeles adyacentes a los mismos. Esto quiere decir que se deber conocer si las
posiciones de los pxeles resultantes se encuentran en el borde de la imagen, ya que en estos lugares
los valores de los pxeles de salida son nulos. El contador de filas y columnas indica si el pxel de
salida se encuentra en los bordes de la imagen para poder asignarle un valor nulo a dicho pxel.
Para la simulacin y anlisis del sistema se ha utilizado Matlab y el toolbox IPT (toolbox de
procesamiento de imgenes), dichas herramientas permiten realizar la simulacin del filtro de
mediana obteniendo resultados muy satisfactorios.
Para la implementacin final se ha utilizado una FPGA Spartan 3 de xilinx, en la cual se han
diseado los 3 mdulos principales, (generador de ventanas, ordenador de pxeles y contador de
filas y columnas), de un filtro de media de 9 pxeles. Los datos a procesar se envan mediante el
protocolo serial asincrnico directamente a la FPGA, la cual implementa dicho protocolo
internamente.
Se puede concluir que la FPGA permite implementar los algoritmos de procesamiento digital de
imgenes de manera muy eficiente y ms en el caso de los algoritmos que implementan el filtrado
espacial no lineal.
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Congreso de Mi croel ect rni ca Apl i cada 2010
IP Core MAC Ethernet
Ing. Rodrigo A. Melo, Ing. Salvador E. Tropea
Instituto Nacional de Tecnologa Industrial
Centro de Electrnica e Informtica
Laboratorio de Desarrollo Electrnico con Software Libre
En la actualidad, la conexin entre dispositivos y la PC no es suciente para incontables aplicaciones
que precisan de un funcionamiento autnomo, que vaya ms all de un mbito local. La tecnologa
Ethernet, presente en sus diversas variantes en la mayora de los dispositivos dotados de conexin a
la red, sumado al uso de Internet, provee la solucin ms conveniente a esta necesidad. Este trabajo
consiste en implementar un core Ethernet compacto, econmico y de fcil utilizacin, que pueda
usarse con FPGAs de cualquier fabricante.
Dada las complicaciones a nivel elctrico que presenta el PHY (PHYsical Interface) Ethernet, se
abord solamente la realizacin de la capa MAC (Media Access Controller) utilizando para su inter-
conexin la interfase MII (Media Independent Interface).
Antes de iniciar la implementacin del core, se realiz una bsqueda de los que haba disponibles, de
uso libre y descriptos en VHDL. Se encontr el core GReth, perteneciente a la GRLib. El mismo
se distribuye bajo un sistema de doble licenciamiento: comercial y GPL. La licencia GPL, permite
tomar este core, modicarlo y distribuirlo, mientras el resultado este cubierto por dicha licencia.
GReth implementa un core MAC Ethernet, con interfaz MII para su conexin a un PHY, y el bus
de interconexin AMBA (variantes APB y AHB) para la comunicacin con otros cores. Mediante
la interfaz APB esclavo, de baja velocidad, se congura al GReth y se controla la interfaz AHB
maestro, de alta velocidad, que realiza la transferencia de datos a travs de canales DMA (uno para
transmisin y otro para recepcin). Para su operacin, se combina el direccionamiento de registros
con el uso de descriptores y zonas de memoria.
Debido a que nuestro laboratorio trabaja con el bus de interconexin WISHBONE y que el esquema de
manejo mediante descriptores resulta costoso a nivel recursos de la FPGA, se fueron eliminando las
capas superiores, como las interfaces AMBA, el manejo de registros y descriptores, y los buffers de
memoria utilizados, hasta quedarse solamente con los canales de transmisin y recepcin, los cuales
fueron modicados a nivel interfaz.
El core desarrollado, instancia los cores de TX y RX obtenidos, los interconecta a memorias dual port
y presenta una interfaz de uso basada en escribir a un buffer y dejar que los datos sean transmitidos, y
leer los datos recibidos tras la indicacin de recepcin. El canal de recepcin, cuenta con un mecanis-
mo que permite seleccionar segn un generic, la cantidad de memorias en paralelo disponibles, para
evitar perdidas de frames entrantes por no haber llegado a retirar los datos. Adems, ambos canales
cuentan con interrupciones para indicar la nalizacin de transmisin o recepcin.
El core resultante, fue vericado tanto con un testbench, como en hardware, utilizando como aplica-
cin que lo instancia un core que responde peticiones ARP e ICMP (comando ping).
En la realizacin del core, fue necesario abordar tanto temas relacionados a Ethernet, como la com-
posicin del frame de datos o la interfaz MII, como as tambin tcnicas de diseo de hardware para
abordar la sincronizacin de ms de un dominio de clock. Adems, fue necesario entender el llamado
mtodo de los 2 procesos utilizado en la descripcin de la GRLib, el manejo de descriptores que
realizaba y la utilizacin de los buses AMBA con los cuales contaba.
Se obtuvo un core fcil de utilizar, capaz de mapearse a un bus WISHBONE u otro deseado, y que
ocupa poca rea de la FPGA, el cual pudo ser vericado en hardware.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Utilizacin de dispositivos y sistemas de lgica programable en
sistemas de control numrico para aplicaciones industriales.

Ing. Fernando I. Szklanny - Ing. Elio A. A. De Mara - Lic. Carlos E. Maidana - Ing. Carlos A.
Rodrguez - Ing. Roberto Di Lorenzo - Ing. Hugo R. Tantignone - Sr. Edgardo Gho.

Universidad Nacional de La Matanza Departamento de Ingeniera e Investigaciones
Tecnolgicas.

Se propone en este proyecto el desarrollo de un sistema de medicin digital de longitudes, de alta
velocidad y alta resolucin, basado en tcnicas electrnicas de lgica programable, combinadas con
el uso de sistemas programables, convencionales o tambin de lgica programable, que permita
convertir mquinas herramienta de accionamiento manual a un sistema semiautomtico
supervisado.

La creciente demanda de sistemas de mecanizado automtico provoca en el mercado local argentino
un defasaje de tecnologa que deja a muchos talleres y/o fabricas metalrgicas fuera de todo tipo de
competencia, no solo en cuanto a costo de mecanizado de piezas se refiere, sino tambin a la
calidad de las piezas producidas. Por otra parte, el alto costo de los centros de mecanizado basados
en control numrico de origen importado, as como la ausencia de tecnologa nacional en la
fabricacin este tipo de maquinarias, producen un nicho tecnolgico que no ha sido resuelto a la
fecha en condiciones econmicas al alcance de la pequea y mediana industria nacional.

Por consiguiente, las limitaciones tecnolgicas derivadas de la falta de actualizacin de las
mquinas herramienta utilizadas en muchas industrias provocan una prdida de competitividad ante
proveedores, nacionales o extranjeros, que han podido equipar sus industrias con tecnologa de
punta.

El proyecto planteado propone obtener como resultado un sistema de medicin aplicable a
mquinas herramienta, que permita, mediante el uso de tecnologa moderna, la actualizacin de
sistemas y mquinas que hoy funcionan con accionamiento manual o semiautomtico. Esto, a su
vez, permitir la mejora de los rendimientos productivos de aquellos usuarios que requieran la
incorporacin de este tipo de tecnologa a maquinaria de tecnologa menos avanzada. El aumento de
productividad asociado, as como la mejora en la relacin costo beneficio permite una rpida
amortizacin de la inversin realizada.

Se propone adems dejar abierta para una posterior etapa la conversin de este sistema, planteado
inicialmente solo como un sistema de medicin, en un sistema capaz de recibir y procesar la
informacin necesaria para convertirse en un sistema automatizado de control numrico.

Se plantea la utilizacin de dispositivos lgicos programables de ltima generacin, que permitan
resolver el sistema completo mediante un mnimo de elementos externos, utilizando tanto los
dispositivos lgicos incorporados en el dispositivo lgico programable como, en caso de
necesidades concretas, la utilizacin de un microprocesador embebido en el mismo dispositivo
lgico programable, con el objeto de aprovechar la diversa gama de recursos que estos dispositivos
ofrecen.

El proyecto presentado en este trabajo se encuentra actualmente en desarrollo en la Universidad
Nacional de La Matanza, con subsidios del programa Cytma de la Universidad, y de la CIC de la
Provincia de Buenos Aires.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Adquisicin de seales con FPGA
Aplicacin: Ecosonda de alta resolucin.

Izquierdo, Jos Mara
INSTITUTO NACIONAL DEL AGUA
AU Ezeiza-Cauelas, Tramo J. Newbery Km 1,620 (1804)
Ezeiza - Buenos Aires - Argentina
jizquierdo@ina.gov.ar

El objetivo del trabajo es ofrecer una herramienta que permita evaluar los riesgos generados por erosin en
ros, a partir de mediciones realizadas en modelos fsicos.
Para ello se desarrollo de un equipo capaz de describir la evolucin temporal del proceso de erosin. Una
tcnica que se ajusta a ste requerimiento es el ultrasonido, dado que es capaz de detectar interfaces entre
medios fsicos de diferentes propiedades acsticas. El principio de funcionamiento consiste en medir el
tiempo entre la emisin de un pulso de ultrasonido y la recepcin del rebote del mismo, sobre la superficie en
estudio; dicho tiempo es proporcional a la velocidad de propagacin del sonido en el agua y al doble de la
distancia entre el transductor y el lecho erosionable del modelo.
El instrumento desarrollado consta de tres partes que se diferencian, entre: emisor/receptor de pulso,
transductor ultrasnico y adquisicin de la seal recibida.
Para la primera de ellas se utilizo el equipo DPR300 de la firma JSR Ultrasonics el cual permite no solo el
ajuste de la energa de pulso ultrasnico emitido, sino que tambin, la amplificacin y filtrado de la seal
recibida.
El sensor empleado es de inmersin en agua, de la firma CD International, frecuencia de resonancia 2,5Mhz,
por lo cual tiene un cono de emisin de la energa ultrasnica de 8 grados, esto permite detectar pequea
deformaciones del lecho.
En la etapa de adquisicin se utiliz una FPGA que es la encargada de controlar el ADC TLV5535, cuyo
sample rate mximo es de 35 MSPS y ancho de bandas 600Mhz, especificaciones que superan ampliamente
lo que se requiere en este proyecto. La seal es muestreada a 5 MHz, lo cual permite un buen anlisis digital
de la seal adquirida.
El Kit de desarrollo utilizado fue el Nexys 2 de la firma Digilent, el cual cuenta con una FPGA Spartan 3E
de 500K gates de la empresa Xilinx. Al no contar con experiencia en lgica programable, se decidi buscar
un lenguaje de descripcin de hardware del que se pudiera encontrar informacin fcilmente en Internet, as
fue se opto por VHDL, en el entorno de programacin ISE 10.1. Para el diseo de algunos componentes se
utiliz el Xilinx Core Generator y en esta etapa para lograr un desarrollo ms intuitivo se realizo un diseo
de alto nivel esquemtico, lo cual facilit mucho el desarrollo.
Dado la naturaleza del fenmeno a medir, la seal recibida es del orden del ruido inherente a este tipo de
seales. Por tal razn se utiliz un algoritmo basado en transformada tiempo frecuencia en lugar de un
detector por umbral convencional.
El procedimiento empleado consiste tomar 2048 muestras proporcional al mximo alcance deseado, luego
dividir en paquetes de datos, a continuacin calcular la potencia espectral de los mismos, en el ancho de
banda de inters y finalmente escoger la de mayor potencia, Por ultimo contamos la cantidad de paquetes,
dicho nmero ser proporcional a dos veces tiempo que tarda la onda acstica desde el sensor al fondo del
modelo. La cantidad de datos por paquetes ser ajustada segn la SNR de la seal, a mayor cantidad de
datos tiende a mejorar la SNR, aunque se disminuye la resolucin de la medicin del tiempo, lo cual incide
directamente la medicin de distancia.
Dicho procedimiento se llevo a cabo en MATALB, ya que desde la FPGA, se enva la seal muestreada sin
ser procesada.
A futuro se pretende, avanzar en el aprendizaje de aplicaciones DSP con lgica programable, para
implementar el algoritmo de deteccin en la FPGA, ganando velocidad de clculo y estabilidad.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Procesamiento de seales para efectos de audio con lgica programable
Mariano Gonzlez; Diego Costa; Carlos Sosa Pez
Lab. de Electrnica, Investigacin y Servicios; Fac. de Cs. Fsico, Matemticas y Naturales;
Universidad Nacional de San Luis; San Luis; Argentina.

En el presente trabajo se dise un sistema de procesamiento de seales para suprimir ruido en sistemas
acsticos e implementar efectos de audio de compresin, chorus y flanger. El diseo se implement en
un FPGA y se realiz bajo las especificaciones Wishbone para facilitar la interconexin con otros
bloques que pueden agregarse o implementar varios cores en un mismo dispositivo.
La arquitectura del diseo cuenta con un bloque central de procesamiento, constituido por sub-bloques
que implementan los tres efectos, dos de los cuales manejan una memoria propia implementada con
primitivas del mismo FPGA. Se realizaron dos bloques para controlar los conversores A/D y D/A y
otro bloque de coordinacin entre ambos. Se dise un mdulo de interfaz humana para el ajuste de los
parmetros de cada efecto mediante una estructura de men donde el usuario puede navegar. Dicho
mdulo gestiona el funcionamiento de 4 pantallas de 7 segmentos para visualizar tanto los mnemnicos
de los parmetros como sus valores numricos. Tambin controla los pulsadores de reinicio, seleccin
de efecto, eleccin de parmetro, incremento y decremento. Por fuera del FPGA se construy un
circuito de entrada con tres funciones: Acondicionamiento de seal para aprovechar el rango dinmico,
limitacin para proteccin de picos, y filtrado para evitar el solapamiento por sub-muestreo en el
conversor A/D. En la salida se coloc un filtro reconstructor luego del D/A.
El efecto de compresin implementa una transferencia lineal por tramos para suavizar los picos. Los
parmetros ajustables son el umbral de compresin y la profundidad (grado de reduccin de ganancia).
El chorus consiste en la suma de la seal de entrada con varias rplicas corridas levemente en
frecuencia y retardadas desigualmente. Se logra un efecto similar, de sencilla implementacin,
sumando tres seales: La entrada y dos lazos de la entrada retrasada con retardos variables de 20 a 30
ms. La variacin de los retardos es controlada por osciladores digitales de forma triangular. Los
parmetros ajustables son la ganancia de cada lazo y la frecuencia de cada oscilador. El efecto de
flanger se implementa con la suma de tres seales: La entrada, la entrada retardada con retardo variable
y la entrada realimentada. Los parmetros ajustables son similares a los del chorus, adems de la
ganancia de realimentacin. La supresin digital de ruido anula la entrada mientras la seal no supere
determinado umbral. Se ide una rutina que identifica al ruido si la entrada no supera el nivel ajustado
durante un lapso mayor a un tiempo definido. El umbral de nivel es ajustable y el umbral de tiempo se
fij igual a de perodo de la seal entrante de menor frecuencia ( de 20 Hz). Esto impide que se
elimine seal til.
El diseo se describi en cdigo VHDL y se us Libero 8.6 para depuracin, Synplify DSP AE para
sntesis, Designer para posicionamiento-ruteo, Flash Pro para programacin y ModelSim para
simulacin. El hardware usado fue la placa de desarrollo RVI Prototype Board con su expansin LP
Data Conversion Daughter Board. La misma fue provista por el International Center For Theoretical
Physics, desarrollada por A. Cicuttin, M. L. Crespo y A. Shapiro. Contiene un FPGA ProASIC3E
(A3PE1500) de Actel, conversores ADC (AD9201) y DAC (LTC1654), entre otros. Para los circuitos
externos de acondicionamiento de seales se utilizaron amplificadores operacionales de bajo ruido. La
frecuencia de muestreo elegida es de 44,1 KHz. La resolucin obtenible con los conversores
disponibles en la placa utilizada es de 10 bits. Los recursos utilizados suman 4815 celdas lgicas que
representan el 13% de las disponibles, 33 bloques de E/S adems de 9 bloques RAM que constituyen el
15% del total.
21
Congreso de Mi croel ect rni ca Apl i cada 2010
Mdulo de alimentacin para placas con dispositivos FPGA
Huy, Christian .A; Brengi, Diego J.
Instituto Nacional de Tecnologa Industrial
Centro de Electrnica e Inor!"tica
#a$oratorio de Desarrollo Electrnico con %ot&are #i$re
%e 'resenta el dise(o, a$ricacin y 'rue$a de un !dulo de ali!entacin orientado es'ecial!ente al
su!inistro de 'otencia 'ara 'lacas con un dis'ositi)o *+,A de tres tensiones de ali!entacin. Este !dulo
se conci$i co!o 'arte del 'royecto -%.+roto/, una 'lataor!a de desarrollo de usos !0lti'les con *+,A,
de dise(o 1ue ser" co!'leta!ente a$ierto y conce$ida con herra!ientas de sot&are li$res.
El !dulo de ali!entacin desarrollado 'osee cualidades 1ue le 'er!iten ali!entar a integrados *+,A con
tres tensiones de ali!entacin, cu!'liendo con los re1ueri!ientos 1ue estos dis'ositi)os 'oseen. Ade!"s,
dada su ca'acidad de corriente, este !is!o !dulo 'uede su'lir la de!anda de 'otencia de la de!"s
electrnica 1ue se encuentre de alguna !anera asociada a la *+,A en la 'laca.
El dis'ositi)o 'rinci'al 1ue de$e ali!entar este !dulo es una *+,A %'artan .E de la ir!a 2ilin3. Esta
a!ilia de *+,A tiene cierta le3i$ilidad en cuanto a su ali!entacin co!'arada con otras a!ilias de *+,A
de la !is!a !arca. %in e!$argo, se 'rocur 1ue este !dulo de ali!entacin sea ca'a4 de ada'tarse a los
re1ueri!ientos de las otras a!ilias de *+,A no tan le3i$les co!o las %'artan .E.
El !dulo es ca'a4 de generar . tensiones de ali!entacin5 .,.6; 7,86 y 9,7:6, re1ueridas res'ecti)a!ente
'or los $ancos de 'ines, el !dulo JTA, interno y la lgica interna de la *+,A. #as salidas de .,.6 y de
9,76 tienen ca'acidad de corriente de hasta .A cada una, !ientras 1ue la de 7,86 solo lo es de hasta .;;!A.
#a uente tiene ade!"s 1ue cu!'lir con dos condiciones reeridas al esta$leci!iento de las tensiones de las
salidas durante el encendido. <na es 1ue las tensiones de$en esta$lecerse en una deter!inada secuencia. #a
otra condicin es 1ue cada tensin de$e incre!entarse en las entradas de ali!entacin de la *+,A con una
dada 'endiente de crecida. A!$as condiciones son re1ueridas en )arias de las a!ilias de *+,A de la ir!a
2ilin3. =tra caracterstica e3tra desea$le es las 'roteccin contra cortocircuitos.
De todas las o'ciones en reguladores de tensin anali4ados, el 1ue !e>or se ada'ta$a a los re1ueri!ientos es
un integrado T+%?:;;. de la ir!a Te3as Instru!ents. El !is!o 'osee dos lgicas de control 'ara dos
uentes con!utadas y un regulador lineal. Con las uentes con!utadas se i!'le!entan las tensiones de .,.6
y de 9,7:6. El regulador lineal, incor'orado en el integrado, entrega una tensin de 7,86 'ara la lgica
JTA, de la *+,A. El chi' 'osee ade!"s; entradas de ha$ilitacin indi)iduales 'ara cada una de las uentes
y 'rotecciones contra cortocircuito 'ara las uentes con!utadas.
Este integrado )iene 0nica!ente en un enca'sulado @*N 'articular, ra4n 'or la cual el ar!ado !anual de la
'laca de$i reali4arse con e3tre!o cuidado y ha$ilidad.
El dise(o del +CB de este !dulo de ali!entacin se 'ens 'ara 1ue resulte una 'laca de ta!a(o reducido,
"cil!ente aco'la$le a la 'laca !adre con la *+,A. #a 'laca es do$le a4 y, e3ce'to 'or los conectores,
reali4ada co!'leta!ente con co!'onentes %AD.
A causa de las dos uentes con!utadas 1ue 'osee, las 'ertur$aciones 'or ruido 'odran ser i!'ortantes , 'ara
lo cual se tu)ieron ciertas consideraciones so$re el dise(o de 'istas y la eleccin de )arios de los
co!'onentes. +ara e)itar estos 'ro$le!as se usaron inductores en ca4oletas cerradas de errite, tra4ados y
'lanos de !asa 'ara anular las intererencias radiadas.
Al reali4arse las 'rue$as so$re la uente ter!inada se 'udo )eriicar 1ue cu!'la con los re1ueri!ientos en
cuanto a tensiones, ra!'as de crecida y secuencia de encendido. #as uentes con!utadas entregaron sin
'ro$le!as hasta 7,?A y la uente lineal se 'ro$ con los .;;!A de la es'eciicacin.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Controlador tipo PID, sobre microcontrolador embebido en FPGA
David M. Caruso, Salvador E. Tropea
Instituto Nacional de Tecnologa Industrial - Electrnica e Informtica
Avenida General Paz 5445 entre Albarellos y Constituyentes, Edicio 42,
CC157 (CP 1650) San Martn, Bs. As., Argentina
david@inti.gob.ar
El presente trabajo, muestra la aplicacin de un algoritmo tipo PID, que corre en un microcontrolador
AVR, embebido en FPGA, enfocado al control de posicin de un motor de corriente continua. Dicho
algoritmo, es ampliamente empleado, en la mayora de los sistemas de control. Sus caractersticas,
lo hacen ideal para la aplicacin, aqu presentada. Dado que, un motor de corriente continua, es
un sistema complejo, que no puede ser controlado de forma eciente por un sistema estrictamente
proporcional o integrativo, ya que no se puede obtener una diversidad de respuestas del sistema. En
cambio, el PID, con sus tres porciones de calculo, brinda toda una variedad de formas de control del
sistema, desde una con tiempos de accin largos sin rizos hasta la opcin totalmente opuesta.
El algoritmo PID fue escrito en lenguaje C (compilado con avr-gcc 4.3.2), realizando los clcu-
los en punto jo y alcanzando una buena resolucin de calculo para la aplicacin.
La implementacin, se realiz sobre un core AVR ATmega8 (basado en un core de ATmega103 de
OpenCores.org), sobre una FPGA. El hecho de tener un microcontrolador embebido, genera una
facilidad en cuanto a la implementacin. Dado que, el diseo no debe ajustarse a la rigidez de un
microcontrolador comercial, sino que, se le puede dar el tamao y la forma mnima e indispensable,
consiguiendo una velocidad de operacin mayor a la de el dispositivo original, eliminacin de com-
ponentes innecesarias del microcontrolador para la aplicacin, una interconexin estndar con los
perifricos sencilla de aplicar, etc.
El sistema de control, se diseo segn la losofa "hardware and software codesign". La misma, con-
siste en realizar una divisin de tareas, segn su exigencia de tiempo. Por lo que, al microcontrolador
se le sumaron una serie de mdulos dedicados (en hardware), que realizan tareas pequeas, en tiempo
real, dejando que el mismo (por software) se encargue del clculo y el control del sistema general. Di-
chos perifricos son: Lector de Encoder relativo, modulador PWM y UART que fueron desarrollados
en el laboratorio INTI-UTIC-DESoL.
La interconexin entre perifricos y el microcontrolador, se realiza a travs del bus WISHBONE, el
cual permite, sumar en el futuro una mayor cantidad de cores con esa comunicacin estndar, de una
forma sencilla.
El microcontrolador, se encarga de realizar las lecturas sobre cada uno de los perifricos, para as
computar el clculo del algoritmo PID, y denir una posicin en el motor. Para esto, espera los co-
mandos que la PC debe enviar, manteniendo una comunicacin va USB con la placa, que interna-
mente posee un micro que transforma los datos en RS232 hacia la FPGA. Los comandos que puede
recibir son: nueva posicin del motor, modicacin de parmetros del PID, lectura de posicin actual,
denir una velocidad del motor, denir un ngulo inicial, etc.
Para la aplicacin, se utiliz el kit de desarrollo de Avnet para la FPGA Spartan3A de Xilinx y una
placa con el driver para el motor (L298), junto con opto acopladores para la interconexin. El motor
utilizado es de corriente continua, como se mencion previamente, con una relacin de reduccin de
36:1.
El diseo result provechoso, dado que cumpli con las especicaciones, mostrando un sistema de
control modular, sencillo de modicar y ampliar, exhibiendo una integracin considerable.
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Congreso de Mi croel ect rni ca Apl i cada 2010
CONVERSOR DE FORMATOS NUMERICOS, BASADO EN
CIRCUITOS LOGICOS PROGRAMABLES, PARA APLICACION
EN SISTEMAS DE TIEMPO REAL

Ing. Fernando I. Szklanny - Ing. Elio A. De Mara. - Lic. Carlos E. Maidana.
Universidad Nacional de La Matanza


El presente trabajo propone el desarrollo de un sistema de conversin de alta velocidad, basado en lgica
programable, que permitir la conversin de nmeros enteros, provenientes por ejemplo de la salida de un
conversor analgico digital, al sistema de representacin logartmico LNS.

El objetivo principal del trabajo es la adecuacin, en tiempo real, de la informacin recibida desde dispositivos
que generan valores numricos enteros, para permitir el uso de dichos valores en un formato que facilite el
clculo y las operaciones aritmticas. Se plantea en consecuencia un algoritmo de conversin que,
fundamentalmente, evite la necesidad de tablas y mtodos de interpolacin y que haga uso de la menor
cantidad posible de recursos de hardware.

En diferentes mbitos de la tecnologa surge la necesidad de realizar operaciones de clculo numrico en
tiempo real y con una elevada precisin. En particular, en el campo de la conversin analgico digital se han
logrado conversores que trabajan a frecuencias de muestreo del orden de 1 G muestras/seg.

En estos casos, la representacin de los valores numricos requiere de formatos que permitan dicho clculo en
forma adecuada, en alta velocidad, y permitiendo una buena precisin en los resultados y una buena velocidad
de respuesta de los circuitos encargados de realizar los clculos necesarios.

Para estas aplicaciones, los formatos exponenciales tienen grandes ventajas al permitir el manejo de un
elevado rango de valores, con una precisin adecuada a la mayora de las aplicaciones. El uso de los sistemas
de representacin en punto flotante o en formato de representacin logartmica resulta apropiado para el
objetivo requerido.

El presente trabajo responde a la necesidad de resolver operaciones de clculo aritmtico en tiempo real o
cuasi real, para su utilizacin en diversas aplicaciones de procesamiento digital de seales.

Es un objetivo del presente trabajo el de desarrollar un algoritmo que permita realizar la conversin de
nmeros naturales o enteros, como los que pueden obtenerse de la salida de un conversor analgico digital,
mediante mtodos numricos que no requieran de una elevada cantidad de recursos de hardware, ni de grandes
tiempos de clculo.

Es otro objetivo del presente trabajo el de determinar que la conversin sea factible con un mnimo error de
conversin, con el objeto de que los valores resultantes de dicha conversin tengan un error consistente con
los errores propios de representacin del sistema de numeracin logartmico y del valor entero recibido en la
entrada de dicho conversor.

Es un tercer objetivo del presente trabajo implementar el conversor de punto fijo a LNS mediante un
dispositivo lgico programable, utilizando la menor cantidad posible de recursos de hardware, en especial con
el menor nmero de elementos de lgica secuencial y sin la necesidad de elementos externos al mismo.

Una versin previa del presente trabajo fue recientemente presentada en el Congreso SPL 2010 llevado a
cabo en el mes de marzo pasado en la localidad de Porto de Galinhas, Brasil, siendo seleccionado para
participar en el foro de diseadores de dicho Congreso. El mismo ha sido publicado en los Proceedings de
dicho Designer Forum, ISBN 978-85-7656-171-2

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Congreso de Mi croel ect rni ca Apl i cada 2010


Sntesis de multiplicador BCD de un dgito sobre FPGA

M. Vazquez
(1,2)
, E. Cozzolino
(1)
, F. Ferrara
(1)
, J.M. Schenini
(1)
, G. Bioul
(1,2)

1. Universidad Fasta, 3145, Calle Gascn, Mar del Plata, (Bs. As.) Argentina
2. UNCPBA, 399, Calle Pinto Tandil, (Bs. As.) Argentina,
gbioul@ufasta.edu.ar

Las computadoras almacenan y manipulan datos numricos en formato binario. En muchas aplicaciones
comerciales, incluyendo anlisis financiero, transacciones bancarias, operaciones contables, y dems, los
errores introducidos al convertir un nmero decimal a binario no son aceptables y pueden violar
requerimientos legales y/o de precisin. La nueva revisin del estndar IEEE 754 para aritmtica de punto
flotante incluye especificaciones para formato decimales. El costo computacional de realizar operaciones en
punto flotante decimal motiva a desarrollar nuevas tcnicas para implementacin hardware de operaciones
decimales. En el presente, la codificacin BCD 8421 (Binary Coded Decimal) es la opcin ms popular para
implementar algoritmos de aritmtica decimal.
En el trabajo se presenta y analiza diferentes mtodos de implementacin de un multiplicador de un dgito
BCD, usando el sintetizador de Xilinx (XST) para la materializacin. Se usaron tres estrategias para la
definicin funcional del multiplicador BCD. Las funciones fueron expresadas mediante el uso del lenguaje
HDL. Se presentan los tiempos de retrasos y los consumos de rea en las tres estrategias para dispositivos
pertenecientes a dos familias de FPGAs de Xilinx: Virtex IV y Virtex V. Se presentan comparaciones con
resultados de trabajos anteriores.
La primera propuesta (E-I) es la ms simple y directa, el sintetizador toma como entrada un diseo cuya
descripcin de cada funcin solo abarca los minterms correspondientes a los 1s lgicos de la tabla de
verdad. Eso implica que todos los dont care reciben el valor cero.
En la segunda propuesta (E-II), las funciones corresponden a un desarrollo Shannon abarcando los minterms
correspondientes a los 1s lgicos y tambin a las entradas dont care. Eso implica que todos los dont care
reciben el valor uno. El objetivo de esta estrategia es ver como el sintetizador utiliza esta informacin
redundante para efectuar las optimizaciones.
En la ltima propuesta (E-III), el diseo genera la descripcin funcional a partir de los resultados de un
software de minimizacin automtica de funciones. Este programa toma como entrada las tablas de
verdad con cada valor definido, mientras que se carga con X (dont care) los valores cuya ocurrencia no es
posible. El programa de minimizacin utiliza la flexibilidad de eleccin 1 o 0 para los dont care a fin de
minimizar la representacin funcional de la funcin.
Se implementaron los diseos sobre dispositivos pertenecientes a dos familias de Xilinx (Virtex IV y Virtex
V). Se obtuvo que el diseo (E-I), es la mejor opcin en trminos de tiempos de clculo sin presentar mayor
costo respecto a las otras alternativas en cuanto a consumo de slices.
Se observa, que en el caso de la descripcin funcional del multiplicador BCD de un dgito, el hecho de
agregar redundancia en la descripcin (E-II) o utilizar un software de minimizacin para realizar un diseo
mejorado, produjo peores resultados que el ms simple y directo. Se pone en evidencia que los mtodos
clsicos de minimizacin de funciones Booleanas no son muy efectivos en la tecnologa FPGA. Aun en la
tecnologa ASIC, muchas tcnicas de minimizacin funcional aparecen obsoletas para funciones de mediana
complejidad.
Por ltimo, se hicieron comparaciones con un trabajo anterior y result que la alternativa ms simple (E-I)
tambin present mejores resultados en trminos de tiempos de cmputo que las implementaciones cuyas
descripciones estn orientadas al uso de determinados recursos de la FPGA.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Arquitecturas
Reconfigurables
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Congreso de Mi croel ect rni ca Apl i cada 2010
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Congreso de Mi croel ect rni ca Apl i cada 2010
Implementacin en FPGA de un correlador simultneo de MO-CSS
M.A. Funes, P.G. Donato, M. Calabria, M.N. Hadad, D.O. Carrica
UNMDP
CONICET
Las secuencias complementarias fueron denidas por Golay, como un par de secuencias nitas de
longitud L = 2
m
(m IN 0, 1) de dos tipos de elementos que tienen la propiedad que el nmero
de pares de elementos iguales con cualquier separacin dada en una serie es igual al nmero de pares
de elementos diferentes con la misma separacin en las otras series. La caracterstica distintiva de
estas secuencias radica en que la suma de las autocorrelaciones de las secuencias complementarias
da como resultado una funcin delta de Kronecker de amplitud 2L para t = 0 y lbulos laterales
nulos para t = 0 lo que posibilita la deteccin de las mismas unvocamente en presencia de elevados
niveles de ruido. Este concepto se extendi a conjuntos de secuencias complementarias (M-CSS) por
Tseng y Liu, que generaliz sus propiedades matemticas, pasando desde los pares a los conjuntos de
M = 2
m
secuencias . Esta generalizacin ha sido ampliamente estudiada y profundizada, dando lugar
al desarrollo de arquitecturas modulares y recursivas de generacin y correlacin. En el mismo trabajo
de Tseng y Liu se demuestra que existen conjuntos de secuencias complementarias de longitud L
tales que la correlacin cruzada (CC) entre las secuencias de un conjunto y las de otro da un resultado
nulo para cualquier desplazamiento entre los mismos. Estos conjuntos se dice que son mutuamente
ortogonales (MO-CSS), y sirven para codicar multiples emisiones. Los conjuntos de secuencias
complementarias resultan de inters en aplicaciones de codicacin, radar y sistemas de sensado
mltiple. Particularmente, la propiedad de ortogonalidad de las secuencias complementarias se ha
aplicado para permitir la deteccin independiente de las diferentes seales codicadas en un mismo
medio, sin interferencias.
El concepto de ortogonalidad establece que dado un conjunto complementario de N secuencias, exis-
ten tambin N conjuntos ortogonales entre s, que pueden ser generados a partir de diferentes semillas
W. Por lo tanto, para codicar un sistema con N usuarios (robots, sensores, etc), se necesitan N ge-
neradores programados con conguraciones de semillas ortogonales. Es razonable pensar, en una
primera aproximacin, que son necesarios N correladores para procesar de forma independiente to-
dos los conjuntos. Sin embargo, hoy en da se estn dedicando sostenidos esfuerzos a la reduccin de
los clculos implicados en la generacin y / o correlacin de estas seales por medio de algoritmos
recursivos.
En trabajos previos se ha presentado una arquitectura de correlacin de conjuntos de secuencias com-
plementarias (M-CSS) que permite reducir sustancialmente la cantidad de operaciones y consecuen-
temente el consumo de recursos lgicos cuando la misma es implementada en FPGA (Field Program-
mable Gate Array). Adicionalmente, en trabajos realizados con pares de secuencias se demuestra
cmo dos pares ortogonales de secuencias pueden ser correlados simultneamente con una estructura
de correlacin simple. A partir de estos aportes, en este trabajo se presenta la implementacin de
un correlador de Conjuntos Ortogonales de Secuencias Complementarias (MO-CSS) mediante una
nica estructura aritmtica en FPGA. El mismo se dise completamente con parmetros genricos
de modo de contemplar la correlacin simultnea de N de estos conjuntos. Se realiza la estimacin
analtica del consumo de recursos lgicos y se verica experimentalmente.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Diseo de procesadores neuronales orientados a redes multi-etapa
implementados en FPGA

Mg. Marcelo A. Tosini
Grupo Inca/Intia
Facultad de Ciencias Exactas
Universidad Nacional del Centro de la Provincia de Buenos Aires
Tandil Buenos Aires - Argentina
mtosini@exa.unicen.edu.ar


Resumen

Se presenta en el trabajo el diseo de un procesador
neuronal orientado a redes multi-etapa con
capacidad de entrenamiento supervisado mediante
el algoritmo de backpropagation. Si bien la
literatura ofrece variadas soluciones a este
problema, se busca en esta lnea de trabajo el
desarrollo de un conjunto de operadores aritmticos
utilizables en distintas implementaciones de rutas
de datos para diferentes tipos de redes.
Los componentes funcionan de forma sistlica a fin
de balancear requerimientos de rea y tiempo de
ejecucin.
El trabajo prev a futuro el agregado de otros
operadores aritmticos modulares, as como el
estudio de comportamiento ante diferentes
implementaciones de los operadores bsicos de
multiplicacin y suma en aritmticas alternativas
como RNS y aritmtica de dgitos serie.
La utilizacin de redes neuronales para la
resolucin de problemas complejos o no lineales ha
inspirado la creacin de varias soluciones tanto en
software sobre computadoras de propsito
general-, como en hardware; con arquitecturas (en
este ltimo caso) que van desde la implementacin
de las redes en base a procesadores dedicados
programados hasta materializaciones de alto
rendimiento usando tcnicas de segmentacin de
circuitos en configuraciones sistlicas de
procesadores elementales simples.
En el caso particular de las redes neuronales multi
etapa muchas propuestas en hardware implementan
solamente la fase de prueba de la red usando pesos
sinpticos obtenidos por entrenamiento off line
realizado en computadora. Esto responde
principalmente a dos razones: por un lado, la
aplicacin final de una red determinada en
hardware no vara, por lo cual el entrenamiento on
line no es necesario. Por otro lado, el entrenamiento
on chip supone un aumento de la complejidad de
los circuitos de la red neuronal que perjudican el
rendimiento final o que en algunos casos son
imposibles de materializar en determinados
dispositivos de hardware.
Se analiza una arquitectura neuronal con
entrenamiento on chip en base al algoritmo de
retropropagacin (backpropagation, BP) para redes
de varias capas ocultas orientado a su
implementacin final en FPGA. La arquitectura
propuesta es bsicamente sistlica con un diseo
orientado a la interconexin de distintos
componentes sistlicos que implementan las
distintas ecuaciones del algoritmo. Esta decisin de
diseo busca lograr la generalidad necesaria para
poder incorporar a futuro nuevas caractersticas al
circuito que amplen sus capacidades operativas al
procesamiento de otras implementaciones de redes
neuronales.
En particular se proponen dos alternativas con
comportamiento sistlico cuyas implementaciones
en FPGA arrojan del orden de 125 MCUPS
(millones de pesos actualizados por segundo) y 275
MCPS (millones de operaciones
multiplicacin/acumulacin por segundo). Para las
pruebas se trabaj en una FPGA Xilinx Virtex IV
implementando los diseos con y sin el uso de los
DSP internos.
El diseo est orientado a implementar las distintas
soluciones con bloques de clculo de una
granularidad determinada asociada a operadores
aritmticos de uso general y frecuente en redes
neuronales como son las operaciones entre matrices
y vectores. De esta manera, a nivel de diseo se
dispondr a futuro de libreras de operaciones
predefinidas tales como producto matriz-vector,
producto de matriz transpuesta y vector, clculo de
sigmoide (u otra funcin de salida), derivada de la
funcin de salida, clculo de producto externo,
entre otras.
Se prev a futuro el desarrollo de un ambiente para
generacin de descripciones VHDL de distintas
arquitecturas neuronales a partir de la
especificacin de sus parmetros taxonmicos.
Por otro lado, se est estudiando el uso de
aritmticas de dgitos serie, RNS y decimal para la
implementacin de las operaciones bsicas.

Palabras clave
redes neuronales, FPGA, arquitecturas de
hardware, backpropagation.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Desarrollo de un Trazador de Curvas como un caso de Aplicacin de
Instrumentos basados en Instrumentacin Virtual Reconfigurable
Risco M.; Vega J.; Bermdez R.
Centro de Investigacin y Desarrollo en Ingeniera (CIDI),
Facultad de Ingeniera Electrnica y Mecatrnica Universidad Tecnolgica del Per

Un equipo con el cual se pueda realizar una medicin o adquisicin de informacin para un
experimento o trabajo especfico ha sido siempre un requerimiento constante en un laboratorio de
investigacin, los instrumentos convencionales de bajo costo no siempre permiten una personalizacin
adecuada, y slo los equipos ms costosos admiten una programacin o configuracin suficientemente
personalizable; por ello muchas veces los investigadores de centros con bajos recursos se ven en la
necesidad de confeccionar ellos mismos pequeos sistemas electrnicos a medida.
El desarrollo de un instrumento personalizado es una tarea que consume tiempo y recursos, no slo en
el diseo y construccin del mismo sino tambin en su validacin. Estos equipos personalizados pocas
veces son basados en un hardware normalizado que permita su intercambio con otros investigadores o
incluso su reutilizacin.
El presente trabajo presenta un caso de aplicacin en donde se hace uso de una plataforma verstil
basada en FPGA que ha sido previamente validada y sobre el cual se pueden emular diversos
instrumentos (Generadores Arbitrarios de Onda, Osciloscopios, Sistemas de Adquisicin de datos para
instrumentacin), su arquitectura hace posible su reutilizacin e inclusive se promueve el intercambio
del firmware (cdigo de configuracin de la FPGA) y software que lo transforman en diversos
instrumentos electrnicos de laboratorio. En ste caso especfico se ha diseado un instrumento que
permite la caracterizacin mediante el trazado de curvas I vs V de dispositivos semiconductores. Una
tarjeta denominada RVI (por Reconfigurable Virtual Instrument) diseada en el laboratorio
Multidisciplinario (MLAB) del Centro Internacional de Fsica Terica (ICTP, Trieste - Italia) y una
tarjeta adaptadora de Seal diseada por alumnos del Centro de Investigacin y Desarrollo en
Ingeniera de la Facultad de Electrnica de la Universidad Tecnolgica del Per (UTP) constituyen el
hardware del sistema, mientras que el software ha sido desarrollado en Free Pascal usando la
plataforma Lazarus, una herramienta de desarrollo de aplicaciones gratuita disponible para las
plataformas Windows, GNU/Linux y Mac OS X. El cdigo para configurar la FPGA se ha
desarrollado en VHDL mediante el entorno integrado de desarrollo Libero que la compaa Actel
proporciona en versin gratuita para la configuracin de sus FPGAs. Aunque el diseo se basa en una
estructura de bloques (IP Cores) independientes similar a los SoC (System on Chip) no se ha
implementado un microprocesador como maestro del sistema, en su lugar, una mquina de estado
compleja administra un BUS derivado de la especificacin WISHBONE, esto con la finalidad de
ahorrar recursos en la FPGA; se obtiene as un diseo compacto y reproducible con herramientas de
uso libre.

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Congreso de Mi croel ect rni ca Apl i cada 2010

Nodos Constituyentes de una Red Cooperativa
Inteligente accesible Va Internet
Mara Isabel Schiavon, Daniel Crepaldo, Carlos Varela
Laboratorio de Microelectrnica
Facultad de Ciencias Exactas, Ingeniera y Agrimensura
Universidad Nacional de Rosario - Santa Fe, Argentina.
Resumen Ampliado
Se presenta la implementacin de dispositivos autnomos para acondicionamiento de datos y control de
comunicaciones como nodos constituyentes de una red cooperativa inteligente accesible va INTERNET. La
implementacin se realiz sobre FPGA, en particular sobre la SPARTAN III provista por XILINX utilizando la
plataforma de diseo ISE y las placas de desarrollo Digilent S3. El campo de aplicacin pensado es el relevamiento de
datos meteorolgicos para mejorar y facilitar el desenvolvimiento de la actividad agropecuaria.
Para el diseo cada nodo se dividi en dos subsistemas, uno para recepcin de datos y otro para gestin de
comunicaciones, que se interconectan a travs de una memoria.
Subsistema de recepcin de datos
Es el encargado de monitorear la actividad de los sensores de campo y traducir esa actividad en bloques de datos que se
almacenarn en la memoria de datos, donde sern ledos por el bloque de gestin de protocolos para realizar la
transmisin de los mismos al exterior.
Subsistema de gestin de comunicaciones
Su diseo responde al esquema propuesto por el modelo OSI de 7 capas adaptado a esta aplicacin en particular.
Est compuesto por tres mdulos: un mdulo de transmisin y
recepcin, un mdulo para decodificacin y codificacin de la
trama ETHERNET y un mdulo para gestin de los
protocolos.
El mdulo transmisor/receptor (TRANS/REC), en
correspondencia directa con el nivel fsico del modelo OSI, se
conecta al exterior mediante un par trenzado utilizando el
protocolo ETHERNET 802.3 10 base T. Las tramas
ETHERNET intercambiadas a travs de este mdulo son
procesadas, tanto en la recepcin como en la transmisin, por
un mdulo especfico (CODE/DECO ETHERNET) cuya
funcin corresponde al nivel de enlace de datos.
Las funciones correspondientes a los restantes niveles del
modelo OSI se concentraron en un mdulo de gestin de
protocolos identificado como GESTOR DE PROTOCOLOS.
Este mdulo realiza las funciones correspondientes a los
protocolos ARP, IP, TCP y HTTP que son estrictamente
necesarias para esta aplicacin especfica. Para el
almacenamiento temporario de los datos que se intercambian
entre los mdulos se utiliza una memoria de lectura/escritura
de doble puerto (MEMORIA DE COMUNICACIN).

FIG.2: DIAGRAMA EN BLOQUES
SUBSISTEMA DE COMUNICACIONES



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Congreso de Mi croel ect rni ca Apl i cada 2010

VMEbus en FPGA
Eduardo F. Achilli , Santiago A. Gil, Jos A. Rapallini, Antonio A. Quijano
Centro de Tcnicas Analgico Digitales (CeTAD)
Facultad de Ingeniera - Universidad Nacional de La Plata
La Plata Argentina
josrap@gmail.com

Introduccin:
Se presenta el diseo de una interfaz de instrumentacin VMEbus, utilizando lenguaje de
descripcin de hardware para su desarrollo, y una FPGA comercial para su implementacin.

Dentro de los sistemas de comunicacin de datos instrumentales de alta perfomance se encuentra el
VMEbus (IEEE-1014-87), su arquitectura es independiente del microprocesador que lo utilice y posee
configuracin dinmica de bus de datos (8 a 32 bit) y bus de direcciones (16, 24 o 32 bit); tambin presenta
caractersticas de arquitectura maestro esclavo, capacidad multiprocesamiento (1 a 21), alta transferencia de
datos (tpico 40 Mb/seg.) y otras propiedades que aun lo mantienen en vigencia como interfaz entre equipos
de instrumental cientfico.

Razones que impulsaron el trabajo:
La facilidad del diseo de sistemas digitales complejos con FPGA, genera una rpida solucin,
cuando las caractersticas del problema a resolver est fuera del alcance tecnolgico del momento, es decir
muchas veces no se puede conseguir en el mercado los reemplazos o las adaptaciones necesarias para un
sistema de instrumentacin en utilizacin.
Desarrollo:
Se muestran las caractersticas del VMEbus, que lo ponen en evidencia como una interfaz compleja
de desarrollar. Se propone una metodologa para su estudio y desarrollo utilizando en particular VHDL y
luego se implementa sobre una FPGA (Spartan 3) fabricada por Xilinx.
La estructura bsica del sistema VME, corresponde al Mdulo de Control del Sistema, que es el encargado
administrar los recursos del sistema; el Mdulo de Procesamiento, que inicializa los ciclos de transferencia de datos
para transferir informacin entre l mismo y los distintos dispositivos de entrada-salida y por ltimo el Mdulo de
Entrada-Salida, que ser el que se desarrolla en detalle en este trabajo.

Resultados: Diseo de una interfaz VMEbus esclavo de caracteristicas versatiles, que permite su
conexin a cualquier dispositivo maestro de una instrumentacion en uso.
Comentarios: En el trabajo se presenta un resumen de las tareas necesarias para lograr la
implementacin, los resultados experimentales y las medidas realizadas sobre las placas diseadas.

Conclusin:
Se ratifican las caractersticas de la utilizacin de estas tecnologas y en particular se comprueba su
facilidad para la incorporacin en diseos complejos como el presentado.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Implementacin de un osciloscopio en una plataforma de
instrumentacin virtual reconfigurable
Facundo Aguilera; Carlos F. Sosa Pez; Diego E. Costa
Universidad Nacional de San Luis, Argentina
Los instrumentos virtuales tienen la articularidad de estar comuestos or una comutadora de
ro!sito general, un so"t#are $ unidades de %ard#are e&ternas. Un instrumento virtual
recon"igura'le utiliza un disositivo l!gico rograma'le en el control $ rocesamiento de las
unidades de %ard#are e&ternas. Esto le ermite ser recon"igurado ara ser utilizado como di"erentes
instrumentos virtuales o di"erentes "ormas del mismo instrumento.
Una lata"orma de instrumentaci!n virtual recon"igura'le involucra la creaci!n de un con(unto de
'i'liotecas tanto de so"t#are como de %ard#are )*P Cores+. Para ello se en"atiza la utilizaci!n de un
dise,o 'asado en 'lo-ues reutiliza'les $ la u'licaci!n de los c!digos 'a(o una licencia de c!digo
a'ierto, "acilitando la incororaci!n de otros instrumentos o me(oras a la lata"orma ./0.
Este tra'a(o cola'ora con la creaci!n de esta lata"orma de instrumentaci!n virtual recon"igura'le.
Para ello se resenta el dise,o de un osciloscoio virtual comleto $ "uncional, dise,ado siguiendo
las ideas lanteadas, como unto de artida ara el ro$ecto.
Fueron dise,ados di"erentes *P cores ara utilizar en la laca de desarrollo .10. La "unci!n de los
mismos uede resumirse en2 generar las se,ales adecuadas ara oder comunicarse con la PC,
reci'ir las instrucciones de con"iguraci!n de los comonentes internos desde la PC, reci'ir las
instrucciones de comienzo $ "in del "uncionamiento del osciloscoio desde la PC, controlar al
conversor anal!gico digital, realizar rocesamiento necesario de los datos, regular el
"uncionamiento de un 'u""er interno $ enviar los datos a la PC.
La intercone&i!n interna entre los m!dulos utiliza la eseci"icaci!n 3*S456NE, recomendada
ara *P Cores u'licados 'a(o una licencia de c!digo a'ierto .
El osciloscoio ermite dos modos de "uncionamiento. En el rimero los valores son o'tenidos $
mostrados en el visor del osciloscoio continuamente. El segundo consiste en ad-uirir los datos,
mostrarlos en el visor $ retenerlos, cada vez -ue es indicado a trav7s de los controles. Se
imlement! el trigger or nivel tradicional )con selecci!n de endiente ositiva o negativa+ $ se %a
utilizado el uerto aralelo )modo EPP+ ara la comunicaci!n con la PC. El tama,o del 'u""er
interno es con"igura'le, est realizado utilizando la memoria S8A9 interna de la FP:A $ tiene una
caacidad m&ima de /;<=> muestras, comartida entre los canales.
Se dise,! un so"t#are con una inter"az gr"ica intuitiva -ue ermita oerar el instrumento de
manera similar a uno tradicional. Para el desarrollo del so"t#are, se %an utilizado el lengua(e C?? $
las 'i'liotecas @t. La estructura de clases utilizada en el so"t#are "acilita la reutilizaci!n del c!digo.
Para la imlementaci!n de la l!gica en la FP:A )Actel A<PE/;>>+, se %an emleado2 ;A celdas
l!gicas, BA 'lo-ues de entradaCsalida. La laca de desarrollo utilizada ermite -ue el dise,o ueda
tra'a(ar a una m&ima "recuencia de muestreo de 1> 9SCs, osea una resoluci!n vertical de /> 'its.,
tenga un rango de entrada de D1 E a 1 E m&imo $ osea dos canales de entrada. El dise,o a'ierto $
'asado en 'lo-ues "acilita la creaci!n de nuevos instrumentos o la incororaci!n de nuevas
caracterFsticas al osciloscoio.
./0 A. Cicuttin, 9. Creso, A. S%airo, $ N. A'dalla%, GA 5locHD5ased 6en Source Aroac% "or
a 8econIgura'le Eirtual *nstrumentation Plat"orm Using FP:A Jec%nolog$,K en IEEE
International Conference on Recongurable Computing and FPGAs. 1>>=, . /LM.
.10 Cicuttin, A., Creso, 9., S%airo, A. $ A'dalla%. G5uilding an Evolva'le Lo#DCost 43CS3
Educational Plat"ormLAlication to Eirtual *nstrumentationK. IEEE International Conference on
Microelectronic Sstems Education. 1>>N, NNDNM.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Optoelectrnica
34
Congreso de Mi croel ect rni ca Apl i cada 2010
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Congreso de Mi croel ect rni ca Apl i cada 2010

Control de la potencia de un emisor de luz de tipo SLD para un
sensor ptico interferomtrico de velocidad angular
Ing. Alustiza D. H.; Ing. Manno F. J.; Ing. Mineo M.; Ing. Skou P.
Centro de Investigaciones pticas
CIOp (CIC-CONICET)
Convenio CIOp VENG S.A.


El objetivo del presente artculo es presentar el trabajo realizado en el marco del diseo e
implementacin de un sistema de emisin de luz controlado. Este forma parte como subsistema del
diseo de un sensor interferomtrico de velocidad angular.
El dispositivo clave es un diodo emisor superluminiscente. Se trata de una fuente de baja
coherencia. La potencia emitida por el mdulo no depende solo de la corriente inyectada sino que
depende tambin en forma directa de la eficiencia cuntica. Controlar la temperatura de la juntura
del semiconductor resulta indispensable para mantener constante esta ltima. Por otra parte la
operacin en condiciones distintas a las especificadas por el fabricante exponen al diodo a la
posibilidad de resultar daado en forma irreversible. Se presentarn entonces las metodologas de
modelado y diseo de los algoritmos controladores y su implementacin en FPGA.
Las exigencias en los requerimientos relativos al rango de operacin y las caractersticas de
los modelos a tratar presentan restricciones para la seleccin de una estrategia de control adecuada
para cada lazo. Esto se discutir en el artculo conjuntamente con la seleccin de la tecnologa
digital apropiada y las tcnicas de descripcin de hardware para su implementacin.
Se plantea tambin la necesidad de implementacin de lazos auxiliares de control como por
ejemplo el de estabilizacin de corriente que se inyecta al enfriador termo elctrico. Esto permite
asegurar dinmicas aceptables y corregir niveles de potencia. Adems, como resultado de la
realimentacin del diseo con resultados obtenidos durante la etapa de validacin de algoritmos, se
gener un lazo de ajuste de referencia de corriente de drive. De esta manera, utilizando la
informacin de un diodo testigo se realimenta una mnima porcin de la potencia emitida.
Respecto de la electrnica asociada dispuesta se comentarn restricciones, criterios de
seleccin de componentes, clculos de consumo y disponibilidad en el mercado. Estos tems no son
triviales ya que todos los componentes deben responder a un alto grado de confiabilidad.
La cuestin del diseo de PCB se abord desde un punto de vista contemplativo respecto de
las tecnologas coexistentes y caractersticas crticas como son la integridad de seal y el anlisis de
crosstalk. Adems se tuvieron en cuenta consideraciones mecnicas y trmicas asociadas al
funcionamiento del sistema en condiciones de servicio. Para todos los casos se har referencia a las
herramientas disponibles utilizadas.
Se comentarn entonces en el artculo cuestiones concernientes al modelado, diseo e
implementacin que apoyan las decisiones tomadas y se presentarn los resultados obtenidos.

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Congreso de Mi croel ect rni ca Apl i cada 2010
Un estudio sobre calibracin de cmaras digitales en visin
computacional y reconstruccin 3-D.
Roberto Depaoli Daniel Daz Luis Fernndez Roberto Stockli
Departamento de Ingeniera, Universidad Nacional de La Matanza
lfernaar@yahoo.com.ar
RESUMEN
La visin por computadora y la reconstruccin 3-D cubren campos como metrologa, ingeniera
inversa, visin robtica, reconocimiento de patrones y otros. Su reciente impulso se debe a los avances
en microelectrnica, que posibilitaron la evolucin del hardware y el desarrollo de cmaras digitales de
creciente precisin y resolucin. El anlisis de seales y el formalismo actual de la geometra
proyectiva, dan el soporte terico para disear el software necesario en el procesamiento de imgenes
digitales y en visin 3-D.
La reconstruccin 3D con tomas fotogrficas requiere del empleo de cmaras calibradas. En la
calibracin se estiman parmetros que son necesarios para evaluar coordenadas espaciales en base a las
coordenadas de las proyecciones en las imgenes. Los mismos se clasifican en parmetros internos,
dados por las caractersticas constructivas de las cmaras, y parmetros externos, que vinculan el
sistema de coordenadas asociado al objeto con el sistema centrado en la cmara. Un patrn de
calibracin es un dispositivo con un sistema de coordenadas propio y con puntos de coordenadas
conocidas cuyas proyecciones son identificables en la imagen con algn algoritmo simple. Las
coordenadas de dichos puntos y de sus proyecciones permiten plantear un sistema de ecuaciones, cuya
solucin proporciona parmetros intermedios necesarios para estimar, a posteriori, los parmetros
internos y externos. En general, las ecuaciones planteadas no son lineales.
Un modelo lineal es apropiado si las aberraciones pticas son inapreciables. En este caso y para
cmaras fijas, se implement, en trabajos anteriores, un mtodo que utiliza directamente los
parmetros intermedios mencionados. Se lo emple para efectuar mediciones con una o dos cmaras y
un lser lineal como fuente de luz estructurada.
El uso de pticas de calidad inferior hace apreciable el efecto de la distorsin radial. En ese caso, los
mtodos no lineales expuestos en artculos especializados requieren estimar los parmetros internos y
externos. Como alternativa, se dise una tcnica para eliminar de la imagen la deformacin
introducida por tal distorsin. A las imgenes corregidas se les aplica el modelo lineal aludido
previamente. Esta tcnica requiere conocer uno de los parmetros internos: el pxel de la imagen digital
que corresponde al centro ptico. En una primera aproximacin se suele utilizar el pxel medio de la
imagen digital. Con esta eleccin, se estim una correccin de la distorsin radial que permiti una
reduccin apreciable en el error cuadrtico medio al estimar dimensiones de objetos. Los trabajos
comentados en este prrafo y en el anterior constan en las memorias de SADIO (AST-JAIIO 2007),
COINI 2008, XIV Congreso Nac. de Fotogrametra 2008 y COINI 2009.
Los fabricantes no suelen garantizar la coincidencia entre el centro ptico de la imagen y su pxel
medio. En el presente artculo, se expone un algoritmo para la estimacin del centro ptico y se estudia
su efecto en la precisin de las mediciones.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Altas velocidades de transferencia en bra ptica utilizando FPGAs
de bajo costo
Alfredo A. Ortega (1,2); Victor Bettachini (2); Diego F. Grosz (2,3); J. Ignacio
lvarez-Hamelin (2,3)
(1) Core Security Technologies, Humboldt 1967 1o p, C1414CTU Buenos Aires, Argentina
(2) Instituto Tecnolgico de Buenos Aires (ITBA), 25 de Mayo 444, C1002ABJ Buenos
Aires, Argentina
(3) CONICET (Consejo Nacional de Investigaciones Cientcas y Tcnicas),Rivadavia 1917,
C1033AAJ, Buenos Aires, Argentina
aortega@alu.itba.edu.ar, vbettachini,ihameli,dgrosz@itba.edu.ar
Reportamos la transmisin y recepcin de seales digitales, con tasas de transmisin de hasta 9 Gbps
y con bajas tasas de error, generadas mediante kits de desarrollo FPGA y transponders SFP+ econ-
micos. El objetivo de montar un sistema a estas tasas de transmisin es el del estudio de sistemas de
comunicacin pticos, entre ellos, las redes de acceso tipo PON (Passive Optical Network). La impor-
tancia de estas redes se relaciona con el paradigma Triple Play que consiste en el envo de televisin,
Internet y telefona, simultneamente y por el mismo canal fsico, al usuario domiciliario.
El equipamiento utilizado en este trabajo est compuesto por un kit de desarrollo Xilinx ML507 y un
transponder SFP+ en 1330 nm, con capacidad de hasta 10 Gbps en modulacin NRZ y alcance de
10km sobre bra monomodo.
La base del sistema presentado es la herramienta iBERT [1], que se congura junto con la FPGA para
obtener distintas tasas de transmisin, manteniendo una baja tasa de error. Es importante sealar que
el modelo Xilinx ML507 est diseado para transmitir a una tasa mxima de 4.5Gbps. Sin embargo,
en este trabajo reportamos tasas de hasta 9Gbps, medidas en un osciloscopio ptico de 20GHz, con
tasas de error del orden de 1E-8.
El sistema consta de: clock de referencia, un generador pseudo-aleatorio, codicador NRZ, transpon-
der SFP+ en 1330 nm, un loop de bra ptica y el detector en el kit FPGA.
El clock, provisto por el kit, consta de varios generadores jos y multiplicadores PLL.
El generador PRBS se sintetiza dentro de la FPGA, y es posible utilizar distintos perodos que van
desde 2
71
a 2
141
bits.
El detector permite la variacin del tiempo de muestreo y el umbral a travs del iBERT.
En este trabajo presentamos el anlisis de distintas conguraciones de clock y multiplicador que
logran frecuencias de transmisin ptica de hasta 9 Gpbs.
Mostramos que, a pesar de la degradacin y atenuacin experimentadas por la seal emitida a 9 Gbps,
la tasa de error se mantiene <1E-8 de manera estable durante perodos de tiempo prolongados ( 7 das).
La tasa de transmisin fue vericada por medio de mediciones directas de la seal ptica (en tiempo
y espectro), y un medidor de Bit-Error-Rate programable capaz de evaluar tanto secuencias del tipo
PRBS como secuencias programadas por el usuario.
{1} Xilinx ML507 Integrated Bit Error Rate Tester (http://www.xilinx.com/products/
boards/ml507/ml507_11.1_1/ibert.htm)
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Congreso de Mi croel ect rni ca Apl i cada 2010
Diseo de un Active Pxel Sensor CMOS para medicin de
desplazamientos submicromtricos
Rigoni
1
N.; Lutenberg
1
A.; Colonna
1
A.; Perez-Quintian
2
F.
1
FI-UBA, Laboratorio de Aplicaciones pticas, Ciudad de Buenos Aires.
2
UNCOMA, Fac. de Ingeniera, Laboratorio de Ingeniera ptica, Neuqun.

Los sistemas industriales y de laboratorio utilizan codificadores pticos para medir rotaciones
y desplazamientos con resolucin sub-micromtrica en diversas mquinas y herramientas: tornos,
radares, impresoras, robots, etc. En los codificadores pticos la medicin de desplazamiento se
realiza a partir de las variaciones intensidad luminosa que registra un sistema de fotodetectores a
medida que se produce el desplazamiento relativo entre una regla y un cabezal mvil, compuesto
por una fuente de luz y por el sistema de fotodetectores mencionado. De este modo se genera una
seal peridica que indica el desplazamiento incremental entre la regla y el cabezal. El sistema de
fotodetectores se disea de modo tal que al producirse el desplazamiento se generen un par de
seales en cuadratura con las que es posible detectar la direccin del movimiento. Si estas seales
son adems funciones sinusoidales de la posicin y presentan baja distorsin armnica y alto
contraste (definido como el cociente entre la amplitud y el valor medio de la seal), entonces el
sistema puede medir desplazamientos de hasta la centsima parte del periodo de la regla utilizada.
En trabajos anteriores dos de los autores (Lutenberg y Perez-Quintian) propusieron un novedoso
diseo de codificador ptico basado en un haz no-difractivo (NDB), y demostraron terica y
experimentalmente que las caractersticas de simetra e invariancia ante la propagacin propia de
los NDBs permiten obtener una seal con excelente estabilidad, buen contraste y muy baja
distorsin armnica. En el presente trabajo se contina la lnea de investigacin desarrollada pero se
incorpora al diseo un sensor APS (Active Pixel Sensor) CMOS con el cual se pretende sintetizar
una funcin de detectividad ptima. Se discute entonces el diseo del circuito integrado APS, su
implementacin en tecnologa CMOS, y las mejoras de resolucin, estabilidad, robustez y
miniaturizacin que el diseo de fotodetector propuesto introduce en el sistema.


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Congreso de Mi croel ect rni ca Apl i cada 2010
Diseo de
Circuitos Integrados
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Congreso de Mi croel ect rni ca Apl i cada 2010
41
Congreso de Mi croel ect rni ca Apl i cada 2010
Efectos de la radiacin en estructuras MOS capacitivas con
dielctricos de alto K
L. Sambuco Salomone
1
, A. Kasulin
1
, S. H. Carbonetto
1
, M. A. Garca Inza
1,2
, J. Lipoetz!"
1
,
#. G. $e%n
1
, &. Campaba%al
'
, A. &ai()n
1,2

1
Laboratorio %e &sica %e *ispositios + Microelectr)nica
,niersi%a% %e -uenos Aires, &aculta% %e In(eniera
2Conse.o /acional %e Inesti(aciones Cient0icas " 12cnicas 3C4/IC#15
'
Instituto %e Microelectr)nica %e -arcelona + Centro /acional %e Microelectr)nica +
Conse.o Superior %e Inesti(aciones Cient0icas 3CSIC5
email6 lsambuco70i.uba.ar
La ten%encia en la re%ucci)n %e las %imensiones %e los %ispositios inte(ra%os est8 incentia%a por
el aumento en el niel %e inte(raci)n. #n el caso particular %e las estructuras M4S 3Metal-Oxide-
Semiconductor5, %ic9a re%ucci)n implica una %isminuci)n en el espesor %e la capa aislante %el
%ispositio.
#l %i):i%o %e Silicio 3Si4
2
5 con espesores re;ueri%os por las tecnolo(as actuales cercanos a 2
nm<1= presenta problemas %e ren%imiento " con0iabili%a% %ebi%o principalmente al aumento en las
corrientes %e 0u(a por t>nel, " a la re%ucci)n en el alor crtico %e %e0ectos 3/
c%
5 con el
%ecrecimiento en el espesor %el ):i%o.
?or este motio, en los >ltimos a@os la inesti(aci)n en el 8rea %e tecnolo(a en circuitos inte(ra%os
9a estableci%o como un ob.etio central a corto plazo el reemplazo %el Si4
2
como material aislante
en estructuras M4S, a 0aor %e otros materiales los cuales se caracterizan por poseer un alto alor
%e constante %iel2ctrica si(ni0icatiamente ma"or a '.A %el Si4
2
<2=.
#l estu%io %e los e0ectos %e ra%iaci)n ionizante sobre %ispositios %e alto K es un campo a>n poco
e:plora%o " %e enorme inter2s pr8ctico, por sus aplicaciones espaciales, militares " m2%icas, entre
otras. ,na correcta " con0iable caracterizaci)n %e la respuesta 0rente a la ra%iaci)n %e %ispositios
con aislantes %e alto K permitira su utilizaci)n en cual;uiera %e estas aplicaciones.
#l presente traba.o tiene como ob.etio realizar una caracterizaci)n %e la respuesta 0rente a la
ra%iaci)n %e aislantes %e alto K en estructuras M4S me%iante el se(uimiento %e la cura
capaci%a%Btensi)n. ?ara ello se %ispone %e muestras capacitias con tres aislantes %i0erentes
creci%os por AL* 3Atomic Layer Deposition5 en el Centro /acional %e Microel2ctronica 3C/M5 %e
-arcelonaC Al>mina 3Al
2
4
'
5, ):i%o %e Ha0nio 3H04
2
5, o bien un nanolamina%o con capas alterna%as
%e ambos materiales. #n to%os los casos, el espesor %e la capa aislante es %e entre 1D " 12 nm.
Las me%iciones se realizan me%iante un sistema capacmetroBa%;uisi%or %e %atosBcomputa%ora, ;ue
permite polarizar " monitorear la eoluci)n %e las curas Capaci%a%B1ensi)n mientras el %ispositio
est8 sien%o irra%ia%o. *e la eoluci)n %e las curas %urante la irra%iaci)n se estu%iar8n la captura %e
car(a en el aislante " la creaci)n %e esta%os %e inter0az.
$e0erencias
<1= Guse et al. E,ltrat9in 9i(9B! metal o:i%es on silicon6 processin(, c9aracterization an%
inte(ration issuesF, Microelectronic #n(ineerin( ol. G1 pp 'H1B'HA, 2DD1.
<2= Jae" et al. EHi(9B! %ielectrics 0or a%ance% carbonBnanotube transistors an% lo(ic (atesF,
/ature Materials ol. 1 pp 2H1B2HI, 2DD2.
42
Congreso de Mi croel ect rni ca Apl i cada 2010
Desarrollo de un sistema porttil para la obtencin rpida de curvas
Capacidad-Tensin en dispositivos MOS. Aplicacin a efectos de
radiacin en dielctricos de alto !
A. Kasulin
1
, L. Sambuco Salomone
1
, S. H. Carbonetto
1
, M. A. Garca Inza
1,2
, J. Lipoetz!"
1
,
#. G. $e%n
1
, A. &ai'(n
1,2

1
Laboratorio %e &sica %e )ispositios * Microelectr(nica
+niersi%a% %e ,uenos Aires, &aculta% %e In'eniera
2
Conse-o .acional %e Inesti'aciones Cient/icas " 01cnicas 2C3.IC#04
email5 a!asulin6/i.uba.ar
#n los 7ltimos a8os se llea a cabo un intenso %esarrollo %e aislantes %e alta constante %iel1ctrica K
para el reemplazo %el (9i%o %e silicio 2Si3
2
4 est:n%ar en la tecnolo'a M3S en %ispositios
nanom1tricos. #ntre las pruebas ;ue se realizan se caracteriza el comportamiento %e los nueos
aislantes %e alto K /rente a la ra%iaci(n.
#sta caracterizaci(n pue%e e/ectuarse %e %os maneras. #n el caso %e ;ue el %ispositio a ensa"ar sea
un transistor, el corrimiento en la tensi(n %e umbral 2<
t
4 %e la caracterstica I
)
=<
GS
es utiliza%o
para cuanti/icar los e/ectos %e la ra%iaci(n sobre el mismo. #n el caso %e ;ue el %ispositio sea un
capacitor ==como se usa en las etapas tempranas %e %esarrollo %e nueos aislante==, la
caracterizaci(n %ebe realizarse a tra1s %el releo %e la cura capaci%a%=tensi(n 2C<4 %el
%ispositio. )e la cura C< pue%e calcularse el alor %e la tensi(n %e umbral " cuanti/icar el e/ecto
%e la ra%iaci(n %e la misma /orma ;ue en el caso %e un transistor, " pue%e obtenerse m:s
in/ormaci(n por cuanto la %e/ormaci(n %e la cura est: asocia%a a la creaci(n %e esta%os %e inter/az
a %istintos nieles %e ener'a.
#n el presente traba-o se %escribe el %ise8o " los resulta%os %e un sistema port:til capacmetro=
a%;uisi%or %e %atos=computa%ora capaz %e obtener curas capaci%a%=tensi(n a una eloci%a%
su/icientemente elea%a como para po%er realizar la caracterizaci(n /rente a la ra%iaci(n %e
%ispositios M3S en tiempo real %urante la irra%iaci(n.
#l capacmetro es un ,oonton #lectronics >2,), con entra%a anal('ica para polarizar al %ispositio
;ue se %esea me%ir, " sali%a anal('ica ;ue entre'a una tensi(n proporcional a la capaci%a% me%i%a.
#l ran'o total %e capaci%a%es ;ue pue%en ser me%i%as es %e 1 /& a 2 n& " se encuentra %ii%i%o en ?
ran'os in%ii%uales. La tensi(n %e sali%a correspon%iente al /on%o %e escala es %e 2 < " el rui%o es
in/erior a los 2 m<. #l tiempo %e respuesta %el instrumento es %e 2 ms.
#l a%;uisi%or %e %atos es un ,urr=,ro@n +)AS=1AAA# con 1B entra%as con conersi(n en 12 bits "
2 sali%as anal('icas a m:s %e entra%as " sali%as %i'itales.
#l pro'rama %e computa%ora %ise8a%o cumple con %os tareas principales, por un la%o coman%a la
me%ici(n, enian%o las se8ales ;ue or%enan polarizar al %ispositio %e inter1s " por el otro, sire
como inter/az al usuario 2HMI Human Machine Interface4. #n pantalla, el usuario pue%e
seleccionar %i/erentes par:metros %e la me%ici(n, como las tensiones m:9imas " mnimas entre las
cuales se construir: la cura, la canti%a% %e puntos, la canti%a% %e muestras a prome%iar para la
obtenci(n %el alor correspon%iente a ca%a punto %e la cura " %em:s. A%em:s, el usuario pue%e
obserar el releo %e la cura en tiempo real, -unto con los par:metros %e la me%ici(n. &inalmente,
el pro'rama 'enera un arcCio contenien%o las curas me%i%as, %atos %e la muestra " par:metros %e
me%ici(n, para su posterior procesamiento " an:lisis.
#l con-unto permite a%;uirir una cura C< en apro9ima%amente A,D se'un%os ==se espera re%ucirlo
%e E a D eces en el /uturo==, " muestra el corrimiento %e la tensi(n umbral en tiempo real. #l
sistema es portable para po%er ser transporta%o a %i/erentes /uentes %e ra%iaci(n %on%e se ponen a
prueba los %ispositios.
43
Congreso de Mi croel ect rni ca Apl i cada 2010
Diseo de un circuito modulador de ancho de pulsos integrado en un
proceso CMOS.
Lpez L. E.; Rigoni N.; Carbonetto S.
Seminario de Diseo de Circuitos Integrados en Tecnologa CMOS,
Departamento de Electrnica, Facultad de Ingeniera, Universidad de Buenos Aires.
En este trabajo se presenta el diseo, simulacin y layout de un circuito generador de pulsos de
ancho modulado, similar al que se incluye en microcontroladores modernos usados en sistemas
embebidos. El circuito ser integrado en un proceso CMOS estndar de 0,5m de longitud de canal
y el diseo formar parte de una libreras de bloques que quedarn disponibles para futuros
proyectos de estudiantes o laboratorios de investigacin de la facultad.
El circuito proporciona en su salida pulsos de ancho variable cuya frecuencia es ajustada por medio
de una seal de reloj externa, siendo el periodo de la seal de salida 2^N veces el periodo de la
seal de reloj externa. El valor N se ajusta mediante dos pins de entrada, permitiendo estos ajustar el
valor de N a 8,9 o 10.
Mediante una entrada de 10 bits se controla el ancho de pulso. El valor de la entrada de 10 bits se
guarda en un registro al detectarse un flanco positivo en una seal de reloj independiente destinada a
ese fin. Se dispone adems de una seal de reset, mediante la cual se setea un estado inicial en los
registros internos y otra entrada de habilitacin de salida, la cual pone la salida en '0' si su valor de
entrada es '0' y habilita el circuito si su valor es '1'.
Para generar pulsos de ancho variable se dispone de un registro interno de 10 bits, el cual se va
incrementando su valor almacenado mediante un sumador de 10 bits. El valor del incremento es de
1,2 o 4 segn sea N 8, 9 10. El valor obtenido a la salida de este registro es comparado con el valor
almacenado en el registro de entrada mediante un comparador de 10 bits. Mientras el valor del
registro interno sea menor o igual que el valor del registro de entrada, la salida del circuito
permanece en '1', mientras que la salida permanece en '0' en caso de que el mismo sea mayor.
La modulacin por ancho de pulsos es una tcnica utilizada para regular la velocidad de giro de los
motores elctricos de induccin o asncronos. La modulacin por ancho de pulsos tambin se usa
para controlar servomotores, los cuales modifican su posicin de acuerdo al ancho del pulso enviado
cada un cierto perodo que depende de cada servo motor. El circuito propuesto permitir lograr un
control preciso de ancho de pulso permitiendo hasta 1024 diferentes anchos de pulso a frecuencias
de hasta cientos de kHz, pudiendo ser usada adems para otras aplicaciones.
44
Congreso de Mi croel ect rni ca Apl i cada 2010
Memoria SRAM para codificador ptico de desplazamientos
integrado.
D`Angiolo F. G.; Suarez Martene J. C., Lipovetzky J.
Seminario de Die!o de Cir"uito #ntegrado en $e"nolog%a CM&S,
Departamento de 'le"tr(ni"a, Fa"ultad de #ngenier%a, )niveridad de *ueno Aire.
Se preenta el die!o y imula"i(n de un +lo,ue de memoria de a""eo aleatorio et-ti"a .S/AM0
,ue er- integrada en un pro"eo "omer"ial CM&S "on longitud de "anal 1,23m. 'l +lo,ue de
memoria er- die!ado, imulado y 4a+ri"ado para veri4i"ar u 4un"ionamiento, y en una etapa
poterior 4ormar- parte de un "odi4i"ador (pti"o integrado. 'l "odi4i"ador (pti"o integrado
"onitir- en un arreglo de p%5ele y ele"tr(ni"a ao"iada para pro"ear en tiempo real valore a
partir de la ditri+u"i(n de intenidade de luz o+re lo p%5ele en tiempo real, "on el 4in de
dete"tar "on pre"ii(n "orrimiento en una red de re4eren"ia. La memoria preentada en el tra+a6o
ervir- para alma"enar "ontante ne"earia para el pro"eamiento de la imagen.
'l "ir"uito et- 4ormado por un arreglo +idimenional de "elda de ei tranitore .7$0, "ir"uito
"odi4i"adore de l%nea y "olumna para dire""ionar la le"tura y e"ritura de la memoria, "ir"uito
di4eren"iale de enado para la le"tura de lo valore de "ada "olumna y l(gi"a de "ontrol para leer
o e"ri+ir. 'l "ir"uito re"i+ir- "omo e!ale de entrada un relo6, e!ale de le"tura8e"ritura, la
pala+ra a e"ri+ir, e!ale de 9a+ilita"i(n de entrada y alida, y "omo alida la pala+ra le%da en la
memoria. Si +ien la entrada y alida er-n optimizada para el 4lu6o de dato re,uerido en el
"odi4i"ador (pti"o, e "onidera tam+i:n ,ue el +lo,ue de memoria ,uede diponi+le "omo parte de
un "on6unto de li+rer%a de +lo,ue l(gi"o para poder er uado en 4uturo proye"to de otro
etudiante o la+oratorio de la Fa"ultad de #ngenier%a de la )*A. 'n el tra+a6o e muetra el
die!o, imula"i(n y layout de una veri(n preliminar del "ir"uito de la memoria ,ue er- enviada a
4a+ri"ar en el pro"eo CM&S &; C2 para veri4i"ar u 4un"ionamiento. )na vez veri4i"ado, er-
in"lu%do en el "ir"uito de "odi4i"a"i(n (pti"a de deplazamiento.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Sistema para Deteccin e Identificacin
de Ganado Ovino
Mara Isabel Schiavon, Ral Lisandro Martn
Federico Pacher, Daniel Crepaldo
Laboratorio de Microelectrnica
Facultad de Ciencias Exactas, Ingeniera y Agrimensura
Universidad Nacional de Rosario - Argentina.
Resumen Ampliado
Se presenta un sistema de deteccin e identificacin de ganado por radio frecuencia. El sistema consta de un
dispositivo pasivo, identificador tag o transponder, que unido al animal permite realizar el seguimiento e
identificacin del ganado en campo y de un transreceptor o transceiver que es la unidad fija que activa el
identificador y entrega los datos a almacenar o recibe los datos almacenados en el tag, tal como se muestra en el
diagrama en bloques.

Los requerimientos del sistema son lectura a distancia y en animales en movimiento, funcionamiento pasivo del
identificador, bajos niveles de radiacin electromagntica para garantizar condiciones de seguridad para
animales y humanos, utilizacin de seales codificadas que permitan gestin automtica de los datos por
ordenador, baja incidencia de errores de identificacin y fallos de lectura, resistencia a las condiciones
ambientales y de uso en los animales durante toda su vida productiva, costo asumible por la cadena productiva.
Las unidades de lectura, porttiles o fijas, deben leer los datos hasta una distancia de 80 cm en un ambiente sin
interferencias y estando orientadas en la posicin ms favorable respecto al identificador. Los datos se modulan
en amplitud con una onda portadora de 125KHz. El sistema se muestra en el siguiente diagrama en bloques.
El identificador es un sistema monochip de aplicacin especfica (ASIC) que se implementar con tecnologa
AMIS 0,5m que se deber encapsular en un material biocompatible no poroso o cristal para su insercin a nivel
subcutneo. En el se diferencian los siguientes bloques: control, memoria no voltil, rectificador, regulador de
tensin, modulador y demodulador, una antena a travs de la cual se recibe la energa necesaria para el
funcionamiento y los datos a almacenar en una operacin de escritura o se transmiten los datos almacenados en
una operacin de lectura, y de un capacitor, que junto con la inductancia resuenan a la frecuencia de trabajo.
El transceptor es un equipo de mayor complejidad que consta de un mdulo de radio-frecuencia, encargado
de la emisin, recepcin e interpretacin de la seal electromagntica, una antena, una fuente de energa que
permita alimentacin con bateras o conexin a la red, un procesador o unidad de control para el tratamiento
y/o almacenamiento de la informacin recibida, una pantalla para visualizar los datos recibidos y una salida de
seal para conexin a un ordenador o equipo que acta en funcin de la informacin recibida.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Diseo de un circuito integrado conversor Serie-Paralelo y
Paralelo-Serie en un proceso CMOS de 0.5 m
Barbeito, P.; Carr M.; Garca Inza M.
Seminario de diseo y fabricacin de circuitos interados en tecno!oa CM"S.
#e$artamento de e!ectrnica, %acu!tad de ineniera, &ni'ersidad de Buenos (ires
(ctua!mente !a cantidad de bits $or $a!abra uti!izados en circuitos diita!es es cada 'ez
mayor. Intentar acceder a estos datos en forma $ara!e!a $resenta una serie de des'enta)as.
Por e)em$!o a! aumentar !a cantidad de $ines de! enca$su!ado aumenta e! costo, se
incrementa !a com$!e)idad de! ruteo y a$arecen efectos de crossta!*.
&na $osib!e so!ucin es transmitir !a informacin en forma serie a tra'+s de un so!o $in de
datos. #e esta manera se !ora reducir !a cantidad de $ines necesarios en e! enca$su!ado y
adems aumentar !a f!e,ibi!idad en e! diseo en !o -ue res$ecta a !a cantidad de bits $or
$a!abra uti!izados.
.n este traba)o se $resentan e! diseo, !a simu!acin y e! !ayout de mdu!os en+ricos y
esca!ab!es de con'ersin $ara $a!abras de / bits. Por un !ado e! mdu!o $ara!e!o0serie
$ermitir transmitir a tra'+s de un $in de! c1i$ en forma serie una $a!abra interna de!
circuito, mientras -ue e! mdu!o serie0$ara!e!o se uti!izar $ara des$!ear dentro de! c1i$
una $a!abra recibida $or un $in en forma serie sincrnica.
.! diseo de! circuito se orientar a !orar !a mayor 'e!ocidad de !a transmisin serie
sincrnica. Se uti!izarn adems otros $ines de contro! como reset y out$ut enab!e.
2os circuitos sern !ueo fabricados en un $roceso CM"S comercia! de 3.45m a! -ue se
accede a tra'+s de! consorcio M"SIS, y 'erificar su funcionamiento.
.! $resente diseo formar $arte de una !ibrera -ue -uedar dis$onib!e $ara futuros
$royectos de! seminario y !aboratorios de in'estiacin de !a %acu!tad de Ineniera.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Enseanza de la
Micro y Nanoelectrnica
y Tecnologas Asociadas
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Congreso de Mi croel ect rni ca Apl i cada 2010
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Congreso de Mi croel ect rni ca Apl i cada 2010
Formacin de Ingenieros de Diseo
de Circuitos/Sistemas Electrnicos
Mara Isabel Schiavon, Daniel Crepaldo
Laboratorio de Microelectrnica
Facultad de Ciencias Exactas, Ingeniera y Agrimensura
Universidad Nacional de Rosario - Argentina
Resumen Ampliado
Partiendo de que la Electrnica es una tecnologa aplicada y, como tal, soluciona problemas o
cubre necesidades originadas en reas diversas no necesariamente relacionadas en forma directa con
ella, se presenta un conjunto de tres asignaturas que se complementan entre s y con otras
asignaturas troncales de la carrera de Ingeniera Electrnica de la Universidad Nacional de Rosario
para conformar el perfil bsico de un ingeniero capaz de encarar exitosamente su rol de diseador
de circuitos/sistemas electrnicos.
El conjunto de las tres asignaturas presentan una introduccin a las tcnicas y herramientas
bsicas que se utilizan en el diseo de circuitos/sistemas integrados y a la gestin que est
necesariamente ligada a una situacin real de desempeo profesional relacionada con el diseo de
circuitos/sistemas integrados de aplicacin especfica.
En el rol de diseador de equipos y sistemas electrnicos, el ingeniero electrnico debe ser capaz
de comprender el problema planteado por un usuario, quien en la mayora de los casos cuenta con
escasos o nulos conocimientos especficos y, en consecuencia, utiliza en la presentacin del tema un
lenguaje no necesariamente tcnico. Una vez comprendido el problema debe traducir esos
requerimientos como especificaciones tcnicas que debern cumplir el equipo o sistema a disear y
evaluar las posibilidades tecnolgicas posibles y disponibles para su diseo. Cumplimentados estos
pasos, estar en condiciones de encarar el estudio de las posibles soluciones y de evaluar sus
ventajas y desventajas y los costos involucrados en cada una de ellas. Evaluadas comparativamente
las dificultades y bondades que puede presentar cada alternativa, debe abordar el diseo
propiamente dicho mediante la implementacin de la solucin ms conveniente en funcin de los
intereses del solicitante.
Como proceso de resolucin de problemas, el diseo abarca desde los problemas en los cuales
todas las incgnitas pueden ser despejadas en forma unvoca (clculo o sntesis) hasta aquellos que
requieren la propuesta de criterios propios para encontrar soluciones y valores apropiados para las
variables que quedan indeterminadas. En general, estos criterios surgen de consideraciones,
explcitas o no, relacionadas con cuestiones ambientales, econmicas, ergonmicas, normativas,
legales, de seguridad y confiabilidad o incluso de simplicidad en el diseo o de disponibilidad para
su fabricacin en escala comercial.
Desde esta perspectiva, se organizaron estas tres asignaturas electivas para la carrera de
Ingeniera Electrnica de la Facultad de Ciencias Exactas, Ingeniera y Agrimensura, Universidad
Nacional de Rosario, que encuentran su complemento natural en el proyecto fin de carrera.
El marco terico que da sustento a la organizacin de las tres asignaturas, identificadas como
Laboratorio de Diseo de Circuitos Integrados, Laboratorio de Diseo Digital y Gestin del Diseo
Electrnica, parte de la visin constructivista del aprendizaje propuesta por Bruner y de aprendizaje
asimilativo desarrollado por Ausubel para insertarse en la filosofa de educacin basada en
competencias. Cada una de ellas se dicta en forma cuatrimestral con una carga horaria asignada de
cinco horas semanales de dedicacin en aula cada una. En las tres se utilizan tcnicas de resolucin
de problemas. En particular, en Gestin del Diseo Electrnico se utilizan metodologas de estudio
de casos y de juego de roles a fin de emular situaciones de desempeo profesional relacionadas con
el diseo electrnico.
Se presentan conclusiones que incluyen opiniones de los estudiantes a los largo de los cuatro
cuatrimestres en que se dictaron.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Aplicaciones de herramientas de Simulacin y Diseo en alto nivel
para implementaciones en VHDL
Melo, Maximiliano H.
1
.; Perez, Alejandro S.
1
.; Gutirrez, Francisco G.
1
.; Ravotti, icolas
1
.
!.".#.A.R. $ !entro "niversitario de Automaci%n & Ro'%tica
Facultad Re(ional !%rdo'a $ "niversidad )ecnol%(ica acional
1
Resumen
*l tra'ajo +ue se ,resenta en este art-culo, tiene como o'jetivo utilizar, a,licar & com,arar distintas
.erramientas de simulaci%n & dise/o en alto nivel ,ara im,lementar al(oritmos en 0H#1
sintetiza'les ,ara FPGA. Se toma como ejem,lo el dise/o & simulaci%n de un 2iltro di(ital ,asa
'ajos, ,ara mostrar la ,otencia & 2lexi'ilidad de los ,ro(ramas de alto nivel.
Para el desarrollo del 2iltro, se utilizaron los ,ro(ramas Mat1a' & Simu1in3 de Mat.4or3s,
ModelSim de Mentor Gra,.ics, 5S* Simulator & S&stem Generator ,rovistos ,or la em,resa 6ilinx.
*l mercado de las FPGAs .a crecido de una manera sostenida en los 7ltimos a/os, so're todo en el
8rea de Procesamiento de Se/ales #i(itales. *ste 2en%meno se de'e ,rinci,almente a +ue se
o'tienen dis,ositivos de alto rendimiento, adem8s de ,resentar 2lexi'ilidad ante modi2icaciones en
el dise/o +ue ,ermite mejorar el 9time to mar3et: tan im,ortante en las a,licaciones actuales.
*l desarrollo e im,lementaci%n de un sistema com,lejo en FPGA im,lica realizar una simulaci%n
intensiva del sistema ,ara o'tener datos internos del dis,ositivo, tales como; retardos m8ximos en
las se/ales, ,osi'les e2ectos indeseados del enrutamiento interno, cantidad de recursos utilizados,
etc. Simulaciones de este nivel se realizan con ,ro(ramas es,ec-2icos, como el ModelSim u otros
similares. Al(unas em,resas 2a'ricantes de dis,ositivos ,ro(rama'les ,onen a dis,osici%n de los
usuarios, ,ro(ramas de simulaci%n ,ro,ios, como la em,resa 6ilinx +ue .a inte(rado a ,artir de la
versione del 5S* <.1 su ,ro,io simulador el 5S* Simulator.
1a simulaci%n e im,lementaci%n de al(oritmos en las FPGAs ,uede ser com,licado ,ara ,ersonas
acostum'radas a tra'ajar con so2t=are de alto nivel, como el so2t=are matem8tico Matla'. *stos
,ro(ramas, en la actualidad ,ermiten de manera sencilla la codi2icaci%n e im,lementaci%n de
al(oritmos en alto nivel.
*xisten em,resas ,roveedoras de dis,ositivos ,ro(rama'les +ue en la actualidad est8n 'rindando
soluciones ,ara ,ro(ramas de alto nivel como Matla' & Simu1in3. "no de estos ,ro(ramas es el
S&stem Generator, utilizado en el ,resente tra'ajo ,ara ,ro'ar, veri2icar & demostrar di2erentes
im,lementaciones en diversos dis,ositivos.
*l S&stem Generator, desarrollado ,or la em,resa 6ilinx ,ara ser utilizado en el entorno del
simulador Simu1in3 >,ro,io de Matla'?, utiliza un set de 'lo+ues +ue ,ermite realizar el desarrollo
de sistemas & al(oritmos con un alto (rado de a'stracci%n de .ard=are.
)odos los coe2icientes del 2iltro di(ital ,asa 'ajos del ejem,lo 2ueron calculados utilizando la
.erramienta de a,licaci%n F#A)ool de Mat1a'. 1ue(o se utiliz% el 'lo+ue #AF5R del S&stem
Generator ,ara el dise/o del 2iltro & ,or 7ltimo, la (eneraci%n & dise/o del 2iltro utilizando recursos
,ro,ios del Mat1a'.
)odos los resultados est8n simulados con las a,licaciones, 5S* Simulator, Simu1in3 & ModelSim,
+ue a su vez se contrastaran con las im,lementaciones a realizar en las di2erentes FPGAs
dis,oni'les; 0irtex @ Pro, S,artan @* & S,artan A.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Utilizacin de ADA y VHDL para el Diseo de Sistemas de Tiempo
Real, modelados mediante Redes de Petri

Hector H. Mazzeo, Jos A. Rapallini, Walter Aroztegui, Jess M. F. Ocampo, Adrin A.
Quijano
Centro de Tcnicas Analgico Digitales (CeTAD)
Facultad de Ingeniera - Universidad Nacional de La Plata
La Plata Argentina

Introduccin:
Se presenta un mtodo didctico para el diseo e implementacin de sistemas de tiempo real (STR).
Dada la especificacin del STR, los alumnos trabajan en su modelado con Redes de Petri, con el lenguaje
ADA para generar la simulacin funcional y con el lenguaje VHDL para llegar a la implementacin final
realizada con herramientas de diseo comerciales. Se muestran dos aplicaciones con sistemas empotrados
para la ilustrar el mtodo y segn la particin realizada a partir de los conceptos de Codiseo Hardware-
Software (CoHS), se utilizan microcontroladores y/o lgica programable para su resolucin.
Razones que impulsaron el trabajo:
Mejorar la transmisin de conocimientos para alumnos que fundamentalmente poseen
conocimientos importantes de software pero escasos o nulos en materia de hardware, introducindolos al
desarrollo de sistemas con dispositivos electrnicos [Adquisicin de datos, control, visualizacin, etc.]
utilizando la metodologa de CoHS.
Desarrollo:

Metodologa: Se basa en representar modelos, en trminos de redes de Petri, de situaciones que
aparecen habitualmente en sistemas de tiempo real. Luego, la semntica de estos modelos, se realiza en Ada,
que deber seguir por un proceso de traslacin de ADA a VHDL para pasar por ultimo a la obtencin de un
sistema a implementar.

Resultados: Para ilustrar el procedimiento se presentan: 1.-La implementacin de un sistema de
tiempo real destinado al control de la circulacin de trenes sobre un circuito ferrovial. 2.- Equipo didctico
para la enseanza de microprogramacin con lgica programable
Comentarios: En el artculo se realizan ciertas simplificaciones que no varan sustancialmente las
estructuras representadas para su implementacin final. Con esta metodologa tambin se puede disear
microsistemas.

Conclusin:
El hecho de obtener la implementacin completa del modelo propuesto, estimula el aprendizaje de
todos estos temas de una forma ms relacional y coordinada. La idea de partir de un modelo en papel hasta
obtener un prototipo funcionando, crea un mayor grado de entusiasmo que el hecho de estudiar los temas en
forma aislada y sin un objetivo claro, estimulando el desarrollo de proyectos sobre temas prcticos que de
otro modo nunca llegan a implementarse.



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Congreso de Mi croel ect rni ca Apl i cada 2010
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Congreso de Mi croel ect rni ca Apl i cada 2010
Aplicaciones de la
Micro y Nanoelectrnica
en Distintos Campos
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Congreso de Mi croel ect rni ca Apl i cada 2010
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Congreso de Mi croel ect rni ca Apl i cada 2010
Resumen: Evaluacin y desarrollo de Monitores de Radiaciones No Ionizantes (RNI)

A. Castro Lechtaler
1
, A. Foti
2
, C. Guaraglia
3
, O. Campastro
4
, H. Iriarte


En los ltimos aos la preocupacin creciente, a nivel poblacional, por la instalacin de
bases de telefona celular y estaciones de radio FM y AM en las cercanas de
viviendas, hospitales, escuelas y zonas de alta permanencia, ha llevado a las
autoridades gubernamentales en todos sus niveles a proponer la instalacin de
monitores fijos de radiacin no ionizante.

Estos sistemas de monitoreo de RNI mediante estaciones fijas, permiten a los
habitantes de una ciudad, va internet, visualizar los niveles de exposicin a los que se
encuentran expuestos durante las 24 hs. y compararlos con los niveles permisibles.

Sistemas de este tipo ya han sido utilizados en distintas ciudades europeas (ejemplo
emblemtico el de la Ciudad de Barcelona), logrando una buena aceptacin por parte
de los ciudadanos y una baja en la percepcin de riesgo de los mismos. Esto
constituye un dficit para los municipios de nuestro pas.

El objetivo del presente trabajo, encabezado por el Consejo Profesional de Ingeniera
en Telecomunicaciones, Electrnica y Computacin (COPITEC) por medio de su
Fundacin (FUNDETEC), ha sido el de desarrollar una estacin fija de monitoreo que
a travs del servicio de Internet, permite a cualquier persona ingresar a la
correspondiente pgina y visualizar la ubicacin geogrfica de la estacin, el nivel de
radiacin y su evolucin a travs del da. Todo ello ha sido concebido teniendo como
meta la produccin de un prototipo industrial mediante la utilizacin de recursos
humanos y tecnolgicos que resulten de fcil y econmica disponibilidad en nuestro
pas, de manera de evitar la dependencia con el mercado internacional. Dicha meta
fue cumplida con xito, hasta la fecha. Cabe destacar que no existe versin nacional
de este tipo de monitor, as como que la importada es excesivamente onerosa.
Adicionalmente, en el desarrollo del trabajo, se planteo el desafi de desarrollar una
antena de banda ancha (0.1 GHz a 3 GHz) para el espectro que incluye radiodifusin,
HF, telefona celular y bandas no licenciadas (Wi-Fi), componente que solo se obtiene
a travs de la importacin a un alto costo. En esta tarea estamos involucrados con el
Ministerio de Ciencia, Tecnologa e Innovacin Productiva.

Consultar: rni.copitec.org.ar o www.fundetec.org.ar


Palabras claves: RNI, microcontrolador, normativa vigente, sonda, GPS.


1
Instituto de Enseanza Superior del Ejercito (IESE), UTN
2
FUNDETEC
3
Universidad A J F Kennedy
4
COPITEC-FUNDETEC
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Congreso de Mi croel ect rni ca Apl i cada 2010
Termmetro parlante para invidentes

Martn Sisti, Jos A. Rapallini, Adrin A. Quijano
Centro de Tcnicas Analgico Digitales (CeTAD)
Facultad de Ingeniera - Universidad Nacional de La Plata
La Plata Argentina
msisti_coco@yahoo.com.ar ; josrap@gmail.com ; adrian.quijano@gmail.com

Introduccin:

Al desenvolverse en un laboratorio donde se deba interactuar con equipamiento dedicado a la obtencin
de mediciones a partir de variables fsico - qumicas (humedad, temperatura, ph, etc.) los invidentes tienen
inconvenientes en el desarrollo de esas actividades. Para modificar esta situacin, se considera la
implementacin de un instrumento de precisin que genera una seal de voz en funcin de los valores
obtenidos por el sistema de medicin del equipo diseado.

Razones que impulsaron el trabajo:
Generar tecnologa para la inclusin de personas con padecimientos de distinta ndole, en este caso
particular los visuales.

Desarrollo:

El instrumento en cuestin permite la toma de distintas tipos de variables, en particular y para poder
analizar su utilidad, se realiz como prototipo funcional para la medida de temperatura, cabiendo la
posibilidad de adicionar fcilmente otras magnitudes para su medicin.
La seccin del sistema encargada de ponderar la temperatura se basa en un transductor integrado. La
diferencia esencial con otros termmetros electrnicos convencionales, es el agregado de un circuito de
audio mediante el cul se escuchan los valores medidos por el transductor en tiempo real, de manera que una
persona invidente pueda interpretarlos fcilmente. El sistema diseado, incluye un parlante (para emitir los
sonidos), un micrfono (para grabar las palabras y mensajes necesarios para pronunciar las mediciones y
personalizarlo segn su uso), y un circuito microcontrolador, que realiza la adquisicin de los datos,
transforma la seal proveniente del transductor en un valor de temperatura, deduce las palabras necesarias
para leer dicho valor, y finalmente enva al circuito de sonido las instrucciones necesarias para leerlas
consecutivamente.
Las caractersticas generales del dispositivo son: pequeas dimensiones, ergonmico, buena precisin,
adems de estar diseado para incorporar interfases de comunicacin con sistemas de cmputo de manera
inalmbrica para el almacenamiento y anlisis de datos adquiridos.
En el trabajo se presentan todos los detalles del diseo, desarrollo, construccin y mediciones del equipo
presentado.

Resultados:
Se implemento el prototipo cumpliendo ampliamente con los objetivos propuestos.



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Congreso de Mi croel ect rni ca Apl i cada 2010


Desarrollo de un sistema de costeo precio a la impresin en equipos
Multifuncin empleando Redes Neuronales
Ing. Marcelo Romeo
1
, Claudio Naselli
2
Ing. Gabriel Esquivel
3
Ing. Juan Alarcn
4
,
Lucio Martinez Garbino
5
, Gabriel Vasquez
6
, Nahuel Gonzlez
7

1. Introduccin
Con el avance tecnolgico, la impresin en offset se encontr con la competencia de las impresoras
digitales.
En la impresin offset el costo de las tintas es despreciable y el costo de impresin est basado en el
valor de las pelculas, chapas, insumos para limpieza y puesta en marcha del equipo y el salario de los operarios.
En las impresoras digitales, el costo por pliego se obtiene sumando el pequeo costo de mantenimiento ms el
costo de los pigmentos que se empleen en la impresin. El costo del papel es el mismo para ambos mtodos.
Para pequeos volmenes, la impresin digital es ventajosa en costo y facilidades, mientras que para
volmenes importantes, la impresin offset sigue siendo la mejor opcin. El punto de cruce entre ambas
tecnologas se halla entre los 1000 y 5000 pliegos dependiendo del tipo de impresin (color o monocromtico).
El costo de la impresin digital depende de la cantidad de toner utilizado, costo por lo que la seleccin
de uno u otro proceso de impresin depender de la imagen a imprimir. El anlisis de la cantidad de toner
utilizada es un paso importante en la seleccin del mtodo de impresin a utilizar. Este proceso de anlisis y
costeo se realizar previamente a la impresin y para varios equipos a fin de emplear el que produzca la mejor
solucin costo/performance.
El objeto del presente trabajo es determinar el mtodo ms adecuado para la impresin de un documento
o imagen.
2. Planteo
Cada punto en una imagen impresa en color, es la superposicin de los tres colores primarios en el
sistema de color sustractivo; tres sub-puntos cian (C), magenta (M) y amarillo (Y).
El texto frecuentemente se imprime en negro e incluye detalles finos. Con CMY no se puede obtener un
negro profundo, por lo que se agrega un cuarto pigmento denominado K que corresponde al negro..
El resultado de la impresin no es lineal a la descripcin cromticas digital de la imagen digital debido a
las propiedades de los pigmentos y a actuacin del driver de la impresora. Adems:
La imagen digital es procesada por un driver de impresin que altera la imagen original segn las
caractersticas de cada equipo impresor.
Adems cada fabricante agrega una interpretacin subjetiva del color, que hace que an un color puro sea
impreso empleando ms de un pigmento y adems la calidad del pigmento influye en la cantidad del mismo
que es necesaria para obtener la misma densidad de color.
El fabricante busca satisfacer la sensacin fisiosicolgica que est regida por la tabla de cromaticidad.
Ello da como resultado una importante discrepancia entre la proporcin de colores CMYK que la imagen
indica y los pigmentos que realmente se emplean y que son medidos por unos contadores que posee el equipo y
que cuantifican el toner realmente depositado sobre el papel.
Durante el desarrollo experimental del costeador, se necesitaron imprimir ms de mil patrones y medir
para cada uno de ellos el consumo de toner para poder elaborar una transferencia (alineal) que permita predecir
el consumo de pigmentos ANTES de la impresin.
El procesamiento de esa gran cantidad de datos nos llev a prever el empleo de redes neuronales con el
objetivo de minimizar el error en la prediccin.
El objeto de este trabajo es presentar el desarrollo experimental realizado en la determinacin de las
curvas de transferencia.
1
UTN FRBA
2, 3, 4, 5, 6, 7
Trascopier SA
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Congreso de Mi croel ect rni ca Apl i cada 2010
Introduccin al proyecto ataque epileptico
Coulombie D*.; Blanco S.**
*UNLaM-Depto de Ingeniera e Invetigacione !ecnol"gica-coulombie#$a%oo.com.ar
**C&NIC'!-Intituto de C(lculo )C'$NUB*-blanco#$a%oo.com.ar
+,ue tienen en com-n Dann$ .lover/ el papa 0o I1/ 2ladimir Lenin/ 3udi Dutc%4e/ Neil 5oung/
Doto$ev4$/ S"crate/ 6ulio Cear/ $ Napole"n I de )rancia7. 'llo como otro vario millone de
perona u8ren de epilepia. La epilepia e uno de lo m( erio de"rdene cerebrale $ tiene un
8uerte impacto en la vida cotidiana. Uno de cada tre paciente epil9ptico on de tipo re8ractario/ e
decir :ue no e pueden controlar u ata:ue con droga anticonvuliva. 'l pro$ecto apunta a la
predicci"n del ata:ue epil9ptico para :ue el paciente pueda tomar iniciativa/ dede preventiva
%ata terap9utica. 'l m9todo a utili;ar e mediante el an(lii de e<ale ence8alogr(8ica. Se toma
como potulado :ue el origen del ata:ue proviene de una inter8erencia en la comunicaci"n neuronal.
'l pro$ecto conta de tre etapa generale :ue marcan lo %ito de avance.
La primera etapa dedicada e=cluivamente a la Investigacin en Ciencias Bsicas etablece la
modeli;aci"n de lo 8actore :ue a8ectan la condicione de 8uncionamiento del grupo neuronal $ el
algoritmo :ue permite la detecci"n temprana de dic%o 8actore mediante el an(lii de e<ale
ence8alogr(8ica. La prueba no utili;an paciente ino regitro ence8alogra8ico donado para la
invetigaci"n por varia intitucione educativa nacionale e internacionale.
La egunda etapa coniderada como de Investigacin Aplicada etablece lo lineamiento
generale para llevar a cabo la prueba de validaci"n con paciente actuando de manera no
invaiva. 'ta etapa involucra la intrumentaci"n de la e<al/ u converi"n *>D $ el proceamiento
mediante una 0C donde e implementar( el algoritmo obtenido en la primera etapa.
La tercera etapa e la de Transferencia Tecnolgica/ emilla :ue generar( do nuevo ub-
pro$ecto :ue toman la invetigacione anteriore e intentan llevarla a la aplicaci"n concreta $
real de lo producto m9dico. 'to on? 3eeducaci"n Neuronal $ *itencia Cr"nica Implantada.
'l ub-pro$ecto de 3eeducaci"n Neuronal e el dipoitivo e=terno/ no invaivo $ :ue ua tanto
o8t@are como %ard@are para monitorear $ guiar al paciente epil9ptico durante eione
terap9utica. 'l obAetivo e :ue el paciente logre por u propio medio evitar el uo de ;ona del
cerebro a8ectada uando t9cnica de neurocontrol.
'l ub-pro$ecto de *itencia Cr"nica Implantada e el dipoitivo :ue etando implantado en el
paciente monitorea $ controla el riego de ata:ue epil9ptico. 'l control e puede %acer liberando
pe:ue<a doi de droga en la ;ona a8ectada/ etimulando electricamente para intentar evitar la
propagaci"n del ata:ue o in8ormando al paciente para :ue tome lo recaudo neceario. La
miniaturu;aci"n necearia para llevar a cabo ete dipoitivo implantable lo convierte en un dea8o
de magnitude tecnol"gica m( :ue importante.
'n ete momento et( en eAecuci"n la etapa de Invetigaci"n en Ciencia B(ica/ cu$o reultado
er(n tenido en cuenta como tei doctoral de uno de lo autore $ er(n evaluado por el 6urado de
Doctorado de la )acultad de Medicina de la Univeridad de Bueno *ire.
Se %an etablecido contacto con emprea nacionale de e:uipamiento m9dico para llevar adelante
la egunda $ tercera etapa del pro$ecto.
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Congreso de Mi croel ect rni ca Apl i cada 2010

Freezer porttil con temperatura controlada para anlisis de
tolerancia al fro extremo en plantas
Askenazi J .
1
; Scholz F.
2, 3
; Bucci S.
2, 3
; Arias N.
2, 3
, De Marziani C.
1, 3

1
Departamento de Electrnica, Fac de Ingeniera, Universidad Nac de la Patagonia San J uan Bosco
2
Departamento de Biologa, Fac de Cs Naturales, Universidad Nac de la Patagonia San J uan Bosco
3
Comisin Nacional de Investigaciones Cientficas y Tcnicas (CONICET), Argentina
En los ltimos tiempos se ha incrementado la atencin de los investigadores sobre el estudio de los
climas extremos y sus efectos sobre la produccin de determinados cultivos, para as poder evaluar
la viabilidad de su plantacin con fines comerciales. Por ejemplo, es ampliamente reconocido que
las bajas temperaturas constituyen uno de los factores limitantes que explican la distribucin de las
especies en los principales ecosistemas. Por este motivo el conocimiento del grado de resistencia al
fro de las especies representa uno de los criterios de seleccin a tener en cuenta en los programas
de introduccin de nuevos cultivos. Actualmente, en la regin Patagnica, existe un creciente
inters en el cultivo comercial del olivo, lo cual requiere del anlisis de su comportamiento ante las
condiciones climticas adversas reinantes en la regin, siendo una de las ms importantes la baja
temperatura.
A fin de estudiar este comportamiento, en este trabajo, se presenta un equipo para realizar ensayos
de tolerancia a temperaturas extremas de distintas especies vegetales, a fin de analizar
posteriormente el dao de los tejidos presentes en ramas, tallos, hojas, frutos y races. En este
desarrollo el principal objetivo es obtener un equipo porttil de bajo costo y baja complejidad, el
cual pueda ser utilizado en el laboratorio o bien en campo para realizar mediciones in situ.
El equipo dispone de un control de temperatura que permite lograr la disminucin progresiva de
esta variable a una tasa determinada (C/horas) hasta un valor final, el cual se sostiene por un
determinado periodo de tiempo. El valor inicial de temperatura, la tasa de disminucin y la
temperatura final como as tambin el tiempo que esta se mantiene constante son parmetros del
sistema que dependen de los ensayos a los que se sometan las plantas. El lmite de temperatura al
que se llega es de -40C. Para lograr tan bajas temperaturas se ha utilizado hielo seco (CO
2
en
estado slido), el cual se encuentra a -78.5 C aproximadamente.
El sistema est compuesto por dos bloques, uno de ellos consiste en la adquisicin y
acondicionamiento de las seales provenientes del sensor de temperatura. En este caso se ha
empleado un sensor integrado de alta precisin y bajo consumo que posee salida digital, lo cual
garantiza una excelente confiabilidad y estabilidad en la medicin. Aprovechando estas
caractersticas del sensor se simplifica el sistema, ya que se puede prescindir de las etapas de
acondicionamiento de la seal y de digitalizacin de la misma. El segundo bloque del sistema est
conformado por un microcontrolador que es el encargado de procesar la informacin enviada por el
sensor de temperatura y realizar la accin de control deseada.
La accin de control es del tipo on-off sobre un ventilador y una resistencia calefactora para obtener
el valor deseado de temperatura. As mismo se dispone de una pantalla LCD para visualizar los
datos actuales y conexin a PC para descargar los mismos. El sistema utiliza bateras de 12V
cuando se realizan los ensayos a campo.
En conclusin, se obtiene un sistema porttil y de bajo costo en el que se puede someter a las
diferentes plantas bajo estudio, a procesos de enfriamiento controlado necesarios para analizar su
tolerancia a las bajas temperaturas. En este caso, aprovechando la disponibilidad de dispositivos
microelectrnicos de bajo costo es posible reducir el costo y consumo del equipo como as tambin
la complejidad del hardware a implementar.
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Congreso de Mi croel ect rni ca Apl i cada 2010


SISTEMA DE ANALISIS DE DESEMPEO ATLETICO BASADO EN
LOGICA PROGRAMABLE
Autores: Edgardo Gho, Hugo German Canal, Damian Nuez, Cecilia Gargano

Universidad Nacional de La Matanza

El presente trabajo describe un sistema electrnico de control dedicado a ser utilizado en combinacin con
equipamiento para ejercitacin fsica y de registro de parmetros cardiacos. Este trabajo se desarrolla como
proyecto final de carrera de grado (ingeniera) de los autores.

El sistema planteado se encarga de registrar sesiones de ejercicios llevados a cabo por un atleta. De cada
sesin se registran diversos valores como velocidad, distancia recorrida, pulsaciones por minuto, cadencia
entre otros. Estas sesiones se almacenan bajo un identificador nico del atleta para luego utilizarse en la
generacin de reportes y anlisis de rendimiento.

Tiene por objetivo facilitar al atleta el anlisis de su rendimiento a lo largo del tiempo, brindando un registro
detallado de su actividad y permitiendo adaptar sus sesiones de ejercitacin a la medida de su necesidad.

Este sistema tiene un componente muy importante de hardware, que se utiliza como interfaz con los diversos
equipamientos y con el atleta, y que registra en una base de datos las sesiones de ejercicio.

A su vez, su componente de software accede a la informacin registrada por cada atleta, y permite hacer
reportes sobre el progreso del atleta y modificar sus perfiles de ejercitacin de acuerdo a su progreso.

La base de datos es de tipo relacional, alberga la informacin personal del atleta, y registra los ejercicios
realizados. Cada ejercicio contiene la descripcin de fecha, hora, equipo utilizado y el registro de valores. La
misma se utiliza como medio de comunicacin entre el hardware y el software.

El hardware, basado en circuitos electrnicos programables, se encuentra instalado en los equipos de
ejercitacin, bicicletas fijas y Cintas, mientras que el software de gestin y reporte se encuentra en una
computadora que funciona como sistema central.

En ambos casos se registran la velocidad, la distancia recorrida, la duracin del ejercicio y las pulsaciones
por minuto. En el caso particular de la bicicleta fija, se agrega el parmetro de cadencia (RPM) y la carga
(magntica).

Para la implementacin del hardware,se agrega un receptor para tarjetas RFID que sirven como medio de
identificacin del atleta. Estas tarjetas fueron elegidas por su bajo costo y fcil transporte. El registro del
pulso cardiaco se hace con una banda de monitor de pulso cardiaco (ajustada en el pecho del atleta) la cual
informa en forma inalmbrica el estado del pulso del atleta. Se descart la opcin de un sensor tipo
pulsioximetro debido a la incomodidad que genera adosar cables al atleta cuando el mismo esta ejercitndose
(de aqu la opcin de un mtodo inalmbrico).


Para completar el sistema, se utiliza un software desarrollado con el fin de acceder a los datos almacenados,
y generar reportes basados en las ejercitaciones almacenadas. Este software genera grficos de los diversos
parmetros en funcin del tiempo y la distancia recorrida.



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Congreso de Mi croel ect rni ca Apl i cada 2010
Analizador portable de seales de audio ASP2009
Iacovone F.; Larosa F.; Perullo D.; Ridolfi P.
UTN F. R. Haedo; Departamento Ingeniera Electrnica
El sistema de medicin que hemos desarrollado est destinado a aquellos tcnicos, profesionales o
aficionados que deseen equipar su laboratorio con un instrumento de bajo costo, cuya funcin principal
consiste en representar seales elctricas de la banda de audio (0-20kHz) en el dominio temporal y
frecuencial.
Constructivamente, est provisto con una interfaz USB que permite, adems del modo normal de uso
stand-alone, adquirir datos a travs de una PC. El aspecto utilitario ha sido cuidado para proveer al
operador de un software de fcil uso adems de una sencilla interfaz de usuario a travs de la pantalla
touch-screen del dispositivo.
El diagrama en bloques de la figura describe globalmente el funcionamiento del dispositivo: La seal
a medir es primero atenuada y acondicionada para los niveles del conversor A/D, luego es cuantizada y
almacenada en la memoria del MCU. Posteriormente se calculan los valores caractersticos y se dibuja en
pantalla; en modo frecuencia se calcula la FFT y se presenta el resultado en el display, o bien se envan
las muestras en bruto (sin procesar) por USB hacia la PC, donde se ejecuta la aplicacin que realiza los
clculos necesarios para la presentacin en pantalla de la seal adquirida. Mediante el teclado y la
pantalla tctil es posible establecer los distintos parmetros de medicin: Escala Vertical, Escala
Horizontal, Nivel de disparo y flanco, Posicin Vertical. A su vez, este dispositivo genera un tono patrn
de 100Hz - 1Vp, utilizado en el modo de anlisis en funcin de la frecuencia para la medicin de
Distorsin Armnica Total (THD).
El diseo del firmware discrimina cinco mdulos independientes que intercambian datos entre s a
travs de una seccin de memoria donde las distintas funciones obtienen los parmetros necesarios para
procesar y devuelven sus resultados. Todo este proceso es sincronizado mediante el concepto de 'mquina
de estado', llevado a cabo por el mdulo principal "main". Este mdulo se encarga adems de la
inicializacin del MCU y sus perifricos internos. Cada uno de los bloques restantes define una funcin
determinada del ASP2009: El mdulo USB recibe y enva informacin por este bus. El mdulo LCD es el
encargado de adecuar la
informacin para
presentarla en el display. El
mdulo DSP se encarga de
calcular a partir de la seal
muestreada sus valores
caractersticos y su
espectro. Por ltimo el
mdulo "touch/botones"
maneja la obtencin de
coordenadas al pulsar la
pantalla y genera los
eventos de pulsado de
botones.
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Sistema para control de acceso basado en tcnicas de microelectrnica

Ing. Fernando I. Szklanny, Lic. Carlos E. Maidana, Sr. Edgardo Gho

Departamento de Ingeniera e Investigaciones Tecnolgicas
Universidad Nacional de La Matanza

El presente trabajo analiza la solucin planteada a un problema interno de la Universidad Nacional de La
Matanza, solucin que se traduce en un proyecto que puede aplicarse a distintas situaciones similares.

El proyecto originalmente planteado consiste en el control automatizado del acceso a la Biblioteca Central de
la Universidad, utilizando un sistema de molinetes ya instalados en la misma. Estos, en su modo de
funcionamiento inicial, trabajaban de manera autnoma, validando nicamente el acceso a aquellas personas
que poseyeran una tarjeta magntica, sin posibilidad alguna de establecer estadsticas de ingreso y egreso de
personas.

El objetivo del proyecto fue el de modernizar el sistema, proporcionndole conectividad a travs de una red
de rea local para permitir la interconexin con un servidor central de la Universidad, en el que reside la base
de datos actualizada de la poblacin autorizada a acceder a la biblioteca, lo que permite la supervisin de
acceso y salida de usuarios a la misma en tiempo real.

Los requerimientos bsicos del proyecto plantean, entre otras, las siguientes necesidades a resolver:

Lectura de tarjetas magnticas, del tipo bancario, como elemento de identificacin. La informacin debe
poder leerse en cualquiera de los dos sentidos de movimiento de la tarjeta.
Diseo de un protocolo que permita la comunicacin de los mdulos lectores instalados, actualmente
ocho, con posibilidad de ser expandido a 255 lectores con un mismo concentrador local.
Diseo de un bus de comunicaciones basado en la norma RS485 full dplex, para comunicar los
diferentes mdulos lectores de tarjetas con el concentrador local.
Diseo de un algoritmo de bsqueda y habilitacin de los usuarios autorizados a ingresar o egresar del
sistema bajo control.
Seguridad de funcionamiento normal an en caso de interrumpirse la vinculacin con el servidor central
de la Universidad.
Almacenamiento de la informacin de acceso y egreso para su transferencia al sistema central en tiempo
real o, en caso de desconexin, a posteriori de la reconexin del mismo.
Reutilizacin de la mayor parte del hardware instalado.

El sistema de acceso planteado, como ya se ha dicho, funciona en forma distribuida, repartido entre los
elementos de control de acceso instalados en cada uno de los molinetes y un concentrador local que se
conecta a travs de una LAN al servidor central de la Universidad, en el cual se desarrolla el software de
validacin de usuarios. Este concentrador local incluye una memoria del tipo flash en la que se encuentran
almacenadas las identificaciones de las personas autorizadas a ingresar. En el caso individual de cada
usuario, esa informacin se encontrar grabada en una pista de la tarjeta magntica que el usuario posee.

El sistema de control de acceso, a su vez, se plantea sobre la base de un sistema basado en un
microcomputador monoltico, de caractersticas adecuadas para tal fin, fundamentalmente de fcil obtencin
en el mercado, y de prestaciones suficientes de memoria e interfaces adecuadas de entrada salida. El mismo
permite el agregado de elementos externos de almacenamiento, tales como una memoria externa tipo SD,
comn en aplicaciones de todo tipo, interfaces Ethernet para la implementacin de la red de comunicaciones
y otros elementos que se detallan a lo largo del presente trabajo.



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Sensores y Actuadores
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Sistema de Anlisis de Traslacin Humana Usando un Acelermetro
Sergio Gwirc, Daniel Lupi, Diego Brengi, Fernando Marsilli, Christian Huy
Grupo de Inteligencia Ambiental, Departamento de Ingeniera e Investigaciones Tecnolgicas,
UNLaM - Universidad Nacional de la Matanza, San Justo, Buenos Aires, Argentina.
sng@inti.gob.ar

Un sistema de registro de la actividad fsica de una persona que incluya un efectivo detector de
cadas puede mejorar la calidad de vida las personas mayores que sufren una cada al menos una vez al
ao. Este es un grupo de riesgo integrado por el 30% del total de adultos mayores. Adems, las cadas
tienen responsabilidad en el 70% de las muertes accidentales en personas mayores de 75 aos.
Paralelamente, un sistema de este tipo es tambin de suma utilidad en pacientes que estn en
recuperacin, particularmente despus de una operacin o un tratamiento que reduce su movilidad, pero
que no necesariamente requiere un monitoreo sofisticado y permanente en una unidad hospitalaria. Sin
embargo, muchas personas en estas condiciones deben permanecer solas en su hogar por perodos
prolongados, generando la preocupacin de sus familiares y/o mdicos por situaciones imprevistas que
pueden devenir en la necesidad de atencin urgente.
Este trabajo est concebido para desarrollar un sistema electrnico que cubra varios aspectos de las
necesidades descriptas en el prrafo anterior. El sistema desarrollado est basado en la informacin que
suministra un acelermetro de tres ejes sobre la forma en que se mueve la persona sobre la cual est
sujeto el dispositivo. Este realiza un registro de las aceleraciones presentes cuando la persona camina, se
detiene, se sienta o se levanta y lo trasmite a una computadora que funciona como unidad de vigilancia
cercana y realiza adems un proceso de anlisis de la seal ms profundo. All se decide el nivel de
alarma en que se debe poner al sistema y hacia dnde y en qu forma debe trasmitir las seales de aviso
y/o alarma a las personas que deben actuar ante la ocurrencia del evento de una caa por ejemplo.
El dispositivo portable est formado por dos placas de reducidas dimensiones, conectadas
mediante un conector que al mismo tiempo las mantiene unidas fsicamente. La primera de ellas es la
radio estndar de fabricacin nacional y bajo costo. Fueron desarrolladas por la firma
Electrocomponentes S.A. en un circuito de dimensiones reducidas y basado en la radio MC13192 de
Freescale. Implementa una comunicacin de capa fsica IEEE 802.15.4, en 2,5 GHz, para
comunicaciones de corto alcance y bajo consumo de potencia. La capa fsica es la que utiliza el
protocolo ZigBee, y por eso normalmente se las nombra indistintamente de esa manera. La otra placa
cuenta con un acelermetro de 3 ejes, tambin de Freescale, el MMA7260, y un microcontrolador de
la serie ATMEL AVR, en particular los modelos ATMEGA32. Estos microcontroladores estn
soportados por una versin del compilador de C de GNU (GCC). Este compilador, no solo es de uso
gratuito, adems se trata de software libre y existe para plataformas Windows y Linux. La alimentacin
del micro se realiza con 3,3 V y un regulador de baja cada para utilizar batera de 3,6V. Cuenta con un
conector para radio 802.15.4 y una conexin opcional para mdulo de comunicacin serial RS-232.
Todo el diseo de la placa y el montaje se realiz con componentes SMD para lograr un tamao
reducido.
Las seales provenientes del dispositivo descripto fueron recibidas en una computadora a travs de
la placa de recepcin de los mdulos ZigBee de trasmisin y el procesamiento la las seales se realiz
utilizando un procesamiento estndar con Matlab para determinar las posibilidades y rendimiento del
sistema.

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Medicin de espesores delgados con ultrasonido
Juan Carlos Gmez, Sergio N. Gwirc
Instituto Nacional de Tecnologa Industrial Electrnica e informtica
Avenida General Paz 5445 entre Albarellos y Constituyentes, Edificio 42,
(CP 1650) San Martn, Bs. As., Argentina
juanca@inti.gob.ar


La medicin clsica de espesores empleando ultrasonido basa su principio en la medicin de tiempo
de vuelo entre dos reflexiones producidas en las caras anterior y posterior de la pieza bajo ensayo.
Conocida la velocidad de propagacin en el material, el clculo de espesor es directo.
La medicin de espesores delgados, esto es del orden de la longitud de onda o menores, presenta
una serie de dificultades, entre ellas la ms importante es la recepcin de ecos mltiples. Esto obliga
al uso de procesamiento de seales para obtener la medida de espesor buscada.
El objetivo de este trabajo es desarrollar un mtodo para la medicin de espesores delgados de
acero. Esta es la primera etapa, de un proyecto de mayor alcance, para medir espesores de
recubrimientos sobre distintos sustratos, como por ejemplo pintura sobre acero o plstico. El
esfuerzo est dirigido a que el procedimiento de medicin se automatice y se implemente en un
sistema embebido para uso industrial y/o de laboratorio.
El mtodo presentado consiste en ajustar la medicin realizada con los parmetros del modelo del
pulso de referencia, mediante algoritmos de regresin no lineal de varios parmetros. Estos
parmetros se relacionan directamente con las propiedades de los materiales involucrados, sus
dimensiones y los ndices de reflexin y transmisin en las interfases.
Se realizaron mediciones sobre piezas de acero de espesores del orden de la longitud de onda
empleada. Se utiliz un ecgrafo digital de barrido en modo A para normalizar la generacin del
pulso de excitacin sobre un transductor con lnea de demora. La medicin del eco se realiz sobre
el mismo transductor con un amplificador construido en el laboratorio y un osciloscopio digital. El
pulso generado es de una duracin aproximada de 250ns y con un largo de 1,4mm en el acero.
Con el sistema descripto, se elabor el modelo de pulso de referencia realizando mediciones sobre
piezas de espesores varias veces superiores a la longitud del pulso.
Posteriormente se trabaj con chapas de acero de espesores delgados, y se adquirieron seales
constituidas por ecos con mltiples reflexiones superpuestas. Utilizando Matlab se realizaron
pruebas de ajuste empleando un primer modelo con 5 parmetros hasta encontrar una metodologa
para la obtencin del espesor que funcion satisfactoriamente. Luego de las primeras experiencias,
se introdujo un modelo que aprovecha el conocimiento a priori de los ndices de transmisin y
reflexin en las interfases y se redujo la cantidad de parmetros a tres, siendo este mtodo ms
rpido y robusto que el anterior.
Ambas tcnicas permiten la medicin de espesores delgados de chapas de acero de algunas dcimas
de mm. Los algoritmos empleados pueden mejorarse y adems ser automatizados de manera que
puedan incorporarse a un equipo de medicin porttil.

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Hacia un Procesamiento Universal de Seales de Sensores Industriales
Gustavo Monte, Damian Marasco, Norberto Scarone, Walter Lagos, Pablo Liscovsky
Universidad Tecnolgica Nacional
Facultad Regional del Neuqun
Actualmente todo sistema o dispositivo lleva el prefijo inteligente.Los sensores no son la
excepcin de la regla. Al convertirse los sistemas en una red de sensores inteligentes surgi la
necesidad de normalizar la conexin. Como consecuencia, naci la norma IEEE 1451.X, que
an hoy se encuentra en estado de evolucin. La norma define todo lo necesario para
automatizar la conexin de un sensor a un sistema.
La creacin de la norma IEEE1451 fue un gran avance, pero Son los sensores inteligentes
lo suficientemente inteli gentes? El principal objetivo de la creacin de la norma fue
automatizar la conexin desconexin de un sensor, aun de distintos fabricantes. Sin
embargo, la principal informacin que proporciona un sensor es el valor de la seal que esta
traduciendo. La informacin que debera proporcionar un sensor al sistema u otros sensores
debera incluir mucho ms que el valor de la seal. El sensor debera ser lo suficientemente
inteligente para darse cuenta del tipo de seal que esta midiendo. El conocimiento de la seal
le posibilita detectar comportamientos normales y anormales o asociar una verosimilitud al
valor o caracterstica de la seal.
Adems de requerir de dispositivos Plug and Play, los sistemas complejos necesitan ser
entendidos. Existe una explosin de inters en minera de datos aplicada a series temporales,
incluyendo datos de sensores. Tambin, se han aplicado tecnologas inteligentes para inferir
comportamientos a partir de datos sensoriales, tales como redes neuronales artificiales, lgica
difusa y algoritmos genticos. Todos estos procesos tienen un factor en comn: la abstraccin
y la representacin de la seal. El procesamiento de la seal de los sensores es un campo muy
activo. Existen infinidad de tratamientos y algoritmos pero sufren de dos particularidades.
Primero son procesamientos dedicados a seales especficas, por lo tanto no se pueden
aplicar a todas las seales de los sensores. Segundo, la mayora de los algoritmos sobre
seales de sensores se encuentran protegidos por patentes o son confidenciales.
Resumiendo, hemos detectado que no existe un tratamiento universal de la seal de los
sensores que permita una sntesis y anlisis de la seal, un dialogo entre ellos para permitir
fusin sensorial y que proporcione una plataforma para minera de datos u otros procesos de
orden superior.
En el trabajo se expone el procesamiento de la seal de los sensores en el dominio temporal
basado en sobremuestreo, interpolacin y segmentacin inteligente. El algoritmo se basa en el
etiquetado de segmentos de seal para luego inferir un comportamiento macroscopico a travs
de la secuencia del tipo de segmentos. Se logra una abstraccin de seales de sensores desde
un enfoque universal logrando una plataforma unificada basada en una estructura en capas. En
la capa de orden superior es tal el grado de abstraccin de la seal real, que permite en una
forma simplificada inferir condiciones y estados para cualquier tipo de seal. Los algoritmos son
adecuados para lograr un reconocimiento automtico de patrones y para procesar en tiempo
real pero la fortaleza del proceso es la universalidad, lo cual garantiza un amplio espectro de
aplicaciones. La estructura en capas podra ser el origen de un estndar para seales
sensoriales.
En el trabajo, se ejemplifica el uso de los algoritmos propuestos desarrollando un sensor,
basado en microcontrolador que predice el valor futuro del estado estacionario de la medicin.
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Implementacin de un teclado capacitivo a travs del principio de oscilador de
relajacin

Zaradnik I.; Tantignone H.; Calveyra A.; Carreira A.; Miguens A.; Faria F.; Pascoli H.;
Tenuta M.; Ballanti, J.
Ctedra de Tecnologa Electrnica (383), Departamento de Ingeniera e investigaciones
Tecnolgicas, Universidad Nacional de la Matanza, Buenos Aires, Argentina.

En la actualidad, cada vez son ms los diseos, aplicaciones industriales, equipos de medicina, y de
consumo hogareo, entre otros, que estn sustituyendo los pulsadores mecnicos por soluciones basadas en
Teclados Tctiles. Empresas lderes en el diseo y fabricacin de semiconductores, estn contribuyendo a
redefinir el concepto de interfaz de usuario basados en Paneles Tctiles. Una alternativa, son los sensores
capacitivos, en los que nos centraremos en el presente trabajo.
Esta tecnologa puede ser fcilmente integrable con todo tipo de microcontroladores. Por tal motivo, los
sistemas de interfaz de usuario basados en pulsadores mecnicos en muchas de sus aplicaciones estn siendo
reemplazados por controles sensibles al tacto, ya que estos aportan mayor flexibilidad al diseador,
fiabilidad, facilitan diseos altamente intuitivos y prcticos como controles giratorios, deslizadores lineales,
etc. Adems esta tecnologa no presenta partes mviles, eliminando de este modo inconvenientes tpicos del
desgaste, son limpios y con mayor inmunidad a la corrosin y a la contaminacin, son fciles de utilizar y
con un costo constructivo cada vez menor. Razones por las cuales se estn convirtiendo en la eleccin
principal de muchos diseadores como interfaz de usuario para las ms diversas aplicaciones.
Principio de funcionamiento de los sensores capacitivos
En la actualidad, muchas tcnicas de deteccin utilizan principios capacitivos, las cuales se basan en los
efectos que produce la variacin de la capacitancia en un circuito.
Inicialmente, esta capacidad esta constituida por la capacidad parasita (Cp) entre el electrodo sensor (pad) y
tierra. En el momento en que una persona apoya el dedo sobre dicho pad, se adicionara otra capacidad (Cf)
debida al dedo de la persona respecto de tierra.
Tcnicas de deteccin de cambio de capacidad
Existen varias tcnicas que nos permiten detectar una pulsada sobre el pad capacitivo, algunos de ellos estn
basados en la medicin de tiempo de rising y falling, desbalance de cargas o variacin de la frecuencia de un
oscilador de relajacin. Este ltimo es el que emplearemos.
Desarrollo
Nuestro desarrollo esta formado por tres etapas, el desarrollo del hardware, el del firmware y el de los pads.
El hardware esta constituido por un par de amplificadores operacionales, quienes junto a un grupo de
resistencias y la capacidad del pad forman el oscilador de relajacin. La salida del oscilador se introduce a un
microcontrolador quien es el encargado de detectar la variacin en la frecuencia de oscilacin. Adems se
agrega un circuito multiplexor a la entrada del oscilador a fin de aumentar la cantidad de teclas. El firmware
del microcontrolador realiza la deteccin de la presencia de un dedo midiendo la variacin de frecuencia del
oscilador. Para el diseo del pad se debieron tener en cuenta factores que van desde el tamao del elemento a
detectar, la forma y la capacidad del pad, los planos de masa adyacentes, las lneas entre estos y el
microcontrolador y muchas otras que se detallaran minuciosamente.
Conclusiones
Se ha logrado la fabricacin de teclado tctil de cuatro teclas aplicando el principio de oscilador de relajacin.
Los circuitos electrnicos utilizados para la implementacin del teclado tctil fueron elegidos en funcin del
aporte didctico a la ctedra que estos proporcionaban, y a la rpida y fcil implementacin que estos
permitan a raz de su disponibilidad en el mercado local y la familiaridad que de estos se posee.
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Red de sensores para monitoreo costero de temperatura utilizando
dispositivos analgicos-digitales reconfigurables
Costa, N. ; Pujana, F. ; Colombo, F. ; De Marziani C. *; Alcoleas, R. ;
Colombo, A; Arthz, G. ; Askenazi, J .
Dto. de Electrnica, Facultad de Ingeniera, Univ. Nacional de la Patagonia San J uan Bosco
*CONICET, Consejo Nacional de Investigaciones Cientficas y Tcnicas.

El desarrollo de sistemas sensoriales que permitan supervisar el estado de un entorno es un rea de
investigacin en constante evolucin. La escalabilidad y bajo costo de un conjunto de ellos,
organizados como una red proporcionan una buena solucin en un gran nmero de situaciones. As,
se busca disear arquitecturas sensoriales que se beneficien de los adelantos tecnolgicos actuales,
minimizando tamaos, costos y consumos. Entre stos cabe mencionar: el empleo de nuevos
materiales transductores, la aparicin de los sistemas micro-electromecnicos, la alta escala de
integracin que se puede lograr en los circuitos integrados y la aparicin de dispositivos mixtos
analgicos-digitales reconfigurables. Adems, las mejoras en las comunicaciones inalmbricas
promueven el desarrollo de aplicaciones que operan de forma cooperativa y que permiten transmitir
datos a usuarios que operan de forma autnoma.

Las redes de sensores han tenido un gran desarrollo desde su aparicin en aplicaciones militares,
extendiendo su campo de aplicacin a: sistemas robticos, computacin ubicua, entornos
industriales, monitoreo de hbitats naturales, etc. Entre los entornos naturales de inters cientfico
para su anlisis estn las costas martimas frente a ciudades cuyas actividades industriales inciden
sobre estas zonas costeras. Debido al riesgo de deterioro del ecosistema de las costas del Golfo San
J orge resulta de inters el monitoreo de diferentes variables fsicas. En este trabajo se presenta la
arquitectura y prototipo de una red de sensores inalmbricas para monitoreo costero, donde se
pretende medir la temperatura de la costa martima a diferentes profundidades. El principal objetivo
que se persigue en el diseo de la arquitectura hardware de estos nodos es obtener un sistema sensor
de temperatura completo de bajo costo a fin de poder desplegar un gran nmero de estas unidades
proporcionado una gran rea de cobertura de las costas bajo estudio. Esto permite obtener una
granularidad fina de datos para un anlisis pormenorizado de la biodiversidad existente en stas
zonas.

Cada nodo est constituido por una etapa de acondicionamiento de las seales de cada sensor donde
se realizan operaciones de amplificacin, filtrado y digitalizacin; una etapa de procesamiento y
comunicacin de los datos, y finalmente un bloque de alimentacin para lograr un funcionamiento
remoto del sistema. Para satisfacer los requisitos de bajo costo de cada nodo sensor se emplean
dispositivos analgicos digitales reconfigurables PSoC de Cypress. As, es posible realizar el
acondicionamiento y procesamiento de seales con un mismo circuito integrado. Al tratarse de
sistemas reconfigurables es posible realizar diferentes funciones que sean mutuamente excluyentes
en el tiempo o bien introducir mejoras sin necesidad de modificar el hardware implementado. A fin
de distribuir la informacin recolectada, se emplean mdulos de comunicaciones del Standard IEEE
802.15.4 los cuales permiten realizar comunicaciones seguras con baja tasa de transmisin de datos
punto a punto entre nodos o bien distribuir la informacin de forma cooperativa a travs de la red
que conforman; maximizando la vida til de las bateras. Finalmente, el sistema de alimentacin
emplea paneles solares en combinacin con un control de carga de bateras acido-plomo selladas.
Dicho control se realiza mediante un nico circuito integrado, el cual permite administrar la carga
de la misma sin necesidad de incrementar excesivamente el costo del hardware a implementar. El
recinto final del nodo es una caja estanca donde se disponen de conectores para la interconexin con
los diferentes sensores que dispone la boya. Las pruebas experimentales realizadas en laboratorio
demuestran que la arquitectura propuesta permite obtener una adecuada flexibilidad, precisin en el
monitoreo de las variables de inters y rango de cobertura que fcilmente puede ajustarse a la
aplicacin mediante el despliegue rpido de varios de estos nodos de bajo costo.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Sistema de Generacin de Pulsos Multicanal para Transductores
Piezoelctricos
Sergio N. Gwirc, Nstor R. Mario
Instituto Nacional de Tecnologa Industrial Electrnica e informtica
Avenida General Paz 5445 entre Albarellos y Constituyentes, Edificio 42,
CC157 (CP 1650) San Martn, Bs. As., Argentina
nmarino@inti.gob.ar

Las imgenes del interior de objetos que son opacos a la luz, como el interior del cuerpo humano, deben
obtenerse utilizando radiaciones que penetren el objeto como por ejemplo los rayos X entre las radiaciones
ionizantes y el ultrasonido entre las no ionizantes. Este ltimo es por sus caractersticas el menos peligroso
para los tejidos biolgicos pero requiere de una aplicacin cuidadosa y caractersticas adaptadas
especficamente al tratamiento del cuerpo para obtener imgenes de calidad y tiles para el diagnstico
mdico. Originariamente se utilizaba un solo transductor de ultrasonido, el cual era movido mecnicamente
para obtener un barrido de seales temporales con los cuales se construa la imagen. En la actualidad la
tendencia, con el avance de la electrnica, es la de emplear un arreglo lineal de una gran cantidad de
transductores, que va aumentando con el avance de la tcnica, con los cuales se dirige y enfoca el haz de
ultrasonido en la direccin deseada y a su tiempo recogen las seales con las cuales se arma la imagen.
Este trabajo apunta al desarrollo de un equipo para la obtencin de imgenes utilizando ultrasonido, con la
aplicacin de elementos piezoelctricos de pelcula gruesa aplicados mediante serigrafa sobre un sustrato de
almina como elemento transductor y una electrnica de excitadores y amplificadores de recepcin. En la
etapa actual se presenta un arreglo lineal de 8 transductores con su correspondiente etapa excitadora de ocho
canales que genera los pulsos necesarios para su funcionamiento. El material de la pelcula transductora es de
PZT (Titanato Circonato de Plomo) y los elementos se fabrican todos juntos sobre el sustrato de almina. El
estudio del comportamiento del conjunto transductores ms excitadores se realiz utilizando una tcnica
optoacstica conocida como schlieren que permite visualizar los haces de ultrasonido, tanto para cada
transductor individual, como para la emisin en conjunto de ellos, en forma continua y tambin el
comportamiento pulsado modificando el dispositivo para que funcione en ese rgimen.
Adems, este mtodo nos permite trabajar con un arreglo de ocho elementos, y habiendo pasado esta etapa
construir como paso previo a un sistema de mayor complejidad para llegar a los 64 elementos. Para excitar
este primer prototipo en modo pulsado, se ha diseado y construido un generador de pulsos cuadrados de
ocho canales, los cuales dan pulsos de tensin que pueden llegar hasta 150 V, y el ancho del mismo es
ajustable a medio perodo del correspondiente a la frecuencia de resonancia del transductor, tpicamente 5
MHz. La secuencia de disparos, para lograr enfocar una zona determinada, se realiza redondeando los
tiempos entre disparos a mltiplos discretos segn la frecuencia que utilice el sistema digital de control.
Las imgenes con campos de radiacin continua con el dispositivo schlieren se realizaron excitando cada
elemento con una seal sinusoidal de 15 Vpp e iluminando con un lser de emisin continua para comprobar
el funcionamiento del sistema. Por otro lado, los campos de pulsos se miden mediante un laser pulsado,
sincronizado con la seal de excitacin de los transductores. Estos se excitan con pulsos de 100 ns, con una
separacin de 30 s entre pulsos consecutivos y un nivel de 120V para poder observarlos en funcionamiento
continuo. En consecuencia, para lograr los disparos con la secuencia y retardos apropiados, se necesita una
electrnica rpida con resolucin de 20 ns o menor que se implementa por medio de una FPGA para la
generacin de la secuencia.

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Congreso de Mi croel ect rni ca Apl i cada 2010
Sistema de monitoreo en transformadores MV mediante tecnologa BPL
Acosta Rolando, Argaaraz Rodrigo, Ruffino Ezequiel, Galleguillo J uan
Instituto Universitario Aeronutico Facultad de Ingeniera
Universidad Nacional de Crdoba F.C.E.F.y N.

El exponencial crecimiento demogrfico en las principales ciudades ha llevado a las empresas
prestadoras del servicio elctrico a focalizar sus inversiones y mayores esfuerzos en ampliar sus
redes, dejando peligrosamente de lado las tareas de mantenimiento y redimensionamiento de las ya
existentes. Estas empresas, monoplicas, carecen del debido control por parte del estado, respecto a
la calidad de servicio y tiempos de respuesta hacia sus clientes; lo que profundiza an ms la
problemtica planteada anteriormente.
En la actualidad, las empresas que prestan el servicio, para conocer el estado general de
funcionamiento de la red elctrica de distribucin y el estado de los transformadores de media
tensin, deben afrontar tareas sumamente costosas y de programacin paulatina, que ante la realidad
planteada precedentemente, es evidente que no se lleva a cabo, excepto en raras situaciones. En
vista de que los transformadores, en la red de media tensin, son elementos crticos para la
provisin de energa elctrica y su adecuado mantenimiento es clave para la prolongacin de su
vida til, se plantea como solucin el tele reporte de los mismos, presentando la informacin de
manera centralizada, mediante la utilizacin de la tecnologa BPL/PLC (Broadband power
line/Power line comunications) y con la posibilidad de alarmar ante eventos crticos relacionados a
un irregular funcionamiento, adems de continuar trabajando fuertemente con la concientizacion del
ahorro de energa.
Las nuevas tecnologas de monitoreo continuo en tiempo real, aportan valiosa informacin acerca
del comportamiento de los transformadores, el desarrollo de fallas en los mismos y en las redes de
distribucin adyacentes. Mediante la medicin de los parmetros elctricos de operacin y
deteccin de variaciones en el contenido de gases disueltos y humedad en el aceite, se puede alertar
acerca del deterioro de la aislacin y el desarrollo de fallas incipientes para permitir llevar a cabo
tareas de mantenimiento predictivo. Entre las tecnologas aplicadas a los equipos de sensado a
parmetros de la red elctrica se pueden mencionar: transductores cromatolgicos, infrarrojos, de
ultrasonido, acelermetro, de campo inducido, entre otros.
Para el proyecto se plantea el uso de la tecnologa BPL/PLC por sobre otras alternativas, en funcin
de que se prev utilizar exclusivamente las lneas de media tensin existentes como medio de
transmisin; con esto adems se pretende la independencia respecto al servicio de otras empresas,
como en el caso de la tecnologa GPRS o ADSL.
El desafo de este proyecto fu encontrar una aplicacin a esta tecnologa ajustada a sus
limitaciones de implementacin, como es el caso de los problemas de compatibilidad
electromagntica, su vulnerabilidad frente al ruido y perturbaciones armnicas, todos estos aspectos
relacionados principalmente a las topologas de las lneas de transporte de energa, que en su
concepcin no fueron pensadas para la transmisin de datos en altas frecuencias.
Para llevar adelante este trabajo contamos con la disponibilidad del laboratorio de alta tensin de la
Universidad Nacional de Crdoba y el laboratorio de redes y electrnica del Instituto Universitario
Aeronutico. Adems la empresa provincial de energa elctrica, en su divisin telecomunicaciones,
interesada por la propuesta nos aporta valiosa informacin de campo relevada en su intento de
implementar esta tecnologa tiempo atrs. Con esta misma se analiza la posibilidad de designar una
zona piloto adecuada para la implementacin del sistema propuesto, con la finalidad de realizar un
estudio de factibilidad econmica.

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Redes de Datos
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Congreso de Mi croel ect rni ca Apl i cada 2010
BGP (Border Gateway Protocol) Anlisis y Simulacin
Pantelis Pablo Federico, Monte de Oca Martin, Galleguillo J uan
Instituto Universitario Aeronutico
Facultad de Ingeniera
Departamento de Electrnica y Telecomunicaciones
Grupo de investigaciones y desarrollos

ste trabajo pretende desarrollar un estudio y anlisis del protocolo de encaminamiento BGP
(Border Gateway Protocol) aportando una visin acerca de sus aspectos principales tan clara y
completa como sea posible.
BGP se ha convertido en el principal protocolo de encaminamiento externo que usa la actual
Internet. En el anlisis del protocolo describimos su funcionamiento, caractersticas, modo de
operacin, formatos de sus mensajes, etc.
En la simulacin demostramos su funcionamiento utilizando un simulador llamado Opnet IT
Gur versin 9.1 Acadmica. Planteamos un escenario de prueba, generamos falla y observamos
como el protocolo se comporta frente a eventuales cambios. Analizamos sus tablas, los tiempos de
actualizacin de las mismas y los grficos de trfico y actualizaciones.
Con ste trabajo logramos brindar informacin desde lo bsico y necesario que hay que
saber sobre BGP hasta sus implementaciones en una topologa de red para poder realizar un anlisis
completo y fomentar el desarrollo de otros trabajos para estudios posteriores sobre otras
aplicaciones, implementaciones y desarrollos con ste protocolo.
BGP es un Protocolo de enrutamiento entre Sistemas Autnomos. La funcin principal de
un sistema BGP es una red de intercambio de informacin de accesibilidad con otros sistemas BGP.
Esta informacin de accesibilidad de red incluye informacin sobre la ruta completa de los Sistemas
Autnomos (ASs) que el trfico debe recorrer para llegar a estas redes. Esta informacin es
suficiente para construir un grfico de Conectividad de los AS y de los bucles de enrutamiento que
pueden ser eliminados.
Para la simulacin adoptamos un escenario; el cual consta de diez routers que soportan el
protocolo BGP. Los mismos fueron agrupados de forma tal que componen cinco sistemas
autnomos. Realizamos la configuracin de todos los routers y luego generamos trfico adicional de
voz sobre IP sobre el escenario para obtener parmetros de encaminamiento de informacin.
Una vez que obtuvimos los resultados de la simulacin duplicamos el escenario y utilizamos
una consola de falla; con estos resultados obtenidos realizamos las comparaciones con los
resultados obtenidos anteriormente en el escenario sin falla.
Las simulaciones implementadas de ste protocolo demostraron que BGP es un protocolo
fiable que se adapta a cualquier escenario, como as tambin que funciona correctamente.
Se puede observar que depende pura y exclusivamente de las configuraciones realizadas
sobre IP, es decir, sin una configuracin previa de red en los routers de todas sus conexiones y redes
enlazadas es imposible que ste protocolo funcione. Evidentemente, si los routers no conocen a que
y en donde estn conectados no pueden correr un protocolo de encaminamiento.
La configuracin de ste protocolo debe ser hecha paso a paso en forma ordenada y
metdica, como se describi en la parte prctica, ya que cualquier alteracin produce errores de
conexin volviendo imposible el correcto funcionamiento.
En pruebas sobre las simulaciones realizadas observamos que el protocolo cuando detecta
inconvenientes en el sistema, rpidamente cambia su configuracin de encaminamiento para
solucionar el problema. Los resultados obtenidos sobre los tiempos que tarda el sistema en detectar
un error e informarlo a sus pares para que todos actualicen sus rutas (Convergencia del sistema),
estn dentro de los parmetros que esperbamos.
Creemos que el estudio que realizamos en ste trabajo deja puertas abiertas para futuros
desarrollos sobre otros aspectos y aplicaciones muy interesantes de ste protocolo.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Gestin de Redes Centralizado desde GNU/Linux en un LIVE/CD
DONNET, Juan Francisco, GIURDANELLA, Leonardo Andrs
Ing. GALLEGUILLO, Juan
INSTITUTO UNIVERSITARIO AERONAUTICO
Facu!ad de ingenier"a
De#ar!a$en!o de eec!r%nica & !eeco$unicaciones
Gru#o de in'es!igaci%n & desarroo.
E #ro&ec!o consis!e en a i$#e$en!aci%n de as (erra$ien!as necesarias #ara ges!ionar e)ui#os en una
red de co$unicaciones a !ra's de *ro!ocoo SN+*, u!ii,ando co$o in!er-a, una *.gina /e0.
*ara !a -in se o#!% #or a u!ii,aci%n de un sis!e$a do!ado de un Ser'idor /e0, un sis!e$a de ges!i%n
.gi #ara e $an!eni$ien!o de sis!e$a co$o es D&ango, & !odo a su 'e, 0a1o icencias de so-!2are i0re.
3a1o es!as #re$isas se ado#!% co$o Sis!e$a O#era!i'o un GNU4Linu5 con e cua se #ueden ar$ar
Dis!ri0uciones a +edida, so0re o )ue se deno$inan Li'e4CD. Es!o #er$i!e a u!ii,aci%n de sis!e$a
co$#e!o con !odos os ee$en!os #ara reai,ar as ges!iones #re!endidas, sin necesidad de ins!aar so-!6
2are aguno, &a )ue e $is$o #uede correr desde e CD4DVD & a $e$oria RA+ cuando a Co$#u!a6
dora se inicia 70oo!8.
Ago $u& i$#or!an!e #ara $encionar es )ue e Fra$e2or9 D&ango es!a co$#e$en!e (ec(o en *&!(on,
)ue es un engua1e de a!o ni'e, orien!ado a o01e!os, in!er#re!ado, )ue #er$i!e a ar$ar a#icaciones de
$anera sencia & en #ocas "neas de c%digo. Es!e !iene una gran can!idad de i0rer"as )ue &a !ienen de6
sarroos co$o son en es!e caso *:SN+* siendo es!a, una i$#e$en!aci%n de SN+* ';,<,= con as
-uncionaidades su-icien!es co$o #ara reai,ar as !areas co$#e!as de ges!i%n re$o!a. Todas es!as ca6
rac!er"s!icas es!.n incuidas en un #ro&ec!o #ara Ges!i%n & +an!eni$ien!o de Redes deno$inado NOC,
)ue es un co$#e!o co$#endio de $%duos, #ara con-iguraci%n, ges!i%n, con!ro de !r.-ico, $an!eni6
$ien!o, & so0re !odo un re#or!e #er$anen!e de !oda a ac!i'idad )ue es a$acenada en una 0ase de da6
!os, #ara su #os!erior an.isis.
Un #aso i$#or!an!e es agregar a #ro&ec!o NOC, a #osi0iidad de ges!ionar e)ui#os u!ii,ados en e La6
0ora!orio de Redes de Teeco$unicaciones de Ins!i!u!o Uni'ersi!ario Aeron.u!ico 7Rou!er I3+ <<;>8,
ogrando a #osi0iidad de reai,ar #r.c!icas educa!i'as de $anera -e5i0e & .gi, co$o as" !a$0in, a
#osi0iidad de 0rindar es!e sis!e$a de $anera Li0re a !oda a)uea #ersona )ue necesi!e u!ii,aro, $e1o6
raro, $odi-icaro o co#iaro, dado su car.c!er de so-!2are i0re.
Co$o se !ra!a de un #ro&ec!o a0ier!o !a$0in e5is!e a #osi0iidad )ue as $odi-icaciones )ue se reai6
cen #uedan ser !o$adas #or e #ro&ec!o #rinci#a.
E Li'eCd es!a 0asado en a dis!ri0uci%n U0un!u ;>.>? & os agregados a sis!e$a NOC consis!en en@
6+I3 co$#e!a de I3+ <<;>
6Ac!i'adores@ Con1un!os de scri#!s )ue corren en e sis!e$a, )ue sir'en #ara reai,ar con-iguraciones,
c(e)ueos, & con!roes de os e)ui#os a ges!ionar.
Una 'e, ogrado dic(os scri#!s se #u0icaran en a #.gina de NOC.
Ca0e des!acar )ue !a$0in se agregaran & $odi-icaran as ineas de c%digo en *&!(on 7D&ango8 necesa6
rias #ara a1us!arse a os re)ueri$ien!os de La0ora!orio de Redes de Ins!i!u!o.
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Emails de contacto: carlosbinker@yahoo.com.ar, marcecaiafa@yahoo.com.ar, aperez@sanchezelia.com,
gbura@hotmail.com, admitruk@unlam.edu.ar
MOVILIDAD EN REDES DE ALTA VELOCIDAD CON ACCESO INALMBRICO
Autores: Carlos Binker, Marcelo Caiafa, Aleandro !"rez, #uillermo Buranits, Andr"s
$mitruk.
%ni&ersidad 'acional de (a Matanza
). *E+%ME'
El concepto de mo&ilidad consiste en la posibilidad de mantener operati&a la estructura de ser&icios
relacionados con )nternet de manera de permanecer conectados en forma inal,mbrica y permanente sin
interrupciones a pesar del desplazamiento de la ubicaci-n f.sica del usuario. +on m/ltiples los beneficios 0ue
ofrece implementar la mo&ilidad a ni&el del protocolo )nternet.
)). )'1*2$%CC)3'
Estas nue&as plataformas de tecnolog.as inal,mbricas han irrumpido en las distintas infraestructuras de
redes. $esde el ambiente !A' 4redes de ,rea personal5 con tecnolog.as )EEE 678.9:, pasando por ambientes
(A' 4redes de ,rea local5 con el standard )EEE 678.99a;b;g;n &ulgarmente conocido como <ifi, hasta las
redes =MA' con est,ndares )EEE 678.9> <ima? y las redes ==A' 4redes de ,rea metropolitana
inal,mbrica5 basada sobre protocolos #!*+ y %M1+.
+i bien es cierto 0ue la &ersi-n de los protocolos sobre los cuales se sostienen las redes actuales de )nternet
en su &ersi-n ip&@ 0ue ya conocemos soportan ser&icios de mo&ilidad, "stos re0uer.an de algunos agregados
para poder funcionar como la necesidad de le&antar t/neles de transporte para las cone?iones de los usuarios
para no perder conecti&idad mientras se desplaza de un punto de acceso a otro distinto. A pesar de esto se
encuentran con muchas limitaciones como son los casos de propagaci-n de rutas entre access points o
incompatibilidades de 'A1 de direcciones pro&ocadas por ser&icios de !ro?y o similares.
Con la adopci-n de la nue&a &ersi-n del protocolo )!&>, estos problemas est,n resueltos ya 0ue contempla
la mo&ilidad en forma completamente nati&a. *esuel&e entonces temas de transporte y nos genera otros de
ser&icios como ser $'+, AAA, etc.
))). M2A)()$A$ )!
+olucionar el tema de la mo&ilidad a ni&el de red pro&ee m/ltiples &entaas: intercone?iones entre distintas
tecnolog.as de acceso al medio, ser&icio de roaming entre ellas, no se demanda una adaptaci-n de los
aplicaciones. El +tandard de Mo&ilidad )!&@ descripta en la *BCCC@@ introduce @ entidades:
M': Mobile 'ode 4dispositi&o del usuario5, DA: Dome Agent 4agente de la red del operador 0ue brinda
ser&icio de mo&ilidad5, BA: Boreign Agent 4direcci-n secundaria 0ue pertenece a la red &isitada5, C':
correspondent 'ode 4nodo 0ue pretende contactar con el M'5.
(as des&entaas 0ue presenta esta implementaci-n es la disponibilidad de recursos en capacidad de
direccionamiento disponible 0ue debe e?istir por cada Boreing Agent.
)A. ME12$2(2#EA EM!(EA$A
Escenario 9:
+obre una !C 0ue est, conectada directamente a )nternet con direccionamiento ip&@ se instal- un
cliente 1+! 41unnel +etup !rotocol 5, el cual permiti- le&antar un t/nel ip&> sobre ip&@. !ara ello se re0uiri-
de un usuario y pass<ord pro&isto por el broker 0ue nos brind- acceso a la red ip&>. +e instal- linu?
4distribuci-n ubuntu5, &ersion F.7@ para desktop de C8 bits con kernel 8.> 0ue ya est, compilado con los
pa0uetes para ip&>.
Escenario 8:
Actualmente estamos trabaando sobre la implementaci-n de una infraestructura basada en 2pen=rt
4distribuci-n linu? para dispositi&os embebidos5, para 0ue los pa0uetes instalados soporten conecti&idad ip&>
sobre dispositi&os compatibles con tecnolog.as )EEE 678.99 b;g;n. El dispositi&o utilizado es un Access !oint
marca ()'G+H+ modelo =*1:@#(, cuyo firm<are puede actualizarse a esta distribuci-n linu? mencionada.
A. C2'C(%+)2'E+
(a realizaci-n del upgrade del firm<are con 2pen=rt en el dispositi&o (inksys =*1:@#( nos permitir,
montar una plataforma basada .ntegramente en +2 linu?, lo 0ue nos facilitar, dada su fle?ibilidad, la
realizaci-n de pruebas mucho m,s confiables y seguras, 0ue se adapten m,s espec.ficamente a nuestras
necesidades de estudio, como por eemplo el roaming entre A!.
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Congreso de Mi croel ect rni ca Apl i cada 2010
Notas:
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Congreso de Mi croel ect rni ca Apl i cada 2010
Notas:
81
Congreso de Mi croel ect rni ca Apl i cada 2010
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Electromecnicas, Luminotcnicas,
Telecomunicaciones, Informtica
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y de Comunicaciones del Centro de Argentina
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en Electricidad y Electrnica
Instituto
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Industrial INTI
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de Telecomunicaciones,
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