Arquitectura de Computadoras

Teora para Final

Indicar Verdadero o Falso
La segmentacin-paginada obliga a que ambas unidades de la MMU estn
activas para el mapeo de direccin. V
Se debe considerar que la paginacin por demanda admite la segmentacin de
una pgina, razn por la cual la MMU cuenta con una unidad de paginacin y
una de segmentacin. F
Los microprocesadores INTEL de 32-bits cuentan con una MMU que permite
gestionar la memoria con tcnicas segmentadas y de segmento-paginados. V
Los procesadores de 32bits tienen cuatro registros de datos de 16 bits. F
La Unidad de Paginacin traduce la direccin lineal a direccin fsica. V
La tcnica de segmentacin por demanda consiste en dividir la ejecucin de
instrucciones en etapas pero las etapas no es necesario que trabajen en
paralelo. F
En la hiperpaginacin o thrashing el procesador pasa la mayor parte de su
tiempo intercambiando pginas, en lugar de ejecutar instrucciones. V
Al incrementarse el tamao de la lnea de memoria interna la probabilidad de
aciertos crece de manera continua y permanente. F
Una pila es una lista con acceso primero en entrar primero en salir (FIFO). F
Una pila es una lista con acceso ltimo en entrar primero en salir (LIFO). V
El puntero de pila apunta a la base del segmento de pila. F
La pila crece desde direcciones ms bajas hacia direcciones ms altas, esto le
confiere el atributo de dato creciente. F
Las referencias a posiciones de la pila son de acceso indirecto con registro. V
Si la interrupcin viene acompaada por un cdigo de error, este se introduce
en la pila. V
La ventaja del modo de direccionamiento inmediato es que una vez captada la
instruccin, no se requiere una referencia a memoria para obtener el operando,
ahorrndose un ciclo de memoria o de cache en el ciclo de instruccin. V

Un segmento es un bloque lgico de tamao fijo que para el procesador

estudiado puede ser de 4K o de 4M. F
El tamao mximo de un segmento puede ser de 1 Mbyte o incluso de 4
GBytes en modo protegido. V
En modo protegido la instruccin CLI puede ser ejecutada con el nivel de
privilegio de usuario. F
El tamao mximo de un segmento puede ser de 64K en modo real. V
Cuando una memoria de 4G est dividida en pginas de 4K se necesitan 22
bits para identificar el nmero de frame, pues la cantidad total de los mismos
es 4M. F
El uso de pginas de 4MB reduce las necesidades de almacenamiento para la
gestin de memoria en memorias principalmente grandes. V
Una tabla de directorio de pginas contiene tantas entradas como tablas de
pginas se hayan creado para la tarea. V
Bit de tamao de pgina es un bit de atributo que indica si la pgina es de 4Kb
o de 4Mb. V
El SO se encuentra en memoria principal en su totalidad. F
Con la paginacin por demanda es necesario cargar el proceso entero en
memoria principal. F
La Unidad de Paginacin traduce direccin lineal a direccin fsica. V
La traduccin de una direccin virtual se denomina direccin lineal y es llevada
a cabo por la unidad de segmentacin. V
En un modelo no segmentado, la decodificacin del cdigo de operacin es
previa al clculo de la direccin efectiva del operando. F
El desplazamiento en una direccin virtual es 48bits. F
El desplazamiento en una direccin virtual es 32bits. V
El selector de una direccin virtual contiene 3 campos: nmero de segmento,
indicador de tabla y nivel de privilegio. V
El selector en una direccin virtual es 16bits. V

Una direccin virtual est constituida por un campo selector de 14 bits, que
identifica el nmero de disco, y un campo desplazamiento de 32 bits. F
La deteccin de un fallo de pgina se produce durante el clculo de la direccin
fsica. V
El valor del marco de pgina y el desplazamiento constituyen la direccin fsica
a acceder dentro de la pgina. V
Cuando un proceso se est ejecutando, toda su tabla de pginas, incluyendo el
elemento correspondiente a la pgina actualmente en ejecucin, debe estar en
la memoria principal. F
Algunos de los atributos de pgina son los siguientes: presencia, accedida,
sucio o de escritura. V
El bit de granularidad indica que una pgina esta segmentada. F
El bit de granularidad indica que el segmento est paginado. V
El bit indicador de direccin (DF) determina si las instrucciones de
procesamiento incrementan o decrementan los registros ndices. V
En un descriptor de segmento el campo base contiene la direccin donde
comienza el segmento cuando el segmento est presente de la memoria
principal. F
Un descriptor de segmento est caracterizado por los parametros base, lmite y
atributos. V
En un descriptor de segmentos, el bit S determina si el segmento es un
segmento del sistema,
un segmento de cdigo o de datos. V
Nivel de Privilegio de la E/S (IOPL) es un atributo del descriptor de segmento. F
Cdigo de condicin es un bit que refleja el estado de la operacin. V
En prediccin de saltos una tcnica se denomina tabla histrica de datos. V
El modo de memoria plano permite la inhabilitacin de la paginacin quedando
esta unidad de la MMU desactivada. F
Se denomina algoritmo de sustitucin en una memoria cach a una poltica de
escritura en memoria principal. F

Escritura obligada o write back es el algoritmo de sustitucin mediante el cual

se elimina de la va seleccionada la lnea que menos se haya utilizado
recientemente. F
Una memoria cach es ms veloz que una memoria DRAM debido a su
tecnologa. V
En una cach de correspondencia directa hay una posicin concreta de cach
para cada bloque dado. V
La TLB contiene aquellos elementos de la tabla de pginas a los que se ha
accedido recientemente. V
En una memoria cache un fallo produce un retardo adicional en el tiempo de
acceso a la posicin buscada. V
El algoritmo de sustitucin LRU determina cuando se sustituye un bloque de la memoria principal.
F

Los registros de segmento son registros de uso del programador de

aplicaciones. V
La trampa es una excepcin en la que no se sabe la localizacin exacta que la
gener. F
Los registros de uso general no pueden ser usados por el programador. F
Los registros de control y estado son utilizados por el programador. V
LRU es el algoritmo de sustitucin mediante el cual se elimina de la va
seleccionada la lnea que menos se haya utilizado recientemente. V
Los registros de control y estado son utilizados por el programador para
controlar el funcionamiento de la CPU. V
El tipo de organizacin de memoria cache permite definir cmo deben ser
almacenados los datos en ella. Son organizaciones de cache las siguientes:
a. Totalmente asociativa. V
b. Random. F
c. Asociativa de 1 va. V
d. LRU. F
e. Asociativa de N vas. V
Los siguientes son tipos de datos
a. Bit. F
b. Byte. V
c. Palabra. V
d. Flag. F

e. Doble palabra. V
Un sistema multiproceso implica que el sistema operativo reparte los recursos
del sistema entre varios usuarios. F
El procesador utiliza el vector como un puntero a la rutina de servicio asociada.
V
El paso final es recuperar los valores PSW y del contador de programa. V
Para permitir el uso de interrupciones se aade un ciclo de interrupcin al ciclo
de instruccin en el cual el procesador comprueba si se ha generado alguna
interrupcin. V
Cuando el indicador de trampa est a uno, provoca una interrupcin tras la
ejecucin de una interrupcin. V
Los indicadores de interrupciones INTERRUP FLAG y TRAMPA se ponen a cero
cuando ocurre una interrupcin. V
Las banderas aritmticas del registro de estado se actualizan cada vez que se
ejecuta una instruccin aritmtica. V
Un error de overflow provoca un una excepcin tipo aborto ya que no se sabe
la localizacin exacta de la instruccin que la gener. F
Durante la ejecucin de una instruccin aritmtica se puede producir un
desbordamiento u overflow que es considerado como fallo o interrupcin de
NMI. F
INTO comprueba el valor del flag de underflow del registro de estado. F
INTO comprueba el valor del flag de overflow (OF) del registro de estado. V
Un error al dividir por cero produce un desbordamiento de divisin. V
La excepcin de divisin por 0 en la arquitectura IA-32 es de tipo FALTA. V
Existe la excepcin por cdigo de operacin no vlido. V
Existe la excepcin por cdigo de operacin vlido. F
Un cdigo de operacin no vlido genera una excepcin dado que no puede
decodificarse. V

El clculo de la direccin efectiva de una instruccin involucra los registros CS y

campo DATA de la instruccin. F
En una operacin de resta de dos operandos de igual signo, se determina que
el primero es menor que el segundo slo verificando que la bandera de signo
indique negativo. V
Coma flotante: en sumas y resta es necesario asegurar que ambos operandos
tengan el mismo exponente. V
Coma flotante: el nmero de bit de la mantisa original siempre es 1 y es
necesario almacenarlo en el campo de la mantisa. F
Coma flotante: en operaciones de coma flotante la base es decimal. F
Coma flotante: en precisin doble el exponente es sesgado y se suma 127 al
exponente. F
El rango del exponente en el formato de doble precisin del IEEE es (-1023;
+1024). V
La FPU puede operar con tipo de dato BCD. V
La FPU puede operar con tipo de datos entero. V
INC AX decrementa la informacin del registro AX en una unidad. F
SAL AX, 1 rota los bits de AX una vez hacia la izquierda. F
SAL AX, 1 desplazamiento de tipo aritmtico de los bits de AX una vez haca la
izquierda. V
ROL AX, 1 rota de los bits de AX una vez haca la derecha. F
ROL AX, 1 rota de los bits de AX una vez haca la izquierda. V
La ejecucin de IRET permite que los valores almacenados en la pila sean
restablecidos. V
La instruccin NEG realiza el complemento a dos del operando. V
Una instruccin de llamada o retorno se clasifica como instruccin de salto
o bifurcacin. V
Una instruccin con formato mnemnico reg2, reg1 es una instruccin que no
requiere acceso a memoria principal. V

Cada vector de interrupcin tiene asignado un nmero que se usa para indexar
el puntero de instruccin. F
Los contenidos del vector de interrupcin se captan y se cargan en los registros
CS y DS (Code segment y Data segment). F
La tabla de vectores de interrupcin en modo real o nodo 16 bits puede
contener como mximo 256 entradas. V
Cuando ocurre una interrupcin tiene que ejecutarse un servicio. Si la
transferencia supone un cambio del nivel de privilegio, los contenidos actuales
del registro de segmento de pila y el ESP se introducen en la pila. V
Las interrupciones NMI se atienden solo si estn habilitadas por un flag del
registro de estado (IF). F
Las excepciones se atiende solo si estn habilitadas por un flag del registro de
estado (IF). F
Las interrupciones internas se atiende solo si estn habilitadas por un flag del
registro de estado (IF). F
La interrupcin hardware NMI no tiene asignado un vector de interrupcin ya
que se refiere a interrupciones no enmascarables. F
Una peticin de interrupcin enmascarabe requiere el reconocimiento por parte
del procesador. V
Cuando se est ejecutando una tarea concreta se activan GDT y la LDT de la
tarea en curso, cada una de ellas se relacionan con los registros GDTR y LDTR
respectivamente. V
En una interrupcin vectorizada, el vector determina el nivel de jerarqua de
atencin de interrupcin. F
Las siguientes son instrucciones de transferencia de datos
a. JNZ. F
b. PUSH. V
c. POP. V
d. JMP. F
e. MOV. V
Las excepciones son provocadas automticamente por el procesador al
detectar alguna anomala en el flujo de control. Son excepciones las siguientes
a. Falta de pgina (Page Fault). V
b. Excepcin de coma flotante. F

c. NMI. F
d. INTR. F
e. Error de divisin. V
La consulta software o polling o sondeo es una tcnica de identificacin del
dispositivo. F
El mdulo de E/S opera siempre a la velocidad de los dispositivos externos que
controla. F
Un Mdulo de E/S intercambia con el periferico informacin relativa al cdigo,
estado y direcciones. F
Con la E/S programada el procesador no puede ejecutar instrucciones mientras
otras se encuentran en espera, disminuyendo as el tiempo de ejecucin total.
V
En una E/S Programada el dispositivo de E/S debe dedicarse a la transferencia.
F
Para una transferencia de E/S de varias palabras, el DMA es mucho ms
eficiente que la E/S mediante interrupciones o la programada. V
La interfaz de arbitraje de un bus controla los ciclos de bus que permiten el
acceso a memoria y a la E/S. V
El procesamiento que requiere una instruccin se denomina ciclo de
instruccin. V
La ltima accin del ciclo de instruccin de la CPU es la de captar una
instruccin de memoria. F
En una transferencia DMA la direccin de E/S en cuestin est indicada en el
bus de datos. F
El DMA requiere en mdulo adicional en el bus del sistema. F
En una transferencia DMA la direccin de E/S en cuestin est indicada en el
bus de datos. V
En una transferencia DMA la direccin de E/S en cuestin est indicada en el
bus de direcciones. V
Se denomina perodo de CPU al tiempo que dura un ciclo de reloj. V

En una estructura de bus la lnea de control reloj se utiliza para sincronizar las
operaciones. V
Robo de clico significa que el procesador roba un ciclo de acceso a memoria
para la transferencia va DMA. F
Las cabezas de los discos Winchester fueron diseadas para operar ms lejos
de la superficie del disco, permitiendo una densidad de datos menor. F
El 82C59A se configura como un rbitro de interrupciones externo. F
La Unidad de Segmentacin siempre se haya activa en el Pentium. V
Existen diferentes tipos de ciclos de bus en el Pentium, uno de ellos es el modo
Sencillo, Simple o NoBurst. V
Existe un solo tipo de ciclo de bus en el Pentium, y se denomina modo Sencillo,
Simple o NoBurst. F
En el Pentium II cuando se utiliza segmentacin, cada direccin virtual consta
de una referencia al segmento de 16 bits y un desplazamiento de 32 bits. F
Pentium II Puede tratar tipo de datos de 8 (byte), 16 (palabra), 32 (doble
palabra) y 64 (palabra cudruple) bits de longitud. V
Pentium II Puede tratar tipo de datos de 8, 16, 32 y 64 bytes de longitud. F
Pentium II Emplea el estilo LITTLE-ENDIAN, es decir que el bit menos
significativo es almacenado en la posicin ms baja. V
Pentium II Emplea el estilo LITTLE-ENDIAN, es decir que el bit ms significativo
es almacenado en la posicin ms baja. F
El Pentium II utiliza tecnologa MMX. V
A partir del Pentium II, se puede determinar si el tamao de pgina es de 4Mb.
V
Celeron y Xeon son versiones de la marca AMD. F
Xeon no es una versin del Pentium II. F
Xeon es una versin econmica del Pentium II, de muy bajo rendimiento. F
En el Pentium Pro el microprocesador no es responsable de la traduccin de
instrucciones CICS a RISC, sino que lo hace el compilador. F

En el Pentium Pro el microprocesador no admite instrucciones CICS y por eso

no tiene implementado un mecanismo de traduccin. F
En el Pentium Pro, el microprocesador no es responsable de la traduccin de
instrucciones CICS a RISC. F

Multiple Choice
Seleccionar las afirmaciones correctas
A) La excepcin de divisin por 0 en la arquitectura IA-32 es de tipo
FALTA.
B)
La tcnica de segmentacin por demanda consiste en dividir la ejecucin
de instrucciones en etapas pero las etapas no es necesario que trabajen en
paralelo.
C)
Las CPUs que gracias a la replicacin de componentes son
capaces de trabajar sobre varias instrucciones simultneamente
reciben el nombre de superescalares
D)
En modo protegido la instruccin CLI puede ser ejecutada con el nivel de
privilegio de usuario.
E)
La tabla de vectores de interrupcin en modo real o nodo 16 bits
puede contener como mximo 256 entradas
F)
Existe un nico espacio de memoria disponibles en la IA-32 y se
denomina espacio virtual

El procesador dispone de
a. 32 registros internos a disposicin del programador de aplicaciones.
b. 32 registros internos de uso indistinto.
c. 32 registros internos, de los cuales 16 estn a disposicin del
programador de aplicaciones.
d. Ninguna respuesta es correcta.
En una arquitectura de 32 bits
a. El procesador matemtico opera internamente con un formato extendido
de 80 bits.
b. El formato de precisin simple es de 40 bits.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
En arquitecturas de 32 bits las direcciones dnde comienza una pgina
a. Deben tener doce ceros al final
b. Deben ser mltiplo de 4096
c. Ambas son verdaderas
d. Ninguna respuesta es correcta.
El tamao mximo de un segmento

a.
b.
c.
d.

Puede ser de 64K en modo real.

Puede ser de 1 Mbyte o incluso de 4 GBytes en modo protegido
Ambas son verdaderas.
Ninguna respuesta es correcta.

El tamao mximo de un segmento

a. Puede ser de 64K o de 1 Mbyte en modo real.
b. Puede ser de 1 Mbyte 4 GBytes en modo protegido
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
El puntero de direcciones virtuales es de
a. 32 bits.
b. 48 bits.
c. 46 bits.
d. Ninguna respuesta es correcta.
El Desplazamiento en una Direccin Virtual es:
a. de 32 bits.
b. de 48 bits.
c. de 46 bits.
d. se almacena en un registro de segmento.
En modo protegido, la direccin fsica se obtiene a partir de
a. Una Tabla de Selectores.
b. Una Tabla de Descriptores Locales o Globales.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
El factor de eficacia de una memoria cach
a. Es un parmetro que no depende del programa que se ejecute.
b. Es la relacin entre el tiempo medio de acceso, con la cach incluida y el
tiempo de acceso original de la MP.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
Los algoritmos de actualizacin de la memoria desde cache son:
a. RANDOM
b. LRU
c. LFU
d. Ninguna respuesta es correcta.
La TLB es un dispositivo que
a. Agiliza el proceso de traduccin de direcciones.
b. Guarda las direcciones fsicas de las 64 pginas recientemente
accedidas.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.

Con el mtodo de Escritura Obligada

a. Se escribe en la MP y en la cach en forma simultnea.
b. Las novedades se transfieren a la MP cuando se completa una cola de
novedades.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
La unidad de Redundancia funcional
a. Sirve para detectar errores y mantener la integridad de los datos.
b. Se basa en mecanismos de control de paridad.
c. Necesita 8 bits para dar cobertura completa al bus de datos.
d. Todas las respuestas son verdaderas.
Las diferencias entre fallas, trampas y abortos residen en
a. La gravedad del problema
b. El instante en que detecta el evento en relacin a la instruccin con la
que est vinculado.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
La Unidad de coma flotante soporta los siguientes tipos de datos:
a. Enteros de 16, 32 y 64 bits.
b. BCD empaquetados de 80 bits.
c. Nmeros de coma flotante de 32,64 y 80 bits.
d. Ninguna respuesta es correcta.
Las instrucciones que convierten una palabra en doble palabra (o una doble en
cudruple)
a. Son de transferencia.
b. Son lgicas.
c. Son aritmticas.
d. Ninguna respuesta es correcta.
Las siguientes etapas forman parte del ciclo de instruccin de un procesador
segmentado:
a. Decodificacin.
b. Excepcin.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
Un procesamiento de Interrupcin siempre debe
a. Preguntar al usuario que hacer.
b. Activar el DMA.
c. Salvar el contexto del microprocesador.
d. Verificar la direccin de E/S.
e. Ninguna de las anteriores.

Las instrucciones privilegiadas

a. Solo ejecutan en el mximo nivel de privilegio.
b. Son las que manejan el acceso a las puertas de E/S en forma exclusiva.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
Son tablas del sistema en modo protegido:
a. La AT (Tabla de Caracteres ASCII)
b. La GDT (Tabla de Descriptores Globales).
c. La IDT (Tabla de Vectores de Interrupcin)
d. La LDT (Tabla de Descriptores Globales).
La tecnologa RAID
a. Designa una estrategia que permite utilizar discos mltiples de
menor tamao en lugar de un disco nico de gran capacidad.
b. Todos los niveles de RAID (desde 0 en adelante) utilizan redundancia por
razones de seguridad de la informacin.
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
Entre las estrategias para mejorar el rendimiento de los nuevos procesadores,
se aplica
a. Un enfoque de arquitectura superescalar.
b. Potenciacin del sistema de memoria principal (RAM Dinmica).
c. Ambas son verdaderas.
d. Ninguna respuesta es correcta.
El procesador Pentium posee
a. Una unidad de enteros superescalar de cauce simple.
b. Una unidad de enteros superescalar de cauce doble y una
unidad de coma flotante.
c. Una unidad de enteros de cauce simple y una unidad de coma flotante.
d. Ninguna respuesta es correcta.

Completar
Estructura de dato utilizada, en ocasiones, para resguardar el contenido de los
registros de CPU. Pila o Stack
El conjunto de bits que acceden por vez a memoria se lo denomina palabra de
memoria
Las estructuras de datos que contienen las referencias para el acceso a
memoria cuando se utiliza memoria segmentada. Tablas de descriptores de
segmento

Cmo se denomina especficamente el evento que genera la falta de un

segmento? Qu modulo del microprocesador genera la seal que indica que
esta se produjo? Segment Fault / MMU
Mtodo que actualiza la memoria desde cache por cada vez que se escribe en
ella. Write through o escritura inmediata
Escritura obligada o write back es el algoritmo de sustitucin mediante el cual
se elimina de la va seleccionada, la lnea que menos se haya utilizado
recientemente. F
Conjunto de registros de la CPU utilizados para contener la entidad base en
una direccin segmentada. Registros de segmento
Qu informacin se almacena en registros de clculo en modo real y en
modo protegido? Datos u Operandos
Se completa en primer lugar la lnea de cach que contiene el byte requerido
por el procesador y despus se hace al transferencia a la CPU. El Dato Pedido
va en ltimo Lugar
Mtodo adoptado para actualizar memorias cach asociativas. Algoritmo de
Sustitucin
Cmo se denominan a los dos principios que justifican el uso de memoria
cach debido a que aseguran que la probabilidad de acierto es elevada?
Vecindad espacial y temporal
Respecto a la pregunta anterior, cul de las polticas de escritura apoya este
principio? Escritura Obligada
Conjunto de registros de la CPU utilizados para funciones como las de
administracin de la memoria virtual, la conmutacin de tareas, o la gestin de
cach. Modelo para programador de sistemas
Cul es potencial espacio de direccionamiento fsico que se puede acceder
con n bits de direccin fsica? 2n
Cul es la ltima direccin accesible en un segmento virtual determinada por
el campo lmite de su descriptor? (en hexadecimal). FFFFF
Un arreglo unidimensional cuya funcin es apuntar a la primera instruccin del
servicio de atencin de una interrupcin se denomina vector de interrupciones

Dispositivo que recibe la las peticiones de interrupcin de los perifricos a l

conectados y determina la prioridad para activar el terminal INTR. Controlador
de interrupciones
La instruccin MOV AX, BX transfiere el valor de BX a AX actualizando ninguna
bandera aritmtica
Definicin genrica para las instrucciones que consultan bits en el registro de
estado. Salto condicionado
Qu instruccin del repertorio de instrucciones utilizara sumar 1 a un registro
de clculo cualquiera? INC
Si una instruccin de salto JMP 15B, se aloja en el desplazamiento 150 del
segmento de cdigo cuntos bytes de cdigo estar salteando cuando se
ejecute? 10 bytes
Cmo se denomina el registro que acta como puntero de pila? Y a cuantas
posiciones puede direccionar con 16 bits puede? SP / 65536
Contiene el desplazamiento de la cima de la pila en el segmento en el
segmento de pila actual. Lo usan las instrucciones push y pop. ESP
Registro de 32 bits que acta como puntero de instruccin. Registro EIP
Registros de 32 bits que se asocian al manejo de la pila. EDI y ESI
Registros de 32 bits que se asocian al acceso modo de direccionamiento base.
EBX y EBP
Registro de 32 bits que actan como indicadores o seales de control de
determinadas funciones del sistema. Registro EFLAGS
La mayora de sus bits son sealizadores de estado controlados por la ALU
actuando los restantes como sealizadores del sistema EFLAGS
Indique dos instrucciones que cambien el valor de las banderas y que
pertenezcan a la clasificacin de modo implcito. STI y CLI
Seal de solicitud de pedido de atencin por parte de un dispositivo externo a
la CPU. IRQ
Indique la denominacin genrica para las peticiones de interrupcin de los
perifricos al PIC que permiten determinar la prioridad del mismo para ser
atendido. IRQn

Instruccin que permite la extraccin de datos desde una estructura de acceso

tipo LIFO. POP
Instruccin que permite el ingreso de datos a una estructura de acceso tipo
LIFO. PUSH
Resetea en caso de no haber acarreo en el bit 3 del resultado (o suma de los
cuartos bits). AF
Setea cuando todos los bits del resultado son cero. ZF
Su seteo permite el reconocimiento de interrupciones mascarables. IF
Donde se encuentra el operando cuando se utiliza direccionamiento implcito?
COP o Misma instruccin
Modo de direccionamiento en el que el dato forma parte del cdigo de
instruccin. Modo Inmediato
Si el dato que se va a operar en la unidad de enteros es un elemento de un
vector, cul es el modo de direccionamiento utilizado para obtenerlo?
Indexado
El servicio que atiende una interrupcin es apuntado por IDT
El rea de memoria en donde se alojan los objetos de una tarea en estado de
ejecucin se denomina LDT. En cambio, el rea de memoria donde se alojan los
objetos compartidos por los programas se denomina GDT.
Qu es el LDTR y que informacin se guarda en este dispositivo? Puntero base
LDT
No permite restablecer el programa o tarea que caus la excepcin; si proviene
de una doble falta, queda identificado con DF. Aborto
Qu es una doble falta? Pueden poner excepcin o aborto, que es una clase
de excepcin
Todos los tipos de error que pueden generar las instrucciones que operan datos
en punto flotante IEEE 754 se denominan genricamente como Falta

Es una cache ultrarrpida que contiene la traduccin de direccin lineal a

direccin fsica de las 32 ltimas pginas que se han usado en la cache de
instrucciones y otras tantas en las cache de datos. TLB
Memoria de poca capacidad que especficamente guarda la direccin lineal y la
direccin fsica de las ltimas 32 pginas de cdigo accedidas dentro de un
microprocesador. TLB
Dispositivo de memoria ultrarrpida que guarda la direccin lineal y la
direccin fsica de las ltimas 32 pginas de cdigo accedidas. TLB de
instrucciones
Mecanismo que mejora el rendimiento de un cauce segmentado de instruccin
al acotar el efecto de las bifurcaciones. BTB
Es un conjunto de unidades fsicas de disco vistas por el sistema operativo
como una unidad lgica. RAID
Proporciona la capacidad de considerar un conjunto de unidades fsicas como si
se tratara de una nica unidad lgica, con la finalidad de facilitar la
recuperacin de datos en caso de fallo. RAID
La CPU tiene que esperar un tiempo considerable a que el mdulo de E/S en
cuestin est preparado para transmitir datos y debe comprobar
repetidamente su estado. Este problema corresponde a una E/S RAID 2 y 3
Caso en que el operando se encuentra directamente incorporado en la
instruccin. Direccin inmediata
Caso en que la referencia a memoria del operando se encuentra directamente
en la instruccin. Modo Directo
Cmo representa en unidades de frecuencia, 1.000.000 de ciclos por
segundo? 1 MHZ
La caracterstica de los buses con que medimos la cantidad de bits que se
transmiten por unidad de tiempo se denomina velocidad de transferencia y se
puede medir en Mb/seg Gb/seg ETC
El tiempo que transcurre desde que se da una orden de lectura y el contenido
de memoria est disponible para ser transferido es tiempo de acceso. El
tiempo que tarda un disco en obtener un cluster o un sector luego de
posicionarse en la pista se denomina retardo rotacional.

Cmo se denomina el parmetro que indica la cantidad de bits que se graban

en un medio magntico y en que unidades se mide? Densidad, BPI
Proceso para determinar a cul de los controladores de bus que solicitan
acceso se le permite acceder al mismo. Arbitraje del bus
Una aplicacin que precise enviar y recibir datos de un dispositivo de E/S
utilizando DMA realizar operaciones de transferencia con acceso directo a
memoria
La CPU tiene que esperar un tiempo considerable a que el mdulo de E/S en
cuestin est preparado para transmitir datos y debe comprobar
repetidamente su estado. Este problema corresponde a una E/S Programada
Dispositivo que posee funciones de control y temporizacin, comunicacin con
el procesador y almacenamiento temporal de datos. Mdulo de E/S
Indique en qu dispositivo de almacenamiento se crea el rea de arranque o
booteo del sistema operativo. Disco
Cules son las unidades del procesador Pentium comprometidas en la
ejecucin de instrucciones de clculos? BIU, FPU, Unidad de prediccin de
saltos condicionales, Subsistema cache, Unidad de enteros superescalar
Plataforma de 64 bits que procesa el doble de instrucciones por ciclo al
disponer de un cauce de ejecucin de 10 etapas. Itanium
Caracterizado por la duplicacin de unidades aritmtico-lgicas, un bus de
sistema a 400 MHz y tecnologa hipersegmentada. Pentium IV