You are on page 1of 17

ELECTRONICA DIGITAL

Lcdo. Héctor Barriga O.

Nótese que para obtener la memorización se ha realimentado la A 1 B=Q 2 3 salida Q con el ingreso B. A 1 Q 3 2 2 3 1 C P ara no utilizar diferentes puertas lógicas y ahorrarnos circuitos integrados. el borrado se dará cuando C valga cero. Héctor Barriga O. A Q B=Q E n este caso diríamos que hemos escrito el pulso en memoria. Su diagrama temporal nos demuestra que cada vez que exista un pulso en A. de manera que cuando ingrese el pulso de A la salida será 1 lógico y como éste sé realimenta la salida quedará indefinidamente en 1. aparecerá éste en la salida Y. estos circuitos toman el nombre de flipflops ( ff ). cuando se trata de “lógica secuencial” a más de la combinación de sus entradas el circuito responde a una memorización como secuencia de estados anteriores. Para tal fin tendremos que colocar una puerta que controle el borrado. pero presenta un inconveniente. S 3 S Q R Q 1 3 2 1 3 R 2 3 S Q S Q . 53 LOGICA SECUENCIAL L os circuitos estudiados en los capítulos anteriores todos responden a la denominada lógica combinatoria. el mismo efecto se consigue S 1 2 1 R 2 utilizando puertas NAND o puertas NOR. puesto que el resultado depende de las combinaciones dadas en los ingresos de las puertas lógicas empleadas. A 1 A 0 B Y= A+B B 3 2 Y M ientras que en un circuito secuencial su salida memoriza al pulso que ingresó en A de forma indefinida. o desaparece cuando no hay el pulso en A. Pongamos el siguiente ejemplo para distinguir las dos lógicas: Si se trata de una puerta OR a la que a sus ingresos A y B se le han asignado al A = un pulso positivo y al B un nivel cero 0.ELECTRONICA DIGITAL Lcdo. En este caso una puerta AND está trabajando como interruptor de la señal de realimentación de manera que cuando C valga 1 deja pasar la señal y lo memoriza. que no puede ser borrado.

S R Q Q 0 0 X X 0 1 0 1 0 1 1 1 IMP. RESET significa poner o colocar. observe que el uno no tiene inversores en su entrada y el otro si. SET significa poner o colocar. MULTIVIBRADORES: S on circuitos capaces de generar señales no senoidales (ondas cuadradas.) En otras palabras son estados NO ESTABLES o INESTABLES y abreviadamente ASTABLES. como también con puertas lógicas.Los multivibradores pueden ser clasificados en ASTABLES – MONOSTABLES y BIESTABLES. Puede comparar con un pulsador de timbre. este pulso de salida puede durar cierto tiempo y retornar al estado anterior. si S está activo colocará un uno en Q. La siguiente tabla responde al funcionamiento del ff SR activo en alto y en bajo. el estado “inestable” será cuando usted “acciona” el pulsador. Para recordar con facilidad puede compararlo con las M ONOSTABLES..cuando sus estados lógicos están cambiando automáticamente a determinada frecuencia.. Existen circuitos monoestables realizados con circuitos especiales como el 555 y 74121 – 74122 – 74123. nos prestan muchas aplicaciones en circuitos que requieren retardos de tiempo tanto en encendido como en apagado (Timmers) sustituyen a los “Reles de retardo” usados . el pulsador regresó a su estado “estable”. esto significa que el uno requiere un alto para activarse y el otro un nivel bajo. esto significa que tiene un estado estable y otro inestable.R o SET – RESET con su respectivo símbolo. TEC. S R Q Q No hay comando ni de S ni de R 0 0 IMP.C. biestables porque sus dos estados son estables y estos pertenecen al campo de los M U LTI V I B R A D O R E S . si R está activo colocará cero en Q. CLASIFICACION. y entregarán pulsos de duración determinada por el diseñador de acuerdo a la función a cumplir. proporciona señales senoidales de diferentes frecuencias. ese momento el timbre suena. pulso triangulares.) es decir cumplen la función de los “osciladores” que partiendo de una alimentación en C.Monestable abreviado como MONOSTABLE se encarga de producir un pulso en su salida en respuesta a un pulso en su entrada. básculas por que funcionan como balanzas si Q = 1  Q = 0. 1 Comando de R  pone en 0 en Q 0 1 1 0 0 Comando de S  pone 1 en Q 1 0 0 1 Comando de S y R  nos da una imposibilidad tecnológica 1 1 X X A los ff se los denominan también básculas o biestables. pulsador el timbre no suena.os gráficos muestran los ff que se han denominado S. etc. TEC. A STABLES. pero cuando “suelta” el luces intermitentes (luces de navidad – flashes etc.

compárelo con un interruptor normal usted aplica un pulso al interruptor y este C LASES: El más simple circuito de memoria es un ff S. sus S i en su ingreso cuentan con un CLK entonces se trata de ff de comando dinámico o sincrónico ya que sus entradas se sincronizan con la señal de reloj para proporcionar la salida S Q o > Clk _ R Q ff S-R.activo en alto con CLK que responde a flancos de bajada o S Q o > Clk _ o Q R ff S-R.B IESTABLES. báscula o (balanza) o biestable sus dos estados son estables. como el que ya estudiamos. el ff SR que estudiamos es de comando estático.activo en bajo con CLK que responde a flancos de bajada FUNCIONAMIENTO: En un ff SR de comando estático si usted ha dado un pulso ( ) en S y tiene un cero (0) en R la salida Q responde inmediatamente con un 1 en su salida.R. correspondiente. permaneciendo allí hasta que hayamos aplicado un nuevo pulso. y pueden ser activos en alto (diseñados con NOR) y activos en bajo (diseñados con NAND). salidas responden al nivel lógico de entrada de S o R sin que éstas dependan de otra señal [(señal de reloj (CLOCK = CLK))].Denominados flip flop (ff). Los diagramas temporales de funcionamiento nos ayudarán a aclarar este tema: . en un ff de comando dinámico esta señal debe sincronizarse con la señal de CLK cambia su estado. A continuación observamos el símbolo y la tabla de verdad de un ff SR de comando dinámico..activo en alto con CLK que responde a flancos de subida S R Qn Q n +1 0 0 Qn Qn 0 1 Qn 0 1 0 0 1 1 1 1 IMP.. sea con el frente de subida (CLK sin inversor) o con el frente de bajada (CLK con inversor). Q S > Clk _ R Q ff S-R.TECN. su nombre lo tomó por sus ingresos denominados SET – RESET L os ff pueden ser de comando estático o asincrónico y lo de comando dinámico o sincrónico.D y T. Además contamos con ff: JK . En este tipo de multivibradores nos detendremos para estudiarlos a los tipos de ff astables.

si el frente de subida de CLK coincide con 1 en S entonces habrá comando de SET y colocará un 1 en Q. Q K C LK Q J . Q permanece en cero hasta cuando haya comando de S y así sucesivamente. Nótese que a S lo hemos sustituido por J y a R por K. y Qn+1 se refiere al estado que tomará Q. colocará un cero (0) en Q. coloca un uno en Q y cuando hay comando de K la salida Q es puesta en cero. y trabajan en sincronismo con los frentes de bajada del reloj. lo primero que hay que hacer es señalar los frentes de CLK (con o sin inversor) para nuestro caso hemos tomado con el frente de subida. en realidad CLK. ara el diagrama temporal de un ff de comando dinámico. después de un pulso de CLK. eñalamos entonces todos los frentes de subida. en su lugar se produce un cambio de estado con cada pulso de reloj.Por lo general los flip flops vienen de comando dinámico por esto nos referimos a ellos el símbolo muestra un flip flop ff tipo J-K activo en alto por cuanto sus ingresos J y K no tiene inversores. el siguiente estado de Q responde a una imposibilidad P S Para ff SR sincrónico con CLK que trabaje con fuentes de subida tecnológica por cuanto S y R están en alto y existiendo comando de los dos. entonces decimos que existe un comando de S por lo tanto la salida Q es alta.CLK S S R R Q Q Para ff SR asíncrono activo en alto P ara obtener el resultado en Q.. permanecerá un uno hasta cuando haya un comando R (esto cuando R valga 1) y ponga la salida Q en cero. en un ff SR de comando estático como el del gráfico de la izquierda. C uando en la tabla de verdad se habla de un estado Qn. hacen lo mismo cuando hay comando de J. se refiere al estado actual es decir antes de dar un pulso de F LIP FLOP TIPO J-K. luego de la imposibilidad tecnológica S quedó en alto y R en bajo (comando de S por lo que la salida será un uno). igual si coincide con R en 1. La única diferencia es que “no existe la imposibilidad tecnológica” cuando hay comando de J y de K (J=1 y K=1). debe considerarse así: Al inicio tanto S como R están en nivel bajo por lo tanto Q estará en un estado indeterminado (se indica con líneas oblicuas) luego tenemos un nivel alto en S y un bajo en R. los prolongamos hasta la salida Q como una señal que limitaría cada cambio de estado dependiendo si a S o a R los encuentra en alto o en bajo.

Q Q F LIP FLOP TIPO D. b) D fig. a D Q C LK Q Q Q D Enable El diagrama temporal es el siguiente: CLK D D iagrama temporal de un ff tipo D Q E N AENABLE BLE con en este caso si ENABLE =1 decimos que es transparente porque en la salida Q se obtiene los datos presentes en D. fig. si ENABLE = 0 simplemente los datos no pasan.SeD caracteriza por tener un ingreso D (Data) y el ingreso de CLK para sincronizarseE N Apor BLE flancos (fig.. Deducción: Qn Qn+1 J K Si Qn vale 0 y luego del pulso Q n+1 deseamos que 0 0 0 X siga en 0. (fig.DIAGRAMA TEMPORAL TA B L A D E V E R D A D CLK J K J K Qn Qn+1 0 0 Qn Qn 0 1 0 1 1 0 1 0 1 1 0 1 Q P odemos también obtener la tabla de niveles lógicos de salida en Qn y Qn+1 y excitación de todos los ff’ s. esta tabla debemos colocar el nivel correspondiente relativamente se obtiene al inverso de la a las entradas para obtener el valor tabla de verdad normal ya que se tiene los requerido así. a) o un ingreso de ENABLE activo en alto o en bajo para sincronizarse Q Q por niveles. b La función que cumple un flip flop tipo D es colocar el nivel lógico presente en su entrada en la salida Q (luego del impulso de CLK o cuando ENABLE está habilitado). D Q O F F P A G E L E F T -R V C C _ C IR C L E . entonces J debe estar en 0 (Si estuviera en 0 1 1 X 1 pondría un 1 en Qn+1 ) y K puede estar en 0 o en 1 1 0 X 1 (por eso hemos puesto x) ya que en los dos casos 1 1 X 0 pondrá 0 en Qn+1 de igual manera se deducirán las demás entradas.

K E artiremos de para observar la diferencia entre ingresos sincrónicos y asincrónicos. por Ej: los ingresos J-K. CLK Q T Q T CLK Q Tabla de verdad Qn+1 0 0 0 1 0 1 Qn+1 T 0 0 0 0 1 1 1 0 1 1 1 0 C LK J K Qn Q Qn ff T a partir de un J-K Q T Tabla de excitación INGRESOS SINCRONICOS Y ASINCRONICOS EN FF’ S. pero existen ingresos que trabajan independientemente de las entradas y del reloj cumpliendo funciones de forma autónoma.. como ejemplo tenemos los ingresos CLEAR = limpiar si este ingreso está activo limpiará la salida Q colocando un cero. luego si T=1 cuando coincide con el flanco de CLK entonces la salida cambia de estado. F LIP FLOP TIPO T.El ff tipo T tiene un solo ingreso T en el mismo que ingresarán los niveles lógicos. así si T =1 la salida Q cambia de estado con cada pulso de CLK.Tabla de Verdad y de Excitación: Qn D Qn 0 X 1 0 Qn+1 Qn+1 D 0 0 0 J 0 0 1 1 C LK 1 1 0 0 K 1 1 1 Q Q Un ff tipo D puede obtenerse a partir de un ff J-K para ello basta colocar un inversor entre J y K y obtendremos el flip flop tipo D. P V C Cun _ C I Rff C L J. En este tipo de ff asumimos que su salida Q está en cero al iniciar su función. y si T=0 la salida queda estable en el estado anterior. S-R. caso contrario se mantendrá en el estado anterior. D y T hemos visto que pueden ser sincronizados por flancos de reloj a estos ingresos lo llamamos SINCRONICOS o simplemente O F F P A G E L E F T -R síncronos. .

luego tampoco hay comando de CLR y PRST y como J y K están en 1 la salida Q cambiará de estado. pulsadores. Todo contacto mecánico produce rebotes. APLICACIONES: D entro de las múltiples aplicaciones de los ff’ s que son los más elementales circuitos de memoria capaces de almacenar un bit de datos mencionaremos al tipo SR como para comandar un motor con pulsadores individuales de marcha (START) y parada (STOP). si este está activo no funciona el chip -Desabilita al chip -Es un control master de Reset Mediante una tabla de verdad observemos el comportamiento del siguiente ff. +Vcc Eliminador de Rebote . J K CLEAR PRESET Q Q 1 0 0 PR C L 0 1 K 1 1 1 0 0 PRESET CLEAR J C LK Qn Qn+1 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 1 0 Hay comando de CLR y pone 0 en Q y Qn+1 No hay comando de CLR ni PRST entonces hay comando de K Por eso Q=0. pura. los mismos que producen mal R Q funcionamiento en los sistemas digitales.ASINCRONO como controlador de Motor marcha – Parada. El figura siguiente nos muestra su circuito y el diagrama temporal: +Vcc SR S S Q P R MA ff – S-R. contactos de relés. nítida o libre de rebotes) los gráficos siguientes nos muestran las señales con rebotes y las liberadas de rebote mediante circuitos generalizados para interruptores simples.Otros ingresos asíncronos pueden ser: PRESET ENABLE STROBE DISABLE MASTER RESET -Coloca un nivel alto en Q -Habilita al chip -Acción estrobóscopica. para obtener una señal (pulida. etc. O tra aplicación generalizada esta en la eliminación de REBOTES causados por los contactos metálicos de: interruptores. y doble polo.

para interruptores de doble polo simple tiro DPST. 2 1 3 2 3 Eliminador de rebote (debuncer) para pulsadores o interruptores SPST. LK C Q El ff tipo T puede usarse de frecuencia A B C C onsideremos que cada ff divide la frecuencia que ingresa al CLK. en QA tendremos 5 Hz.. El siguiente diagrama temporal nos muestra esta división de frecuencias: CLK 0 0 0 0 0 1 1 0 0 0 C 0 1 0 1 0 Q B 1 1 0 1 1 1 1 1 1 0 Q A 0 0 0 Q f 1 0 0 f/2 f/4 1 0 V C C _ C IR C L E f/8 O F F P A G E L E F T -R O F F P A G E L E F T -R V C C _ C IR C L E O F F P A G E L E F T -R V C C _ C IR C L E .T A +Vcc Q TB A +Vcc B Q TC C C L K A en división Q C L K yBdiseño Q de contadoresCasíncronos. 3 2 1 3 2 +Vcc +Vcc Q Uso del ff tipo T.. el gráfico muestra una conexión en “cascada” de 3 ff’ s tipo T cuya señal de salida es el CLK del siguiente ff en este caso la f de CLK A será dividida para 8 si la sacamos desde QC. para dos. 2 1 1 3 +Vcc 1 Eliminador de rebote con ff SR activo en bajo. (en QB estará dividida para 4). al CLK A.Circuitos eliminadores de Rebotes: +Vcc . así si ingresa 10 Hz.

a su salida Q. activado). E ste registro sería de 4 bits y por ser que tiene ingresos de CLK se activará por flancos (de baja en este caso) sean estos de subida o de bajada. y salidas (O) en paralelo.Los Latch (cerrojo) o flip flop tipo D por la característica de transferir el dato puesto en su entrada D. b) Por la carga de datos en sus ingresos y salidas: b1) Si los datos ingresan todos a la vez y salen todos a la vez. por lo tanto si en los ingresos.los D1 . El gráfico nos muestra un registro realizado con 4 ff’ s tipo D cuyos relojes (CLK) están unidos entre sí para recibir al mismo tiempo el pulso de CLK. 16. USOS DEL FLIP FLOP TIPO D. y sus salidas: Q1 a Q4.D3 o iniciar en D1 a pasopor de datos (ENABLE no D4 etc.. Registro PIPO (entradas (I). (ENABLE activado) en las salidas Q QD QC QB QA estarán presentes lo que haya en las DD DC DB DA entradas. V C C _ C IR C L E V C C _ C IR C L E V C C _ C IR C L E V C C _ C IR C L E CLASIFICACION DE LOS REGISTROS: Los registros pueden clasificarse: a) Por el número de bits que manejan 4.4. 8.. R EGISTRO. En este caso cuando ENABLE. la salida será también 9 luego del pulso de CLK.N ótese que al mismo tiempo sus salidas QA.R 0 ser de 2.QC. 32.8 o más bits según el número de ff’s empleados (recuerde cada ff puede “memorizar” 1 bit). DA a DD se han colocado el binario 9.3. b2) Si los datos entran en paralelo y salen en serie: PISO (Paralell Input Serial Output) . Si en vez de ff’ s tipo D con CLK. Los CIRCUITOS CONTADORES retomaremos en un capítulo posterior. QB. etc. lo utilizamos en conjunto de varios ff’ s como un REGISTRO. pero si ENABLE vale 1 E N A B L E (ENABLE no activado) entonces la salida Q. QA CLK DA O F VF CP AC G_ CE LI RE CF TL -ER 0 CLK OV FC F CP _A CG I ER LC E L FE T . combinadas nos ofrecen un sistema de conteo ascendente en binario. vale 0.R 1 Registro de 4 bits activado por flancos.La nominación DA a DD puede ser sustituida D0 . Un registro D D D D de este tipo se considera “Transparente” 4 3 2 1 cuando deja pasar los datos y “No Transparente” cuando no permite el NOTA.Es un circuito generalmente realizado con ff tipo D para memorizar una “palabra” puede QD DD QC CLK DC O F VF CP AC G_ CE LI RE FC TL -ER 1 QB CLK DB OV FC F CP _A CG I RE LC E L FE T . se han construido mediante ff’ s con ENABLE’S diremos que el registro es activado por niveles (alto o bajo).D 2 . permanecen invariables 1 0 0 1 (guardan el estado anterior).

El funcionamiento que ya conocemos será: Si en D1.b3) Si los datos entran en serie y salen en paralelo: SIPO b4) Si los datos entran y salen en serie: SISO c) Por el tratamiento de datos (clasificación general) c1) Almacenamiento (STORAGE). vemos que las entradas D1 y D2 son controladas por ingresos (ENABLE 1-2) y separadamente ENABLE 3-4 controlan los ingresos D3 y D4. Q3 y Q4. A nalizando su gráfico vemos que se trata de un registro de 4 bits activado por niveles (altos en este caso) mediante los enables 1-2 y 3-4. los SIPO – PISO – SISO. Q3. c2) Desplazamiento (SHIFT). así por Ej: Utilizaremos un C. está inhabilitado con 0. D3.I. según el nombre que nos da en el manual y lo que se observa en su diagrama de pines. D2. (porque su ENABLE 1-2 esta habilitado) y en Q3 y Q4 seguirá en su estado anterior (X por que no sabemos su estado anterior) ya que su ENABLE 3-4. D4 ha colocado los datos 1101 respectivamente y en ENABLE 1-2 hay un nivel 1. Si los enables 1-2 y 3-4 estuvieran activados las salidas corresponderán a las entradas”. Q4. Ud. Q2. obviamente un registro tiene sus entradas y sus salidas nominadas D1. las salidas manual ECG lo nomina así: “4 bit biestable latch with complementor y outputs” se refieren a un Latch biestable de 4 bits con salidas complementarias. serán: 1 en Q1 y en Q2. 7475. colocamos sus salidas complementadas Q1. los PIPO por lo general son de almacenamiento. Ud que ya conoce la estructura interna de los registros debe interpretarlos y con la ayuda del diagrama de pines estructurar su gráfico así: Q Q Q Q Q Q Q Q 1 1 2 2 3 3 4 4 16 1 15 14 10 11 9 8 respectivamente. Q2. D4 y Q1. D3. en un ENABLE 3-4 hay un cero. A los registros que pueden trabajar como SHIFT y STORAGE se los denomina Universales. D2. CIRCUITOS INTEGRADOS QUE CONTIENEN REGISTROS: L a Tecnología ha hecho que estos circuitos tengamos a nuestra disposición en toma ya integrada y lo importante será saber utilizarlos.I. puede valerse del manual para obtener información sobre el C. . que según el 2 3 6 7 +Vcc pin: 5 GND pin: 12 13 4 D1 D2 D3 D4 C 12 C 34 E l diagrama de pines lo hacemos simplificado como nos indica el gráfico. que requiera para su aplicación.

O Esi los y OE tiene un 0. PROCEDIMIENTO: 1. U datos han sido cambiados pero no se ha activado ENABLE o el CLK (en el 74374) la salida seguirá siendo AF. Por Ej: Si al 74373 ingreso los datos AF 16 y su ENABLE.Luego nos interesa conocer el número y función de cada pin y lo asignamos al gráfico. O F F P A G E L E F T -R . G O C 1 1 1 1 9 6 5 2 9 6 5 2 Q Q Q Q Q Q Q Q 7 6 5 4 3 2 1 0 D D D D D D D D 7 6 5 4 3 2 1 0 11 1 1 1 1 1 8 7 4 3 C LK O C 8 7 4 3 1 1 1 1 9 6 5 2 9 6 5 2 Q Q Q Q Q Q Q Q 7 6 5 4 3 2 1 0 D D D D D D D D 7 6 5 4 3 2 1 0 11 1 1 1 1 1 8 7 4 3 8 7 4 3 +Vcc pin: 20 GND pin: 10 L a estructura interna de los registros consiste en 8 ff’ s tipo D.Utilice puertas NOR para realizar un ff tipo SR de comando estático. cuyas salidas contienen buffers de tercer estado cuyo enable es activo en bajo y 6+corresponde al OE del registro que controla a las salidas de los 8 ff'’s. Son registros de 8 bits. el 74373 activado por niveles y el 74374 activado por flancos. la salida será AF. 1 2 Q D CLK V C C _ C IR C L E PRACTICA DE LABORATORIO TEMA: CIRCUITOS BIESTABLES: TIPO R – S OBJETIVO: Comprobar el funcionamiento del ff tipo Rs de comando estático y dinámico. sus diagramas de pines se muestran a continuación. la única diferencia está en que el 74373 es activado por niveles el 74374 por flancos. la salida pasa al tercer estado. 3 n registro está en capacidad de almacenar una palabra durante el tiempo que no se haya activado sus ingresos de ENABLE y/o CLK. Si OE no se habilita. LOS REGISTROS 74373 y 74374. El chip 74373 y el 74374 son pin por pin idénticos. recibe un pulso negativo.

....................................... R 2 1 J Q C L 5 PR 4 Q 7 C LK K 6 3 S PREGUNTAS DE FIJACION 1......Llene la tabla de verdad con los resultados obtenidos 2.....................1........... Los Multivibradores son circuitos que ................................... 2............................b............................................ 3............... Los ff’S pueden llamarse también: ... Utilice puertas NAND y siga los pasos del numeral 1......................... los conmutadores S y R asignados deben estar un cero lógico y luego dar pulsos en S y/o R para observar lo que sucede en las salidas Q y Q indicados por los LED respectivos........... mediante tabla de verdad.............................. de igual manera las salidas Q y Q... Determine su funcionamiento...... ..Realice un montaje del circuito y pruebe su funcionamiento (Asigne la entrada S y R........................................... conectado los ingresos asíncronos CLR y PRST para que funcione como un ff S – R. Utilice un ff tipo JK... 1... ...................................... ........................................................a..............................

............ ....................................... 6............................ y su símbolo es: 7................................................................ Llene las siguientes tablas de verdad: CLR PRST J K 1 0 1 0 Qn 1 1 1 1 1 0 0 1 0 0 ...... sus ingresos síncronos son ................. .... ........... .... ............... de comando ........R Q 8.................................. Cuando su símbolo sea así: 5..... cuando sus dos estados cambian automáticamente (dos estados inestables) ............ conteste: CLEAR C L Q K C LK PRESET PR Q J a) El ff es tipo .......... Basándose en el símbolo presentado............................ K = 1............................................................ 1 1 0 0 1 1 0 ................................ ........ y si está hecho con NAND es activo en ........ cuando tiene ingreso de CLK........... 3........ y de acuerdo o ........... y PRST= ........ Si J = 1............................................ Obtener el diagrama temporal para los siguientes ff’ s..... estos pueden responder a .... Si CLR y PRST está inactivados o sea: CLR= ....................... PRST=1. en un flip flop tipo S-R............. Las entradas de los ff’ s pueden ser activas en alto y/o en bajo.. y sus ingresos asíncronos son ....................... y J=0 y K=1 la salida Qn+1 = ......................... La salida Q será = . 0 1 0 1 0 0 0 Qn Qn+1 Qn+1 J K S R D T 9........... La salida Q sin aplicar pulso a CLK será ............. si el símbolo de flip flop es así: O a sus flancos de: ....... .... de CLK.... 1 1 1 1 0 1 1 ................... Así: Si S=1 y R=0............ cuando no tienen ingreso de CLK y de comando ....... CLK Q S Q S Q R R S Q Q CLK R S R V CO CF F_ CP AI RG CE LL EE F T ....................... o . realizado con NOR decimos que es activo en ... Los ff’s por sus entradas se clasifican en: A si tiene o no ingresos de CLK pueden ser: de comando .... 4....................... porque .......... cuando un estado es estable y el otro inestable......... ...................................................... CLR =1........ 1 1 0 1 0 0 1 1 0 1 1 0 CLR S R Qn Qn+1 1 1 0 ........................... Cuando un flip flop tiene CLK para trabajar en sincronismo con sus entradas (sincrónicas)..y se clasifican en: ............ Si S=1 y R=1 La salida en Q será ... cuando .............. Sus ingresos síncronos responden a los flancos de . 0 1 1 .............

. mediante un botón pulsador para cada acción. Se requiere realizar un circuito capaz de controlar la puesta en marcha y parada de un motor M. Obtenga los diagramas temporales y los símbolos del ff al que corresponde: CLK D D CLR ENABLE Q Q CLK T Q 11. a) Diagrame el circuito b) Obtenga el diagrama temporal.b) Llene la tabla siguiente: J K CLR PRST 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 1 Qn Qn+1 c) Obtenga el diagrama temporal CLK J K CLR PRST Q 10.

.. Grafique un registro de almacenamiento de 3 bits mediante ff’s tipo D....... por Ej: ENABLE 1-2 se activa con ...... b) Llene la siguiente tabla considerando que el registro estuvo previamente encerado.................... Observe el siguiente chip y conteste: 2 D1 3 Q Q Q Q Q Q Q Q D2 6 D3 7 D4 13 4 C 12 C 34 16 1 15 14 10 11 9 8 1 1 2 2 3 3 4 4 a ) Se trata de un registro de almacenamiento de . bits es activado por (flancos/niveles) ........ b) Cuál sería el diagrama apropiado? c) Si decide utilizar ff tipo JK cómo será el circuito? d) Los circuitos anteriores funcionan como contadores asíncronos Un circuito con 4 ff’s divide la frecuencia para ................ y ENABLE 3-4 con ........................... y el contador contará desde ....... 13......... hasta ................... 14. a) Que tipo de ff utilizaría? ....... Se requiere una frecuencia de: 4KHz para que suene como sirena y 250 Hz para habilitar una alarma................ y su módulo será .................12............... D4D3D2D 1 ENABLE 1-2 ENABLE 3-4 1 1 1 1 1 1 0 1 0 1 0 1 1 0 1 0 1 0 1 1 0 1 0 1 1 0 1 0 0 1 SALIDA Q1 A Q4 EN HEXA .....................

.................................................................................. Si en las entradas se ha colocado el Hexa B7 y luego de un pulso de CLK se almacena B7 en sus salidas... y nos referimos al chip ......................15.......................................................................... .............. sus ingresos OE sirven para......... significa que OE = ........................................................................................ Cuál es la diferencia entre un chip 74373 y un 74374? ............................ 68................ y consisten en ..................... ...... Pág...........................................