You are on page 1of 10

INFORME PREVIO N°02: “CIRCUITOS LATCH Y

LOS FLIP-FLOP”
Cuestionario Previo:
1) Indique la diferencia entre los latches y los flip-flops.
Bueno a decir verdad la relación entre ambos es muy grande pero sus
diferencias más radicales pueden ser:
 Los Latch es un circuito secuencial muy básico que esta
retroalimentado, pero un Flip-flop es lo mismo solo que posee un
clock o señal de reloj adicional.
 El latch es más primitivo ya que posee mayor margen de error en sus
formas de memoria, a diferencia del Flip-flop que es más preciso por
tener añadido un Detector de Flancos después del Clock.
 Mayormente el Latch es un Circuito Discreto a diferencia de las
distintos Chips o Circuitos Integrados muy baratos y comunes en el
mercado.
 Los latch son el corazón del Flip-flop en todas sus variedades ya que
a su capacidad de memoria se le agrega la capacidad de establecer o
borrar la información en él.
2) Explicar la diferencia entre circuitos con entradas síncronas y con entradas
asíncronas.
Como vemos ambas forma de entrada son en extremo útiles en toda unidad
de memoria en especial los Flip-flops, las diferencias entre ambas más
claras son:
 Una entrada síncrona esta siempre ligada a la señal de reloj y
dependerá de ella siempre, pero una entrada asíncrona es totalmente
ajena al Clock.
 La primera forma de entrada determina la salida si y solos si ocurre
un flanco de subida o de bajada, mientras el otro es indiferente al
Clock y puede borrar o establecer la salida cuando quiera.
 La entrada síncrona es útil para observar para establecer salidas
“dinámicas” o variables dependiendo del diseño del Flip-flop pero una
entrada asíncrona siempre o establecerá o borrará permanentemente
la unidad de memoria.
 La entrada asíncrona es fundamentalmente para establecer estados
de salidas anteriores al cambio propuesto por las entradas síncronas.
3) Explicar el funcionamiento de biestables básicos con compuertas NOR y con
compuertas NAND.
Un biestable básico es exactamente un Latch y los hay de dos tipos es decir
con compuertas NAND y NOR, a continuación se explica su funcionamiento:
o Latch NAND, en la figura adjunta se observa su construcción muy
simple en donde se usa 2 compuertas NAND de cualquier familia

RESET = 0. Esta condición siempre producirá el estado Q = 0. 2. Esta condición siempre borrará Q = 0. Esta condición es el estado normal de reposo. A esto se le conoce como establecer el latch. Esta condición de entrada no debe usarse. SET = 0. el estado resultante será impredecible. y produce Q = o ´ Q = 1. Este es el estado normal de reposo para el Latch NOR y no tiene efecto sobre el estado de la salida. SET = RESET = 1. ECL. Esta condición trata de establecer y borrar el latch al mismo tiempo. BICMOS. Latch NOR. ´ Q yQ permanecerán en el estado que tenían antes de que se produjera esta condición de entrada. RESET = 1. Las Salidas Qy permanecerán ´ Q en el estado en el que se hayan encontrado antes de esta condición de entrada. Su funcionamiento interna se sintetiza de la siguiente manera: 1. etc. en donde permanecerá aún después de que SET regrese a 0. 4. para conseguir . 3. CMOS. 4. RESET = 0. 2. Si las entradas se regresan a 1 en forma simultánea. en donde permanecerá aún después de que SET regrese a ALTO. RESET = 1. SET = 1. A esto se le conoce como borrar o restablecer el latch. SET = 1. Esta condición de entrada jamás debe usarse. 4) Generación del flanco de un pulso.) Su mecánica interna se sintetiza de la siguiente manera: 1. 3. SET = RESET = 1. y produce Q = Q = 0. SET = 1.lógica (TTL. SET = RESET = 0. Esta condición trata de establecer y ´ restablecer el latch al mismo tiempo. RESET = 1. en la figura adjunta se observa su construcción muy simple en donde se usa 2 compuertas NOR. Esta condición siempre provocará que la salida cambie al estado Q = 1. Esta condición siempre establecerá Q = 1. y no tiene efecto sobre el estado de la salida. en el circuito mostrado utilizamos el retardo de la puerta NOT que limita la frecuencia de trabajo. Si las entradas se regresan a 0 en forma simultánea. el estado de salida resultante será impredecible. en donde permanecerá la salida aun después de que RESET regrese a ALTO. SET = 0. en donde permanecerá aún después de que RESET regrese a 0.

recordemos lo tiempos de subida y bajada del chip NOR. Un flip-flop SR implementada con compuertas NAND se comporta de la misma manera que el Latch NAND para ello se necesita de una señal de reloj bien sincronizada. es decir. lo más cuadrada posible. se producen cambios en las entradas S y/o R? . es el caso más probable para ello hacemos más lento las transiciones del reloj de manera que se pueda detectar el flanco.que el pulso efectivo del reloj CK dure unos pocos nanosegundos. esto se hace manipulando los elementos externos al 555 o al Smith Trigger por ejemplo. ¿Cómo deben ser los pulsos de reloj? Muestre con una tabla de verdad. La solución sería cambiar los elementos externos del Generado de la Señal de Reloj para hacer el clock más veloz y obtener una frecuencia apta que sea capaz de aceptar la puerta NOR. 5) Explique el funcionamiento del flip-flop SR síncrono implementado con puertas NAND. O también se coloca un BUFFER o un par mas de compuertas NOR después del primero es la solución más práctica ya que aumentara el retardo rápidamente lo suficiente para disparar el flip-flop. A continuación se muestra la tabla de verdad: S R CLK 0 0 ↑ Q Ambigua 1 0 ↑ 0 0 1 ↑ 1 1 1 ↑ Q0 (sin cambio) ¿Qué sucede con las salidas si.  Si la puerta NOR posee un retardo demasiado grande. ¿Cómo solucionará si el retardo impuesto por la puerta NOT no fuese suficiente? Analizando la pregunta y el estado del problema se observa dos posibilidades:  Si la puerta NOR posee un retardo demasiado pequeño. mientras el pulso de reloj CK está en 1. es el caso menos probable pero si ocurriese se tendría tanto la señal A y B exactamente opuestos lo que haría que no haiga flanco de subida en este caso.

Su circuitería interna se muestra en la siguiente imagen: J K CLK Q 0 0 ↓ 1 0 ↓ 1 0 1 ↓ 0 1 1 ↓ Q0 Q´ 0 (sin cambio) (conmuta) . Explique el caso cuando un biestable es activado con flancos de pulsos de reloj. Muestre la tabla de verdad. de la salida. un latch tipo NOR y su Ecuación Característica es la siguiente: Q (t+1) = S + ´ R Q (T) 6) Explique el funcionamiento del flip-flop JK con señal de reloj. ¿Cuál es su ecuación característica? Su funcionamiento es exactamente igual al Flip-flop SR excepto cuando ambas entradas síncronas J y K están en 1. al flanco del CLK.No interesa si el CLK está en 1 o en 0 lo que realmente interesa son los flancos de subida o de bajada ya que estos promueven los disparos en la salida del flipflop. de la salida. No se produce ningún cambio en las entradas S o R y si mantuviese en 1 el CLK entonces el flip-flop se comporta como un Latch NAND. es decir cuando ocurra en el CLK un flanco de subida o bajada se el flip-flop tomara la salida respectiva que se determinara por las entradas síncronas y el estado anterior. por factores de comodidad. aquí ya no hay ambigüedad al contrario ocurre la conmutación al estado anterior. al flanco de subida o bajada. Bueno es exactamente igual como se explicó para el Latch NAND solo que se le agrego la señal de reloj y su respectivo detector de flancos. ¿Cuál es la ecuación característica de un biestable S-R? Mayormente los Flip-flops SR usan en su interior.

Las entradas asíncronas están inactivas y el Flip-flop es libre de responder a las entradas J. Esta condición no debe utilizarse. K o CLK.  ´ PRESET = 0. La entrada CLK no tiene efecto mientras que ´ CLEAR  ´ PRESET = 0. ´ PRESET ´ CLEAR = 0. ´ CLEAR = 1.Su ecuación característica es: ´ Q (t+1) = J Q(t) + ´ K Q (t) Si se le agrega las entradas asíncronas se obtiene: ´ Q (t+1) = PR + CLR( J ´ Q(t) + ´ K Q (t)) 7) Explique para qué se utilizan las entradas de prefijación asíncronas (PresetClear) (Set-Reset) en los flip-flops. pueden llevarse a cabo la operación con sincronización por reloj. Se usan mayormente para dar estados deseados a los flip-flops en aplicaciones como Registros o Contadores. sin importar que condiciones estén presentes en las entradas J. . K y CLK. La entrada CLK no puede afectar al Flip-flop mientras que  ´ PRESET = 1. en otras palabras. K y CLK. sin importar las condiciones en las entradas J. La señal ´ CLEAR se activa y Q se borra de inmediato para quedar en 0. Bueno las entradas asíncronas son también llamadas “entradas predominantes” ´ CLEAR y son conocidas como ´ PRESET y y son activas en bajo. en donde se necesita que estén en borrados de antemano. La señal ´ PRESET esta activa y Q se establece en forma inmediata en 1. ya que puede producirse una respuesta ambigua. Su funcionamiento es el siguiente:  ´ PRESET = ´ CLEAR = 1. = 0. = ´ CLEAR = 0.

A continuación se muestra su símbolo. estos derivados son:  Flip-Flop Tipo D: Ocurre cuando las entradas S-R o J-K son opuestas mediante un inversor. A continuación se muestra su símbolo. La simbología ANSI/IEEE . su tabla de verdad y su mapa de Karnaugh: ´ Q(t) Q(t) D Q(t ) 0 0 0 1 CLK ↓ Q(t+ 1) 0 ↓ 0 ´ D D 1 1 1 0 1 ↓ Su ecuación característica según el Mapa K seria: 1 1 Q(t+1) 1 ↓ =D Si se le agrega entradas asíncronas: ´ Q(t+1) = PR +CLR(D)  Flip-Flop Tipo T: Ocurre cuando las entradas S-R o J-K son idénticas en niveles lógicos. su tabla de verdad y su mapa de Karnaugh: T Q( t) 0 0 CL K ↓ Q(t+ 1) 0 0 1 ↓ 1 1 0 ↓ 1 Su ecuación 1 1 ↓ Mapa K seria: 0 Q(t+1) = T Q(t) ´ Q(t) característica ⊕ Si se le agrega ´ Q(t+1) = PR según el Q(t) T´ T 1 1 entradas asíncronas: +CLR(T ⊕ Q(t)) 9) Muestre los símbolo de los flip-flops de acuerdo a la norma ANSI/IEEE y a la norma IEC.8) Utilizando mapas de Karnaugh. a decir verdad en toda la resolución se ha usado pura simbología IEC es la más metódica y más usada para la enseñanza de cursos de Sistemas Digitales. Bueno ambos tipos de Flip-flop son derivados de los dos primeros. La simbología IEC es la usada comúnmente. obtenga las ecuaciones características a partir de las tablas de verdad para los biestables D y T.

I. por ello posee una gran reputación es un poco más compleja que la propuesta por IEC pero a continuación se muestra algunos de los flip-flops usando esta simbología. 10) Presentar los diagramas esquemáticos de los C. Comencemos: Compuerta NAND . utilizados en esta práctica. así como sus tablas de verdad.es las más reconocida a nivel mundial. Bueno los Circuitos Integrados a usar son 8 y se recomienda usar los de la familia TTL.

Compuerta NOR Compuerta NOT Compuerta AND Flip-flop Tipo D .

Latch Transparente Flip Flop JK Flip Flop JK especial .

Bibliografía y Sitios Web: Sistemas Digitales. Principios y Aplicaciones (Ronald Tocci) Diseño Digital-Principios y Prácticas( Jhon Wakerly) http://es.com.professorvalfredo. 7475.pdf http://www.org/datasheets/50/375708_DS. 7474. 7408.wikipedia.Los CI TTL siguen este orden: 7400.futurlec.com http://www.datasheetcatalog.br/Download/Simbologia%20IEEE.pdf . otros flip-flops (74112).org/wiki/Latch http://www. 7476 (x 2). 7404. 7402.