Slau144j msp430

MSP430x2xx Familia
Literatura Gua del usuario Nmero: SLAU144J Diciembre de 2004 y revisada

2013 Julio
Contenido
Prefacio ................................................................
...................................................................... 21
1 Introduccin.......... 23
1.1 Arquitectura ... ... ... ... 24 1.2 Flexible sistema
Reloj ... ... ... ... 24 1.3 Emulacin
Integrada ... ... ... ... ... ... ... ... 25 1.4 Espacio de
direcciones ... ... ... ... ... ... 25 1.4.1
Flash/ROM ... ... ... ... ... ... 25 1.4.2 MEMORIA
RAM ... ... ... ... ... ... ... 26 1.4.3 Mdulos
Perifricos ... ... ... ... ... ... ... 1.4.4 Funcin especial 26
Registros (francos suizos) ... ... ... ... ... ... 26 1.4.5 Organizacin
de la Memoria ... ... ... ... ... ... 26 1.5 MSP430x2xx Familia
Mejoras ... ... ... ... ... ... ... 27
2 Restablecimiento del sistema, interrupciones y modos de
funcionamiento ... ... ... ... ... ... ... . 28
2.1 Inicializacin y restablecimiento del sistema ... ... ... ... ... ...
... ... 29 2.1.1 Reinicio (BOR) ... ... ... ... ... ... ... ... 29 2.1.2
Dispositivo condiciones iniciales Despus restablecimiento del
sistema ... ... ... ... ... ... . 30 2.2
Interrupciones ... ... ... ... ... ... ... ... 31 2.2.1 (No)
-interrupciones enmascarables (NMI) ... ... ... ... . 2.2.2
Interrupciones enmascarables 31 ... ... ... ... ... ... ... 34 2.2.3
Interrumpir el proceso ... ... ... ... ... ... ... 35 2.2.4 Vectores de
interrupcin ... ... ... ... ... ... ... . 37 2.3 Modos de funcionamiento
... ... ... ... ... ... ... ... 38 2.3.1 Entrada y Salida modos de baja
potencia ... ... ... ... ... ... ... ... 40 2.4 Principios para
aplicaciones de baja potencia ... ... ... ... ... ... .. 40 2.5 Conexin
de pines no utilizados ... ... ... ... ... ... ... 41
3
CPU .....................................................................
............................................................ 42
Introduccin 3.1 CPU ... ... ... ... ... ... ... ... 43 3.2 Registros de
la CPU ... ... ... ... ... ... 44 3.2.1 Contador de programa (PC) ... ...
... ... ... ... ... ... 44 3.2.2 Puntero de pila (SP) ... ... ... ... ...
... ... 45 3.2.3 Registro de Estado (SR) ... ... ... ... ... ... ... ...
45 3.2.4 Registros Generador constante CG1 y
CG2 ... ... ... ... ... ... ... ... 46 3.2.5 Registros de uso general R4
a R15 ... ... ... ... ... ... ... ... 47 3.3 Modos de
direccionamiento ... ... ... ... 47 3.3.1 Modo de
registro ... ... ... ... 49 3.3.2 Modo
indexado ... ... ... ... ... ... ... ... 50 3.3.3 Modo
simblico ... ... ... ... ... ... 51 3.3.4 Modo absoluto ... ... ... ...
52 3.3.5 Modo de registro Indirecto ... ... ... ... ... ... ... ... 53
3.3.6 Modo Autoincrement indirecta ... ... ... ... ... ... ... 54 3.3.7
Modo inmediato ... ... ... ... ... ... ... . 55 3.4 Conjunto de
instrucciones ... ... ... ... ... 56 3.4.1 Double-Operand (Formato I)
Instrucciones ... ... ... ... ... ... ... ... 57 3.4.2 Single-Operand
(formato II) Instrucciones ... ... ... ... ... ... ... ... 58 3.4.3
Saltos ... ... ... ... ... 59
2 Contenido SLAU144J entre diciembre de 2004 y revisada 2013 Julio
presentar documentacin comentarios
Copyright 2004-2013, Texas Instruments Incorporated
www.ti.com
3.4.4 Instrucciones y ciclos largos ... ... ... ... ... ... Conjunto de
instrucciones 60 3.4.5 Descripcin ... ... ... ... ... ... . 62 3.4.6
Detalles Conjunto de instrucciones ... ... ... ... ... ... 64
CPUX 4 ... ... ... ... ... ... 115
4.1 CPU Introduccin ... ... ... ... 116 4.2 Interrumpe ... ... 4,3 118
Registros de la CPU ... ... ... ... ... ... ... 119 4.3.1 Contador de
programa (PC) ... ... ... ... ... ... 119 4.3.2 Puntero de pila
(SP) ... ... ... ... ... ... ... 119 4.3.3 Registro de Estado
(SR) ... ... ... ... ... ... 4.3.4 Constante del Generador 121 registros
(CG1 y CG2) ... ... ... ... ... ... 4.3.5 Registros de uso general 122
(R4 a R15) ... ... ... ... ... ... ... .. 4.4 Modos de direccionamiento
123 ... ... ... ... ... ... ... ... 125 4.4.1 Modo de
registro ... ... ... ... ... ... 126 4.4.2 Modo
indexado ... ... ... ... ... ... 127 4.4.3 Modo simblico ... ... ... ...
... ... ... . 131 4.4.4 Modo absoluto ... ... ... ... ... ... ... .
Indirecta 4.4.5 136 Modo de registro ... ... ... ... ... ... 138 4.4.6
Modo Autoincrement indirecta ... ... ... ... ... ... ... ... 139 4.4.7
Modo inmediato ... ... ... ... ... ... ... MSP430 140 4,5 y MSP430X
instrucciones ... ... ... ... ... ... ... ... MSP430 142 4.5.1
Instrucciones ... ... ... ... ... ... 142 4.5.2 MSP430X una serie de
instrucciones ... ... ... ... ... ... ... .. Conjunto de instrucciones
147 4.6 Descripcin ... ... ... ... ... ... ... 4.6.1 Instrucciones
ampliadas 160 descripciones Binario ... ... ... ... ... ... ... . MSP430
161 4.6.2 Instrucciones ... ... ... ... ... ... 163 4.6.3 MSP430X una
serie de instrucciones ... ... ... ... ... ... ... .. 215 4.6.4 MSP430X
dirigir instrucciones ... ... ... ... . 257
5 Mdulo Bsico+ Reloj ... ... ... ... ... .. 272
5.1 Basic Mdulo de reloj+ Introduccin ... ... ... ... ... ... ... ...
5,2 273 Mdulo Bsico+ Reloj Funcionamiento ... ... ... ... ... .. 275
5.2.1 Mdulo de reloj bsico+ Caractersticas para aplicaciones de baja
potencia ... ... ... ... ... ... ... .. 5.2.2 Para 276 internos
-Potencia/oscilador (VLO) ... ... ... ... ... ... ... .. 276 5.2.3
Oscilador LFXT1 ... ... ... ... ... ... ... 276 5.2.4 Oscilador
XT2 ... ... ... ... ... ... 277 5.2.5 Oscilador digital (DCO) ... ... ...
... ... ... ... ... 5.2.6 Modulador 277 LA
CONTRALORA ... ... ... ... ... ... ... . 279 5.2.7 Mdulo de reloj
bsico+ El Funcionamiento ... ... ... ... ... ... . 279 5.2.8
Sincronizacin de seales de reloj ... ... ... ... ... ... ... .. 5,3 280
Mdulo de reloj bsico+ registros ... ... ... ... ... ... ... ... 282
5.3.1 DCOCTL, la contralora Registro de
Control ... ... ... ... ... ... ... .. 283 5.3.2 BCSCTL1, Sistema de
reloj 1 Registro de Control ... ... ... ... ... ... ... .. 283 5.3.3
BCSCTL2, Sistema de reloj 2 Registro de
Control ... ... ... ... ... ... ... .. 284 5.3.4 BCSCTL3, Sistema de
reloj 3 Registro de Control ... ... ... ... ... ... ... .. 285 5.3.5 IE1,
Enable Interrupcin Registro 1 ... ... ... ... ... ... ... .. 286 5.3.6
IFG1, bandera de interrupcin 1 Registro ... ... ... ... ... ...
Controlador de DMA 6 286 ... ... ... ... ... ... ... 287
6.1 DMA Introduccin ... ... ... ... 6.2 Operacin DMA 288 ... .. 290
6.2.1 Modos de direccionamiento DMA ... ... ... ... ... .. 290 6.2.2
Modos de transferencia DMA ... ... ... ... ... ... ... ... 291 6.2.3
Iniciar transferencias DMA ... ... ... ... ... .. 297
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Contenido 3
www.ti.com
6.2.4 detener las transferencias DMA ... ... ... ... ... .. 298 6.2.5
Canal DMA prioridades ... ... ... ... ... ... ... ... 299 6.2.6 Tiempo de
ciclo DMA ... ... ... ... ... ... ... ... 299 6.2.7 Usando la DMA con
interrupciones del sistema ... ... ... ... ... ... ... ... 6.2.8
Controlador de DMA 299 interrupciones ... ... ... ... ... ... . 300 6.2.9
Utilizando el USCI_B 2I C Mdulo con el controlador de
DMA ... ... ... ... ... ... ... ... 6.2.10 Utilizando 300 ADC12 con el
controlador de DMA ... ... ... ... ... ... ... ... 301 6.2.11 Con DAC12
con el controlador de DMA ... ... ... ... ... ... ... .. 301 6.2.12 Por
Escrito a Flash con el controlador DMA ... ... ... ... ... ... ... . 301
Registros DMA 6,3 ... .. 302 6.3.1 DMACTL0, DMA 0 Registro de Control ...
... ... ... ... ... .. 303 6.3.2 DMACTL1, DMA 1 Registro de
Control ... ... ... ... ... ... .. 303 6.3.3 DMAxCTL, canal DMA x
registro de control ... ... ... ... ... ... ... . 304 6.3.4 DMAxSA, DMA
Fuente Registro de Direcciones ... ... ... ... ... ... . 305 6.3.5
DMAxDA, DMA Direccin de Destino Registro ... ... ... ... ... ... ... ..
306 6.3.6 DMAxSZ, DMA Tamao registro de
direcciones ... ... ... ... ... ... ... ... 6.3.7 DMAIV 306 vectores de
interrupcin, DMA Registro ... ... ... ... ... ... ... ... 307
7 Controlador de memoria Flash ... ... ... ... ... ... ... . 308
Memoria Flash 7.1 Introduccin ... ... ... ... ... ... ... ... 309 7.2
Segmentacin de Memoria Flash ... ... ... ... ... ... ... ... Segmenta
309 7.2.1 ... ... ... ... ... .. 7.3 Memoria Flash 310 Funcionamiento ...
... ... ... ... ... ... 311 7.3.1 Memoria Flash Generador de distribucin
... ... ... ... ... ... ... .. 311 7.3.2 Borrado de memoria Flash ... ...
... ... ... ... 312 7.3.3 Escritura memoria Flash ... ... ... ... ... ...
... ... 315 7.3.4 Acceso a memoria Flash escribir o borrar
durante ... ... ... ... ... ... ... . 320 7.3.5 Detener un ciclo escribir
o borrar ... ... ... ... ... ... ... .. 321 7.3.6 Modo de lectura
Marginal ... ... ... ... ... ... ... ... 321 7.3.7 Configuracin y acceso
al controlador de memoria Flash ... ... ... ... ... ... .. 321 7.3.8
Controlador de memoria Flash interrumpe ... ... ... ... ... ... ... ...
7.3.9 Programacin 321 dispositivos de memoria
Flash ... ... ... ... ... ... ... ... 7,4 321 Registros de Memoria
Flash ... ... ... ... ... ... ... 323 7.4.1 FCTL1, memoria Flash Registro
de Control ... ... ... ... ... ... ... .. 324 7.4.2 FCTL2, memoria Flash
Registro de Control ... ... ... ... ... ... ... .. 324 7.4.3 FCTL3,
memoria Flash Registro de Control ... ... ... ... ... ... ... .. 325
7.4.4 FCTL4, memoria Flash Registro de
Control ... ... ... ... ... ... ... .. 326 7.4.5 IE1, Enable Interrupcin
Registro 1 ... ... ... ... ... ... ... .. 326
8 E/S digitales ... ... ... ... ... ... ...
8,1 327 E/S digitales Introduccin ... ... ... ... ... ... 328 Digital
8.2 Operacin de E/S ... ... ... ... ... ... ... ... 328 8.2.1 Registro
de entrada PxIN ... ... ... ... ... ... ... ... 8.2.2 Registros de Salida
328 PxOUT ... ... ... ... ... .. 328 8.2.3 Direccin PxDIR
registros ... ... ... ... ... ... ... ... 329 8.2.4 Resistencias
pullup/desplegable PxREN habilitar
registros ... ... ... ... ... ... ... .. 329 8.2.5 Funcin Seleccionar
Registros PxSEL y PxSEL2 ... ... ... ... ... ... ... . 8.2.6 Oscilador
329 Pin ... ... ... ... ... ... ... ... 8.2.7 330 P1 y P2
corta ... ... ... ... ... ... 8.2.8 Configuracin 331 pines de puerto
utilizado ... ... ... ... ... ... 8,3 332 E/S digitales registros ... ...
... ... ... ... ... ... 333
9 Supervisor de tensin de alimentacin (SVS) ... ... ... ... ... .. 335
9.1 Supervisor de tensin de alimentacin (SVS)
Introduccin ... ... ... ... ... ... ... ... SVS 336 9.2
Funcionamiento ... .. 337 9.2.1 Configuracin de la
SVS ... ... ... ... ... ... 337
4 ndice SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
documentacin comentarios
www.ti.com
9.2.2 Comparacin SVS Operacin ... ... ... ... ... ... ... 9.2.3 Cambio
de la 337 Bits VLDx ... ... ... ... ... ... ... ... SVS 337 9.2.4 Rango
de funcionamiento ... ... ... ... ... ... ... ... SVS 338 Registros
9,3 ... ... ... ... ... ... ... 339 9.3.1 SVSCTL, SVS Registro de Control
... ... ... ... . 340
10 Temporizador de vigilancia+ (WDT+) ... ... ... ... ... ... ...
10.1 Del Temporizador 341+ (WDT+) Introduccin ... ... ... ... . 342 10.2
Temporizador Watchdog+ Operacin ... ... ... ... ... ... ... ... 344
10.2.1 Contador Temporizador Watchdog+ ... ... ... ... ... ... ... 344
10.2.2 Modo Vigilante ... ... ... ... ... ... ... 344 10.2.3 Modo
temporizador de intervalos ... ... ... ... ... ... ... ... 10.2.4 344
Interrupciones del temporizador+ ... ... ... ... ... ... .. 10.2.5 344
Reloj temporizador Watchdog+ El Funcionamiento ... ... ... ... ... . 345
10.2.6 Operacin en modos de baja potencia ... ... ... ... ... ... ... ..
345 10.2.7 Ejemplos de Software ... ... ... ... ... ... 10.3 Del
Temporizador 345 Registros+ ... ... ... ... ... ... 346 10.3.1 WDTCTL,
temporizador de vigilancia+ Registro ... ... ... ... ... ... ... ... 347
10.3.2 IE1, Enable Interrupcin Registro 1 ... ... ... ... ... ... ... ..
348 10.3.3 IFG1, bandera de interrupcin 1 Registro ... ... ... ... . 348
11 Multiplicador de Hardware ... ... ... ... ... ... ... ... 349
11.1 Multiplicador de Hardware Introduccin ... ... ... ... ... .. 350
11.2 Operacin Multiplicador de Hardware ... ... ... ... ... ... ... ...
11.2.1 Registros operando 350 ... ... ... ... ... ... ... ... 11.2.2
Registros 351 resultado ... ... ... ... ... ... ... 351 11.2.3 Ejemplos
de Software ... ... ... ... ... ... 352 11.2.4 Direccionamiento Indirecto
RESLO de ... ... ... ... . 353 11.2.5 Mediante Interrupciones ... ... ...
... ... ... ... 353 11,3 Registros Multiplicador de
Hardware ... ... ... ... ... ... ... ...
Timer_A 354 12 ... ... ... ... ... ... ... 355
12.1 Timer_A Introduccin ... ... ... ... 356 12.2 Timer_A
Operacin ... ... ... ... ... ... ... ... 357 12.2.1 16 Bits Contador
Temporizador ... ... ... ... ... ... ... ... 357 12.2.2 Arranque del
cronmetro ... ... ... ... ... ... ... 12.2.3 Modo de temporizador 358
Control ... ... ... ... ... ... ... ... 358 12.2.4 Captura/comparar
manzanas ... ... ... ... ... ... ... ... 362 12.2.5 Unidad de
salida ... ... ... ... ... ... 363 12.2.6 Timer_A
interrumpe ... ... ... ... ... ... ... ... 367 12.3 Timer_A registros ...
... ... ... ... ... ... ... 369 12.3.1 TACTL, Timer_A Registro de Control
... ... ... ... ... ... ... ... 12.3.2 370 TAR, Timer_A
Registro ... ... ... ... ... .. 371 12.3.3 TACCRx, Timer_A
Capture/Compare Registro x ... ... ... ... ... ... .. 371 12.3.4 TACCTLx,
Captura/Comparar Registro de Control ... ... ... ... ... ... ... ... 372
12.3.5 TAIV, vector de interrupcin Timer_A
Registro ... ... ... ... ... ... ..
Timer_B 373 13 ... ... ... ... ... ... ... 374
13.1 Timer_B Introduccin ... ... ... ... 375 13.1.1 Las similitudes y
las diferencias de Timer_A ... ... ... ... ... ... ... ... 375 13.2
Timer_B Operacin ... ... ... ... ... ... ... ... 377 13.2.1 16 Bits
Contador Temporizador ... ... ... ... ... ... ... ... 377 13.2.2 Arranque
del cronmetro ... ... ... ... ... ... ... 13.2.3 Modo de temporizador
377 Control ... ... ... ... ... ... ... ... 377 13.2.4 Captura/comparar
manzanas ... ... ... ... ... ... ... ... 381 13.2.5 Unidad de
salida ... ... ... ... ... ... 384
www.ti.com
Timer_B Interrupciones 13.2.6 ... ... ... ... ... ... ... ... 388
Registros Timer_B 13,3 ... ... ... ... ... ... ... ... 390 13.3.1 Timer_B
TBCTL Registro de Control ... ... ... ... ... ... ... ... 391 13.3.2 TBR,
Timer_B Registro ... ... ... ... ... .. 392 13.3.3 TBCCRx, Timer_B
Capture/Compare Registro x ... ... ... ... ... ... .. 392 13.3.4 TBCCTLx,
Captura/Comparar Registro de Control ... ... ... ... ... ... ... ... 393
13.3.5 TBIV Timer_B vector de interrupcin,
registro ... ... ... ... ... ... .. 394
14 Interfaz Serie Universal (USI) ... ... ... ... ... ... ... ... 395
14.1 USI Introduccin ... ... ... ... ... ... ... ... 396 14.2 USI
Operacin ... ... ... ... ... ... ... 14.2.1 Inicializacin USI
399 ... ... ... ... ... ... ... 399 14.2.2 USI Generacin de
Reloj ... ... ... ... ... ... 14.2.3 Modo SPI 399 ... ... ... ... ... ...
... ... 400 2I 14.2.4 Modo C ... ... ... ... ... ... USI 402 14,3
registros ... ... ... ... ... ... 405 14.3.1 USICTL0, USI 0 Registro de
Control ... ... ... ... ... ... 406 14.3.2 USICTL1, USI 1 Registro de
Control ... ... ... ... ... ... 407 14.3.3 USICKCTL, USI Reloj Registro
de Control ... ... ... ... ... ... ... ... 408 14.3.4 USICNT, USI poco
registro de contador ... ... ... ... ... ... ... ... 408 14.3.5 USISRL,
USI Byte bajo Registro de desplazamiento ... ... ... ... ... ... ... ...
409 14.3.6 USISRH, USI Byte Alto Registro de
desplazamiento ... ... ... ... ... ... ... ... 409
15 Interfaz de comunicacin serie Universal, UART
Modo ... ... ... ... ... ... ... .. 410
15.1 USCI Descripcin ... .. 411 15.2 USCI Introduccin: Modo
UART ... ... ... ... ... ... ... ... 411 15.3 USCI operacin: Modo
UART ... ... ... ... ... ... ... ... 413 15.3.1 Inicializacin y
Restablecer USCI ... ... ... ... ... ... 413 15.3.2 Formato de caracteres
... ... ... ... ... ... ... 413 15.3.3 Comunicacin asncrona
Formatos ... ... ... ... ... ... ... . 413 15.3.4 Deteccin automtica de
velocidad en baudios ... ... ... ... ... ... ... .. 416 15.3.5
Codificacin y decodificacin IrDA ... ... ... ... ... ... 417 15.3.6
Deteccin de errores automtica ... ... ... ... ... ... ... 418 15.3.7
USCI Recibir que ... ... ... ... ... ... 418 15.3.8 USCI Transmitir
que ... ... ... ... ... ... ... ... 15.3.9 419 Velocidad en baudios de
UART Generacin ... ... ... ... ... ... 15.3.10 419 Ajuste una velocidad
de transmisin ... ... ... ... ... ... ... ... 15.3.11 421 Transmitir
poco tiempo ... ... ... ... ... ... ... ... 15.3.12 422 Recibir poco
tiempo ... ... ... ... ... ... ... ... 15.3.13 422 Velocidades de
transmisin y tpicos Errores ... ... ... ... ... ... ... .. 15.3.14 424
Utilizando el mdulo de USCI Modo UART Modos de Baja Potencia ... ... ...
... ... ... ... .. 15.3.15 426 USCI
interrumpe ... ... ... ... ... ... ... 426 15,4 USCI Registros: Modo UART
... ... ... ... ... ... ... ... 428 15.4.1 UCAxCTL0, USCI_Ax 0 Registro
de Control ... ... ... ... ... ... ... . 429 15.4.2 UCAxCTL1, USCI_Ax 1
Registro de Control ... ... ... ... ... ... ... . 430 15.4.3 UCAxBR0
USCI_Ax, Registro de Control de Velocidad en baudios
0 ... ... ... ... ... ... ... .. 430 15.4.4 UCAxBR1 USCI_Ax, Registro de
Control de Velocidad en baudios 1 ... ... ... ... ... ... ... .. 430
15.4.5 UCAxMCTL, USCI_Ax Registro Control de
modulacin ... ... ... ... ... ... ... .. 431 15.4.6 UCAxSTAT, USCI_Ax
Registro de Estado ... ... ... ... ... ... ... .. 431 15.4.7 UCAxRXBUF
USCI_Ax Bfer de recepcin, registro ... ... ... ... ... ... ... 432
15.4.8 UCAxTXBUF, USCI_Ax Transmit Buffer
Registro ... ... ... ... ... ... ... 432 15.4.9 UCAxIRTCTL USCI_Ax IrDA,
Registro de Control de transmisin ... ... ... ... ... ... ... ...
15.4.10 432 UCAxIRRCTL, IrDA USCI_Ax Recibir Registro de
Control ... ... ... ... ... ... ... .. 15.4.11 432 UCAxABCTL USCI_Ax,
Control automtico de velocidad en baudios
Registro ... ... ... ... ... ... ... ... 15.4.12 433 IE2, interrupcin
permiten registrar 2 ... ... ... ... . 433
6 ndice SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com
15.4.13 IFG2, bandera de interrupcin 2

Registro ... ... ... ... ... ... ... .. 15.4.14 433 UC1IE1 Enable
Interrupcin USCI_A Registro ... ... ... ... ... ... ... .. 15.4.15 434
UC1IFG, USCI_A1 Registro bandera de
interrupcin ... ... ... ... ... ... ... . 434
16 Universal Interfaz de comunicacin serie, modo SPI ... ... ... ... ...
... ... ... 435
16.1 USCI Descripcin ... .. 436 16.2 USCI Introduccin: Modo SPI ... ...
... ... ... ... ... ... 436 16.3 USCI operacin: Modo SPI ... ... ... ...
... ... ... ... 438 16.3.1 Inicializacin y Restablecer
USCI ... ... ... ... ... ... 438 16.3.2 Formato de caracteres ... ... ...
... ... ... ... 439 16.3.3 Modo Maestro ... ... ... ... 439 16.3.4 Modo
Esclavo ... ... ... ... ... ... ... ... 16.3.5 440 SPI
que ... ... ... ... ... ... Serie 441 16.3.6 Control del
Reloj ... ... ... ... ... ... ... ... 441 16.3.7 Utilizando el modo SPI
con modos de baja potencia ... ... ... ... ... ... ... .. 16.3.8 442 SPI
interrumpe ... ... ... ... ... ... 442 16.4 USCI Registros: Modo
SPI ... ... ... ... ... ... ... ... 444 16.4.1 UCAxCTL0, USCI_Ax Registro
de Control 0, UCBxCTL0, USCI_Bx 0 Registro de Control ... ... ... ... ...
... . 445 16.4.2 UCAxCTL1, USCI_Ax Registro de Control 1, UCBxCTL1,
USCI_Bx 1 Registro de Control ... ... ... ... ... ... ... ... 445 16.4.3
UCAxBR0, Tasa de bits USCI_Ax Registro de Control 0, UCBxBR0, USCI_Bx Bit
Rate Control Registro 0 ... ... ... ... ... ... ... 446 16.4.4 UCAxBR1,
USCI_Ax Bit Rate Control Registro 1, UCBxBR1, USCI_Bx Bit Rate Control
Registro 1 ... ... ... ... ... ... ... 446 16.4.5 UCAxSTAT, USCI_Ax
Registro de Estado, UCBxSTAT, USCI_Bx Registro de
Estado ... ... ... ... ... ... ... . 446 16.4.6 UCAxRXBUF USCI_Ax Bfer
de recepcin, registro, UCBxRXBUF USCI_Bx Bfer de recepcin,
registro ... ... ... ... ... ... ... ... 446 16.4.7 UCAxTXBUF, USCI_Ax
Transmit Buffer Register, UCBxTXBUF, USCI_Bx Transmit Buffer Registro ...
... ... ... ... ... ... ... 447 16.4.8 IE2, interrupcin permiten
registrar 2 ... ... ... ... ... ... ... .. 447 16.4.9 IFG2, bandera de
interrupcin 2 Registro ... ... ... ... . 16.4.10 447 UC1IE,
USCI_A1/USCI_B1 Enable Interrupcin Registro ... ... ... ... ... .
16.4.11 448 UC1IFG, USCI_A1/USCI_B1 Registro bandera de
interrupcin ... ... ... ... ... ... ... ...
17 448 Universal Interfaz de comunicacin serie, 2I C
Modo ... ... ... ... ... ... .. 449
17.1 USCI Descripcin ... .. 450 17.2 USCI Introduccin: 2I C
Modo ... ... ... ... ... ... ... ... 450 17.3 USCI Operacin: 2I C
Modo ... ... ... ... ... ... ... 451 17.3.1 Inicializacin y Restablecer
USCI ... ... ... ... ... ... 17.3.2 452 2I C serie de
datos ... ... ... ... ... ... ... . 17.3.3 452 2 modos de
direccionamiento I C ... ... ... ... ... ... 17.3.4 453 Mdulo 2I C Modos
de funcionamiento ... ... ... ... ... ... 17.3.5 454 2I C Generacin de
Reloj y sincronizacin ... ... ... ... ... ... . 464 17.3.6 Mediante el
mdulo de USCI 2I C Modo con modos de baja
potencia ... ... ... ... ... ... ... . 17.3.7 USCI 465 interrupciones en
Modo 2I C ... ... ... ... ... ... .. 465 17.4 USCI Registros: 2I C
Modo ... ... ... ... ... ... ... 467 17.4.1 UCBxCTL0, USCI_Bx 0 Registro
de Control ... ... ... ... ... ... ... . 468 17.4.2 UCBxCTL1, USCI_Bx 1
Registro de Control ... ... ... ... ... ... ... . 469 17.4.3 UCBxBR0
USCI_Bx, Registro de Control de Velocidad en baudios
0 ... ... ... ... ... ... ... .. 469 17.4.4 UCBxBR1 USCI_Bx, Registro de
Control de Velocidad en baudios 1 ... ... ... ... ... ... ... .. 469
17.4.5 UCBxSTAT, USCI_Bx Registro de
Estado ... ... ... ... ... ... ... .. 470 17.4.6 UCBxRXBUF USCI_Bx Bfer
de recepcin, registro ... ... ... ... ... ... ... 470 17.4.7 UCBxTXBUF,
USCI_Bx Transmit Buffer Registro ... ... ... ... ... ... ... 470 17.4.8
UCBxI2COA, USCIBx 2I C propia Direccin Registro ... ... ... ... ... ..
471 17.4.9 UCBxI2CSA, USCI_Bx 2I C Direccin de Esclavo
Registro ... ... ... ... ... ... ... .. 17.4.10 471 UCBxI2CIE, USCI_Bx 2I
C Enable Interrupcin Registro ... ... ... ... ... ... ... .. 17.4.11 471
IE2, interrupcin permiten registrar 2 ... ... ... ... ... ... 472
www.ti.com
17.4.12 IFG2, bandera de interrupcin 2
Registro ... ... ... ... ... ... ... .. 17.4.13 472 UC1IE1 Enable
Interrupcin USCI_B Registro ... ... ... ... ... ... ... .. 17.4.14 472
UC1IFG, USCI_B1 Registro bandera de
interrupcin ... ... ... ... ... ... ... . 473
Interfaz de perifricos 18 USART, UART Modo ... ... ... ... ... ... 474
18.1 USART Introduccin: Modo UART ... ... ... ... ... ... ... ... 475
18.2 USART operacin: Modo UART ... ... ... ... ... .. 476 18.2.1
Inicializacin USART y Restablecer ... ... ... ... ... ... ... .. 476
18.2.2 Formato de caracteres ... ... ... ... ... ... ... 477 18.2.3
Comunicacin asncrona Formatos ... ... ... ... ... ... ... . 477 18.2.4
USART Recibir que ... ... ... ... ... ... . 480 18.2.5 USART Transmitir
que ... ... ... ... ... ... . 18.2.6 USART 480 baudios Generacin ... ...
... ... ... ... ... .. 481 18.2.7 USART
interrumpe ... ... ... ... ... ... ... 487 18.3 USART Registros: Modo
UART ... ... ... ... ... ... ... ... 490 18.3.1 UxCTL, USART Registro de
Control ... ... ... ... ... ... 491 18.3.2 UxTCTL, USART Registro Control
de transmisin ... ... ... ... ... ... ... . 492 18.3.3 UxRCTL, USART
Recibir Registro de Control ... ... ... ... ... ... ... . 493 18.3.4
UxBR0, USART Registro de Control de Velocidad en baudios
0 ... ... ... ... ... ... ... ... 493 18.3.5 UxBR1, USART Registro de
Control de Velocidad en baudios 1 ... ... ... ... ... ... ... ... 493
18.3.6 UxMCTL, USART Registro Control de
modulacin ... ... ... ... ... ... ... .. 494 18.3.7 UxRXBUF, USART
Receive Buffer Registro ... ... ... ... ... ... ... ... 494 18.3.8
UxTXBUF, USART Transmit Buffer Registro ... ... ... ... ... ... ... ..
494 18.3.9 IE1, Enable Interrupcin Registro
1 ... ... ... ... ... ... ... .. 18.3.10 495 IE2, interrupcin permiten
registrar 2 ... ... ... ... ... ... 18.3.11 495 IFG1, bandera de
interrupcin 1 Registro ... ... ... ... ... ... ... .. 18.3.12 495 IFG2,
bandera de interrupcin 2 Registro ... ... ... ... ... ... ... .. 496
Interfaz de perifricos 19 USART, SPI Modo ... ... ... ... . 497
19.1 USART Introduccin: Modo SPI ... ... ... ... ... ... ... ... 498
19.2 USART operacin: Modo SPI ... ... ... ... ... ... ... ... 499 19.2.1
Inicializacin USART y Restablecer ... ... ... ... ... ... ... .. 499
19.2.2 Modo Maestro ... ... ... ... 500 19.2.3 Modo
Esclavo ... ... ... ... ... ... ... ... 19.2.4 500 SPI
que ... ... ... ... ... ... Serie 501 19.2.5 Control del
Reloj ... ... ... ... ... ... ... ... 19.2.6 502 SPI
interrumpe ... ... ... ... ... ... 504 19.3 USART Registros: Modo SPI ...
... ... ... ... ... ... ... 506 19.3.1 UxCTL, USART Registro de
Control ... ... ... ... ... ... 507 19.3.2 UxTCTL, USART Registro Control
de transmisin ... ... ... ... ... ... ... . 507 19.3.3 UxRCTL, USART
Recibir Registro de Control ... ... ... ... ... ... ... . 508 19.3.4
UxBR0, USART Registro de Control de Velocidad en baudios
0 ... ... ... ... ... ... ... ... 508 19.3.5 UxBR1, USART Registro de
Control de Velocidad en baudios 1 ... ... ... ... ... ... ... ... 508
19.3.6 UxMCTL, USART Registro Control de
modulacin ... ... ... ... ... ... ... .. 508 19.3.7 UxRXBUF, USART
Receive Buffer Registro ... ... ... ... ... ... ... ... 508 19.3.8
UxTXBUF, USART Transmit Buffer Registro ... ... ... ... ... ... ... ..
19.3.9 509 MODELOS ME1, Habilitacin del Mdulo Registro
1 ... ... ... ... ... ... ... .. 19.3.10 509 ME2, el mdulo permite
registrar 2 ... ... ... ... ... ... 19.3.11 509 IE1, Enable Interrupcin
Registro 1 ... ... ... ... ... ... 19.3.12 509 IE2, interrupcin permiten
registrar 2 ... ... ... ... . 19.3.13 510 IFG1, bandera de interrupcin 1
Registro ... ... ... ... ... ... ... .. 19.3.14 510 IFG2, bandera de
interrupcin 2 Registro ... ... ... ... ... ... ... ..
20 510
OA ......................................................................
...........................................................
OA 511 20,1 Introduccin ... .. 512
www.ti.com
20,2 OA Operacin ... ... ... ... ... ... 20.2.1 Amplificador OA
513 ... ... ... ... 20.2.2 Entrada 514 OA ... ... ... ... 20.2.3 OA 514
Salida de enrutamiento y comentarios ... ... ... ... ... ... ... ...
20.2.4 Las configuraciones 514 OA ... ... ... ... ... ... ... ... OA 514
20,3 registros ... ... ... ... ... ... 520 20.3.1 OAxCTL0, Opamp que
Registro de Control 0 ... ... ... ... ... ... ... ... 521 20.3.2 OAxCTL1,
Opamp que Registro de Control 1 ... ... ... ... ... ... ... ... 522
21 Comparator_A+ ... ... ... ... ... 523
21.1 Comparator_A+ Introduccin ... ... ... ... ... ... ... ... 524 21.2
Comparator_A+ Operacin ... ... ... ... ... ... ... 21.2.1 Comparacin
525 ... ... ... ... ... ... ... ... 21.2.2 525 Conmutadores analgicos de
entrada ... ... ... ... ... ... 21.2.3 525 Corto Interruptor de
entrada ... ... ... ... ... ... ... ... 526 21.2.4 Filtro de
salida ... ... ... ... 526 21.2.5 ... ... ... ... ... ... Generador de
tensin de referencia 527 21.2.6 Comparator_A+, Deshabilitar puerto
Registro LA CAPD ... ... ... ... ... ... ... . 21.2.7 527 Interrupciones
Comparator_A+ ... ... ... ... ... ... ... 21.2.8 Comparator_A 528 +
utilizada para medir elementos resistivos ... ... ... ... ... ... ... ...
528 21,3 Registros Comparator_A+ ... ... ... ... ... ... ... 530 21.3.1
CACTL1, Comparator_A+ 1 Registro de
Control ... ... ... ... ... ... ... .. 531 21.3.2 CACTL2, Comparator_A+,
Registro de Control ... ... ... ... ... ... ... . 532 21.3.3 LA CAPD,
Comparator_A+, Deshabilitar puerto
Registro ... ... ... ... ... ... ... ...
22 532 ADC10 ... ... ... ... ... ... ...
22,1 533 ADC10 Introduccin ... ... ... ... ... ... 22,2 534 ADC10
Operacin ... ... ... ... ... ... 22.2.1 536 ADC de 10 bits
Core ... ... ... ... ... ... ... 22.2.2 536 ADC10 entradas y
multiplexor ... ... ... ... . 536 22.2.3 ... ... ... ... ... ...
Generador de tensin de referencia 22.2.4 537 Auto
Apagado ... ... ... ... ... ... ... 22.2.5 537 Muestra de Distribucin y
conversin ... ... ... ... ... ... ... .. 538 22.2.6 Modos conversin ...
... ... ... ... ... ... ... 22.2.7 539 ADC10 Controlador Transferencia de
datos ... ... ... ... ... ... ... .. 544 22.2.8 Utilizando el Sensor de
temperatura integrado ... ... ... ... ... ... . 549 ADC10 22.2.9 Tierra
Consideraciones y ruido ... ... ... ... ... ... 22.2.10 550 ADC10
corta ... ... ... ... ... ... ... ... 551 ADC10 registra 22,3 ... ... ...
... 22.3.1 552 ADC10CTL0, ADC10 Registro de Control 0 ... ... ... ... ...
... . 22.3.2 553 ADC10CTL1, ADC10 1 Registro de
Control ... ... ... ... ... ... ... 22.3.3 555 ADC10AE0, Analgico
(Entrada) permiten el control Registro 0 ... ... ... ... ... ... ... ...
22.3.4 556 ADC10AE1, Analgico (Entrada) permiten el control Registro 1
(MSP430F22xx solamente) ... ... ... ... ... ... ... . 22.3.5 556
ADC10MEM, Conversion-Memory Registro, formato binario ... ... ... ... ...
... .. 22.3.6 556 ADC10MEM, Conversion-Memory Registro, 2 Complemento
Formato ... ... ... ... ... ... ... ... 22.3.7 557 ADC10DTC0,
transferencia de datos 0 Registro de
Control ... ... ... ... ... ... ... ... 22.3.8 557 ADC10DTC1,
transferencia de datos 1 Registro de
Control ... ... ... ... ... ... ... ... 22.3.9 557 ADC10SA, Direccin de
inicio Registro para la transferencia de
datos ... ... ... ... ... ... ... ...
23 558 ADC12 ... ... ... ... ... ... ...
23,1 559 ADC12 Introduccin ... ... ... ... ... ... 23,2 560 ADC12
Operacin ... ... ... ... ... ... 562 23.2.1 12 Bits ADC
Ncleo ... ... ... ... ... ... ... 23.2.2 562 ADC12 entradas y
multiplexor ... ... ... ... . 562 23.2.3 ... ... ... ... ... ...
Generador de tensin de referencia 23.2.4 563 Muestra de Distribucin y
conversin ... ... ... ... ... ... ... .. 563
presentar la documentacin comentarios
www.ti.com
Memoria 23.2.5 conversin ... ... ... ... ... ... ... ... 565 23.2.6
Modos Conversin ADC12 ... ... ... ... ... ... ... 565 23.2.7 Utilizando
el Sensor de temperatura integrado ... ... ... ... ... ... . 570 ADC12
23.2.8 Conexin a tierra y el ruido
Consideraciones ... ... ... ... ... ... ... 23.2.9 571 ADC12
corta ... ... ... ... ... ... ... 572 ADC12 registra 23,3 ... ... ... ...
23.3.1 574 ADC12CTL0, ADC12 Registro de Control 0 ... ... ... ... ... ...
. 23.3.2 575 ADC12CTL1, ADC12 Registro de Control

1 ... ... ... ... ... ... . 23.3.3 577 ADC12MEMx, Conversin ADC12
registros de memoria ... ... ... ... ... ... ... .. 23.3.4 578
ADC12MCTLx, Memoria Conversin ADC12 registros de control ... ... ... ...
... ... ... . 23.3.5 578 ADC12IE, ADC12 Enable Interrupcin
Registro ... ... ... ... ... ... ... . 23.3.6 579 ADC12IFG, ADC12 bandera
de interrupcin Registro ... ... ... ... ... ... . 23.3.7 579 ADC12IV
ADC12 vector de interrupcin Registro ... ... ... ... ... ... . 580
24 Estructura TLV ... ... 581
24.1 TLV Introduccin ... ... ... ... ... ... ... ... 24,2 582 Etiquetas
compatibles ... ... ... ... ... ... ... ... 24.2.1 LA CONTRALORA 583 TLV
Estructura Calibracin ... ... ... ... ... ... ... .. 583 24.2.2
TAG_ADC12_1 Calibracin TLV Estructura ... ... ... ... ... ... . 584 24.3
Comprobacin de integridad de segmenta ... ... ... ... ... .. TLV 586
24.4 Anlisis Estructura del segmento A ... ... ... ... ... ... ... ...
DAC12 586 25 ... ... ... ... ... ... ... 588
25,1 CAD12 Introduccin ... ... ... ... ... ... 589 25,2 CAD12
Operacin ... ... ... ... ... ... 25.2.1 591 CAD12 Core ... ... ... ...
591 CAD12 25.2.2 Referencia ... ... ... ... ... ... ... ... 591 25.2.3
Actualizacin del DAC12 Salida de tensin ... ... ... ... ... ... ... ...
591 CAD12_xDAT 25.2.4 Formato de datos ... ... ... ... ... ... ... 592
25.2.5 Amplificador de salida DAC12 calibracin de
compensacin ... ... ... ... ... ... . 25.2.6 592 Agrupacin de varios
mdulos CAD12 ... ... ... ... .. 593 CAD12 25.2.7
Interrupciones ... ... ... ... ... ... ... 594 CAD12 registra
25,3 ... ... ... ... 25.3.1 595 CAD12_xCTL, DAC12 Registro de Control ...
... ... ... ... ... ... . 25.3.2 596 CAD12_xDAT, DAC12 Registro de
Datos ... ... ... ... ... ... ... ...
26 597 SD16_A ... ... ... . 598
26,1 SD16_A Introduccin ... ... ... ... ... ... ... ... 599 26,2 SD16_A
Operacin ... ... ... ... ... ... ... ... 26.2.1 Ncleo 601
ADC ... ... ... ... ... ... ... ... 601 26.2.2 Entrada Analgica y
PGA ... ... ... ... ... ... 601 26.2.3 ... ... ... ... ... ... Generador
de tensin de referencia 26.2.4 601 Auto
Apagado ... ... ... ... ... ... ... Entrada analgica 601 26.2.5
Seleccin de Pares ... ... ... ... ... ... ... ... 601 26.2.6
Caractersticas de la entrada analgica ... ... ... ... ... ... ... ...
602 26.2.7 Filtro Digital ... ... ... ... ... ... ... ... 26.2.8
Conversin 603 Registro de memoria:
SD16MEM0 ... ... ... ... ... ... ... ... 607 26.2.9 Modos
conversin ... ... ... ... ... ... ... ... 26.2.10 608 Utilizando el
Sensor de temperatura integrado ... ... ... ... ... ... ... ... 26.2.11
Manejo de interrupciones 608 ... ... ... ... ... ... 609 26,3 SD16_A
registros ... ... ... ... ... ... ... ... 26.3.1 611 SD16CTL, SD16_A
Registro de Control ... ... ... ... ... ... ... ... 26.3.2 612 SD16CCTL0,
SD16_A 0 Registro de Control ... ... ... ... ... ... ... . 26.3.3 613
SD16INCTL0, SD16_A Entrada Registro de Control ... ... ... ... ... ...
26.3.4 614 SD16MEM0, SD16_A Conversin Registro de
memoria ... ... ... ... ... ... ... ... 615
www.ti.com
26.3.5 SD16AE, SD16_A entrada analgica permiten
registrar ... ... ... ... ... .. 26.3.6 615 SD16IV, SD16_A vector de
interrupcin Registro ... ... ... ... ... ...
27 615 SD24_A ... ... ... . 616
Operacin ... ... ... ... ... ... ... ... 27.2.1 Ncleo 619
ADC ... ... ... ... ... ... ... ... 619 27.2.2 Entrada Analgica y
PGA ... ... ... ... ... ... 619 27.2.3 ... ... ... ... ... ... Generador
de tensin de referencia 27.2.4 619 Auto
Apagado ... ... ... ... ... ... ... Entrada analgica 619 27.2.5
Seleccin de Pares ... ... ... ... ... ... ... ... 619 27.2.6
Caractersticas de la entrada analgica ... ... ... ... ... ... ... ...
620 27.2.7 Filtro Digital ... ... ... ... ... ... ... ... 27.2.8
Conversin 621 Registro de memoria:
SD24MEMx ... ... ... ... ... ... ... ... 625 27.2.9 Modos
conversin ... ... ... ... ... ... ... ... 27.2.10 626 Precarga mediante
operacin de conversin ... ... ... ... ... ... ... ... 27.2.11 628
Utilizando el Sensor de temperatura integrado ... ... ... ... ... ... ...
... 27.2.12 Manejo de interrupciones 629 ... ... ... ... ... ... 630 27,3
SD24_A registros ... ... ... ... ... ... ... ... 27.3.1 632 SD24CTL,
SD24_A Registro de Control ... ... ... ... ... ... ... ... 27.3.2 633
SD24CCTLx, SD24_A Canal x registro de control ... ... ... ... ... ... ...
... 27.3.3 634 SD24INCTLx, SD24_A Canal x Entrada Registro de Control ...
... ... ... ... ... ... ... 27.3.4 635 SD24MEMx, SD24_A Canal x
Conversin Registro de memoria ... ... ... ... ... ... ... . 27.3.5 636
SD24Prex, SD24_A Canal x Precarga Registro ... ... ... ... ... ... ... ..
27.3.6 636 SD24AE, SD24_A Entrada Analgica Habilitar
registro ... ... ... ... ... .. 27.3.7 636 SD24IV, SD24_A vector de
interrupcin Registro ... ... ... ... ... ...
28 637 Mdulo Emulacin Integrada (EEM) ... ... ... ... ... ... ... ...
EEM 638 28,1 Introduccin ... ... ... ... 28,2 EEM 639 bloques de
construccin ... ... ... ... 641 28.2.1 Activa ... ... ... ... 28.2.2
Activar Secuenciador 641 ... ... ... ... ... ... ... ... 641 28.2.3
Almacenamiento de estado interno (Buffer) ... ... ... ... ... ... ... ...
641 28.2.4 Control del Reloj ... ... ... ... ... ... Configuraciones EEM
641 28,3 ... ... ... ... ... ... ... ... 642
Historial de revisiones ... ... ... ... ... ... ... 643
SLAU144J entre diciembre de 2004 y 2013 Julio contenido revisado 11
www.ti.com
Lista de figuras
1-1. MSP430 Arquitectura ... ... ... ... ... ... ... ... 24 1-2. Mapa de
la Memoria ... ... ... ... ... 25 1-3. Bits, Bytes y palabras de una
memoria Byte-Organized ... ... ... ... ... ... . 26 2-1. Restablecimiento
de encendido y activacin Esquema Claro ... ... ... ... ... ... ... . 29
2-2. Apagn de ... .. 30 2-3. Prioridad de
interrupcin ... ... ... ... ... ... ... 31 2-4. Diagrama de bloques (No)
-fuentes de interrupcin enmascarable ... ... ... ... ... ... . 32 2-5.
Controlador de interrupcin NMI ... ... ... ... ... ... ... ... 34 2-6.
Interrumpir el proceso ... ... ... ... ... ... ... ... 35 2-7. Retorno de
interrupcin ... ... ... ... ... ... ... ... 36 2-8. Tpico consumo
actual de 'F21x1 Dispositivos vs Modos de
funcionamiento ... ... ... ... ... ... .. 38 2-9. Modos de funcionamiento
Sistema De Reloj ... ... ... ... ... ... ... .. 39 3-1. Diagrama de
bloque CPU ... ... ... ... ... ... ... ... 44 3-2. Contador de
programa ... ... ... ... ... ... ... ... 44 3-3. Contador de
pilas ... ... ... ... ... 45 3-4. Uso de las
pilas ... ... ... ... ... ... ... 45 3-5. EMPUJE SP - POP SP
Secuencia ... ... ... ... ... ... 45 3-6. Registro de Estado Bits ... ...
... ... ... ... ... ... 46 3-7. Register-Byte / Byte-Register operaciones
... ... ... ... ... ... 47 3-8. Operando operacin de
obtencin ... ... ... ... ... ... ... 54 3-9. Formato Doble operando
instrucciones ... ... ... ... ... ... ... 57 3-10. Solo operando
Instrucciones Formato ... ... ... ... ... ... . 58 3-11. Formato
instruccin de salto ... ... ... ... ... ... ... . 59 3-12. Mapa
Instrucciones bsicas ... ... ... ... ... ... 62 3-13. Decremento se
superponen ... ... ... ... ... ... 80 3-14. Interrupcin Programa
Principal ... ... ... ... ... ... ... . 100 3-15. Operando de destino media aritmtica de desplazamiento a la izquierda ... ... ... ... ... ...
... ... 101 3-16. Operando de destino - Realizar desplazamiento a la
izquierda ... ... ... ... ... ... 102 3-17. Operando de destino - Media
aritmtica Cambio derecho ... ... ... ... ... ... ... ... 103 3-18.
Operando de destino - Realizar desplazamiento a la
derecha ... ... ... ... ... ... ... .. 104 3-19. Operando de destino Intercambio de Byte ... ... ... ... ... ... ... ... 111 3-20. Operando de
destino - Extensin de Signo ... ... ... ... ... ... 112 4-1. MSP430X CPU
Diagrama de bloque ... ... ... ... ... ... ... ... 117 4-2. PC
Almacenamiento en la pila para interrupciones ... ... ... ... . 118 4-3.
Contador de programa ... ... ... ... 119 4-4. PC Almacenamiento en la
pila de CALLA ... ... ... ... ... ... ... ... 119 4-5. Puntero de
pila ... ... ... ... ... ... 120 4-6. Uso de las
pilas ... ... ... ... ... 120 4-7. PUSHX.El formato de la
pila ... ... ... ... ... ... ... ... 120 4-8. EMPUJE SP, POP SP Secuencia
... ... ... ... ... ... 120 4-9. SR Bits ... ... ... ... ... ... ... ...
121 4-10. Register-Byte / Byte-Register Operacin ... ... ... ... . 123
4-11. Register-Word Operacin ... ... ... ... ... ... ... 123 4-12. WordRegister Operacin ... ... ... ... ... ... ... 124 4-13. Registro Address-Word Operacin ... ... ... ... ... ... ... ... 124 4-14. AddressWord - Registro Operacin ... ... ... ... ... ... .. 125 4-15. Modo
indexado en 64KB inferior ... ... ... ... ... ... ... ... 127
12 Lista de figuras SLAU144J entre diciembre de 2004 y revisada 2013
Julio presentar documentacin comentarios
www.ti.com
4-16. Modo indexado en la memoria superior ... ... ... ... ... .. 128 417. Desbordamiento y subdesbordamiento de modo
indexado ... ... ... ... ... ... ... ... 129 4-18. Ejecucin en modo
simblico 64KB inferior ... ... ... ... ... ... ... .. 132 4-19.
Funcionar en el modo simblico de la memoria superior ... ... ... ... ...
... . 133 4-20. Desbordamiento y subdesbordamiento de modo
simblico ... ... ... ... ... ... ... ... 134 4-21. MSP430 Double-Operand
formato Instruccin ... ... ... ... ... ... ... ... 142 4-22. MSP430
Single-Operand instrucciones ... ... ... ... ... ... 143 4-23. Formato de
instrucciones de salto condicional ... ... ... ... ... ... ... .. 144 424. Extensin Word Modos de registro ... ... ... ... ... ... ... ... 147
4-25. Palabra de Extensin Non-Register Modos ... ... ... ... ... ... ...
.. 149 4-26. Ejemplo de registro extendido/Registrar
instrucciones ... ... ... ... ... ... . 150 4-27. Ejemplo de
inmediato/indexados instrucciones ... ... ... ... ... ... ... .. 150 428. Formato extendido Formatos instrucciones ... ... ... ... . 152 4-29.
20 Bits en Memoria direcciones ... ... ... ... ... ... ... ... 152 4-30.
Formato extendido formato II Instruccin ... ... ... ... ... ... 153 431. PUSHM/POPM formato Instruccin ... ... ... ... ... ... ... 154 4-32.
RRCM, RRAM, RRUM y RLAM formato Instruccin ... ... ... ... ... ... 154
4-33. BRA Instrucciones Formato ... ... ... ... ... ... ... 154 4-34.
CALLA Instrucciones Formato ... ... ... ... ... ... ... 154 4-35.
Decremento se superponen ... ... ... ... ... ... 180 4-36. Pila despus
de una instruccin RET ... ... ... ... ... ... ... ... 199 4-37. Operando
de Destino de desplazamiento aritmtico izquierda ... ... ... ... ... ...
... ... 201 4-38. Operando de Destino de llevar Maysculas
izquierda ... ... ... ... ... ... 202 4-39. Girar a la derecha
aritmticamente RRA.B y el RRA.W ... ... ... ... ... ... ... .. 203 4-40.
Girar a la derecha por llevar la CRR.B y
RRC.W ... ... ... ... ... ... ... . 204 4-41. Bytes de Memoria
Swap ... ... ... ... ... ... ... . 211 4-42. Swap Bytes en un
registro ... ... ... ... ... ... ... 211 4-43. Girar a la izquierda
aritmticamente-RLAM[ .W] y RLAM.A ... ... ... ... ... ... 238 4-44.
Desplazamiento a la izquierda Operand-Arithmetic
destino ... ... ... ... ... ... 239 4-45. Maysculas izquierda OperandCarry destino ... ... ... ... ... ... ... ... 240 4-46. Girar a la
derecha aritmticamente RRAM[ .W] y RRAM.A ... ... ... ... ... ... ... .
241 4-47. Girar a la derecha aritmticamente RRAX( .B, .A) - Modo de
registro ... ... ... ... ... ... ... 243 4-48. Girar a la derecha
aritmticamente RRAX( .B, .A) - Non-Register Modo ... ... ... ... ... ...
... . 243 4-49. Girar a la derecha por llevar RRCM[ .W] y
RRCM.A ... ... ... ... ... ... ... .. 244 4-50. Girar a la derecha por
llevar RRCX( .B, .A) - Modo de registro ... ... ... ... ... ... ... ...
246 4-51. Girar a la derecha por llevar RRCX( .B, .A) - Non-Register Modo
... ... ... ... . 246 4-52. Girar a la derecha sin signo RRUM[ .W] y
RRUM.A ... ... ... ... ... ... ... . 247 4-53. Girar a la derecha sin
signo RRUX( .B, .A) - Modo de registro ... ... ... ... ... ... ... . 248
4-54. Swap Bytes SWPBX.A modo de registro ... ... ... ... ... ... 252 455. Swap Bytes SWPBX.A en la Memoria ... ... ... ... ... ... ... 252 456. Swap Bytes SWPBX[ .W] Modo de registro ... ... ... ... ... ... ... ..
253 4-57. Swap Bytes SWPBX[ .W] en la Memoria ... ... ... ... ... ... ...
... 253 4-58. Firmar Ampliar SXTX.A ... ... ... ... 254 4-59. Firmar
Ampliar SXTX[ .W] ... ... ... ... ... ... ... . 254 5-1. Mdulo de reloj
bsico+ Diagrama de bloque-MSP430F2xx ... ... ... ... ... ... ... .. 274
5-2. Mdulo de reloj bsico+ Diagram-MSP430AFE2xx
Bloque ... ... ... ... ... ... ... . 275 5-3. Las seales de
desactivacin para el oscilador LFXT1 ... ... ... ... ... ... ... ... 277
5-4. Las seales de desactivacin del oscilador
XT2 ... ... ... ... ... ... ... ... 277 5-5. Control de encendido/apagado
de la contralora ... ... ... ... ... ... ... . 278
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Lista de figuras
13 presentar documentacin comentarios
www.ti.com
5-6. DCOx Rango tpico RSELx y pasos ... ... ... ... ... ... ... .. 278
5-7. Patrones Modulacin ... ... ... ... ... ... ... ... 279 5-8.
Oscillator-Fault Lgica ... ... ... ... 280 5-9. Interruptor de MCLK
LFXT1CLK DCOCLK a ... ... ... ... ... ... .. 281 6-1. Diagrama de bloque
controlador DMA ... ... ... ... ... ... 289 6-2. Modos de
direccionamiento DMA ... ... ... ... ... ... ... 290 6-3. DMA de Diagrama
de estado ... ... ... ... ... ... ... ... 292 6-4. DMA Transferencia de
bloques Diagrama de estado ... ... ... ... ... ... ... ... 294 6-5. DMA
Transferencia Burst-Block Diagrama de estado ... ... ... ... ... ... 296
7-1. Mdulo de la memoria Flash Diagrama de
bloque ... ... ... ... ... ... 309 7-2. Segmentos de Memoria Flash, 32 KB
Ejemplo ... ... ... ... ... ... ... ... 310 7-3. Memoria Flash Generador
de Diagrama de bloques ... ... ... ... ... ... ... ... 311 7-4. Ciclo de
borrado ... ... ... ... ... ... 312 7-5. Ciclo de borrado de memoria
Flash ... ... ... ... ... ... ... .. 313 7-6. Ciclo de borrado de memoria
RAM ... ... ... ... ... ... ... ... 314 7-7. Byte o Word escribir
fechas ... ... ... ... ... ... ... 315 7-8. Iniciar un byte o una palabra
escribir desde Flash ... ... ... ... ... ... ... ... 316 7-9. Iniciar un
byte o una palabra escribir desde la RAM ... ... ... ... ... ... 317 710. Distribucin Block-Write Ciclo ... ... ... ... ... ... ... 318 7-11.
Escritura de Bloque Flujo ... ... ... ... 319 7-12. User-Developed
Solucin de Programacin ... ... ... ... ... ... ... .. 322 8-1. Ejemplo:
Circuitos y configuracin mediante la patilla
Oscilador ... ... ... ... ... ... ... .. 330 8-2. Tpico Pin-Oscillation
Frecuencia ... ... ... ... ... ... ... ... 331 9-1. SVS Diagrama de
bloque ... ... ... ... ... ... 336 9-2. Los niveles de operacin y los
cortes de SVS/Circuito de Reset ... ... ... ... ... ... ... . 338 10-1.
Temporizador de vigilancia+ Diagrama de bloque ... ... ... ... ... ... .
343 11-1. Diagrama de bloque Multiplicador de
Hardware ... ... ... ... ... ... ... 350 12-1. Diagrama de bloques
Timer_A ... ... ... ... ... ... ... 357 12-2. Modo de ... ... 358 12-3.
Indicador de modo de configuracin ... ... ... ... ... ... 359 12-4. Modo
continuo ... ... ... ... ... ... 359 12-5. Bandera de modo
continuo ... ... ... ... ... ... 359 12-6. Modo continuo intervalos de
tiempo ... ... ... ... ... ... . 360 12-7. Up/Down Mode ... .. 360 12-8.
Arriba/Abajo Modo ... ... ... ... ... ... Valor de indicador 361 12-9.
Unidad de salida de Up/Down Mode ... ... ... ... ... ... 362 12-10.
Captar Seal (SCS = 1)... ... ... ... ... ... ... ... ... ... ... ... 362
12-11. ... ... ... ... ... ... ... Ciclo Captura 363 12-12. Ejemplo de
salida de modo temporizador en ... ... ... ... ... ... ... ... 364 12-13.
Ejemplo de salida de temporizador en modo
Continuo ... ... ... ... ... ... ... ... 365 12-14. Ejemplo de salida de
temporizador en Up/Down Mode ... ... ... ... ... ... . 366 12-15.
Capture/Compare TACCR0 bandera de interrupcin ... ... ... ... ... ...
367 13-1. Diagrama de bloques Timer_B ... ... ... ... ... ... ... 376 132. Modo de ... ... 378 13-3. Indicador de modo de
configuracin ... ... ... ... ... ... 378 13-4. Modo continuo ... ... ...
... ... ... 378 13-5. Bandera de modo continuo ... ... ... ... ... ...
379 13-6. Modo continuo intervalos de tiempo ... ... ... ... ... ... .
379 13-7. Up/Down Mode ... .. 380
www.ti.com
13-8. Arriba/Abajo Modo ... ... ... ... ... ... Valor de indicador 380
13-9. Unidad de salida de Up/Down Mode ... ... ... ... ... ... 381 13-10.
Captar Seal (SCS = 1)... ... ... ... ... ... ... ... ... ... ... ... 381
13-11. ... ... ... ... ... ... ... Ciclo Captura 382 13-12. Ejemplo de
salida, el temporizador en modo ... ... ... ... ... ... ... 385 13-13.
Ejemplo de salida, el temporizador en modo
Continuo ... ... ... ... ... ... ... ... 386 13-14. Ejemplo de salida,
Temporizador de Up/Down Mode ... ... ... ... ... ... ... ... 387 13-15.
Capture/Compare TBCCR0 bandera de interrupcin ... ... ... ... ... ...
388 14-1. USI Diagrama de bloques: Modo SPI ... ... ... ... ... ... 397
14-2. USI Diagrama de bloques: 2I C Modo ... ... ... ... ... ... ... ...
398 14-3. SPI Fecha ... ... ... ... ... ... ... 400 14-4. Ajuste de datos
de 7 bits de datos SPI ... ... ... ... ... ... .. 401 15-1. USCI_Ax
Diagrama de bloques: Modo UART (UCSYNC = 0) ... ... ... ... ... ... ...
412 15-2. Formato de caracteres ... ... ... ... ... ... 413 15-3. IdleLine Formato ... ... ... ... ... ... ... ... 414 15-4. Multiprocesador
Address-Bit Formato ... ... ... ... ... ... ... 415 15-5. Deteccin
automtica de velocidad en baudios - Break/Sincronizacin
Secuencia ... ... ... ... ... ... ... . 416 15-6. Deteccin automtica de
velocidad en baudios - Sincronizacin
Campo ... ... ... ... ... ... ... .. 416 15-7. UART vs IrDA Formato de
datos ... ... ... ... ... ... ... ... 417 15-8. Glitch Represin, USCI
Recibir No Iniciado ... ... ... ... ... ... ... ... 419 15-9. Glitch
Represin, USCI activado ... ... ... ... ... ... ... 419 15-10. Velocidad
en baudios BITCLK UCOS Distribucin con16 = 0 ... ... ... ... ... ... ...
... 420 15-11. Error de recepcin ... ... ... ... ... ... 423 16-1. USCI
Diagrama de bloques: Modo SPI ... ... ... ... ... .. 437 16-2. USCI
maestro y esclavo Externo ... ... ... ... ... ... . 439 16-3. USCI
Esclavo y maestro externo ... ... ... ... ... ... . 440 16-4.
Distribucin con SPI USCI UCMSB = 1 ... ... ... ... ... ... ... 442 17-1.
USCI Diagrama de bloques: 2I C Modo ... ... ... ... ... ... ... 451 17-2.
2 Bus I C Diagrama de conexin ... ... ... ... ... ... ... ... 452 17-3.
2I C Transferencia de datos del mdulo ... ... ... ... ... ... ... 452
17-4. Transferencia de bits de 2 Bus I C ... ... ... ... ... ... ... ...
453 17-5. 2I C Mdulo 7 bits Formato de
direccionamiento ... ... ... ... ... ... 453 17-6. Mdulo 2I C 10 Bits
Formato de direccionamiento ... ... ... ... ... ... 453 17-7. 2I Mdulo C
Formato de direccionamiento con las reiteradas condicin de
arranque ... ... ... ... ... ... ... ... 454 17-8. 2I C Leyenda Lnea de
Tiempo ... ... ... ... ... ... 454 17-9. 2I C Modo de transmisor receptor
... ... ... ... ... ... 455 17-10. 2I C Modo receptor ... ... ... ... ...
... ... 457 17-11. 2I C esclavo 10-bit Modo de
direccionamiento ... ... ... ... ... ... ... ... 458 17-12. 2I C Master
Modo de Transmisor ... ... ... ... ... ... ... ... 460 17-13. 2I C Modo
de receptor principal ... ... ... ... ... ... ... 462 17-14. 2I C Master
10-bit Modo de direccionamiento ... ... ... ... ... ... ... ... 463 1715. Procedimiento de arbitraje entre dos transmisores Maestro ... ... ...
... ... ... .. 463 17-16. Sincronizacin de dos 2I C Generadores de reloj
durante el arbitraje ... ... ... ... ... ... .. 464 18-1. USART Diagrama
de bloques: Modo UART ... ... ... ... ... ... 476 18-2. Formato de
caracteres ... ... ... ... ... ... 477 18-3. Idle-Line
Formato ... ... ... ... ... ... ... ... 478 18-4. Multiprocesador
Address-Bit Formato ... ... ... ... ... ... ... 479 18-5. Diagrama de
estado del receptor que ... ... ... ... ... ... ... 480 18-6. Diagrama de
estado del transmisor que ... ... ... ... ... ... 481
www.ti.com
18-7. MSP430 Generador de velocidad ... ... ... ... ... ... 481 18-8.
Velocidad en baudios BITCLK Distribucin ... ... ... ... ... ... ... ...
482 18-9. Error de recepcin ... ... ... ... ... ... 485 18-10.
Interrupciones de Transmisin
Funcionamiento ... ... ... ... ... ... ... ... 487 18-11. La interrupcin
de recepcin ... ... ... ... ... ... 487 18-12. Glitch Represin, USART
Recibir No Iniciado ... ... ... ... ... ... .. 489 18-13. Glitch
Represin, USART activado ... ... ... ... ... ... 489 19-1. USART
Diagrama de bloques: Modo SPI ... ... ... ... ... ... ... 498 19-2. USART
maestro y esclavo Externo ... ... ... ... ... ... ... 500 19-3. USART
Esclavo y maestro externo ... ... ... ... ... ... ... 501 19-4. Master
Transmitir que Diagrama de estado ... ... ... ... . 501 19-5. Esclavo
permiten transmitir Diagrama de estado ... ... ... ... ... ... 502 19-6.
SPI Master Receive-Enable Diagrama de
estado ... ... ... ... ... ... ... ... 502 19-7. SPI Esclavo ReceiveEnable Diagrama de estado ... ... ... ... ... ... 502 19-8. SPI Generador
de velocidad ... ... ... ... ... ... ... 503 19-9. SPI USART Distribucin
... ... ... ... ... ... 503 19-10. Interrupciones de Transmisin
Funcionamiento ... ... ... ... ... ... ... ... 504 19-11. La interrupcin
de recepcin ... ... ... ... ... ... 505 19-12. Interrupcin de Recepcin
Diagrama de estado ... ... ... ... ... .. 505 20-1. Diagrama de bloques
OA ... ... ... ... ... ... ... ... 513 20-2. Two-Opamp Amplificador
diferencial ... ... ... ... ... ... . 516 20-3. Amplificador diferencial
Two-Opamp Oax Interconexiones ... ... ... ... ... ... ... ... 517 20-4.
Three-Opamp Amplificador diferencial ... ... ... ... ... ... ... 518 205. Amplificador diferencial Three-Opamp Oax
Interconexiones ... ... ... ... ... .. 519 21-1. Diagrama de bloques
Comparator_A+ ... ... ... ... ... ... ... ... 524 21-2. Sample-And
Comparator_A+ -Mantener ... ... ... ... ... ... ... 526 21-3. RC-
respuesta de filtro en la salida del

comparador ... ... ... ... ... ... ... . 527 21-4. Transferencia
caracterstica y disipacin de potencia en un Inversor
CMOS/Buffer ... ... ... ... ... ... ... .. 527 21-5. Interrupcin
Comparator_A+ sistema ... ... ... ... ... ... . 528 21-6. Sistema de
Medicin de Temperatura ... ... ... ... ... ... ... ... 528 21-7.
Distribucin Sistemas de medicin de
temperatura ... ... ... ... ... ... ... .. 529 22-1. Diagrama de bloques
ADC10 ... ... ... ... ... ... ... . 535 22-2. Multiplexor
analgico ... ... ... ... ... ... ... ... 536 22-3. Distribucin
Muestra ... .. 538 22-4. Entrada Analgica circuito
equivalente ... ... ... ... ... ... ... ... 538 22-5. Un canal SingleConversion Modo ... ... ... ... ... ... ... .. 540 22-6. Secuencia de
modo Canales ... ... ... ... ... ... ... ... 541 22-7. Repeat-Single
-Modo de canal ... ... ... ... ... ... ... ... 542 22-8. Repeat-Sequence
-de modo Canales ... ... ... ... ... ... 543 22-9. One-Block
Transferencia ... ... ... ... ... ... 545 22-10. Diagrama de estado de
Control de transferencia de datos en Modo de Transferencia OneBlock ... ... ... ... ... ... ... . 546 22-11. Two-Block
Transferencia ... ... ... ... ... ... 547 22-12. Diagrama de estado de
Control de transferencia de datos en Modo de Transferencia TwoBlock ... ... ... ... ... ... ... . 548 22-13. Sensor de temperatura
Tpico Funcin de transferencia ... ... ... ... ... ... ... .. 550 22-14.
ADC10 Tierra Consideraciones y el ruido interno
(VREF) ... ... ... ... ... ... ... .. 550 22-15. ADC10 Tierra y ruido
Consideraciones (Externo 551 22-16. Sistema ADC10 Interrupcin
VREF) ... ... ... ... ... ... ... ...
... ... ... ... ... ... ... 551
23-1. Diagrama de bloques ADC12 ... ... ... ... ... ... ... . 561 23-2.
Multiplexor analgico ... ... ... ... ... ... ... ... 562
www.ti.com
23-3. Modo extendido Muestra ... ... ... ... ... ... ... 564 23-4. Modo
Pulso muestra ... ... ... ... ... ... ... ... 564 23-5. Entrada Analgica
circuito equivalente ... ... ... ... ... ... ... ... 565 23-6. Un canal ,
Single-Conversion Modo ... ... ... ... ... ... 566 23-7. Secuencia de
modo Canales ... ... ... ... ... ... ... ... 567 23-8. Repeat-Single
-Modo de canal ... ... ... ... ... ... ... ... 568 23-9. Repeat-Sequence
-de modo Canales ... ... ... ... ... ... 569 23-10. Sensor de temperatura
Tpico Funcin de transferencia ... ... ... ... ... ... ... .. 571 23-11.
ADC12 Tierra y ruido Consideraciones ... ... ... ... ... ... ... ... 572
25-1. Diagrama de bloques CAD12 ... ... ... ... ... ... ... . 590 25-2.
Tensin de salida vs DAC12 Datos, 12-bits, recto modo Binario ... ... ...
... ... ... ... .. 592 25-3. Tensin de salida vs DAC12 Datos, 12-bits,
2s de modo Complemento ... ... ... ... ... ... ... .. 592 25-4.
Desplazamiento Negativo ... .. 593 25-5. Desplazamiento
positivo ... ... ... ... ... ... ... 593 25-6. DAC12 Actualizacin del
Grupo Ejemplo, ignicin Timer_A3 ... ... ... ... ... ... . 594 26-1.
SD16_A Diagrama de bloque ... ... ... ... ... ... ... 600 26-2. Entrada
Analgica circuito equivalente ... ... ... ... ... ... ... ... 602 26-3.
Respuesta de frecuencia Filtro de peine con OSR =
32 ... ... ... ... ... ... ... . 603 26-4. Filtro Digital Paso Respuesta
y puntos de cambio ... ... ... ... ... ... ... ... 604 26-5. Utiliza Bits
de salida del filtro Digital ... ... ... ... ... .. 606 26-6. Tensin de
entrada vs Salida Digital ... ... ... ... ... ... 607 26-7.
Funcionamiento de un canal ... ... ... ... ... ... ... 608 26-8. Sensor
de temperatura Tpico Funcin de
transferencia ... ... ... ... ... ... ... .. 609 27-1. Diagrama de
bloques de la SD24_A ... ... ... ... ... ... 618 27-2. Entrada Analgica
circuito equivalente ... ... ... ... ... ... ... ... 620 27-3. Respuesta
de frecuencia Filtro de peine con OSR = 32 ... ... ... ... ... ... ... .
622 27-4. Filtro Digital Paso Respuesta y puntos de
cambio ... ... ... ... ... ... ... ... 622 27-5. Utiliza Bits de salida
del filtro Digital ... ... ... ... ... .. 624 27-6. Tensin de entrada vs
Salida Digital ... ... ... ... ... ... 625 27-7. Funcionamiento de un
canal - Ejemplo ... ... ... ... ... ... 626 27-8. Funcionamiento de
canales agrupados - Ejemplo ... ... ... ... ... ... ... .. 627 27-9.
Conversin mediante precarga - Ejemplo ... ... ... ... ... ... ... ...
628 27-10. Inicio de conversin con Precarga Ejemplo ... ... ... ... ... ... ... ... 628 27-11. Precarga y
Sincronizacin de canales ... ... ... ... ... ... 629 27-12. Sensor de
temperatura Tpico Funcin de
transferencia ... ... ... ... ... ... ... .. 629 28-1. Gran aplicacin
del mdulo Emulacin (EEM) incorporado ... ... ... ... ... ... ... .. 640
www.ti.com
Lista de tablas
1-1. MSP430x2xx Familia Mejoras ... ... ... ... ... ... ... 27 2-1.
Fuentes de interrupcin, banderas, y los vectores ... ... ... ... ... ...
... ... 37 2-2. Modos de funcionamiento Sistema De
Reloj ... ... ... ... ... ... ... .. 39 2-3. Conexin de Pin sin usar ...
... ... ... ... ... ... 41 3-1. Descripcin del registro de estado
Bits ... ... ... ... ... ... . 46 3-2. Los valores de constantes
Generadores CG1, CG2 ... ... ... ... ... ... 46 3-3. Origen/Destino
operando modos de direccionamiento ... ... ... ... ... ... ... ... 48 34. Modo de registro Descripcin ... ... ... ... ... ... ... 49 3-5. Modo
indexado Descripcin ... ... ... ... ... ... ... 50 3-6. Descripcin de
modo simblico ... ... ... ... ... ... ... 51 3-7. Descripcin de modo
absoluto ... ... ... ... ... ... ... 52 3-8. Descripcin de modo
indirecto ... ... ... ... ... ... ... 53 3-9. Autoincrement Descripcin
de modo indirecto ... ... ... ... ... ... ... .. 54 3-10. Descripcin de
modo inmediato ... ... ... ... ... ... ... ... 55 3-11. Doble operando
instrucciones ... ... ... ... ... ... 57 3-12. Solo operando
instrucciones ... ... ... ... ... ... ... 58 3-13. Instrucciones de salto
... ... ... ... ... ... ... ... 59 3-14. Interrumpir y ciclos de reinicio
... ... ... ... ... ... ... 60 3-15. Formato de Instruccin II ciclos y
longitudes ... ... ... ... ... ... ... .. 60 3-16. Instrucciones Formato
1 ciclos y longitudes ... ... ... ... ... ... ... .. 61 3-17. Conjunto de
instrucciones MSP430 ... ... ... ... ... ... ... . 62 4-1. SR poco
Descripcin ... ... ... ... ... ... ... ... 121 4-2. Los valores de
constantes Generadores CG1, CG2 ... ... ... ... ... ... ... ... 122 4-3.
Direccionamiento origen/destino ... ... ... ... ... ... ... ... 125 4-4.
MSP430 Double-Operand instrucciones ... ... ... ... ... ... 143 4-5.
MSP430 Single-Operand instrucciones ... ... ... ... ... ... 143 4-6.
Instrucciones de salto condicional ... ... ... ... ... ... ... ... 144 47. Emular Las instrucciones ... ... ... ... ... ... 144 4-8. Interrumpir,
Volver y ciclos de reinicio y Longitud ... ... ... ... ... ... ... .. 145
4-9. MSP430 Instrucciones Formato II ciclos y
Longitud ... ... ... ... ... ... .. 145 4-10. MSP430 Formato I
Instrucciones ciclos y Longitud ... ... ... ... ... ... ... . 146 4-11.
Descripcin de la extensin Palabra Bits para modo de
registro ... ... ... ... ... ... ... 147 4-12. Descripcin de la
extensin Palabra Bits para Non-Register
Modos ... ... ... ... ... ... ... .. 149 4-13. Extended Double-Operand
instrucciones ... ... ... ... . 151 4-14. Extended Single-Operand
instrucciones ... ... ... ... ... ... 153 4-15. Extended emular las
instrucciones ... ... ... ... ... .. 155 4-16. Dirigir Instrucciones,
funcionan en 20 bits de datos Registro ... ... ... ... ... ... ... ...
156 4-17. MSP430X formato Instruccin II ciclos y
Longitud ... ... ... ... ... ... . 157 4-18. MSP430X Formato E
Instrucciones ciclos y la longitud ... ... ... ... ... ... ... . 158 419. Instruccin y Direccin Ciclos Longitud ... ... ... ... . 159 4-20.
Mapa de MSP430X instrucciones ... ... ... ... ... ... ... ... 160 5-1.
Mdulo de reloj bsico+ registros ... ... ... ... ... ... ... ... 282 61. Modos de transferencia DMA ... ... ... ... 291 6-2. DMA Activar
operacin ... ... ... ... ... ... ... 297 6-3. Las prioridades de los
canales ... ... ... ... ... ... 299 6-4. Mximo tiempo de ciclo DMA
Single-Transfer ... ... ... ... ... ... ... ... 299 6-5. Registros
DMA ... .. 302
18 Lista de tablas SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com
7-1. Borrar los modos ... ... ... ... ... 312 7-2. Modos de Escritura ...
... ... ... ... 315 7-3. Flash acceso mientras est ocupado =
1 ... ... ... ... ... ... 320 7-4. Registros de Memoria Flash ... ... ...
... ... ... ... 323 8-1. PxSEL y PxSEL2 ... ... ... ... ... ... ... ...
329 8-2. Digital I/O registros ... ... ... ... ... ... ... ... 333 9-1.
SVS registros ... ... ... ... ... ... ... 339 10-1. Temporizador de
vigilancia+ registros ... ... ... ... ... ... 346 11-1. Direcciones
OP1 ... .. 351 11-2. RESHI Contenido ... ... ... ... ... ... ... ... 351
11-3. SUMEXT Contenido ... ... ... ... ... ... ... ... 351 11-4.
Multiplicador de Hardware registros ... ... ... ... ... ... ... ... 354
12-1. Modos Temporizador ... ... ... ... ... 358 12-2. Modos de
salida ... ... ... ... ... ... ... 364 12-3. Registros
Timer_A3 ... ... ... ... ... ... 369 13-1. Modos Temporizador ... ... ...
... ... 377 13-2. TBCLx Sucesos de Carga ... ... ... ... ... ... ... ...
383 13-3. Comparar Seguro Modos de funcionamiento ... ... ... ... ... ...
... ... 383 13-4. Modos de salida ... ... ... ... ... ... ... 384 13-5.
Timer_B registros ... ... ... ... ... ... ... ... 390 14-1. USI registros
... ... ... ... ... ... 405 14-2. USI Palabra Acceso a
registros ... ... ... ... ... ... 405 15-1. Recibir las Condiciones de
error ... ... ... ... ... ... ... 418 15-2. Modulacin BITCLK
patrn ... ... ... ... ... ... 420 15-3. Modulacin Patrn
BITCLK16 ... ... ... ... ... ... 421 15-4. Comnmente se utilizan tasas
de baudios, ajustes, y los errores, UCOS16 =
0 ... ... ... ... ... ... ... ... 424 15-5. Comnmente se utilizan tasas
de baudios, ajustes, y los errores, UCOS16 =
1 ... ... ... ... ... ... ... ... 425 15-6. USCI_A0 Control y Registros
del Estado ... ... ... ... . 428 15-7. USCI_A1 Control y Registros del
Estado ... ... ... ... . 428 16-1. UCxSTE
Operacin ... ... ... ... ... ... 438 16-2. USCI_A0 y USCI_B0 Control y
Registros del Estado ... ... ... ... ... ... ... . 444 16-3. USCI_A1 y
USCI_B1 Control y Registros del Estado ... ... ... ... ... ... ... . 444
17-1. Cambio de estado Banderas
Interrupcin ... ... ... ... ... ... ... ... 465 17-2. USCI_B0 Control y
Registros del Estado ... ... ... ... . 467 17-3. USCI_B1 Control y
Registros del Estado ... ... ... ... . 467 18-1. Recibir las Condiciones
de error ... ... ... ... ... ... ... 480 18-2. Comnmente se utilizan
velocidades de transmisin de datos, la velocidad de transmisin en
baudios y errores ... ... ... ... ... ... ... ... 486 18-3. USART0
Control y Registros del Estado ... ... ... ... . 490 18-4. USART1 Control
y Registros del Estado ... ... ... ... . 490 19-1. USART0 Control y
Registros del Estado ... ... ... ... . 506 19-2. USART1 Control y
Registros del Estado ... ... ... ... . 506 20-1. Configuraciones de
salida OA ... ... ... ... ... ... ... 514 20-2. Seleccin de modo
OA ... ... ... ... ... ... ... ... 514 20-3. Control del amplificador
diferencial Two-Opamp valores del
Registro ... ... ... ... ... ... ... ... 516 20-4. Two-Opamp Ajustes de
ganancia del amplificador diferencial ... ... ... ... ... ... ... .. 516
20-5. Control del amplificador diferencial Three-Opamp valores del
Registro ... ... ... ... ... ... ... ... 518 20-6. Three-Opamp Ajustes de
ganancia del amplificador diferencial ... ... ... ... ... ... ... 518 207. OA registros ... ... ... ... ... ... 520 21-1. Registros Comparator_A+
... ... ... ... ... ... ... 530
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Lista de tablas 19
www.ti.com
22-1. Modo Conversin Resumen ... ... ... ... ... ... 539 22-2. El tiempo
de ciclo mximo ... ... ... ... ... ... ... ... 549 22-3. ADC10 registros
... ... ... ... 552 23-1. Modo Conversin Resumen ... ... ... ... ... ...
565 23-2. ADC12 registros ... ... ... ... 574 24-1. Ejemplo segmenta
Estructura ... ... ... ... ... ... ... ... 582 24-2. Etiquetas
compatibles (especfico del dispositivo) ... ... ... ... ... ... ... ...
583 24-3. La contralora Datos de calibracin (dispositivo
especfico) ... ... ... ... ... ... ... .. 583 24-4. TAG_ADC12_1 Datos de
calibracin (dispositivo especfico) ... ... ... ... ... ... . 584 25-1.
DAC12 Escala completa gama 591 25-2. DAC12 registra
(VREF = VeREF+ o VREF+) ... ... ... ... ... ... ... .
... ... ... ... 595
26-1. Amortiguacin alta impedancia de
entrada ... ... ... ... ... ... ... ... 602 26-2. Capacitancia
Muestreo ... ... ... ... ... ... ... . 603 26-3. Formato de datos ... ...
... ... ... 607 26-4. Modo Conversin Resumen ... ... ... ... ... ... 608
26-5. SD16_A registros ... ... ... ... ... ... ... ... 611 27-1.
Amortiguacin alta impedancia de entrada ... ... ... ... ... ... ... ...
620 27-2. Capacitancia Muestreo ... ... ... ... ... ... ... . 621 27-3.
Formato de datos ... ... ... ... ... 625 27-4. Modo Conversin
Resumen ... ... ... ... ... ... 626 27-5. SD24_A
registros ... ... ... ... ... ... ... ... 632 28-1. EEM Configuraciones
2xx ... ... ... ... ... ... ... 642
20 Lista de tablas SLAU144J entre diciembre de 2004 y revisada 2013 Julio
Enviar comentarios sobre la Documentacin
Prefacio
SLAU144J-diciembre 2004-Revisado 2013 Julio
leer este primer
acerca de este manual
Este manual describe los mdulos y perifricos del MSP430x2xx familia de
dispositivos. Cada debate presenta el mdulo o perifrico en un sentido
general. No todas las caractersticas y funciones de todos los mdulos o
los perifricos estn presentes en todos los dispositivos. Adems, los
mdulos o los perifricos pueden diferir en su implementacin exacta
entre familias de dispositivos, o puede que no est completamente
implementado en un dispositivo individual o familia de dispositivos.
Funciones de las patillas, las uniones de la seal interna y condiciones
operativas difieren de un dispositivo a otro. El usuario deber consultar
la hoja de datos especficos del dispositivo para obtener detalles.
Documentacin relacionada de Texas Instruments
para ver documentacin relacionada con el sitio web
http://www.ti.com/msp430.
Aviso de la FCC
Este equipo est destinado para su uso en una prueba de laboratorio medio
ambiente solamente. Genera, utiliza y puede irradiar energa de
radiofrecuencia y no ha sido probado para el cumplimiento de los lmites
de los aparatos de computacin en virtud de subparte J de la parte 15 de
las reglas de la FCC, que se han diseado para proporcionar una
proteccin razonable contra interferencias de radiofrecuencia.
Funcionamiento de este equipo en otros entornos puede provocar
interferencias en las comunicaciones por radio, en cuyo caso el usuario
por su propia cuenta estarn obligados a adoptar las medidas que sean
necesarias para corregir la interferencia.
Convenciones tipogrficas
ejemplos de programas, se muestran en una tipografa especial.
Glosario
Auxiliar ACLK Reloj Despertador Bsico Ver Mdulo ADC del convertidor
analgico-digital BOR Brown-Out Reset Ver restablecimientos del sistema,
interrupciones y modos de funcionamiento BSL Cargador Bootstrap
www.ti.com/msp430for Ver informes de aplicacin CPU Unidad Central de
Procesamiento Ver RISC CPU 16-Bit DAC convertidor de digital a analgico
Oscilador controlado digitalmente la contralora Ver Mdulo de reloj
horario bsico Ver destino 16-bit RISC CPU Frequency Locked Loop LFT Ver
LFT+en MSP430x4xx Familia Gua del usuario General GIE Enable
Interrupcin Ver restablecimientos del sistema, interrupciones y modos de
operacin INT(N/ 2) parte entera de N/2 I/O (Input/Output [Vase E/S
Digital ISR Rutina de servicio de interrupcin LSB Least-Significant Bit
Dgito EL LSD Least-Significant LPM Low-Power Mode (Modo Ver
restablecimientos del sistema, interrupciones y modos de funcionamiento
del bus de direcciones DEL MAB MCLK Memoria reloj maestro ver Mdulo de
reloj bsico
SLAU144J-diciembre de 2004-Revisado 2013 Julio Leer Este primer 21
Registro de bits www.ti.com

MDB Convenios Memoria MSB Most-Significant Bus de datos Bit Dgito MSD
Most-Significant NMI (Non Maskable Interrupt) -Ver restablecimientos del
sistema, interrupciones y modos de funcionamiento Contador de Programa PC
Ver 16-bit RISC CPU POR Restablecimiento de encendido Ver
encendido PUC Claro Ver restablecimientos del sistema, interrupciones y
modos de funcionamiento RAM Memoria de Acceso Aleatorio SCG Sistema
Generador de reloj Ver restablecimientos del sistema, interrupciones y
modos de funcionamiento FR Registro de funcin especial SMCLK subsistemas
bsicos Master Clock Ver Mdulo de reloj SP puntero de pila Ver RISC 16Bit CPU SR Registro de Estado Ver RISC 16-Bit CPU RISC src Fuente Ver 16Bit CPU TOS de pila Ver RISC CPU 16-Bit del temporizador WDT Ver
Temporizador de vigilancia
Convenios Registro de bits
cada registro se muestra con una clave que indica que la accesibilidad de
la cada poco y la condicin inicial:
Accesibilidad Registro de bits y
bits de la clave Condicin inicial Accesibilidad rw Lectura/escritura r
slo lectura r0 Leer como 0 r1 Leer como 1 w w0 solo escribir Escribir
como 0 w1 Escribir como 1 (w) No registro de bits; escribir un 1
resultados en un pulso.
El registro de bits siempre se leen como 0.
h0 por hardware h1 por hardware -0,-1 Condicin de PUC (0) , (1)
Condicin despus POR
22 Leer este primer SLAU144J-diciembre de 2004 y revisada 2013 Julio
Captulo 1
Introduccin En
este captulo se describe la arquitectura del MSP430.
Tema ... ... ... .
1.1 Arquitectura pgina ... ... ... ... ... ... 24 1.2 Flexible sistema
Reloj ... ... ... ... ... ... ... ... 24 1.3 Emulacin
Integrada ... ... ... ... ... ... 25 1.4 Espacio de
direcciones ... ... ... ... ... ... ... . 25 1.5 MSP430x2xx Familia
Mejoras ... ... ... ... ... ... ... ..
SLAU144J 27 de diciembre de 2004 y revisada 2013 Julio Introduccin 23
www.ti.com
1.1 Arquitectura Arquitectura
El MSP430 incorpora un 16-bit RISC CPU, perifricos y un flexible sistema
reloj que interconectan utilizando un von-Neumann comunes de la memoria
del bus de direcciones (MAB) memoria y bus de datos (MDB) (vase la
Figura 1- 1). La Asociacin una CPU moderna modular con asignacin de
memoria perifricos analgicos y digitales, el MSP430 ofrece soluciones
para las exigentes aplicaciones de seal mixta.
Caractersticas principales de la MSP430x2xx familia incluyen:
potencia ultra-arquitectura se alarga la vida til de la
batera - 0.1 A retencin RAM - 0,8 un reloj en tiempo real - 250
A/MIPS activo analgico de alto rendimiento ideal para mediciones de
precisin - Comparacin de los temporizadores para medir elementos
resistivos 16-bit RISC CPU permite nuevas aplicaciones en una fraccin
del tamao del cdigo.
- Gran archivo de registro archivo de trabajo elimina botella - Compacto
diseo del ncleo reduce el consumo de energa y costo - optimizados para
los modernos programacin de alto nivel - Slo 27 instrucciones bsicas y
siete modos de direccionamiento - Extenso vectorizado capacidad de
interrupcin en el sistema flexible Flash programable permite cambios de
cdigo, actualizaciones y registro de datos
ACLK Reloj Flash/ RAM Perifricos Perifricos Perifricos Sistema ROM
SMCLK
MCLK
MAB 16-bit
RISC CPU 16-Bit
MDB 16bits/depuracin JTAG MDB Bus de 8 bits.
JTAG
SMCLK ACLK Vigilancia Perifricos Perifricos Perifricos Perifricos
Figura 1-1. MSP430
1,2 Arquitectura Flexible sistema Reloj
El reloj sistema est diseado especficamente para aplicaciones que
funcionan con bateras. DE baja frecuencia reloj auxiliar (ACLK) es
accionada directamente desde un 32-kHz cristal de reloj. La ACLK se puede
usar para reloj de tiempo real la funcin de activacin. Integrada de
alta velocidad oscilador controlado digitalmente (DCO) puede ser la
fuente del reloj maestro (MCLK) usada por la CPU y perifricos de alta
velocidad. Por diseo, la Contralora est activa y estable en menos de 2
s a 1 Mhz MSP430-based utilizar eficazmente las soluciones de alto
rendimiento 16-bit RISC CPU en muy breves rfagas.
Baja frecuencia reloj auxiliar = potencia ultra-modo stand-by de alta
velocidad reloj maestro = Alto rendimiento procesamiento de seal
24 Introduccin SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com incorporado
incorporado 1.3 Emulacin Emulacin
de emulacin integrada lgica reside en el propio dispositivo y se accede
a travs de JTAG sin usar ms recursos del sistema.
Los beneficios de emulacin integrada incluyen:
desarrollo discreto y depurar con velocidad completa ejecucin,
puntos de interrupcin, y pasos de una aplicacin son compatibles.
Desarrollo de sistema de sujecin a las mismas caractersticas que la
aplicacin final.
Mezcla de integridad de la seal se conserva y no est sujeto a
interferencias cableado.
1.4 Espacio de direcciones
El MSP430 von Neumann arquitectura tiene un espacio de direcciones
compartido con funcin especial registros (francos suizos), perifricos,
la memoria RAM y Flash/memoria ROM como se muestra en la Figura 1-2. El
dispositivo de las hojas de datos especficos para determinados mapas de
memoria. Cdigo de acceso siempre se llevan a cabo incluso en las
direcciones. Se puede acceder a los datos en bytes o palabras.
El espacio de memoria direccionable es actualmente 128 KB.
Acceso
1FFFFh Flash/ROM Word/Byte 10000h 0FFFFh Tabla de vectores de
interrupcin Word/Byte 0FFE0h 0FFDFh Flash/ROM Word/Byte
RAM Word/Byte 0200h
01FFh Palabra 16 Bits mdulos perifricos 0100h 0FFh 8 bits Byte mdulos
perifricos. 010h 0Fh Funcin especial registra Byte 0h
Figura 1-2.
1.4.1 Mapa de memoria Flash/ROM
La direccin inicial de Flash/ROM depende de la cantidad de memoria
Flash/ROM presente y vara en funcin del dispositivo. La direccin final
de Flash/ROM es 0x0FFFF para dispositivos con menos de 60 KB de memoria
Flash-ROM. Flash se puede utilizar tanto para cdigo y datos. Palabra o
byte tablas pueden ser almacenados y utilizados en Flash/ROM sin la
necesidad de copiar las tablas de la memoria RAM antes de usarlos.
La tabla de vectores de interrupcin est asignado en la parte superior
16 palabras de Flash/ROM espacio de direcciones, con la ms alta
prioridad en el vector de interrupcin mayor Flash/ROM palabra direccin
(0x0FFFE) se antepone AL).
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Introduccin 25
Direccin www.ti.com
1.4.2 espacio RAM
RAM comienza a las 02.00 h. La direccin final de RAM depende de la
cantidad de memoria RAM presente y vara en funcin del dispositivo. RAM
puede utilizarse tanto para cdigo y datos.
1.4.3
Mdulos mdulos perifricos. Perifrico se asignan en el espacio de
direcciones. El espacio de direcciones desde las 01.00 horas a 01FFh es
reservado para 16 bits mdulos perifricos. Estos mdulos se debe tener
acceso a las instrucciones de word. Si el byte se utilizan instrucciones,
solo se admiten las direcciones y el byte alto del resultado es siempre
0.
El espacio de direcciones 010h a 0FFh es reservado para 8 bits mdulos
perifricos. Estos mdulos se debe tener acceso a las instrucciones de
byte. Acceso de lectura de byte los mdulos con palabra instrucciones
resultados impredecibles en los datos en el byte alto. Si los datos se
escriben en un slo mdulo byte el byte bajo est escrita en el
perifrico registro, pasando por alto el byte alto.
1.4.4 Funcin Especial Registros (francos suizos)
algunas funciones perifricas estn configurados en el SFRs. Los francos
suizos se encuentran en la parte inferior 16 bytes del espacio de
direcciones, y estn organizadas por byte. Ecus), que se accede a ellas a
travs de bytes slo las instrucciones. El dispositivo de las hojas de
datos especficos para los SFR bits.
1.4.5 Organizacin de la memoria
en bytes se encuentran direcciones pares o impares. Palabras slo se
encuentra en las direcciones como se muestra en la Figura 1-3. Cuando
utiliza word instrucciones, solo las direcciones pueden ser utilizados.
El byte bajo de una palabra es siempre una direccin. El byte alto se
encuentra en la siguiente direccin extraa. Por ejemplo, si una palabra
de datos se encuentra en la direccin xxx4h, y a continuacin el byte
bajo de la palabra de datos se encuentra en la direccin xxx4h y el byte
alto de la palabra se encuentra en la direccin xxx5h.
xxxAh
15 14 . . Bits . . 9 8 Xxx9h 7 6 . . Bits . . 1 0 Xxx
xxx8h7h Bytes Byte xxx6h
Palabra (Byte Alto) xxx5h Palabra (Byte Bajo) xxx
xxx4h3h
Figura 1-3. Bits, Bytes y palabras de una memoria Byte-Organized
26 Introduccin SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com MSP430x2xx Familia Mejoras

1,5 MSP430x2xx Familia
Tabla 1-1 mejoras destacan las mejoras en el MSP430x2xx familia. Las

mejoras se examin a fondo en los captulos siguientes, o en el caso de
mejorar los parmetros de los dispositivos, se muestra en el dispositivo
de hoja de datos especficos.
Tabla 1-1. MSP430x2xx Familia
Tema Mejora Mejoras
Reinicio se incluye en todos MSP430x2xx dispositivos.
Restablecimiento PORIFG RSTIFG banderas y se han agregado a IFG1 para
indicar la causa de un reset.
Una instruccin buscar en el rango de direcciones 0x0000 - 0x01FF se
restablecer el dispositivo.
Temporizador de vigilancia Todos MSP430x2xx dispositivos integrar el
temporizador del guardin+ mdulo (WDT+ ). El WDT+ garantiza la fuente
de reloj para el temporizador nunca est desactivado.
El oscilador LFXT1 seleccionable tiene carga condensadores de LF.
El LFXT1 admite hasta 16MHz modo cristales en HF.
El oscilador LFXT1 incluye deteccin de fallos modo de LF.
El XIN XOUT y pasadores pasadores son funcin compartida de 20- y 28pin.
Sistema de Reloj externo R no es compatible con algunos dispositivos.
Software no debe establecer la LSB de
OSCfeature de la contralora el BCSCTL2 registro en este caso. Ver el
dispositivo especfico de hoja de datos para obtener ms informacin.
Frecuencia de funcionamiento La contralora ha aumentado de manera
significativa.
La contralora estabilidad de temperatura se ha mejorado
significativamente.
La informacin memoria tiene 4 segmentos de 64 bytes cada uno.
Segmenta es bloqueado por separado con la LOCKA poco.
Toda la informacin si se le protege del borrado masivo con la LOCKA
poco.
Segmento borra puede ser interrumpida por una interrupcin. Memoria
Flash actualizaciones Flash puede ser anulada por una interrupcin.
Programacin de la memoria Flash se ha bajado a 2,2 V
Programar/borrar se ha reducido el tiempo.
Fallo en el reloj se interrumpe la actualizacin de flash.
Todos los puertos se han integrado las resistencias pullup/desplegable.
Digital I/O P2.6 y P2.7 funciones se han aadido a 20- y 28-pin. Estas
son funciones compartidas con XIN y XOUT. Software no debe borrar el
P2SELx bits para estos pasadores si crystal operacin es necesaria.
Comparator_A Comparator_A ha ampliado capacidad de entrada con una
nueva entrada multiplexor.
Bajo consumo de energa tpico LPM3 consumo de corriente se ha reducido
casi en un 50% a 3 V.
LA CONTRALORA tiempo de inicio se ha reducido de forma significativa.
Frecuencia de funcionamiento La frecuencia mxima de operacin es de 16
MHz a 3,3 V.
una contrasea incorrecta causa una masa borrar. BSL BSL secuencia de
entrada es ms robusto para evitar entrada accidental y el borrado.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Introduccin 27
Captulo 2
Este captulo describe el MSP430x2xx restablecimientos del sistema,
interrupciones y modos de funcionamiento.
Tema ... ... ... . Pgina
2.1 Inicializacin y restablecimiento del sistema ... ... ... ... ... ...
... ... 29 2.2 Interrupciones ... ... ... ... 31 2.3 Modos de
funcionamiento ... ... ... ... ... ... ... 38 2.4 Principios para
aplicaciones de baja potencia ... ... ... ... ... ... . 40 2.5 Conexin
de Pin sin usar ... ... ... ... ... ... 41
28 Restablecimiento del sistema, interrupciones y modos de funcionamiento
SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com Restablecimiento del sistema y la inicializacin

2.1 Reinicio del sistema y
el restablecimiento del sistema Inicializacin circuitos se muestra en la
Figura 2-1 fuentes un restablecimiento de encendido (POR) y de clara
(PUC) seal. Diferentes eventos desencadenar estos restablece las seales
y las condiciones iniciales distintas en funcin de seal que se gener.
VCC
Reinicio POR S Seguro POR R 0 V 0 V ~50 s
Demora SVS_POR"
RST/NMI
WDTNMI!
S1 PUC WDTTMSEL Resetwd WDTQn!!
WDTIFG! EL Pestillo
Resetwd PUC S2 S EQU.
KEYV R (de mdulo flash)
instruccin no vlida buscar MCLK ! De temporizador de vigilancia mdulo
perifrico " Dispositivos con SVS slo
Figura 2-1. Restablecimiento de encendido y encendido
POR UN Esquema Claro es un restablecimiento del dispositivo. POR slo se
genera por los siguientes tres eventos:
Encender el dispositivo una seal baja en el RST/pin NMI cuando est
configurado en el modo de restablecimiento La SVS condicin baja cuando
PORON = 1.
LA PUC siempre se genera cuando se genera una por una, pero POR no est
generado por un PUC. Los siguientes eventos activan un PUC:
una seal POR caducidad del temporizador en modo vigilante slo
temporizador de vigilancia clave de seguridad violacin una memoria
Flash llave de seguridad violacin UNA CPU instruccin trae desde el
perifrico rango de direcciones 0h a 01FFh
2.1.1 Reinicio (BOR)
El reinicio circuito detecta bajo tensiones de alimentacin como cuando

una tensin de alimentacin es aplicado o eliminado de la terminal. El
restablecimiento de la prdida del circuito se restablece el dispositivo
mediante la activacin de una seal POR VCC cuando la alimentacin se
aplica o se quita. Los niveles operativos se muestran en la Figura 2-2.
La seal se activa cuando VCC cruza el transcurrir. El retraso de
alimentacin V(B_IT+) umbral y la demora t(BOR) VCC La histresis Thle
(B_-) asegura que la seal POR el reinicio de circuitos.
VCC(inicio). Permanece activo hasta que VCC cruza el t(BOR) ya que es
adaptable a un lento aumento debe caer por debajo de V(B_IT-) para
generar otra
SLAU144J-diciembre 2004-Revisado 2013 Julio restablecimientos del
sistema, interrupciones y modos de funcionamiento 29 presentar
Reinicio del sistema y

VCC
Thle www.ti.com Inicializacin(B_IT!) V(B_IT+) V(B_IT!)
VCC(inicio)
POR circuitos de seal
t(BOR)
Figura 2-2. Apagn
como el de distribucin sensiblemente por encima de los proporciona un
restablecimiento de alimentacin V(B_IT-) nivel VCC es fallos donde no
entran Vmn nivel de el POR circuito, el BOR a continuacin Vmn. Ver
datos especficos de cada dispositivo hoja de parmetros.
2.1.2 Dispositivo condiciones iniciales despus reiniciar el sistema
despus de una POR el MSP430 condiciones iniciales son las siguientes:
El RST/pin NMI est configurado en el modo de reinicio.
Pines de E/S se cambian a modo de entrada como se describe en el
captulo de E/S digitales.
Los otros mdulos perifricos. y los registros se inicializan como se
describe en sus respectivos captulos de este manual.
Registro de Estado (SR) es cero.
El tiempo de vigilancia de potencias activas en modo vigilante.
Contador de programa (PC) se carga con la direccin de ubicacin reset
vector (0FFFEh). Si el contenido es restablecer los vectores 0FFFFh el
dispositivo ser desactivada para mnimo consumo de energa.
Inicializacin del Software 2.1.2.1
despus de reiniciar el sistema, software de usuario debe inicializar el
MSP430 para los requisitos de la aplicacin. Debe ocurrir lo siguiente:
Inicializacin del SP, generalmente en la parte superior del cilindro.
Inicializar el guardin de los requisitos de la aplicacin.
Configurar los mdulos perifricos a los requisitos de la aplicacin.
Adems, el temporizador de vigilancia, oscilador de memoria flash, los
indicadores pueden ser evaluados para determinar el origen de la
reposicin.

SLAU144J-diciembre 2004-Revisado 2013 Julio presentar documentacin
comentarios
www.ti.com interrumpe
interrumpe
la interrupcin 2.2 prioridades son fijos y estn definidos por la
disposicin de los mdulos en la cadena de conexin como se muestra en la
Figura 2-3. Cuanto ms cerca est un mdulo es el CPU/NMIRS, ms alta es
la prioridad. Interrumpir las prioridades determinan lo que se interrumpe
cuando ms de una interrupcin pendiente al mismo tiempo.
Hay tres tipos de interrupciones:
restablecimiento del sistema (No) -mscara mscara NMI
prioridad Alta/Baja
GMIRS
GIE WDT Mdulo de Mdulo de CPU NMIRS 1 Temporizador 2 m n 1 2 1 2 1 2 1
2 1
Subsidio PUC
PUC
OSCfault Bus Circuito ACCV
Reset Flash/NMI
WDT Clave de seguridad clave de seguridad Flash
MAB ! 5STPS
Figura 2-3. Prioridad de interrupcin
2.2.1 (No) -interrupciones enmascarables (NMI)
(No) -maskable interrumpe NMI no estn enmascaradas por el general
habilitacin de interrupciones (GIE), pero no estn habilitados por cada
interrupcin activar bits (NMIIE, ACCVIE, IE). Cuando una interrupcin
NMI es aceptada, todos enable interrupcin NMI bits se restablecen
automticamente. Ejecucin del Programa comienza en la direccin
almacenada en el (no) - maskable interrupt vector 0FFFCh. Software de
usuario debe ajustar el NMI activar bits de interrupcin la interrupcin
que se vuelve a activar. El diagrama de bloque de NMI fuentes se muestra
en la Figura 2-4.
(No) -interrupcin enmascarable NMI se puede generar por tres fuentes:
Una clara ventaja en la RST/pin NMI NMI cuando est configurada en modo
fallo Un oscilador se produce una infraccin de acceso en la memoria
flash
SLAU144J entre diciembre de 2004 y revisada 2013 Julio restablecimientos
del sistema, interrupciones y modos de funcionamiento 31 presentar
interrumpe
ACCV
ACCVIFG POR
FCTL3.2
ACCVIE IFG1.2
IE1.5 Claro
PUC
RST/NMI
IFG1.3
www.ti.com
S PORIFG
Mdulo Flash
S RSTIFG POR PUC
NMIIFG S
IFG1.4 WDTTMSEL
Claro KEYV SVS_POR BOR
POR
PUC Restablecimiento del sistema Generador POR
NMIRS
Claro WDTNMIES
PUC
NMIIE
IE1.4 Claro
PUC Contador
EQU WDTNMI WDTQn
WDTIFG PUC POR IR DE IFG1.0 Q Claro
WDT
OSCFault
OFIFG S
IFG
IE1.1
IE1.1 Claro
NMI_IRQA PUC
POR mdulo del temporizador
SCI IRQA WDTTMSEL
WDTIE
IE1.0 Claro
SCI IRQA: Solicitud de Interrupcin Aceptada
Figura 2-4. Diagrama de bloques (No) -Maskable
PUC
32 fuentes de interrupcin restablecimientos del sistema, interrupciones
y modos de funcionamiento
Copyright 2004-2013, Texas
SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre
la Documentacin
instrumentos incorporan
www.ti.com Interrupciones
2.2.1.1 Restablecimiento/Pin NMI en el encendido, el RST/pin NMI est
configurado en el modo de reinicio. La funcin de la RST/pasadores NMI es
seleccionado en el registro de control de vigilancia WDTCTL. Si el
RST/pin NMI est configurado para la funcin de puesta a cero, la CPU se

mantiene en el estado de restablecimiento en la medida en que la RST/pin
NMI es baja. Despus de la entrada cambia a un estado alto, la CPU se
inicia ejecucin de los programas en la palabra direccin almacenada en
el reset vector, 0FFFEh y RSTIFG indicador est establecido.
Si el RST/NMI est configurada por el usuario software para la funcin
NMI, un borde de seal seleccionada por el WDTNMIES poco genera una NMI
NMIIE interrupcin si el bit est establecido. El RST/NMI NMIIFG bandera
tambin se establece.
NOTA: Si se mantiene pulsado RST/NMI baja
cuando est configurada en el modo NMI, una generacin de la seal una
NMI evento no debe mantener la RST/NMI contacto bajo. Si el PUC se
produce a partir de una fuente diferente mientras que el NMI seal es
baja, el dispositivo se realizar en el estado de restablecimiento porque
un PUC cambia el RST/NMI pin para la funcin de puesta a cero.
NOTA: La modificacin WDTNMIES
Cuando se selecciona el modo NMI y el WDTNMIES poco ha cambiado, una NMI
se puede generar, en funcin de su nivel real de la RST/NMI. Cuando la
NMI borde seleccione bit es cambiado antes de seleccionar el modo NMI
NMI, no se genera.
Infraccin de acceso 2.2.1.2 Flash
El flash ACCVIFG bandera se define cuando un flash infraccin de acceso
se produce. Flash La infraccin de acceso se puede activar la opcin de
generar un NMI interrupcin al establecer el bit ACCVIE. El pabelln
ACCVIFG entonces se puede probar por la rutina de servicio de
interrupcin NMI para determinar si la NMI fue causada por un flash
violacin de acceso.
2.2.1.3
El oscilador Oscilador Fallo fallo seal advierte de una posible
condicin de error con el oscilador. El oscilador falla puede ser
habilitado para generar un NMI interrupcin al establecer el IE. El
pabelln OFIFG entonces se puede probar por NMI la rutina de servicio de
interrupcin para determinar si la NMI fue causada por un oscilador
fallo.
LA PUC seal puede desencadenar un oscilador culpa, porque el PUC LFXT1
cambia el modo de LF, por lo tanto, cambiar el modo AF. La PUC seal
tambin se desconecta el XT2 oscilador.
interrumpe www.ti.com
2.2.1.4 Ejemplo de un controlador de interrupciones NMI
NMI es una interrupcin de fuentes mltiples interrupcin. Una NMI se
restablece automticamente la interrupcin NMIIE, IE y ACCVIE interrumpir
de bits. El usuario NMI rutina de servicio se restablece la interrupcin
banderas y volver a habilitar la interrupcin de bits en funcin de las
necesidades de las aplicaciones como se muestra en la Figura 2-5.
Inicio de NMI Controlador de Interrupciones por HARDWARE Reset:
IE, NMIIE, ACCVIE

no OFIFG=1 ACCVIFG=1 NMIIFG=1
s s s
OFIFG Reset Reset Reset ACCVIFG NMIIFG
Usuario!s Software, Usuario!s Software, Usuario!s Software, oscilador
externo Acceso Fallo Flash manejador de NMI Violacin Controlador
Controlador
Opcional
RETI final de controlador de interrupcin NMI
Figura 2-5. Controlador de interrupcin NMI
NOTA: permitir interrupciones NMI con ACCVIE, NMIIE y IE
para evitar interrupciones NMI anidados, el ACCVIE, NMIIE y activar bits
IE no se deben establecer dentro de la rutina de servicio de interrupcin
NMI.
2.2.2 Interrupciones enmascarables
interrupciones enmascarables son causados por los perifricos con
interrupcin. incluye el desbordamiento del temporizador en modo
temporizador de intervalos. Cada fuente de interrupcin enmascarables
puede ser desactivado por separado, una habilitacin de interrupcin, o
todos interrupciones enmascarables puede ser desactivada por el general
enable interrupcin (AIE) en el registro de estado (SR).
Cada uno de los perifricos interrupcin se analiza en el mdulo
perifrico asociado captulo de este manual.
2.2.3 interrumpir el proceso
cuando se solicita una interrupcin de un perifrico y el perifrico
enable interrupcin y los GIE bit bit, la rutina de servicio de
interrupcin. Slo la persona que poco debe estar configurado para (no) interrupciones enmascarables que se solicita.
2.2.3.1 Aceptacin
La interrupcin Interrupcin latencia es de 5 ciclos (CPUx) o 6 ciclos
(CPU), a partir de la aceptacin de una peticin de interrupcin y dura
hasta el inicio de la ejecucin de la primera instruccin de la rutina de
servicio de interrupcin, como se muestra en la Figura 2-6. La
interrupcin lgica se ejecuta lo siguiente:
1. Cualquier instruccin de ejecucin se ha completado.
2. El PC, que a su vez apunta a la siguiente instruccin, se inserta en
la pila.
3. El SR se empuja en la pila.
4. La interrupcin con la prioridad ms alta es seleccionada si varias
interrupciones ocurrieron durante la ltima instruccin y estn a la
espera de servicio.
5. La peticin de interrupcin bandera se restablece automticamente en
una sola fuente de banderas. Varias fuentes banderas siguen siendo
establecido para el mantenimiento de software.
6. El SR se borra. Esto pone fin a cualquier modo de baja potencia.

Debido a que el bit GIE se borra, se interrumpe.
7. El contenido del vector de interrupcin se carga en el PC: el programa
contina con la rutina de servicio de interrupcin en esa direccin.
Antes Despus interrupcin Interrupcin
Tema1 Tema1
SP2 Tema OT2
PC
SP TOS SR
Figura 2-6. Interrumpir el proceso
2.2.3.2 volver a interrumpir
el manejo de interrupciones rutina termina con la instruccin:
RETI (retorno de una rutina de servicio de interrupcin) el regreso de la
interrupcin dura 5 ciclos (CPU) o 3 ciclos (CPUx) para ejecutar las
siguientes acciones y se ilustra en la Figura 2-7.
1. El SR con todos los valores anteriores cop de la pila. Todos los
valores anteriores de GIE, CPUOFF, etc. estn actualmente en vigor,
independientemente de la configuracin utilizada durante la rutina de
servicio de interrupcin.
2. El equipo salga de la pila y se inicia la ejecucin en el punto donde
se interrumpi.
Despus de la
vuelta antes de interrumpir
Elemento1 Elemento1 Elemento2 Elemento2 SP TOS PC PC SP TOS SR SR
Figura 2-7.
2.2.3.3 Devolucin de interrupcin Interrupcin
Interrupcin Anidacin anidacin est activada si el bit GIE se establece
dentro de una rutina de servicio de interrupcin. Cuando se anidan
interrupcin activada, cualquier interrupcin durante una rutina de
servicio de interrupcin interrumpir la rutina, independientemente de
las prioridades la interrupcin.
comentarios
2.2.4 vectores de interrupcin
Los vectores de interrupcin y el poder de direccin de inicio se
encuentran en el rango de direcciones 0FFFFh a 0FFC0h, tal como se
describe en la Tabla 2-1. Un vector es programada por el usuario con la
direccin de 16 bits de la rutina de servicio de interrupcin. Ver el

dispositivo especfico de hoja de datos de la lista completa vector de
interrupcin.
Se recomienda para proporcionar una rutina de servicio de interrupcin
para cada vector de interrupcin que se asigna a un mdulo. Un quemador
inerte rutina de servicio de interrupcin puede consistir en la
instruccin RETI y varios vectores de interrupcin puede sealar a l.
Sin asignar vectores de interrupcin se puede utilizar para programa
ordinario cdigo si es necesario.
Habilitacin del mdulo algunos bits, bits enable interrupcin, y
banderas interrupcin se encuentran en el SFRs. Los francos suizos se
encuentran en la parte inferior rango de direcciones y se llevan a cabo
en formato de byte. Ecus), que se accede a ellas a travs de
instrucciones. Ver el dispositivo especfico de hoja de datos de la
configuracin FR.
Tabla 2-1. Fuentes de interrupcin, banderas,
fuente de interrupcin y vectores bandera de interrupcin palabra
Direccin Sistema de interrupcin
de Prioridad PORIFG, reset externo, vigilancia, flash 0FFFEh RSTIFG 31
Reset y de mayor contrasea, instruccin ilegal obtener WDTIFG KEYV
NMIIFG (no) -maskable NMI, oscilador, memoria flash OFIFG acceso (no)
-mscara 0FFFCh 30 violacin ACCVIFG (no) -mscara
especfica de un dispositivo 0FFFAh 29 especfica de un dispositivo
0FFF8h 28 especfico del dispositivo 0FFF6h 27
WDTIFG mscara del temporizador 0FFF4h 26
especfico del dispositivo 0FFF2h 25 especfico del dispositivo 0FFF0h 24
especficos de dispositivo 0FFEEh 23 especfica de un dispositivo 0FFECh
22 especfica de un dispositivo 0FFEAh 21 especficos de dispositivo
0FFE8h 20 especficos de dispositivo 0FFE6h 19 especficos de dispositivo
0FFE4h 18 especfico de dispositivo 0FFE2h 17 especfico del dispositivo
0FFE0h 16 especfico del dispositivo 0FFDEh 15 especfico de dispositivo
0FFDCh 14 especfico del dispositivo 0FFDAh 13 especfico de dispositivo
0FFD 8H 12 especficos de cada dispositivo 0FFD6h 11 especficos de cada
dispositivo 0FFD4h 10 especficos de cada dispositivo 0FFD2h 9
especficos de dispositivo 0FFD0h 8 especficos de dispositivo 0FFCEh 7
especficos de cada dispositivo 0FFCCh 6 Especfica de un dispositivo 5
0FFCAh especfico del dispositivo 0FFC8h 4 especfico del dispositivo
0FFC6h 3 especfico del dispositivo 0FFC4h 2 especfico del dispositivo
0FFC2h 1 especficos de dispositivo 0FFC0h 0, menor
SLAU144J-diciembre 2004-2013 Julio Sistema Revisado se restablece,
interrupciones y modos de funcionamiento 37 presentar documentacin
comentarios
Modos de funcionamiento www.ti.com

2.3 Modos de funcionamiento
El MSP430 est diseada para potencia ultra-aplicaciones y usos
diferentes modos de funcionamiento se muestra en la Figura 2-9.
Los modos de funcionamiento tener en cuenta tres necesidades diferentes:
potencia ultra- Velocidad y rendimiento de los datos Minimizacin de

consumo de corriente perifrico el MSP430 tpico consumo de corriente se
muestra en la Figura 2-8.
300 315 270 200 225
180 VCC = 3 V 135 VCC= 2,2 V
/ A a 1 MHz 90 55 32 45 17 11 ICC 0,9 0,7 0,1 0,1 0 AM LPM0 L/MIN2 MIN3
MIN4
Modos de funcionamiento
La Figura 2-8. Tpico consumo de corriente de "F21x1 Dispositivos vs
Modos de funcionamiento
Los modos de bajo consumo 0 a 4 estn configurados con los CPUOFF,
OSCOFF, SCG0 y SCG1 bits en el registro de estado La ventaja de incluir
la CPUOFF, OSCOFF, SCG0 y SCG1 modo de bits de control en el registro de
estado que, en el actual modo de funcionamiento se guarda en la pila
durante una rutina de servicio de interrupcin. Flujo del programa vuelve
al modo de funcionamiento anterior si el SR valor no se modifica durante
la rutina de servicio de interrupcin. Flujo del programa pueden ser
devueltos a otro modo de funcionamiento mediante la manipulacin del SR
valor guardado en la pila dentro de la rutina de servicio de
interrupcin. El modo de bits de control y que la pila se puede acceder
con cualquier instruccin.
Cuando cualquiera de los bits de control, el modo de funcionamiento
seleccionado tiene un efecto inmediato (vase la Figura 2-9).
Perifricos de reloj con cualquier discapacidad se desactivan hasta que
el reloj se activa. Los perifricos tambin se puede desactivar con sus
valores del registro individual de control. Todos puerto de E/S los
pasadores y RAM/registros son iguales. Wake up es posible gracias a todos
interrupciones.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar comentarios
sobre la Documentacin
www.ti.com Modos de funcionamiento

RST/NMI SVS_POR
WDT Reset activo POR Tiempo transcurrido, Desbordamiento WDTIFG WDTIFG =
1 = 0
PUC RST/NMI es Pin de Reset WDT WDTIFG = 1 est activo
RST/NMI WDT Activo, NMI Clave de seguridad activa Violacin
Modo Activo
CPUOFF = 1 CPU est Activo CPUOFF = 1 SCG0 = 0 Mdulos Perifricos. Estn
activos OSCOFF = 1 SCG1 = 0 SERBIA Y MONTENEGRO SERBIA Y MONTENEGRO0 = 1
1 = 1 L/MIN0 MIN4 CPU, MCLK, CPU, MCLK, la contralora SMCLK, ACLK en
Off, SMCLK, ACLK De CPUOFF SCG0 = 1 = 1 DC Generador de CPUOFF SCG1 = 1
CPUOFF = 0 = 1 SCG0 = 1 SCG1 = 1 L/MIN1 SCG0 = 0 L/MIN3 CPU, MCLK, SCG1 =
1 CPU, MCLK, SMCLK la contralora, SMCLK On, Off, la contralora, ACLK
ACLK de LPM2 de CPU, MCLK, SMCLK Generador de CC si la contralora, la
contralora, ACLK en DC generador no se usa para SMCLK
Figura 2-9. Modos de funcionamiento Sistema De Reloj
Tabla 2-2. Modos de funcionamiento Sistema De Reloj
SCG1 SCG0 OSCOFF CPUOFF Modo CPU y relojes Estado 0 0 0 0 CPU activa est
activo, todos los relojes estn activos 0 0 0 1 L/MIN0 CPU, MCLK son
discapacitados, SMCLK, ACLK son
CPU activa, MCLK son discapacitados. La contralora y DC generador son 0
1 0 1 L/MIN1 deshabilitado si la contralora no es utilizado para SMCLK.
ACLK est activo.
CPU, MCLK, SMCLK, DCO estn desactivadas. Generador DC 1 0 0 1 L/MIN2
sigue activado. ACLK est activo.
CPU, MCLK, SMCLK, DCO estn desactivadas. Generador DC 1 1 0 1 L/MIN3
deshabilitado. ACLK est activo.
1 1 1 1 L/MIN4 CPU y los relojes discapacitados
SLAU144J-diciembre 2004-2013 Julio Sistema Revisado se restablece,
interrupciones y modos de funcionamiento 39 presentar documentacin
comentarios
Principios para aplicaciones de baja potencia www.ti.com

2.3.1 entrando y saliendo
Una modos de baja potencia interrumpir evento despierta el MSP430 de
cualquiera de los modos de bajo consumo modos de funcionamiento. El flujo
del programa es:
Introducir rutina de servicio de interrupcin:
- El PC y SR se almacenan en la pila, el CPUOFF, SCG1 y OSCOFF bits se
restablecen automticamente Opciones para volver a la rutina de
servicio de interrupcin:
- El original SR ha sido expulsado de la pila, la restauracin de la modo
de funcionamiento anterior.
- El SR bits almacenados en la pila se pueden modificar dentro de la
rutina de servicio de interrupcin regresar a otro modo de funcionamiento
cuando se ejecuta la instruccin RETI.
; El Programa se detiene aqu y... ; Introducir LPM0 ; Introducir LPM0
Ejemplo BIS #GIE+CPUOFF,SR ; Salida LPM0 de RETI RETI ; Salida LPM0
Rutina de servicio de interrupcin BIC #CPUOFF,0 (SP) ;
; el programa se detiene aqu y... ; Introducir LPM3 ; Introducir LPM3
Ejemplo BIS #GIE+CPUOFF+SCG1+SCG0,SR ; Salida LPM3 en RETI RETI ; Salida
LPM3 Rutina de servicio de interrupcin BIC #CPUOFF+SCG1+SCG0,0 (SP) ;
2.4 Principios de baja potencia para aplicaciones
con frecuencia, el factor ms importante para reducir el consumo de
energa es mediante el sistema MSP430 reloj para aprovechar al mximo el
tiempo en LPM3. LPM3 consumo de energa es inferior a 2 A tpica con un
reloj de tiempo real y activa todas las interrupciones. UN 32-kHz cristal
de reloj se utiliza para la ACLK y el CPU tiene una velocidad de reloj de
la DCO (normalmente) que tiene un 1- s wake-up.
Utilizar interrupciones a raz del procesador y controlan el flujo del
programa.
Perifricos debe ser activado slo cuando sea necesario.
Uso de baja potencia mdulos perifricos integrados en lugar de
funciones controladas por software. Por ejemplo Timer_A Timer_B y puede
generar automticamente PWM y captura de distribucin externa, sin los
recursos de la CPU.
Calcula tabla rpida ramificacin y bsquedas de debera ser usada en

lugar de la bandera y el sondeo largo software clculos.
Evite frecuentes subrutina y llamadas a funciones debido a sobrecarga.
En el caso de ms rutinas de software, un solo ciclo de registros de la
CPU se debe utilizar.
comentarios
www.ti.com Conexin de Pin sin utilizar

2.5 Conexin de Pin sin utilizar
la terminacin correcta de todos los pin sin utilizar se enumeran en la
Tabla 2-3.
Tabla 2-3. Conexin de
Pin Pin sin usar Comentario GRUPO potencial DVCC AVSS DVSS VREF+ abierto
DVSS VeREF+ VREF- /VeREF- DVSS
Para XIN slo pin. XIN pasadores GPIO compartidos con funciones deben ser
XIN DVCC programado para GPIO y siga Px.0 a Px.7 recomendaciones.
XOUT dedicada para los pasadores. Los pasadores XOUT GPIO compartidos con
funciones deben ser XOUT abierto programado para GPIO y siga Px.0 a Px.7
recomendaciones.
Dedicado a X2en las patillas. X2en las patillas con GPIO funciones deben
ser XT2EN DVSS programado para GPIO y siga Px.0 a Px.7 recomendaciones.
Para X2fuera de las clavijas. X2A las clavijas GPIO compartidos con
funciones deben ser XT2abierto programado para GPIO y siga Px.0 a Px.7
recomendaciones.
Px.0 a Px.7 Abra Cambiado a funcin del puerto, direccin de salida o
entrada de pullup/desplegable
RST activado/NMI DVCC o VCC 47 k
pullup con 10 nF (2,2 nF(1)) Prueba desplegable abierto 20xx, 21xx, 22xx
dispositivos TDI TDO Abierto Abierto Abierto TCK TMS
(1) el condensador desplegable no debe exceder 2,2 nF al utilizar
dispositivos con Spy-Bi -Cable de interfaz Spy-Bi -modo de alambre o en
4- cable JTAG con modo DE FET DE TI herramientas como interfaces o
programadores GANG.
del sistema, interrupciones y modos de funcionamiento 41 Enviar
comentarios sobre la Documentacin
Captulo 3
SLAU144J-diciembre de 2004-Revisado
CPU 2013 Julio
Este captulo describe el MSP430 CPU, modos de direccionamiento, y
conjunto de instrucciones.
Tema ... ... ... .
3.1 CPU Pgina Introduccin ... ... ... ... ... ... ... 43 3.2 Registros
de la CPU ... ... ... ... ... ... ... . 44 3.3 Modos de
direccionamiento ... ... ... ... ... ... 47 3.4 Conjunto de instrucciones
... ... ... ... ... ... ... . 56
42 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com CPU
CPU Introduccin 3.1 Introduccin
La CPU incorpora caractersticas diseadas especficamente para las
modernas tcnicas de programacin como calcular las bifurcaciones,
procesamiento de tabla, y el uso de lenguajes de alto nivel como C. La
CPU puede abordar todo el rango de direcciones sin paginacin.
La CPU incluye:
arquitectura RISC con 27 instrucciones y modos de direccionamiento 7.
Arquitectura ortogonal con cada instruccin utilizable con cada modo de
direccionamiento.
Total acceso al registro contador de programa, incluyendo registros del
estado y puntero de pila.
Un ciclo de operaciones de registro.
Gran registro de 16 bits reduce archivo busca en la memoria.
16 Bits del bus de direcciones permite el acceso directo y
ramificaciones en toda gama de memoria.
16-bit bus de datos permite la manipulacin de la palabra de
argumentos.
Constante del generador dispone de seis valores inmediatos ms
utilizados y reduce tamao de cdigo.
Memoria Directa a la memoria de registro las transferencias sin
intermedio.
Palabra y byte direccionamiento y conjunto de instrucciones.
El diagrama de bloques de la CPU se muestra en la Figura 3-1.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio 43 CPU presentar
Registros de la CPU www.ti.com

MDB ! Memoria Memoria Bus de datos bus de direcciones. MAB
15 0
R0/Contador PCProgram 0
R1/SP puntero de pila 0
R2/SR/CG1 Estado
R3/CG2 Generador constante
Propsito General R4
R5
R6 Uso general Uso general
Uso General R7
R8
Uso General R10
R11
Uso General R13
R14
R15 Uso general Uso General
16 Cero, Z dst src, C desbordamiento, V 16 !poco ALU MCLK negativo, N
Figura 3-1. Diagrama de bloque CPU
3.2 Registros de la CPU
La CPU incorpora diecisis 16-bit registros. R0, R1, R2 y R3 tienen
funciones especiales. R4 a R15 son registros de trabajo para uso general.
3.2.1 Contador de programa (PC)
El 16-bit contador de programa (PC/R0) apunta a la siguiente instruccin
que se ejecutar. Cada instruccin utiliza un nmero par de bytes (dos,
cuatro o seis), y el equipo se incrementa en consecuencia. Accesos a
instruccin en el 64 KB espacio de direcciones se realizan en lmites de
palabra, y el equipo est alineado a las direcciones.
La figura 3-2 muestra el contador de programa.
Figura 3-2. Contador de Programa
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Contador de programa de 15 bits 1 0
44 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar
www.ti.com Registros de la CPU

del PC se pueden abordar con todas las instrucciones y modos de
direccionamiento. Algunos ejemplos son:
Sucursal direccin indirecta a en R14 ; Sucursal de direccin que se
encuentra en la etiqueta MOV @R14,PC ; Sucursal de etiqueta etiqueta de
direccin MOV,PC ; MOV #LABEL,PC
3.2.2 puntero de pila (SP)
El puntero de pila (SP/R1) es usada por la CPU para almacenar las
direcciones de regreso de llamadas a subrutinas e interrupciones. Utiliza
un predecrement, postincrement rgimen. Adems, el SP se pueden utilizar
con el software con todas las instrucciones y modos de direccionamiento.
La figura 3-3 muestra el SP. El SP se inicializa en la RAM por el
usuario, y se alinea a las direcciones.
La figura 3-4 muestra uso de las pilas.
Figura 3-3. Contador de pilas
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
15 Bits puntero de pila a 1 0
R8 = 0123h Y 0123h en TOS POP R8 ; Sobrescribir TOS con R7 PUSH # 0123h ;
I2 -> R6 MOV R7,0 (SP); MOV 2 (SP) ,R6
Direccin EMPUJAR # 0123h POP R8
0xxxh I1 I1 I1
0xxxh ! 2 I2 I2 I2 0xxxh ! 4 I3 SP I3 I3 SP 0xxxh ! 6 0123H SP 0123h
0xxxh ! 8
Figura 3-4. Uso de pila

los casos especiales de uso del SP como un argumento a la las
instrucciones PUSH y POP se describen y se muestra en la Figura 3-5.
PUSH POP SP
SPold SP SP1 SP1 SP2 SP1
El puntero de pila se cambia despus de que el puntero de la pila no se
ha cambiado despus de un POP SP un SP instrucciones. instrucciones. La
instruccin POP lugares SP SP1 en el puntero de pila SP (SP2 =SP1)
Figura 3-5. EMPUJE SP - POP SP Secuencia
3.2.3 Registro de Estado (SR)
El registro de estado (SR/R2), que se usa como una fuente o registro de
destino, se puede utilizar en el modo de registro slo se trataban con
word instrucciones. Las restantes combinaciones de modos de
direccionamiento se utilizan para apoyar la constante del generador. La
figura 3-6 muestra el SR bits.

Figura 3-6. Registro de Estado Bits
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
OSC CPU Reservados V SCG1 SCG0 GIE N Z C OFF
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0
Tabla 3-1 describe el registro de estado bits.
Tabla 3-1. Descripcin del registro de estado Bits
Bits bits Descripcin V de desbordamiento. Este bit se activa cuando el
resultado de una operacin aritmtica desborda el firmado de rango
variable.
ADD( .B) ,ADDC( .B) cuando:
Positivo negativo positivo + = Negativo + negativo = positivo o reinicie
SUB( .B) ,SUBC( .B), CMP( .B) cuando:
positivo, negativo = Negativo Negativa - Positiva = positivo o reinicie
SCG1 sistema generador de reloj 1. Cuando se establece, se apaga el
SMCLK.
SCG0 sistema generador de reloj 0. Cuando se establece, se apaga la
contralora generador dc DCOCLK, si no se usa para MCLK o SMCLK.
OSCOFF Oscilador. Cuando se establece, se apaga el LFXT1 oscilador,
cuando LFXT1CLK no se utiliza para MCLK o SMCLK.
CPUOFF CPU. Cuando se establece, se apaga la CPU.
GIE enable interrupcin General. Cuando se establece, activa
interrupciones enmascarables. Al restablecerse, interrupciones
enmascarables todos son discapacitados.
N negativo. Cuando el resultado de un byte o una palabra operacin es
negativo y borran cuando el resultado no es negativo.
Palabra: N se establece en el valor de 15 bits del resultado.
Byte: N se establece en el valor de bit 7 del resultado.
Z bit cero. Cuando el resultado de un byte o una palabra es 0 y si el
resultado no es 0.
C Llevar poco. Cuando el resultado de un byte o una palabra operacin
produjo una llevar y borran cuando no se ha producido.
3.2.4 Registros Generador constante CG1 y CG2

Seis comnmente las constantes que se utilizan son generados con la
constante del generador registros R2 y R3, sin que necesiten una palabra
de 16 bits de cdigo de programa. Las constantes son seleccionados con la
fuente de registro modos de direccionamiento (As), tal como se describe
en la Tabla 3-2.
Tabla 3-2. Los valores de constantes Generadores CG1, CG2
registrarse como constante 00 Comentarios R2 - - - - - modos de registro
R2 01 (0) direccin absoluta modo archivo 00004R2 10 h +4, un poco de R2
11 00008h +8, un poco de R3 00 00000h 0, procesamiento de texto 01
00001R3 R3 h +1 10 00002h +2, un poco de R3 11 0FFFFh -1, el
procesamiento de textos
la constante del generador ventajas son las siguientes:
No requieren instrucciones especiales ningn cdigo adicional para
las seis constantes No hay acceso a la memoria cdigo necesario para
recuperar la constante
46 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com modos de direccionamiento

El ensamblador utiliza la constante generador automticamente si una de
las seis constantes es Utilizado como una fuente inmediata operando.
Registros R2 y R3, que se utiliza en el modo constante, no puede
abordarse de manera explcita, actan como fuente de registros.
3.2.4.1 Generador constante - Ampliado
el conjunto de instrucciones conjunto de instrucciones RISC de la MSP430
slo tiene 27 instrucciones. Sin embargo, la constante del generador
permite que el MSP430 ensamblador para apoyar otros 24, emular las
instrucciones. Por ejemplo, la nica instruccin operando de
CLR dst
es emulado por el doble de instruccin operando con la misma longitud:
MOV R3,dst
donde el #0 es sustituido por el ensamblador, y R3 se utiliza como=00.
SC dst
se sustituye por el texto siguiente:
AGREGAR 0 (R3) ,horario
de uso general 3.2.5 registros R4 a R15
Los doce registros, R4-R15, son registros de propsito general. Todos
estos registros pueden ser utilizados como registros de datos, direccin
punteros o valores de ndice y se puede acceder a ella con byte o word
instrucciones como se muestra en la Figura 3-7.
Operacin Operacin Register-Byte Byte-Register Byte Alto Byte Bajo Byte
Alto Byte Bajo
Byte Registro sin usar memoria
memoria Byte 0h Registro
Figura 3-7. Register-Byte / Byte-Register
Register-Byte Operaciones Ejemplo Ejemplo de funcionamiento Byte-Register
Operacin
R5 = 0A28Fh R5 = 01202h R6 = 0203h R6 = 0223h
Mem (0203h) = 012h Mem (0223h) = 05Fh ADD.B R5,0 (R6) ADD.B @R6,R5
08p 05p
+ 012h + 002h
0A1h 00061h
Mem (0203h) = 0A1h R5 = 00061h
C = 0, Z = 0, N = 1 C = 0, Z = 0, N = 0
(byte bajo de registro) (bytes)
+ (bytes) + (byte bajo de registro) - > (bytes) - > (byte bajo de
registro, cero a byte alto)
3.3 Modos de direccionamiento
Siete modos de direccionamiento de la fuente operando y cuatro modos de
direccionamiento para el operando de destino puede abordar la direccin
completa espacio sin excepciones. Los nmeros de bits en la Tabla 3-3
describe el contenido de la (fuente) y Ad (destino) de bits.
modos de direccionamiento www.ti.com

Tabla 3-3. Origen/Destino operando
como modos de direccionamiento/Ad Modo de direccionamiento Descripcin de
la sintaxis 00/0 modo de registro Rn contenido del registro estn
operando 01/1 modo indexado X(Rn) (Rn + X) puntos para el operando. X se
almacena en la siguiente palabra.
01/1 Modo simblico DIR (PC + X) se seala el operando. X se almacena en
la siguiente palabra.
Modo indexado X(PC) se utiliza.
01/1 Modo absoluto &ADDR la palabra despus de la instruccin
contiene la direccin absoluta. X se almacena en la siguiente palabra.
Modo indexado X(SR) se utiliza.
10/- Indirecto modo de registro @Rn Rn se utiliza como un puntero a un
operando.
11/- Indirecta autoincrement+ @Rn Rn se utiliza como un puntero al
operando. Rn se incrementa despus de 1 para .B instrucciones y por 2
para .W.
11/- modo Inmediato #N, la palabra despus de la instruccin contiene la
inmediata constante N. indirecta modo autoincrement @PC+ se utiliza.
Los siete modos de direccionamiento se explica en detalle en las
siguientes secciones. La mayora de los ejemplos muestran el mismo modo
de direccionamiento para el origen y el destino, pero cualquier
combinacin vlida de origen y de destino es posible modos de
direccionamiento en una instruccin.
NOTA: El uso de etiquetas EDE, TONI, TOM, y LEO
en toda documentacin MSP430 EDE, TONI, TOM, y LEO se utilizan como
etiquetas genricas.
Son slo las etiquetas. No tienen ningn significado especial.
www.ti.com
3.3.1 Modos de direccionamiento Modos de registro
El registro modo se describe en la Tabla 3-4.
Tabla 3-4. Modo de registro Descripcin
cdigo ensamblador Contenido de ROM
MOV R10,R11 MOV R10,R11
Longitud: Una o dos palabras: trasladar el contenido de R10 a R11. R10 no
se ve afectado.
Comentario: vlido para el origen y destino Ejemplo: MOV R10,R11
Antes: Despus:
R10 0A023h R10 0A023h
R11 0FA15h R11 0A023h
PC PCold PCold PC+ 2
NOTA: Los datos de los registros
los datos que figuran en el registro se puede acceder mediante el uso de
word o byte instrucciones. Si el byte se utilizan instrucciones, el byte
alto siempre es 0 en el resultado. Los bits de estado se manejan segn el
resultado del byte instrucciones.
3.3.2 Modos de direccionamiento Indexado

El modo indexado Modo se describe en la Tabla 3-5.
Tabla 3-5. ndice
cdigo ensamblador
MOV 2 (R5),6 (R6)
Duracin: Dos o tres palabras: Mover el contenido de la direccin de
origen (
Modo www.ti.com contenido Descripcin del
contenido de la ROM
MOV X(R5) ,Y(R6)
X = 2 Y = 6
R5 + 2) para la direccin de destino (el contenido de R6 + 6). El origen
y el destino registros (R5 y R6) no se ven afectados. En modo indexado,
el contador de programa se incrementa automticamente, de modo que la
ejecucin del programa contina con la instruccin siguiente.
Comentario: vlido para el origen y destino Ejemplo: MOV 2 (R5),6 (R6);
Antes: Registro de Direcciones Espacio
0FF16h 00006 "&h R5 01080h 0FF14h 00002h R6 0108Ch 0FF12h 04596h PC
0108h 0Ch 01094 +0006xxxxh h 01092h 01092h 05555h
01090h 0xxxxh
01080h 01084h 0h 01082 +0002xxxxh h 01082h 01234h
01080h 0xxxxh
50 CPU
Copyright 2004-2013, Texas,

despus: Registro de Direcciones Espacio 0xxxxh PC 0FF16h 00006 "&h
R5 01080h 0FF14h 00002h R6 0108Ch 0FF12h 04596h
01094h 0xxxxh 01092h 01234h 01090h 0xxxxh
01084h 0xxxxh 01082h 01234h 01080h 0xxxxh
SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la
Documentacin
www.ti.com
3.3.3 Modos de direccionamiento simblico
el Modo modo simblico se describe en la Tabla 3-6.
Tabla 3-6. Descripcin de modo simblico
MOV EDE,TONI MOV X(PC) ,Y(PC)
X = EDE - PC Y = TONI - PC
longitud: dos o tres palabras: Mover el contenido de la direccin de
origen EDE (contenido de PC + X) a la direccin de destino TONI
(contenido de PC + Y). Las palabras que siguen las instrucciones
contienen las diferencias entre el PC y el las direcciones de origen o
destino. El ensamblador calcula y inserta las compensaciones X y Y
automticamente. De modo simblico, el contador de programa (PC) se
incrementa automticamente, de modo que la ejecucin del programa
contina con la instruccin siguiente.
Comentario: vlido para el origen y destino Ejemplo:
MOV EDE,TONI ;direccin Fuente EDE = 0F016h ;Dest. direccin TONI =
01114h
Antes: Despus: Registro de la Direccin Registro de Direcciones Espacio
0xxxxh PC 0FF16h 011Feh 0FF16h 011Feh 0FF14h 0F102h 0FF14h 0F102h 0FF12h
04090h PC 0FF12h 04090h
0FF14h 0F018h 0xxxxh +0F102h 0F018h 0xxxxh 0F016h 0F016h 0A123h 0F016h
0A123h
0F014h 0xxxxh 0F014h 0xxxxh
0FF16h 01116h 0 +011xxxxh Feh 01116h 0xxxxh 01114h 01114h 05555h 01114h
0A123h
01112h 0xxxxh 01112h 0xxxxh
SLAU144J-diciembre de 2004 y revisada 2013 Julio 51 CPU presentar
www.ti.com
3.3.4 Modos de direccionamiento absoluto Modo
El modo absoluto se describe en la Tabla 3-7.
Tabla 3-7. Descripcin de modo absoluto
MOV &EDE, TONI MOV X(0) ,Y(0)
X = Y = TONI EDE
longitud: dos o tres palabras: Mover el contenido de la direccin de
origen EDE en la direccin de destino TONI. Las palabras, despus de que
la instruccin contiene la direccin absoluta de las direcciones de
origen y destino. De modo absoluto, el PC se incrementa automticamente,
de modo que la ejecucin del programa contina con la instruccin
siguiente.
Comentario: vlido para el origen y destino Ejemplo:
MOV &EDE, TONI ;direccin Fuente EDE = 0F016h ;Dest. direccin TONI =
01114h
0xxxxh PC 0FF16h 01114h 0FF16h 01114h 0FF14h 0F016h 0FF14h 0F016h 0FF12h
04292h PC 0FF12h 04292h
0F018h 0xxxxh 0F018h 0xxxxh 0F016h 0A123h 0F016h 0A123h 0F014h 0xxxxh
0F014h 0xxxxh
01116h 0xxxxh 01116h 0xxxxh 01114h 01234h 01114h 0A123h 01112h 0xxxxh
01112h 0xxxxh
Este modo de direccin es principalmente para mdulos perifricos de
hardware que se encuentran en un absoluto, direccin fija. Estos
problemas se abordan de modo absoluto para asegurarse de que el software
facilidad (por ejemplo, posicin de cdigo independiente).
www.ti.com
3.3.5 Registro Indirecto modo
indirecto El modo de registro se describen en la Tabla 3-8.
Modos de direccionamiento
Tabla 3-8. Indirecta
cdigo ensamblador
MOV @R10,0 (R11)
Duracin: Una o dos palabras: Mover el contenido de la direccin de la
fuente (el contenido
de la descripcin
Contenido de ROM
MOV @R10,0 (R11)
de R10) en la direccin de destino (el contenido de R11). Los registros
no son modificados.
Comentario: slo vlido para fuente operando. El sustituto de operando de
destino es 0 (Rd).
Ejemplo: MOV.B @R10,0 (R11)
Antes: Registro de Direcciones Espacio 0xxxxh
0FF16 0000h R10 0FA33h 0FF14hh 04AEBh PC R11 002A7h 0FF12h 0xxxxh
0FA34h 0xxxxh 0FA32h 05BC1h 0FA30h 0xxxxh
002A8h 0xxh 002A7h 012h 002A6h 0xxh
SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar documentacin
comentarios
Copyright 2004-2013, Texas,
despus: Registro de Direcciones Espacio 0xxxxh PC 0FF16h 0000h R10

0FA33h 0FF14h 04AEBh R11 002A7h 0FF12h 0xxxxh
0FA34h 0xxxxh 0FA32h 05BC1h 0FA30h 0xxxxh
002A8h 0xxh 002A7h 05Bh 002A6h 0xxh
CPU 53
modos de direccionamiento
indirecto 3.3.6 www.ti.com Autoincrement
el modo indirecto modo autoincrement Se describe en la Tabla 3-9.
Tabla 3-9. Descripcin de modo indirecto Autoincrement
MOV @R10+,0 (R11) MOV @R10+,0 (R11)
Duracin: Una o dos palabras: Mover el contenido de la direccin de la
fuente (el contenido de R10) en la direccin de destino (el contenido de
R11). Registro R10 se incrementa en 1 para un byte o una palabra 2
operacin despus de que el fetch, puntos a la siguiente direccin sin
ninguna sobrecarga. Esto es til para procesamiento de tabla.
Comentario: slo vlido para fuente operando. El sustituto de operando de
destino es 0 (Rd) y segunda instruccin CIND Rd.
Ejemplo: MOV @R10+,0 (R11)
0FF18h 0xxxxh 0FF18h 0xxxxh PC 0FF16h 00000h R10 0FA32h 0FF16h 00000h R10
0FA34h 0FF14h 04PC sistema seo R11 010A8h 0FF14h 04sistema seo R11
010A8h 0FF12h 0xxxxh 0FF12h 0xxxxh
0FA34h 0xxxxh 0FA34h 0xxxxh 0FA32h 05BC1h 0FA32h 05BC1h 0FA30h 0xxxxh
0FA30h 0xxxxh
010aah 0xxxxh 010aah 0xxxxh 010A8h 01234h 010A8h 05BC1h 010A6h 0xxxxh
010A6h 0xxxxh
el incremento automtico de los contenidos de los registros se produce
despus de que el operando es Inverosmil. Esto se muestra en la Figura
3-8.
Direccin de la Instruccin operando
+1/+2
Figura 3-8. Operacin de obtencin operando
www.ti.com
3.3.7 Modos de direccionamiento Inmediato
El Modo modo inmediato se describe en la Tabla 3-10.
Tabla 3-10. Descripcin de modo inmediato
cdigo ensamblador
MOV Contenido de ROM # 45h,TONI MOV @PC+ ,X(PC)
45
X = TONI - PC
longitud: dos o tres palabras
, es una palabra menos si una constante de CG1 CG2 o se puede utilizar.
Operacin: Mover el inmediato constante 45h, que est contenida en la
palabra despus de la instruccin, a la direccin de destino TONI. Al
capturar la fuente, el contador del programa apunta a la palabra despus
de la instruccin y se mueve el contenido de la pgina de destino.
Comentario: slo vlido para una fuente operando.
Ejemplo: MOV # 45h,TONI
0FF18h 0xxxxh PC 0FF16h 01192h 0FF16h 01192h 0FF14h 00045h 0FF14h 00045h
0FF12h 040B0h PC 0FF12h 040B0h
0FF16h 010aah 0xxxxh +01192h 010aah 0xxxxh 010A8h 010A8h 01234h 010A8h
00045h
010A6h 0xxxxh 010A6h 0xxxxh
SLAU144J-diciembre de 2004 y revisada 2013 Julio 55 CPU Submit
Documentation Feedback
www.ti.com
3.4 Conjunto de instrucciones
El Conjunto de instrucciones completo conjunto de instrucciones MSP430
consta de 27 instrucciones bsicas y 24 emular las instrucciones. Las
instrucciones bsicas son las instrucciones que tienen cdigos de
operacin sean decodificados por la CPU. El imitar las instrucciones son
las instrucciones que hacen que el cdigo sea ms fcil de escribir y
leer, pero no tienen cdigos de operacin, sino que son reemplazados
automticamente por el ensamblador con un equivalente de instruccin.
No hay ningn cdigo o penalizacin en el rendimiento de emule.
Hay tres formatos instrucciones:
Dual-operando Un solo operando Saltar todas de un operando y dualoperando las instrucciones puede ser byte o word instrucciones
mediante .B o .W extensiones. Byte se utilizan instrucciones para acceder
a datos de bytes bytes o perifricos. Palabra instrucciones se utilizan
para acceder a datos de word o word perifricos. Si no se utiliza la
extensin, la instruccin es una palabra instruccin.
El origen y el destino de una instruccin se definen por los siguientes
campos:
src el operando fuente y definicin de , S-reg dst el operando de destino
definido por Ad y D-reg En El bits de direccionamiento responsable del
modo de direccionamiento utilizados para la fuente (src) S-reg El trabajo
registro utilizado para la fuente (src) y los bits de direccionamiento
responsable del modo de direccionamiento utilizado en el destino (dst) Dreg El trabajo registro utilizado para el destino (dst) B/W Byte o word:
0: word 1: byte operacin
NOTA: Direccin de destino
las direcciones de destino son vlidos en cualquier parte del mapa de
memoria. Sin embargo, cuando se utiliza una instruccin que modifica el
contenido del destino, el usuario debe asegurarse de que el destino es
modificable. Por ejemplo, una mscara-ROM ubicacin, sera un destino
vlido, pero el contenido no se pueden modificar, por lo que los

resultados de la instruccin se perdera.
www.ti.com
Double-Operand 3.4.1 Conjunto de instrucciones (Formato I) Instrucciones
La figura 3-9 ilustra el doble formato instruccin operando.
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Op-code S-Reg Ad B/W de D-Reg
Figura 3-9. Doble formato Instruccin operando
Tabla 3-11 enumera y describe las instrucciones doble operando.
Tabla 3-11. Operando Instrucciones doble
S-Reg, Bits de Estado mnemnico Operacin D-Reg V N Z C
Y( .B) src, dst src .y. horario horario :0 BIC( .B) src,
dst no.src .y. dst :dst - - - - BIS( .B) src, dst src .o. dst :dst - - - XOR( .B) src, dst src .xor. dst :dst POCO( .B) src, dst src .y.
dst 0 DADD( .B) src, dst src + dst + C :dst (decimal)
CMP( .B) src, dst dst - src SUBC( .B) src, dst dst + .no.src +
C :dst SUB( .B) src, dst dst + .no.src + 1 :dst ADDC (
.B) src, dst src + dst + C :dst MOV( .B) src, dst src :dst - - - ADD( .B) src, dst src + dst :dst
El bit de estado se ve afectado: El bit de estado no se ve afectado 0 El
bit de estado se borra el bit de estado 1 se establece
NOTA: InstructionsCMP andSUB
instructionsCMP andSUB El es idntico, salvo para el almacenamiento de
los resultados. Lo mismo es cierto para las instrucciones y theBIT.
www.ti.com
3.4.2 Conjunto de instrucciones Single-Operand (formato II) Instrucciones
La Figura 3-10 muestra el nico formato de instruccin operando.
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Op-code B/W Ad D/S-Reg
Figura 3-10. Solo operando Instrucciones Formato
Tabla 3-12 enumera y describe las instrucciones solo operando.
Tabla 3-12. Solo operando Instrucciones
S-Reg, Bits de Estado mnemnico Operacin D-Reg V N Z C
PUSH( .B) src SP - 2 :SP, src: @SP - - - - SWPB dst Swap bytes - - - LLAMADA dst SP - 2 :SP, PC+2: @SP - - - - RRA( .B) horario :MSB MSB
LSB : ... :C 0 CRR( .B) horario C : MSB LSB :... ... ... ... :C
dst :PC
RETI TOS :SR, SP + 2 :SP
TOS :PC,SP + 2 :SP
SXT dst Bit 7 :8 Bit 15 0 ... ... ... ... ... ..
El bit de estado se ve afectado: El bit de estado no se ve afectado 0 El

bit de estado se borra el bit de estado 1 se establece
Todos Modos de direccionamiento son posibles para la instruccin de
llamada. Si el modo de smbolos (DIRECCIN), el modo inmediato (N), el
modo absoluto (EDE) o el modo indexado x(RN) se utiliza la palabra que
contiene la informacin de la direccin.
www.ti.com
3.4.3 Conjunto de instrucciones Salta
La Figura 3-11 muestra la instruccin de salto condicional.
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Op-code C 10-Bit PC compensado
Figura 3-11. Instruccin de Salto Formato
Tabla 3-13 enumera y describe las instrucciones de salto
Tabla 3-13. Instrucciones de salto
mnemnico S-Reg, D-Reg Operacin JEQ JZ/Etiqueta Saltar a etiqueta si bit
cero se establece ANTE EL JNE o JNZ Etiqueta Saltar a etiqueta si bit
cero se restablece JC Etiqueta Saltar a etiqueta si llevar poco se
establece JNC Etiqueta Saltar a etiqueta si llevar poco se restablece JN
Etiqueta Saltar a etiqueta si es negativa bit JGE Etiqueta Saltar a
etiqueta si (N .XOR. V) = 0 JL Etiqueta Saltar a etiqueta si (N .XOR. V)
= 1 JMP Etiqueta Saltar a etiqueta incondicionalmente
Condicional ramificacin salta programa de apoyo relativo a la PC y no
afectar a los bits de estado. La posible saltar gama es de -511 a +512
palabras con respecto a la PC valor en la instruccin de salto. El 10-bit
programa contador de desplazamiento es tratada como una firma 10-bit
valor que se dobla y se agregan al contador de programa:
PCnew = PCold + 2 + PCoffset 2
www.ti.com
3.4.4 Conjunto de instrucciones Instrucciones ciclos largos y
el nmero de ciclos de reloj necesarios para una instruccin depende de
las instrucciones y el formato utilizado modos de direccionamiento, y no
la propia instruccin. El nmero de ciclos de reloj se refiere a la MCLK.
3.4.4.1 Interrupcin y ciclos de reinicio
tabla 3-14 muestra una lista de los ciclos de CPU para exceso de
interrupciones y reinicio.
Tabla 3-14. Interrumpir y ciclos de reinicio
Accin Longitud nO de ciclos de Instruccin Retorno de interrupcin
(RETI) 5 1 6 Interrupcin aceptada WDT reset 4 - Reset (RST/NMI) 4 3.4.4.2 Formato-II (solo operando) Instrucciones y ciclos largos
Tabla 3-15 indica la longitud y ciclos de CPU de todos modos de

direccionamiento del formato de instrucciones II.
Tabla 3-15. Formato de Instruccin II ciclos y longitudes
RRA nO de ciclos, la CRR Longitud de Modo de direccionamiento SWPB, SXT
PUSH CALL Instrucciones Ejemplo
Rn 1 3 4 1 SWPB R5
@Rn 3 4 4 1 CRR @R9
@Rn+ 3 5 5 1 SWPB @R10+
#N (ver nota) 4 5 2 LLAMAR AL # 0F000h
X(Rn) 4 5 5 2 2 LLAMADAS (R7)
EDE 4 5 5 2 INSERCIN
EDE EDE &4 5 5 2 &EDE SXT
NOTA: Instruccin inmediata del modo II Formato
no utilice instructionRRA,CRR,SWPB, andSXT con el modo inmediato en el
campo de destino. Uso de estos en el modo inmediato resultados
impredecibles en una operacin del programa.
3.4.4.3 Formato-III (salto) Instrucciones y ciclos largos todas
instrucciones de salto requiere una palabra cdigo y realizar dos ciclos
de la CPU para ejecutar, independientemente de si el salto es tomado o
no.
www.ti.com
3.4.4.4 Formato-I (Doble operando)
Conjunto de instrucciones Instrucciones
y ciclos largos
Tabla 3-16 indica la longitud y ciclos de CPU de todos modos de
direccionamiento del formato-I instrucciones.
Tabla 3-16. 1 Ciclos Formato Instrucciones
Modo de direccionamiento y longitudes
Src Dst Longitud nO de ciclos de Instruccin Ejemplo
Rn Rm 1
PC 2 x(Rm) 4 4 EDE EDE
@Rn 4 Rm 2
PC 2 x(Rm) 5 5 EDE EDE
@Rn+ 5 Rm 2
PC 3 x(Rm) 5 5 EDE EDE 5
#N Rm 2
PC 3 x(Rm) 5 EDE EDE 5 5
x(Rn) Rm 3
PC 3 TONI 6 x(Rm) 6
TONI 6
EDE Rm 3
PC 3 TONI 6 x(Rm) 6
TONI 6
EDE Rm 3
PC 3 TONI 6 x(Rm) 6
TONI 6

1 MOV R5,R8
R9 1 BR
2 AADIR R5,4 (R6)
2 XOR R8,EDE
2 MOV R5, &EDE
1 Y @R4,R5
1 BR @R8
XOR 2 @R5,8 (R6)
2 MOV @R5,EDE
2 XOR @R5, &EDE
1 ADD @R5+R6
1 BR @R9+
2 XOR @R5,8 (R6)
2 MOV @R9+ ,EDE
2 MOV @R9+ , &EDE
2 MOV #20,R9
2 BR # 2AEh
3 MOV # 0300h0 (SP)
3 AGREGUE #33,EDE
3 AGREGUE #33, &EDE
2 MOV 2 (R5) ,R7
2 BR 2 (R6)
3 MOV 4 (R7) ,TONI
3 AADIR 4 (R4),6 (R9)
3 MOV 2 (R4), TONI
2 Y EDE,R6
3 2 BR EDE EDE CMP,TONI
3 MOV EDE,0 (SP)
3 MOV EDE, TONI
2 MOV &EDE,R8
2 BRA &EDE
3 MOV & EDE,TONI
3 MOV &EDE,0 (SP)
3 MOV &EDE, TONI
CPU 61
www.ti.com
3.4.5 Conjunto de instrucciones Descripcin
del conjunto de instrucciones instrucciones mapa se muestra en la Figura
3-12 y las instrucciones se resumen en la Tabla 3-17.
000 040 080 0C0 100 140 180 1C0 200 240 280 2C0 300 340 380 3C0
0xxx 4xxx 8xxx 1xxx Cxxx CRR CRR.BSWPB RRA RRA.B SXT PUSH PUSH.B LLAMADA
RETI
14xx 18xx 20xx 1Cxx JNE o JNZ
JEQ 24xx/
28xx JZ JNC
2Cxx JC
JN 30xx
34xx
38xx JGE JL
3Cxx JMP
4xxx MOV, MOV.B
5xxx AGREGAR, ADD.B
6xxx ADDC, ADDC.B
7xxx SUBC, SUBC.B
8xxx SUB, SUB.B
9xxx CMP, CMP.B
Axxx DADD, DADD.B
Bxxx BIT, BIT.B
Cxxx BIC, BIC.B
Dxxx BIS, BIS.B
Exxx XOR XOR.B
Fxxx Y.B
Figura 3-12. Instrucciones bsicas Mapa
Tabla 3-17. Conjunto de instrucciones MSP430
Descripcin Nemotcnica V N Z C
BIC( .B) src, dst Claro bits de destino no.src .y. dst :dst - - - BIS( .B) src, dst Juego bits de destino src .o. dst :dst - - - - POCO(
.B) src,Prueba dst bits de destino src .y. dst 0 Y( .B) src, dst y
el origen y el destino src .y. horario horario :0 ADDC( .B) src,
dst Agregar fuente y destino C a + src dst + C :dst ADD( .B) src,
dst Aada la fuente al destino src + dst :dst (1) ADC( .B) dst
Agregar C a destino dst + C :dst
(1)BR horario horario Sucursal de destino :PC - - - - LLAMADA dst destino
de la llamada PC+2 :pila, dst :PC - - - (1) CLR ( .B) horario 0 destino claro :dst - - - (1) ADOPTE Claro C 0 :C - - - 0
(1) CLRN Claro N 0 :N - 0 - (1) CLRZ Claro :Z Z 0 - - 0 - CMP( .B) src, dst Comparar origen y
destino dst - src
DADD( .B) src, dst Agregar fuente y C sistema decimal a la dst
src + dst + C :dst (decimal) (1) DADC( .B) horario C indique
Agregar a destino dst + C :dst (decimal)
(1) DEC( .B) Decremento destino dst dst - 1 :dst
(1) emulados
62 Instrucciones CPU SLAU144J entre diciembre de 2004 y revisada 2013
www.ti.com Conjunto de instrucciones

Tabla 3-17. MSP430 Conjunto de instrucciones (continuacin)
Descripcin Nemotcnica V N Z C
(1) E INCLUSO( .B) Doble horario de decremento destino dst - 2
:dst
(1) GOLPE Desactivar interrupciones GIE 0 :- - - (1) EINT habilitar interrupciones 1 :AIE - - - -
(1) SC( .B) Incremento horario horario destino +1 :dst

(1) CIND( .B) Doble horario de incremento horario destino+2 :dst
JC/JHS etiqueta Saltar si C set/Salto si mayor o igual - - - - JEQ
etiqueta/JZ Salto si igual/Salto si Z - - - - JGE etiqueta salta si es
mayor o igual - - - - JL etiqueta salta si menos - - - - Jump JMP
etiqueta PC + 2 offset :PC - - - - JN label Saltar si N set - - - JNC/JLO etiqueta Saltar si no se C/Salto si menor - - - - el JNE/JNZ
label Saltar si no igual/Salto si Z no se - - - - MOV( .B) src, dst Mover
origen al destino src :dst - - - - (1) INV( .B) Invertir horario
destino .no.dst :dst
(2)NOP ninguna operacin - - - (2) POP( .B) horario tema Pop de la pila hasta el destino @SP :dst,
SP+2 :SP - - - - PUSH( .B) Empujar fuente src en el bloque SP - 2 :SP,
src: @SP - - - (2) Retorno de subrutina RET @SP :PC, SP + 2 :SP - - - - Retorno
de interrupcin RETI
(2) RLA( .B) dst Girar a la izquierda aritmticamente
CRR( .B) dst Girar a la derecha por la C RRA( .B) girar a
la derecha aritmticamente horario 0 (2) RLC( .B) dst Girar a la
izquierda por la C
(2) SBC( .B) horario no restar(C) de destino dst + 0FFFFh + C
:dst
(2) SETC Conjunto C 1 :C - - - 1
(2) NI ENVIARSE Set N 1 :N - 1 - SWPB dst Swap bytes - - - - signo SXT dst Ampliar 0
SUBC( .B) src, dst restar fuente y no(C) del dst dst + .no.src + C :dst
(2) SETZ conjunto Z 1 :Z - - 1 - SUB ( .B) src, dst restar fuente
de destino dst + .no.src + 1 :dst
1 XOR( .B) src, dst exclusivo o de la fuente y destino src .xor.
dst :dst (2) TST( .B) Prueba dst destino dst + 0FFFFh + 1 0
(2) Instrucciones emulados
SLAU144J-diciembre 2004-Revisado 63 CPU 2013 Julio Enviar comentarios
www.ti.com
3.4.6 Conjunto de instrucciones Conjunto de instrucciones
3.4.6.1 Detalles ADC
ADC[ .W] Aadir llevar a destino
ADC.B Agregar llevar a destino
Sintaxis ADC dst o ADC.W dst ADC.B horario
horario Operacin + C :horario
ADDC Emulacin #0,dst ADDC.B #0,dst
Descripcin El llevar poco (C) se agrega al operando de destino. El
contenido anterior del destino se pierden.
Bit de Estado N: Establecer si el resultado es negativo, cero si el
resultado es positivo
Z: establece si el resultado es cero, cero en caso contrario C:
Establecer si el horario se incrementan a partir de 0FFFFh en 0000, el
restablecimiento de lo contrario
si dst se incrementan a partir de 0FFh a 00, reset en caso contrario
V: si se produce un desbordamiento aritmtico, ya que de lo contrario

modo de reset Bits OSCOFF, CPUOFF, y los GIE no son afectados.
Ejemplo El de 16 bits contador de R13 se aade a la 32 bits contador de
R12.
Agregar a MSD ; Agregar LMDS ADC 2 (R12) y agregue @R13,0 (R12)
Ejemplo El 8-contador de bits apuntado por R13 se aade a un 16-bit
contador de R12.
Agregar a MSD ; Agregar LMDS ADC.B 1 (R12); ADD.B @R13,0 (R12)
www.ti.com
3.4.6.2 Conjunto de instrucciones AGREGAR
[ .W] Aadir origen a la de destino
ADD.B Aada la fuente al destino
Sintaxis ADD src, dst o ADD.W src, dst
ADD.B src, dst
Funcionamiento src + dst :dst
Descripcin El operando fuente se aade al operando de destino. La fuente
operando no es afectada. El contenido anterior del destino se pierden.
N Bits de Estado: Establecer si el resultado es negativo, cero si es
positivo
establecer si hay un resultado, borra si no
V:si se produce un desbordamiento aritmtico, de lo contrario
modo de reset Bits OSCOFF, CPUOFF GIE, y no se vean afectados.
Ejemplo R5 es mayor de 10. El salto a TONI se realiza en una.
No se ha producido; llevar... ; AGREGUE #10,R5 JC TONI
Ejemplo R5 es mayor de 10. El salto a TONI se realiza en una.
No llevar ; llevar, si se han producido (R5) 246 [ 0Ah+0F6h]... ... . ;
Agregar 10 a Lowbyte de R5 JC TONI ; ADD.B #10,R5
SLAU144J entre diciembre de 2004 y revisada 2013 Julio 65 CPU
Conjunto de instrucciones
3.4.6.3 www.ti.com ADDC
ADDC[ .W] Aadir fuente y llevar al destino
ADDC.B Aada la fuente y llevar a destino
ADDC Sintaxis src, dst o ADDC.W src, dst ADDC.B src, dst
Funcionamiento src + dst + C :dst
Descripcin El operando fuente y el llevar poco (C) se agregan a la
operando de destino. La fuente operando no es afectada. El contenido
anterior del destino se pierden.
positivo
Z: establece si el resultado es cero, cero en caso contrario C: si hay

una de la MSB del resultado, cero en caso contrario V: si se produce un
desbordamiento aritmtico, ya que de lo contrario
modo de reset Bits OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo, el 32-bit counter sealado por R13 se aade a un 32-bit counter,
once palabras (20/2 + 2/2) por encima de la aguja en R13.
como resultado de la LMDS ; AGREGAR los TME, con llevar... ; AGREGAR LMDS
con no llevar en ADDC @R13+,20 (R13); AGREGAR @R13+,20 (R13)
Ejemplo El 24 bits contador de R13 se aade a la 24 bits contador, once
palabras por encima de la aguja en R13.
como resultado de los LMDS ; AGREGAR los TME, con llevar... ; AGREGAR
medio Bits con ADDC.B @R13+,10 (R13); AGREGAR LMDS con no llevar en
ADDC.B @R13+,10 (R13); ADD.B @R13+,10 (R13)
66 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio
www.ti.com
3.4.6.4 Y Conjunto de instrucciones
Y[ .W] Origen y destino
Y.B Origen y destino
y la sintaxis src, dst o Y.W src, dst Y.B src, dst
Funcionamiento src .Y. dst :dst
Descripcin El operando fuente y el operando de destino se aplica la
operacin lgica AND. El resultado se coloca en el lugar de destino.
N Bits de Estado: Establecer si el resultado MSB restablecer si no
conjunto
Z: Establecer si el resultado es cero, cero en caso contrario C:
Establecer si el resultado no es cero, cero en caso contrario ( = .NO.
Cero) V:
Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se ven afectados.
Ejemplo los bits en R5 se utilizan como una mscara ( # 0AA55h) para la
palabra dirigida por TOM. Si el resultado es cero, una sucursal de
etiqueta TONI.
Resultado no es cero ; ... ; Mscara palabra dirigida por TOM con R5 JZ
TONI ; Cargar mscara en registro R5 y R5,TOM ; MOV # 0AA55h,R5
; ; ; ; ; Y # 0AA55h,TOM JZ TONI
Ejemplo los bits de la mscara # 0A5h se aplica la operacin lgica AND
con el byte bajo TOM. Si el resultado es cero, una sucursal de etiqueta
TONI.
Resultado no es cero ; ... ; Mscara Lowbyte TOMS con 0A5h JZ TONI ; Y.B
# 0A5h,TOM
SLAU144J-diciembre 2004-Revisado 67 CPU 2013 Julio
3.4.6.5 www.ti.com BIC
BIC[ .W] Claro bits de destino

BIC.B Claro bits de destino
Sintaxis BIC src, dst o BIC.W src, dst BIC.B src, dst
Operacin .NO.src .Y. dst :horario
invertido Descripcin El operando fuente y el operando de destino se
aplica la operacin lgica AND. El resultado se coloca en el lugar de
destino. La fuente operando no es afectada.
Bits de Estado bits de estado no se ven afectados.
Bits Modo OSCOFF, CPUOFF GIE, y no se vean afectados.
Ejemplo Los seis MSB usa de la palabra RAM LEN se borran.
Claro 6 MSB usa en MEM(LEO) ; BIC # 0FC00h,LEO
Ejemplo Los cinco MSB usa bytes de la RAM LEN se borran.
Claro de 5 MSB usa en la Ram ubicacin LEO ; BIC.B # 0F8h,LEO
www.ti.com
3.4.6.6 Conjunto de instrucciones BIS
BIS[ .W] bits de destino
BIS.B establecer bits de destino
Sintaxis BIS src, dst o BIS.W src, dst BIS.B src, dst
Funcionamiento src .O. dst :dst
Descripcin El operando fuente y el operando de destino se aplica la
operacin lgica OR. El resultado se coloca en el lugar de destino. La
fuente operando no es afectada.
Ejemplo Los seis STPS de la RAM palabra TOM se establecen.
conjunto los seis STPS en RAM ubicacin TOM. BIS # 003Fh,TOM
ejemplo, los tres bytes de RAM MSB usa TOM.
ajuste los 3 MSB usa en la RAM ubicacin TOM. BIS.B # 0E0h,TOM
3.4.6.7 www.ti.com BITS
[ .W] Prueba
de bits de destino.Prueba B bits de destino
Sintaxis POCO src, dst o BIT.W src, dst
Funcionamiento src .Y. dst
Descripcin El origen y el destino operandos se aplica la operacin
lgica AND. El resultado slo afecta a los bits de estado. Los operandos
fuente y destino no estn afectadas.
N Bits de estado: si MSB de resultado es restablecer lo contrario

Establecer si el resultado no es cero, cero en caso contrario ( .NO.
Cero) V:
Ejemplo Si el bit 9 del R8 se ha establecido, una sucursal de etiqueta
TOM.
bit 9 de R8 ajustado? ; POCO # 0200h,R8
no, contine; S, la sucursal de TOM... ; JNZ TOM
Ejemplo Si el bit 3 del R8 se ha establecido, una sucursal de etiqueta
TOM.
BIT.B #8,R8 JC TOM
Ejemplo una comunicacin serie recibir bits (RCV) se pone a prueba.
Porque el llevar poco es igual a el estado de la prueba poco durante el
uso de la instruccin POCO a probar un solo bit, bit es el utilizado por
la posterior instruccin; la lectura de la informacin se desplaza en el
registro RECBUF.
; Comunicacin serie con LSB se desplaza primero: ;
repetir dos indicaciones anteriores ; cxxx xxxx... ; Llevar -> MSB de
RECBUF ; poco informacin en llevar la CRR RECBUF ; xxxx xxxx xxxx xxxx.B
#RCV,RCCTL ;
8 veces ; ...
Comunicacin Serial con MSB pas primero: ; MSB LSB ; ^ ^ ; cccc cccc ;
repetir estos dos instrucciones, xxxc xxxx ... ; Llevar -> LSB de
RECBUF ; poco informacin en llevar RLC.B RECBUF ; BIT.B #RCV,RCCTL
8 veces ; ...
MSB LSB ; | ; cccc cccc ;
www.ti.com
3.4.6.8 Conjunto de instrucciones BR, RAMA
, Rama Rama BR a ... ... ... . destino
Sintaxis BR horario
horario Funcionamiento :
emulacin de PC horario MOV,PC Descripcin Un incondicional se toma de
una direccin en cualquier lugar del espacio de direcciones 64K. Todos
modos de direccionamiento se puede utilizar. La instruccin es una
palabra instruccin.
Ejemplo ejemplos de todos modos de direccionamiento.
apuntado por R5. ; Sucursal a la direccin que se encuentra en la
palabra; indirectos R5 BR @R5 ; Core instrucciones MOV R5,PC ; Sucursal a
la direccin que se encuentra en R5 ; indirecta direccin BR R5 ; Core
instruccin MOV X(0) ,PC ; direccin EXEC ; Sucursal a la direccin que
se encuentra en la ms absoluta e indirectos direccin BR &EXEC ;
Core instruccin MOV X(PC) ,PC ; Sucursal a la direccin contenida en
EXEC ; Core instruccin MOV @PC+ ,PC BR EXEC ; a etiqueta EXEC o sucursal
directa (p. ej. # 0A4h) ; BR #EXEC
por R5 y puntero incremento en R5 despus. ; A la direccin contenida en

la palabra seal ;, indirectos R5 BR @R5+; Core instruccin MOV @R5+ ,PC
;
, indirectos R5 + X ; Core instruccin MOV X(R5) ,PC ; a partir de X). X
puede ser una direccin o una etiqueta ; sealado por R5 + X (por
ejemplo, mesa con la direccin ; Sucursal a la direccin que se encuentra
en la direccin ;, indirectos R5 con autoincrement BR X(R5) ; Core
instruccin MOV @R5,PC ; siguiente direccin en una tabla de R5 ; alterar
ejecucin del programa debido a que el acceso a la ; la prxima vez--S/W
flujo utiliza R5 puntero, ;
SLAU144J-diciembre 2004-Revisado 71 CPU 2013 Julio presentar
www.ti.com
3.4.6.9 Conjunto de instrucciones LLAMADA
Subrutina
Sintaxis LLAMADA
Operacin horario horario horario :tmp se evala y se almacena
SP - 2 :SP PC : @SP PC actualizado a TOS tmp :PC dst guardado en PC
Descripcin UN Subrutina se hace una llamada a una direccin en cualquier
lugar del espacio de direcciones 64K. Todos modos de direccionamiento se
puede utilizar. La direccin de retorno (la direccin de la siguiente
instruccin) se almacena en la pila. La instruccin de llamada es una
palabra instruccin.
sealado por R5 y el incremento puntero en R5. ; Llamada en la direccin
que se encuentra en la palabra ;, indirectos CALL @R5 R5+; SP-2 -> SP,
PC+2 -> @SP, @R5 -> PC ; sealado por R5 ; llamada en la direccin
contenida en la palabra; indirectos CALL @R5 R5 ; SP-2 -> SP, PC+2
-> @SP, R5 -> PC ; llamada en la direccin que se encuentra en R5 ;
direccin indirecta LLAMADA R5 ; SP-2 -> SP, PC+2 -> @SP, X(0)
-> PC ; EXEC ; llamada en la direccin que se encuentra en direccin
absoluta ; direccin indirecta LLAMADA EXEC ; SP-2 -> SP, PC+2 ->
SP, X(PC) -> PC ; llamada en la direccin contenida en EXEC ; SP-2
-> SP, PC+2 -> @SP, @PC+ -> PC LLAMADA EXEC ; Llamada EXEC en la
etiqueta o direccin inmediata (p. ej. # 0A4h) ; LLAMAR AL #EXEC
, indirectos R5 + X ; SP-2 -> SP, PC + 2 -> @SP, X(R5) -> PC ; X
puede ser una direccin o una etiqueta ; por R5 + X (por ejemplo, mesa
con direccin a partir de X) ; llamada en la direccin que se encuentra
en la direccin a la que apunta ;, indirectos R5 con autoincrement
LLAMADA X(R5) ; SP-2 -> SP, PC+2 -> @SP, @R5 -> PC ; el acceso a
la siguiente direccin en una tabla de R5 ; que se puede alterar la
ejecucin del programa debido a ; La prxima vez S/W flujo puntero
utiliza R5 ;
www.ti.com
3.4.6.10 CLR
CLR[ .W] Claro Destino
CLR.B claro destino
dst o sintaxis CLR CLR.W dst CLR.B dst
Operacin 0 :dst
Emulacin MOV #0,dst MOV.B #0,dst
Descripcin El operando de destino se borra.
Status Bits bits de estado no se ven afectados.
Ejemplo RAM palabra TONI est desactivada.
0 -> TONI ; CLR TONI
ejemplo Registro R5 se borra.
CLR R5
ejemplo RAM byte TONI est desactivada.
0 -> TONI ; CLR.B TONI
Instruments Incorporated 73 CPU
CLRC www.ti.com 3.4.6.11 ADOPTE Claro llevar poco
Sintaxis ESA COMISIN
Operacin 0 :c,
emulacin BIC #1,SR Descripcin Los bits (C) se ha borrado. El claro
llevar instrucciones es una palabra instruccin.
N Bits de Estado: No se ve afectada
Z: No se ve afectada C: Borra V: no se ve afectada
Bits Modo OSCOFF, CPUOFF GIE, y no se ven afectados.
Ejemplo El de 16 bits contador decimal de R13 se aade a la 32 bits
contador sealado por R12.
agregar llevar a alta palabra de 32 =contador de bits ; agregar 16
=contador de bits de bajo palabra de 32 =contador de bits DADC 2 (R12);
C=0: define inicio DADD @R13,0 (R12); ESA COMISIN
www.ti.com
3.4.6.12 CLRN Conjunto de instrucciones
claramente negativos CLRN poco
Sintaxis CLRN
Operacin 0 :N
o
( .NO.src .Y. dst : (dst)
Emulacin BIC #4,SR Descripcin La constante 04h invertida (0FFFBh) y es
lgica AND con el operando de destino. El resultado se coloca en el lugar
de destino. La negativa clara instruccin bit es una palabra instruccin.
N Bits de Estado: Poner a 0
Z: No se ve afectada C: No se ve afectada V: no se ve afectada
Bits Modo OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo El negativo en el registro de estado se borra. Esto evita
tratamiento especial con nmeros negativos de la subrutina llamada.
LLAMADA CLRN crditos presupuestarioc aprobados...
... ... ... ...
Si la entrada es negativo: no hacer nada y volver... ; JN SUBRET crditos
presupuestarioc aprobados
...
... ... ... ...
RET SUBRET
3.4.6.13 www.ti.com CLRZ
CLRZ bit cero
Sintaxis Clara CLRZ
Operacin 0 :Z
o
( .NO.src .Y. dst : (dst)
Emulacin BIC #2,SR Descripcin La constante 02h invertida (0FFFDh) y
lgica AND con el operando de destino. El resultado se coloca en el lugar
de destino. La clara instruccin bit cero es una palabra instruccin.
Z: restablecer a 0 C: No se ve afectada V: no se ve afectada
Ejemplo El bit cero en el registro de estado se borra.
76 CPU CLRZ SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com
3.4.6.14 Conjunto de instrucciones CMP
CMP[ .W] Comparar origen y destino
CMP.B Comparar origen y destino
Sintaxis CMP src, dst o CMP.W src, dst CMP.B src, dst
dst Operacin + .NO.src + 1
o (dst - src)
Descripcin El operando fuente se sustrae del operando de destino. Esto

se logra mediante la adicin del 1s de la fuente operando ms 1. Los dos
operandos no se ven afectados y el resultado no se almacena; slo los
bits de estado se ven afectados.
N Bits de Estado: Establecer si el resultado es negativo, cero si el
resultado es positivo (srcdst)
Z: Establecer si el resultado es cero, cero en caso contrario (src = dst)
C: si hay una de la MSB del resultado, cero en caso contrario V: si se
produce un desbordamiento aritmtico, de lo contrario
modo de reset Bits OSCOFF, CPUOFF y GIE no se vern afectados.
Ejemplo R5 y R6 son comparados. Si son iguales, el programa contina en
la misma etiqueta.
R5 = R6? ; CMP R5,R6
S, SALTAR ; JEQ IGUAL
Ejemplo Dos bloques RAM son comparados. Si no son iguales, el programa
ramas a la etiqueta ERROR.
Son palabras en comparacin? ; Incremento R7 puntero DEC R5 ; No, rama de
CIND ERROR R7 ; son palabras iguales? R6 JNZ incrementos ERROR ; BLOCK2
direccin de inicio de R7 L$1 CMP @R6+,0 (R7) ; BLOCK1 direccin de
inicio de R6 MOV #BLOQUE2, R7 ; nmero de palabras que se van a comparar
MOV #BLOCK1,R6 ; MOV #NUM,R5
No, otro comparar ; JNZ L$1,
ejemplo Los bytes de RAM de EDE y TONI se comparan. Si son iguales, el
programa contina en la misma etiqueta.
MEM (EDE) = MEM(TONI)? ; CMP.B EDE,TONI
S, SALTAR ; JEQ IGUAL
3.4.6.15 www.ti.com DADC
DADC[ .W] Aadir llevar a destino indique
DADC.B Agregar llevar a destino indique
Sintaxis DADC dst o DADC.W src, dst DADC.B horario
horario Operacin + C : dst (decimal)
Emulacin DADD #0,dst DADD.B #0,dst
Descripcin Los bits (C) se aade al destino indique.
N Bits de estado: si MSB es 1
Z: Establecer si el horario es de 0, el restablecimiento de lo contrario
C: Establecer si el destino incrementos a partir de 9999 a 0000, el
restablecimiento de lo contrario
si destino incrementos de 99 a 00, reset en caso contrario
V:
Modo Indefinido Bits OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo de cuatro dgitos decimales nmero contenido en R5 se aade a una
de ocho dgitos nmero decimal apuntado por R8.
Agregar a MSD ; Agregar + C LMDS DADC 2 (R8) ; prximo inicio de la
instruccin se define DADD R5,0 (R8) ; Reset llevar ; ESA COMISIN
Ejemplo El nmero decimal de dos dgitos en R5 se aade a una de cuatro
dgitos decimales indicado por R8.
Agregar llevar a la hoja; Aadir LMDS + C DADC.B 1 (R8) ; a continuacin

de la instruccin se define condicin de arranque DADD.B R5,0 (R8) ;
Reset llevar ; ESA COMISIN
www.ti.com
3.4.6.16 Conjunto de instrucciones DADD
DADD[ .W] Fuente y llevar aadido sistema decimal al destino
DADD.B Fuente y llevar aadido sistema decimal a
DADD destino Sintaxis src, dst o DADD.W src, dst DADD.B src, dst
Funcionamiento src + dst + C :dst (decimal)
Descripcin El operando fuente y el operando de destino son tratados como
cuatro decimales codificados en binario (BCD) con signos positivos. El
operando fuente y el bit (C)se indique que el operando de destino. La
fuente operando no es afectada. El contenido anterior del destino se
pierden. El resultado no est definido para los no-BCD los nmeros.
N Bits de Estado: Establecer si el MSB es 1, cero en caso contrario
Z: Establecer si el resultado es cero, cero en caso contrario C: si el
resultado es mayor de 9999
si el resultado es mayor que 99
V:
Modo Indefinido Bits OSCOFF, CPUOFF GIE, y no se vean afectados.
Ejemplo de ocho dgitos BCD nmero contenido en R5 y R6 se agrega un
sistema decimal a BCD de ocho dgitos nmero contenido en R3 y R4 (R6 y
R4 contienen la MSDS).
Si se van a realizar rutina de tratamiento de errores y agregar los TME,
con EXCESO DE llevar JC; aadir LMDS DADD R6,R4 ; claro llevar DADD R5,R3
; ESA COMISIN
Ejemplo El decimal de dos dgitos en el contador de bytes RAM CNT se
incrementa en uno.
claro llevar DADD.B #1,CNT ; ADOPTE
o
equivalente a DADC.B CNT ; SETC DADD.B #0,CNT
3.4.6.17 www.ti.com DIC
DIC[ .W] disminucin destino
DIC.B Disminuir destino
dst o sintaxis DIC DIC.W dst DEC.B horario
horario Funcionamiento - 1 :dst
Emulacin SUB #1,dst SUB.B #1,dst
Descripcin El operando de destino se decrementa en uno. El contenido

original se perdi.
positivo
Z: Establecer si el horario 1, otra cosa C reset: Reset figura 0 si el
horario, de lo contrario V: si se produce un desbordamiento aritmtico,
de lo contrario.
Si valor inicial de destino fue 08000h, de lo contrario.
Modo Bits OSCOFF, CPUOFF,y los GIE no se ven afectados.
Ejemplo R10 se decrementa en 1.
Decremento R10 ; DEC R10
para EDE Feh+0; TONI. Las tablas no deben solaparse: inicio direccin de
destino TONI no debe estar dentro del rango EDE ; mover un bloque de 255
bytes de memoria a partir de EDE ubicacin ubicacin de memoria a partir
de ;
MOV #EDE,R6 MOV #255, R10 L$1 MOV.B @R6+ ,TONI-EDE-1 (R6) DEC R10 JNZ L$1
no transferir las tablas con la rutina anterior con la superposicin se
EDE
EDE+254 TONI
TONI+254
Figura 3-13. Decremento se superponen

E INCLUSO 3.4.6.18
DECD[ .W] doble destino decremento
DECD.B doble disminucin
E INCLUSO destino dst o sintaxis E INCLUSO.W dst E INCLUSO.B horario
horario Funcionamiento - 2 :dst
Emulacin SUB #2,dst Emulacin SUB.B #2,dst Descripcin El operando de
destino se decrementa en dos. El contenido original se perdi.
positivo
Z: si dst figura 2, reinicio de lo contrario C: Reset si dst figura 0 o
1, si no V: si se produce un desbordamiento aritmtico, de lo contrario.
Si valor inicial de destino fue 08001 o 08000h, de lo contrario.
Si valor inicial de destino era 081 o 080h, de lo contrario.
dentro de la gama de EDE EDE Feh+0; los cuadros no deben superponerse:
inicio de direccin de destino TONI no debe ser ; ubicacin de memoria
comenzando por TONI ; mover un bloque de 255 palabras de ubicacin de la
memoria a partir de EDE a ; R10 Disminucin de dos ; E INCLUSO R10
MOV #EDE,R6 MOV #510,R10 L$1 MOV @R6+ ,TONI-EDE-2 (R6) E INCLUSO R10 JNZ
L$1
Ejemplo Memoria en la ubicacin LEO se decrementa en dos.
Decremento MEM(LEO); E INCLUSO.B LEO

Decremento byte de estado ESTADO por dos.
E INCLUSO.B ESTADO
3.4.6.19 www.ti.com DINT
DINT Desactivar (en general) interrumpe
su
funcionamiento Sintaxis 0 :
o GIE
(0FFF7h .Y. SR :SR / .NO.src .Y. dst : (dst)
Emulacin BIC #8,SR Descripcin todas las interrupciones estn
deshabilitadas.
La constante 08h est invertida y lgica AND con el registro de estado
(SR). El resultado se coloca en el SR.
Modo Bits GIE es cero. CPUOFF OSCOFF y no se vern afectados.
Ejemplo, el general enable interrupcin (AIE) en el registro de estado se
borra para permitir una nondisrupted mover de un 32-bit. Esto garantiza
que el contador no se modifica durante el movimiento de cualquier
interrupcin.
Todos los eventos de interrupcin de la AIE se activa ; contador de
copias MOV COUNTLO,R6 EINT ; todos los eventos de interrupcin de la AIE
se desactivan NOP MOV COUNTHI,R5 ; GRACIAS
NOTA: Desactivar interrupcin
Si cualquier secuencia de cdigo debe ser protegido de interrupcin, el
golpe debe ser ejecutado al menos una instruccin antes del comienzo de
la secuencia ininterrumpida, o debe estar seguida de una instruccin NOP.

EINT
EINT 3.4.6.20 Activar (general) corta
Sintaxis EINT
1 :AIE
o
(0008h .O. SR :SR / .src .O. dst : (dst)
Emulacin BIS #8,SR Descripcin todas las interrupciones estn
habilitados.
La constante # 08h y el registro de estado SR se aplica la operacin
lgica OR. El resultado se coloca en el SR.
Modo Bits GIE se establece. CPUOFF OSCOFF y no se vern afectados.
Ejemplo, El enable interrupcin general (AIE) en el registro de estado se

establece
la direccin del registro donde todos interrumpir los acontecimientos
estn enganchados. ; P1A es la direccin del registro en todos los
puertos bits se leen. P1IFG es ; rutina de interrupcin de los puertos
P1.2 y P1.7 ; Las
banderas estn presentes son idnticas a la mscara: saltar... ; Otras
interrupciones estn permitidos DE Mscara, @SP JEQ MaskOK ; puerto
predeterminado 1 banderas interrupcin almacenado en la pila y slo se
aceptarn banderas EINT ; PUSH.B &P1EN BIC.B @SP, &P1IFG
MaskOK BIC #Mscara, @SP ... ... ... ...
el puntero de pila. ; En el inicio de la interrupcin subrutina. Corrige
y limpieza: inversa de instruccin push ; CIND SP
RETI
NOTA: permiten interrumpir
la instruccin siguiente a la instruccin que interrumpir (EINT) se
ejecuta siempre, incluso si una interrupcin solicitud de servicio
pendientes cuando las interrupciones estn activadas.
INC
INC www.ti.com 3.4.6.21[ .W] destino Incremento
INC.B Incremento
Sintaxis INC destino dst o INC. W INC. B horario horario
horario Operacin + 1 :horario
AADIR Emulacin #1,dst Descripcin El operando de destino se incrementa
en uno. El contenido original se perdi.
positivo
Z: establece si el horario figura 0FFFFh, reset de lo contrario
si dst figura 0FFh, cero en caso contrario
C: Establecer si el horario figura 0FFFFh, restablecimiento de lo
contrario
si dst figura 0FFh, reset en caso contrario
V: Establecer si el horario figura 07FFFh, restablecimiento de lo
contrario
si dst figura 07Fh, cero en caso contrario
Modo OSCOFF Bits, CPUOFF y AIE no se ven afectadas.
Ejemplo El byte de estado, el estado de un proceso se incrementa. Si es
igual a 11, una sucursal de OVFL es tomado.
INC. B CMP.B #11,STATUS JEQ OVFL
Conjunto de instrucciones www.ti.com

3.4.6.22 CIND
INCD[ .W] doble destino incremento
INCD.B doble destino incremento de
Sintaxis CIND dst o NEGOCIACIN.W dst CIND.B horario
horario Operacin + 2 :dst
Emulacin AGREGUE #2,dst ADD.B #2,dst
Ejemplo el operando de destino se incrementa por dos. El contenido
original se perdi.
positivo
Z: establece si el horario figura 0FFFEh, reset de lo contrario
si dst figura 0Feh, cero en caso contrario
C: Establecer si el horario figura 0FFFEh o 0FFFFh, reset de lo contrario
si dst figura 0Feh o 0FFh, restablecimiento de lo contrario
V: Establecer si el horario FFEh figura 07o 07FFFh, reset de lo contrario
si dst figura 07o Eh 07Fh, cero en caso contrario
Modo OSCOFF Bits, CPUOFF, y los GIE no son afectados.
Ejemplo El tema en la parte superior de la pila (TOS) se retira sin uso
de un registro.
No utilice CIND.B, SP es una palabra-alineado RET registro ; retirar TOS
con un doble incremento de la pila y en la pila del sistema CIND SP ; R5
es el resultado de un clculo, en el que se almacena y pulsar R5
Ejemplo El byte en la parte superior de la pila se incrementa por dos.
Byte de TOS se incrementan en dos ; NEGOCIACIN.B 0 (SP)
INV www.ti.com 3.4.6.23 INV[ .W] Invertir destino
INV.B Inversin
Sintaxis INV destino dst INV.B dst
Operacin .NO.dst :horario
XOR Emulacin # 0FFFFh, dst XOR.B # 0FFh, dst
Descripcin El operando de destino est invertida. El contenido original
se perdi.
positivo
Z: establece si el horario figura 0FFFFh, restablecimiento de lo
contrario
si dst figura 0FFh, cero en caso contrario
C: Establecer si el resultado no es cero, cero en caso contrario ( = .NO.
Cero)
si el resultado no es cero, cero en caso contrario ( = .NO. Cero)
V: si operando destino inicial fue negativo, de lo contrario
modo de reset Bits OSCOFF, CPUOFF GIE, y no se vean afectados.
Ejemplo Contenido de R5 se anula (triangulacin complemento).
R5 ahora es negada, R5 = 0FF52h ; Invertir R5, R5 = 0FF51h INC R5 ; R5 =
000AEh INV R5 ; MOV # 00AEh,R5
Contenido de Ejemplo de memoria byte LEO es negada.

MEM(LEO) es negado, el MEM(LEO) = 052h ; Invertir LEO, MEM(LEO) = 051h
INC. B LEO ; MEM(LEO) = 0AEh INV.B LEO ; MOV.B # 0AEh, LEO
86 CPU SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios

3.4.6.24 JC, JHS
JC Saltar si llevan
JHS Saltar si juego superior o misma
sintaxis JC etiqueta etiqueta JHS
Operacin Si C = 1: PC + 2 offset :PC
Si C = 0: ejecute las siguientes instrucciones
Descripcin llevar el registro de estado (C) se prueba. Si se establece,
la 10-bit offset firmado figura en la instruccin STPS se agrega al
contador de programa. Si C es cero, la siguiente instruccin despus del
salto es ejecutado. JC (saltar si transportan mayor o igual) se utiliza
para la comparacin de nmeros sin signo (de 0 a 65536).
Ejemplo, el P1IN1 seal se utiliza para definir o controlar el flujo del
programa.
Llevar=0, ejecutar el programa aqu ; Si llevar=1, a continuacin,
ejecutar el programa rutina A ... ... ; Estado de seal -> Llevar JC
PROGA ; BIT.B # 02h, &P1
R5 en el ejemplo se compara a 15. Si el contenido es igual o mayor, a
etiqueta.
Seguir aqu si R5 < 15; Salto es tomado si R5 >= 15 ... ... ; CMP
#15,R5 ETIQUETA JHS
3.4.6.25 www.ti.com JEQ,
JEQ JZ, JZ Salto si igual, saltar si cero
Sintaxis JEQ JZ etiqueta etiqueta
Operacin Si Z = 1: PC + 2 offset :PC
Si Z = 0: ejecute las siguientes instrucciones
Descripcin El registro de estado bit cero (Z) es probado. Si se
establece, la 10-bit offset firmado figura en la instruccin STPS se
agrega al contador de programa. Si Z no est establecida, la instruccin
siguiente al salto es ejecutado.
Ejemplo Saltar a direccin TONI si R7 contiene cero.
si cero: SALTAR; la prueba R7 JZ TONI ; TST R7
Ejemplo Saltar a direccin LEO si R6 es igual a el contenido de la tabla.
No, los datos no son iguales, siguen aqu ; Saltar si los datos son
iguales... ; MEM (direccin de la tabla de contenido + R5) JEQ LEO ;
Comparar contenido de R6 con contenido de ; CMP R6,Tabla(R5)
Ejemplo a etiqueta si R5 es 0.
TST R5 JZ ETIQUETA...
88 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio

3.4.6.26 JGE
JGE Saltar si mayor o igual
Sintaxis JGE etiqueta
Operacin Si (N .XOR. V) = 0, a continuacin, saltar a etiqueta: PC + 2 P
compensar :PC
Si (N .XOR. V) = 1 entonces ejecutar la siguiente instruccin
Descripcin El registro de estado poco negativo (N) y el desborde poco
(V) son probados. Si ambos N y V son establecer o restablecer, el 10 bits
desplazamiento firmado figura en la instruccin STPS se aade al contador
de programa. Si slo uno de ellos es establecer, la instruccin siguiente
al salto es ejecutado.
Esto permite la comparacin de nmeros enteros.
Ejemplo, cuando el contenido de R6 es mayor o igual a la memoria sealado
por R7, el programa sigue en etiqueta EDE.
No, contine; s, R6 > = (R7) ... ... ; R6 = (R7) ?, comparar el
nmero JGE EDE ; CMP @R7,R6
...
... ... ... ...

3.4.6.27 JL
JL Saltar si menos
Sintaxis JL etiqueta
Operacin Si (N .XOR. V) = 1, a continuacin, saltar a etiqueta: PC + 2
offset :PC
Si (N .XOR. V) = 0, a continuacin, ejecute las siguientes instrucciones
Descripcin El registro de estado poco negativo (N) y el desborde poco
(V) sean probados. Si slo uno, el 10 bits desplazamiento firmado figura
en la instruccin STPS se aade al contador del programa. Si ambos N y V
son establecer o restablecer, la instruccin siguiente al salto es
ejecutado.
Esto permite la comparacin de nmeros enteros.
Ejemplo, cuando el contenido de R6 es menor que la memoria sealado por

R7, el programa sigue en etiqueta EDE.
No, contine; s, R6 < (R7) ... ... ; R6 < (R7) ?, comparar el
nmero JL EDE ; CMP @R7,R6
...
... ... ... ...
www.ti.com
3.4.6.28 Conjunto de instrucciones JMP
JMP salto incondicional
JMP etiqueta Sintaxis
Funcionamiento PC + 2 compensar :PC
Descripcin El 10-bit offset firmado figura en la instruccin STPS se
agrega al contador de programa.
Sugerencia Este una sola palabra instruccin sustituye a la rama
instruccin en el rango de -511 a +512 palabras respecto a la actual
contador de programa.

3.4.6.29 JN
JN Saltar si es negativo
Sintaxis JN etiquetar
si N = 1: PC + 2 compensar :PC
si N = 0: ejecutar
la siguiente instruccin Descripcin poco negativo (N) del registro de
estado. Si se establece, la 10-bit offset firmado figura en la
instruccin STPS se agrega al contador de programa. Si N es cero, la
siguiente instruccin despus del salto es ejecutado.
Ejemplo, el resultado de un clculo de R5 debe ser restado de CONDE. Si
el resultado es negativo, es que se va a borrar y el programa contina la
ejecucin en otro camino.
Continuar con el conde> =0 ; si es negativo continuar con COUNT=0 en
PC=L$1... ; COUNT - R5 -> CONTAR JN L$1 ; SUB R5,CONTAR
...
... ... ... ...
... ... ... ...
L$1 CLR CONTAR ... ...
... ... ... ...
... ... ... ...


3.4.6.30 JNC, JLO
JNC Saltar si
JLO no llevar Saltar si menor
Sintaxis JNC etiqueta etiqueta JLO
Operacin si C = 0: PC + 2 offset :PC
si C = 1: ejecute las siguientes instrucciones
Descripcin El registro de estado llevar poco (C) ha sido probado. Si es
cero, las 10 bits desplazamiento firmado figura en la instruccin STPS se
aade a la contador de programa. Si C est establecido, la siguiente
instruccin despus del salto es ejecutado. JNC (saltar si no
llevar/inferior) se utiliza para la comparacin de nmeros sin signo (de
0 a 65536).
Ejemplo, el resultado en R6 se agrega en el tampn. Si se produce un
desbordamiento, una rutina de tratamiento de errores en la direccin
ERROR se utiliza.
Controlador de errores inicio ... ... ... ... ; No llevar, ir a
continuacin ERROR...... ; BUFFER + R6 -> BUFFER JNC CONT ; AGREGAR
R6,BUFFER
...
... ... ... ...
Continuar con flujo normal del programa... ; CONT...
... ... ... ...
Ejemplo de STL2 si el byte ESTADO contiene 1 o 0.
ESTADO >= 2, contine aqu ; < 2 ... ; CMP.B #2,ESTADO STL 2 JLO
enviar comentarios sobre la Documentacin
3.4.6.31 www.ti.com JNE
JNE JNZ Salto, si no igual
JNZ Salto si no cero
Sintaxis JNE etiqueta etiqueta JNZ
Si Z = 0: PC + 2 un desplazamiento :PC
Si Z = 1, ejecute las siguientes instrucciones
El registro de estado Descripcin bit cero (Z) es probado. Si es cero,
las 10 bits desplazamiento firmado figura en la instruccin STPS se aade
a la contador de programa. Si Z est establecido, la siguiente
instruccin despus del salto es ejecutado.
Ejemplo Saltar a direccin TONI si R7 y R8 tienen diferentes contenidos.
si igual, continuar ; en otro caso: saltar... ; COMPARAR R7 CON R8 JNE
TONI ; CMP R7,R8
CPU 94 SLAU144J entre diciembre de 2004 y revisada 2013 Julio

www.ti.com
3.4.6.32 Conjunto de instrucciones MOV
MOV[ .W] fuente de desplazamiento hasta el lugar de destino
MOV.B fuente de desplazamiento hasta el lugar de destino
Sintaxis MOV src, dst o MOV.W src, dst MOV.B src, dst
Funcionamiento src :dst
Descripcin El operando fuente se mueve hacia el destino.
La fuente operando no es afectada. El contenido anterior del destino se
pierden.
Ejemplo, el contenido de la tabla EDE (datos de word) se copian a la
tabla TOM. La longitud de las tablas deben ser 020h.
Copia completa ; Contador no 0, continuar con la copia... ; Disminucin
JNZ Bucle contador ; Uso puntero en R10 para ambos tipos de tablas DEC R9
; Preparacin Bucle contador MOV @R10+ ,TOM-EDE-2 (R10); preparar puntero
MOV # 020h,R9 ; MOV #EDE,R10
...
... ... ... ...
Ejemplo, el contenido de la tabla EDE (byte de datos) se copian en tabla
TOM. La longitud de las mesas deben ser 020h lugares
Copia completa ; copia... ; Contador no 0, continuar); disminucin JNZ
Bucle contador ; ambos cuadros DEC R9 ; puntero en R10 para ; Preparar
Bucle contador MOV.B @R10+ ,TOM-EDE-1 (R10); preparar puntero MOV #
020h,R9 ; MOV #EDE,R10
...
... ... ... ...
NOP
NOP www.ti.com 3.4.6.33
Sintaxis NOP ninguna operacin
Operacin ninguna
emulacin MOV #0, R3 Descripcin se realiza ninguna operacin. La
instruccin puede ser utilizado para la eliminacin de las instrucciones
durante la revisin de software o para definir tiempos de espera.
La instruccin NOP es usado principalmente para dos fines:
Para llenar uno, dos o tres palabras memoria software de
sincronizacin para ajustar
NOTA: Emular No-Operation Instrucciones
otras instrucciones NOP puede emular el funcionamiento al mismo tiempo

que proporciona diferentes nmeros de instrucciones y ciclos cdigo las
palabras. Algunos ejemplos son:
1 ciclo, 1 palabra, 2 ciclos, 1 word BIC #0,R5 ; 4 ciclos, 2 palabras JMP
$+2 ; 5 ciclos, 2 palabras BIC #0,EDE(R4) ; 6 ciclos, 3 palabras MOV
@R4,0 (R4) ; 1 ciclo, 1 palabra MOV 0 (R4),0 (R4) ; MOV #0,R3
Sin embargo, debe tenerse cuidado al utilizar estos ejemplos para evitar
resultados no deseados. Por ejemplo, ifMOV 0 (R4), 0 (R4) se utiliza y el
valor de R4 es de 120h, y a continuacin se produce una violacin de
seguridad con el watchdog timer (direccin 120h), porque la clave de
seguridad no se utiliza.
www.ti.com
3.4.6.34 POP Conjunto de instrucciones
POP[ .W] Pop palabra de la pila hasta el lugar de destino
POP.B Pop byte de la pila de destino
dst Sintaxis POP POP.B dst
Operacin @SP :temp
SP + 2 :SP temp :dst
Emulacin MOV @SP+ ,dst o MOV.W @SP+ ,dst MOV.B @SP+ ,dst
Descripcin La pila ubicacin sealada por el puntero de la pila (TOS) se
desplaza al lugar de destino. El puntero de pila se incrementa por dos
despus.
Ejemplo, el contenido de R7 y el registro de estado se restauran a partir
de la pila.
Restaurar registro de estado ; recuperacin POP R7 SR ; POP R7
Ejemplo El contenido de la memoria RAM byte LEO se restaura a partir de
la pila.
El byte bajo de la pila se traslada a Len. ; POP.B LEO
ejemplo, el contenido de R7 se restaura a partir de la pila.
el byte alto de R7 es 00; el byte bajo de la pila se traslad a R7, y
POP.B R7
Ejemplo del contenido de la memoria de R7 y el registro de estado se
restauran a partir de la pila.
ltima palabra de la pila se traslad a la SR ; Mem(R7) = byte bajo de
pila del sistema POP SR ; Ejemplo: R7 = 20Ah ; Mem(R7) = byte bajo de
pila del sistema ; Ejemplo: R7 = 203h ; el byte que es sealado por R7 ;
el byte bajo de la pila se coloca en la ; POP.B 0 (R7)
NOTA: El Sistema puntero de pila
La pila del sistema pinter (SP) siempre se incrementa en dos,
independiente del byte sufijo.
www.ti.com
3.4.6.35 Conjunto de instrucciones PUSH
PUSH[ .W] Pulse palabra sobre el bloque
B Empuje EMPUJE.byte
Sintaxis en pila PUSH o EMPUJE.src src W PUSH.B src
Operacin SP - 2 :SP
src: @SP
Descripcin El puntero de pila se decrementa en dos, y despus la fuente
operando es trasladado a la RAM palabra dirigida por el puntero de pila
(TOS).
Ejemplo, el contenido del registro de estado y R8 se guardan en la pila.
guardar R8 ; guardar registro de estado PULSAR R8 ; PUSH SR
ejemplo, el contenido de el perifrico TCDAT se guarda en la pila.
direccin TCDAT, sobre el bloque y guardar los datos de 8 bits mdulo
perifrico, ; PUSH.B TCDAT
NOTA: Sistema puntero de pila
El Sistema puntero de pila (SP) siempre es decrementado por dos,
independientes del byte sufijo.
98 CPU SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar

3.4.6.36 RET
RET Retorno de subrutina
Sintaxis
Operacin RET @SP :PC
SP + 2 :SP
Emulacin MOV @SP+ ,PC Descripcin La direccin de retorno en la pila
empujado por una instruccin de llamada se mueve al contador de programa.
El programa contina en la direccin de cdigo despus de la subrutina.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio 99 CPU enviar
3.4.6.37 www.ti.com RETI
RETI Retorno de interrupcin
Sintaxis RETI
Operacin TOS :SR
SP + 2 :SP TOS :PC SP + 2 :SP
Descripcin El registro de estado se restaura el valor que tena al
principio de la rutina de servicio de interrupcin por sustituir el
actual SR contenido contenido con la TOS. El puntero de pila (SP) se

incrementa en dos.
El contador de programa se restaura en el valor que tena al principio de
interrumpir el servicio. Este es el paso consecutivo tras la interrumpe
flujo del programa. Restauracin se realiza sustituyendo los PC actuales
contenidos con la TOS contenido de la memoria. El puntero de pila (SP) se
incrementa.
N Bits de Estado: restaurado a partir de pila del sistema
Z: Restaurar sistema de paquete C: Restaurar sistema de bloque V:
Restaurar sistema en
Modo de pila Bits OSCOFF, CPUOFF y GIE son restaurados de pila del
sistema.
Figura 3-14 ejemplo ilustra los principales programa interrumpir.
PC PC !6 !4 !PC Solicitud de interrupcin Interrupcin Aceptada 2 PC
PC +2 PC+2 se almacena PC = PC PCI en el bloque +2 +4 pci pci PC +6 +8 +4
PC
PCi +n!4 PCi +n!2 PCi +n RETI
Figura 3-14. Programa principal Interrupcin
CPU 100 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar

3.4.6.38 RLA
RLA[ .W] Girar a la izquierda aritmticamente
RLA.B Girar a la izquierda aritmticamente
Sintaxis RLA dst o RLA.W dst RLA.B dst
Operacin C <- MSB <- MSB-1 ... . LSB+1 <- LSB <- 0
Emulacin AGREGAR dst,dst ADD.B dst,dst
Descripcin El operando de destino se desplaza una posicin hacia la
izquierda como se muestra en la Figura 3-15. El MSB se cambia a la llevar
poco (C) y el LSB se llena con 0. La RLA instruccin acta como una
multiplicacin por 2.
Si se produce un desbordamiento dst04000h y dst < 0C000h antes de la
operacin se realiza: el resultado ha cambiar de signo.
Word 15 0 C 0 Byte 7 0
Figura 3-15. Operando de destino - media aritmtica de desplazamiento a
la izquierda
se produce un desbordamiento si dst040h y dst < 0C0h antes de la
operacin se realiza: el resultado ha cambiar de signo.
positivo
Z: establece si el resultado es cero, cero en caso contrario C: Carga de
la MSB V: si se produce un desbordamiento aritmtico:
el valor inicial es 04000hdst < 0C000h; restablecimiento de lo
contrario si se produce un desbordamiento aritmtico:
el valor inicial es 040hdst < 0C0h; poner a cero en caso contrario
Modo OSCOFF Bits, CPUOFF,y los GIE no se ven afectados.
Ejemplo R7 se multiplica por 2.
Desplazamiento a la izquierda R7 (x 2) ; RLA R7
Ejemplo El byte bajo de R7 se multiplica por 4.

Byte bajo de desplazamiento a la izquierda de R7 (x 4) ; byte bajo de
desplazamiento a la izquierda de R7 (x 2) RLA.B R7 ; RLA.B R7
NOTA: RLA Sustitucin
el ensamblador no reconoce la instruccin:
RLA @R5+, RLA.B @R5+, o RLA( .B) @R5, debe ser sustituida por:
AGREGAR @R5+ , -2 (R5), ADD.B @R5+ , -1 (R5), o ADD( .B) @R5
3.4.6.39 www.ti.com RLC
RLC[ .W] Girar a la izquierda por llevar
RLC.B Girar a la izquierda por llevar
Sintaxis dst o RLC RLC.W dst RLC.B dst
Operacin C <- MSB <- MSB-1 ... . LSB+1 <- LSB <- C,
Emulacin ADDC dst,dst Descripcin El operando de destino se desplaza una
posicin hacia la izquierda como se muestra en la Figura 3-16. Los bits
(C) se cambia a la LSB y MSB se cambia a los bits (C).
Word 15 0 bytes C 7 0
Figura 3-16. Operando de destino - Llevar Maysculas izquierda
positivo
Z: establece si el resultado es cero, cero en caso contrario C: Carga del
MSB V: si se produce un desbordamiento aritmtico
el valor inicial es 04000hdst < 0C000h; restablecimiento de lo
contrario si se produce un desbordamiento aritmtico:
el valor inicial es 040hdst < 0C0h; poner a cero en caso contrario
Modo OSCOFF Bits, CPUOFF y GIE no son afectados.
Ejemplo R5 se desplaza una posicin hacia la izquierda.
(R5 x 2) + C -> R5 ; RLC R5
Ejemplo La entrada P1IN1 La informacin se cambia a la LSB de R5.
Llevar=P0in1 -> LSB del R5 ; Informacin -> Llevar RLC R5 ; BIT.B
#2, &P1por
ejemplo la MEM(LEO) contenido se desplaza una posicin hacia la
izquierda.
Mem(LEO) x 2 + C -> Mem(LEO) ; RLC.B LEO
NOTA: RLC y RLC.B Sustitucin
el ensamblador no reconocer la instruccin:
RLC @R5+, RLC @R5, o RLC( .B) @R5 debe ser sustituida por:
ADDC @R5+ , -2 (R5), ADDC.B @R5+ , -1 (R5), o ADDC( .B) @R5
102 CPU SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com
3.4.6.40 Conjunto de instrucciones RRA
RRA[ .W] Girar a la derecha aritmticamente
RRA.B Girar a la derecha aritmticamente
Sintaxis dst o RRA RRA.W dst RRA.B dst
Operacin MSB :MSB, MSB :MSB-1, ... LSB+1 :LSB LSB :C
derecha como se muestra en la Figura 3-17. El MSB se cambia a la MSB, el
MSB se cambia a la MSB-1, y el LSB+1 se cambia a LSB.
Word 15 0 bytes C
7 0
Figura 3-17. Operando de destino - Media aritmtica Desplazamiento a la
derecha
positivo
Z: establece si el resultado es cero, cero en caso contrario C: Carga de
la LSB V:
Modo de Reset Bits OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo R5 se desplaza una posicin hacia la derecha. El MSB conserva el
valor antiguo. Funciona igual a la media aritmtica divisin por 2.
El valor de R5 se multiplica por 0,75 (0,5 + 0,25 ). ; R5/2 -> R5 ;
RRA R5
; (1.5 x R5) x 0.5 = 0.75 x R5 -> R5 ... ; R5 x 0,5 + R5 = 1.5 x R5
-> R5 RRA R5 ; R5 x 0,5 -> R5 AADIR @SP+ ,R5 ; Mantener pulsado R5
uso temporal RRA pila R5 ; PUSH R5
Ejemplo El byte bajo de R5 se desplaza una posicin hacia la derecha. El
MSB conserva el valor antiguo. Funciona igual a la media aritmtica
divisin por 2.
R5 x 0,5 + R5 x 0.25 = 0.75 x R5 -> R5 ... ; TOS x 0.5 = 0.5 x R5 x
0,5 = 0,25 x R5 -> TOS ADD.B @SP+ ,R5 ; R5 x 0,5 -> TOS RRA.B @SP ;
byte alto de R5 se restablece PUSH.B R5 ; R5/2 -> R5: funcionamiento
de byte bajo slo ; RRA.B R5
SLAU144J-diciembre 2004-Revisado 103 CPU 2013 Julio
3.4.6.41 www.ti.com CRR
CRR[ .W] Girar a la derecha por llevar
CRR.B Girar a la derecha por llevar
Sintaxis RRC dst o RRC.W horario horario CRR
Operacin C :MSB :MSB-1 ... . LSB+1 :LSB :C
derecha como se muestra en la Figura 3-18. Los bits (C) se desplaza en el
MSB LSB, el se cambia a la llevar poco (C).
Word 15 0
bytes C 7 0
Figura 3-18. Operando de destino - Realizar desplazamiento a la derecha
N Bits de Estado: Establecer si el resultado es negativo, cero si
Z positivo: si el resultado es cero, cero en caso contrario C: Carga de

la LSB V:
Modo de Reset Bits OSCOFF, CPUOFF y GIEare no afectados.
Ejemplo R5 se desplaza una posicin hacia la derecha. El MSB est cargado
con 1.
R5/2 + 8000h -> R5 ; preparacin de MSB RRC R5 ; SETC
Ejemplo R5 se desplaza una posicin hacia la derecha. El MSB est cargado
con 1.
R5/2 + 80h -> R5; byte bajo de R5 se utiliza ; preparacin de MSB
CRR.B R5 ; SETC
104 CPU SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar

3.4.6.42 SBC
SBC[ .W] restar fuente y prstamo/ .NO. de destino
SBC.B restar fuente y prstamo/ .NO. de destino
dst o sintaxis SBC SBC.W dst SBC.B horario
horario Operacin + 0FFFFh + C :dst
dst + 0FFh + C :
Emulacin horario SUBC nO 0,dst SUBC.B #0,dst
Descripcin El llevar poco (C) se aade a la operando de destino menos
uno. El contenido anterior del destino se pierden.
positivo
una de la MSB del resultado, cero en caso contrario.
1 Si no hay prstamos, reset si prstamo.
V: si se produce un desbordamiento aritmtico, restablecimiento de lo
contrario.
Ejemplo El de 16 bits contador de R13 se resta de 32 bits contador de
R12.
Reste de MSD y restar LMDS SBC 2 (R12); SUB @R13,0 (R12)
Ejemplo El 8-contador de bits apuntado por R13 se resta de 16 bits
contador de R12.
Reste de MSD y restar LMDS SBC.B 1 (R12); SUB.B @R13,0 (R12)
NOTA: Prstamo Aplicacin
El prstamo es tratada como un .NO. llevar: pedir dinero prestado llevar
poco S 0 No 1
SLAU144J-diciembre 2004-Revisado CPU 105 2013 Julio Enviar comentarios
3.4.6.43 www.ti.com SETC
SETC
Sintaxis Set carry bits SETC

Operacin 1 :c,
emulacin BIS #1,SR Descripcin El llevar poco (C) est configurado.
Z: No se ve afectada C: Set V: no se ve afectada
Ejemplo de emulacin de la coma decimal sustraccin:
reste de R5 R6 indique que R5 = 03987h y R6 = 04137h
Emular resta mediante la adicin de: ; Preparacin llevar = 1 DADD R5,R6;
R5 = .NO. R5 = 06012h SETC ; invertir esta (el resultado de 0-9); R5 =
03987h + 06666h = 09FEDh INV R5 ; R5 mover contenido de 0-9 a 6-0 Fh ;
agregue # 06666D-SUB h,R5
R6 = 0150h ; R6 = R6 + R5 + 1 ; (010000h - R5 - 1) ;

NI ENVIARSE 3.4.6.44
SETN Conjunto negativo poco
Sintaxis NI ENVIARSE
1 :N
BIS Emulacin #4,SR Descripcin El negativo poco (N) est establecido.
Bits de Estado N: conjunto
Z: No se ve afectada C: No se ve afectada V: no se ve afectada
Bits Modo OSCOFF, CPUOFF GIE, y no se ven afectados.
3.4.6.45 SETZ www.ti.com
SETZ
Sintaxis Set bit cero SETZ
Operacin 1 :Z
BIS Emulacin #2,SR Descripcin El bit cero (Z) se establece.
Z: C: No se ve afectada V: no se ve afectada

3.4.6.46 SUB
SUB[ .W] destino fuente de restar

SUB.B restar fuente de
Sintaxis destino SUB src, dst o SUB.W src, dst SUB.B src, dst
dst Operacin + .NO.src + 1 :dst
o [ (dst - src :dst)]
Descripcin El operando fuente se resta del operando de destino mediante
la adicin de la fuente del operando 1s complementar y la constante 1. La
pierden.
positivo
una de la MSB del resultado, cero en caso contrario.
V: si se produce un desbordamiento aritmtico, ya que de lo contrario
modo de reset Bits OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo Ver el ejemplo en la SBC.
Ejemplo Ver el ejemplo en la SBC.B.
NOTA: pedir dinero prestado es tratada como un .NO.
poco S 0 No 1
SLAU144J-diciembre 2004-Revisado CPU 2013 Julio 109 presentar
3.4.6.47 www.ti.com SUBC, SBB
SUBC[ .W], SBB[ .W] restar fuente y prstamo/ .NO. de destino
SUBC.B, SBB.B restar fuente y prstamo/ .NO. de destino
SUBC Sintaxis src, dst o SUBC.W src, dst o SBB src, dst o SBB.W src, dst
SUBC.B src, dst o SBB.B src, dst
dst Operacin + .NO.src + C :dst
o (dst: src - 1 + C : dst)
Descripcin El operando fuente se resta del operando de destino mediante
la adicin de la fuente del operando 1s complementar y el bit (C). La
pierden.
N Bits de estado: si el resultado es negativo, cero si es positivo.
Z: si el resultado es cero, cero en caso contrario.
C: si hay una de la MSB del resultado, cero en caso contrario.
V: si se produce un desbordamiento aritmtico, restablecimiento de lo
contrario.
Ejemplo Dos mantisas de coma flotante (24 bits) se restan.
STPS en R13 y R10, se prestan en R12 y R9.
8-Bit parte, MSB usa ; 16-bit parte, STPS SUBC.B R12,R9 ; SUB.W R13,R10
Ejemplo 16 bits contador sealado por R13 se resta de 16 bits contador de
R10 y R11 (MSD).
como consecuencia del LMDS y restar los TME, con llevar... LMDS y restar
sin llevar SUBC.B @R13, R11 ; SUB.B @R13+ ,R10
NOTA: pedir dinero prestado Aplicacin

poco S 0 No 1
CPU 110 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com
3.4.6.48 Conjunto de instrucciones SWPB
SWPB Swap bytes
Sintaxis SWPB
Operacin horario 15 a 8 bits <bits 7 to 0
Description The destination operand high and low bytes are exchanged as
shown in Figure 3-19.
Mode Bits OSCOFF, CPUOFF, and GIE are not affected.
15 8 7 0
Figure 3-19. Destination Operand - Byte Swap
1011111101000000 in R7 0100000010111111 ->R7 R7 SWPB ; ejemplo MOV #
040BFh,R7
Ejemplo El valor de R5 se multiplica por 256. El resultado se almacena en
R5,R4.
Corregir el resultado ; corregir el resultado BIC # 00FFh,R4 ; Copia se
cambi el valor de R4 BIC # 0FF00h,R5 ; MOV R5,R4 ; R5 SWPB
SLAU144J-diciembre de 2004-Revisado 111 CPU 2013 Julio presentar
3.4.6.49 www.ti.com SXT
SXT
SXT Ampliar Cartel horario Sintaxis
Operacin Bit 7 :8 ... ... ... ... ... ... ... .. Bit 15
Descripcin El signo del byte bajo se extiende al byte alto como se
N Bits de estado: si el resultado es negativo, cero si es positivo
Establecer si el resultado no es cero, cero en caso contrario ( .NO.
Cero) V:
15 8 7 0
Figura 3-20. Operando de destino - Extensin de signo
Ejemplo R7 est cargado con la P1en el valor. El funcionamiento de la
sesin de instruccin extender ampla poco a poco 8 15 con el valor de 7
bits.
R7 se aade a R6.
R7 = 0FF80h: 1111 1111 1000 0000 ; P1= 080h: ... . (... ). 1000 0000 SXT
R7 ; MOV.B &P1A,R7

3.4.6.50 TST
TST[ .W] destino Prueba
TST.B Prueba
Sintaxis destino TST TST o dst.W dst TST.B horario
horario Operacin + 0FFFFh + 1
+ 0FFh horario + 1
Emulacin CMP #0,dst CMP.B #0,dst
Descripcin El operando de destino se compara con cero. Los bits de
estado se establece de acuerdo con el resultado. El destino no es
afectada.
N Bits de Estado: Establecer si el destino es negativo, cero si es
positivo
Z: establece si el destino contiene cero, cero en caso contrario C: Set
V:
Modo de Reset Bits OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo R7 es probado. Si el resultado es negativo, continuar en R7NEG;
si es positiva pero no es cero, continuar en R7POS.
R7 es cero ; R7 es CERO negativo R7... ; R7 es positivo pero no cero
R7NEG... ; R7 es cero R7POS... ; R7 es negativo JZ R7CERO ; el Test R7 JN
R7NEG ; TST R7
Ejemplo El byte bajo de R7 es probado. Si el resultado es negativo,
continuar en R7NEG; si es positiva pero no es cero, continuar en R7POS.
Byte bajo de R7 es cero ; byte bajo de R7 es negativo R7CERO... ; Byte
bajo de R7 es positivo pero no cero R7NEG... ; Byte bajo de R7 es cero
R7POS... ; Byte bajo de R7 es negativo CERO JZ R7; byte bajo de R7 JN
R7NEG ; TST.B R7
XOR XOR www.ti.com 3.4.6.51[ .W] exclusivo o de origen con destino
XOR.B exclusivas o de origen con destino
XOR Sintaxis src, dst o XOR.W src, dst XOR.B src, dst
Funcionamiento src .XOR. dst dst
Descripcin :El origen y el destino operandos son exclusivas or. El
resultado se coloca en el lugar de destino. La fuente operando no es
afectada.
N Bits de Estado: Establecer si el resultado MSB restablecer si no
conjunto

Establecer si el resultado no es cero, cero en caso contrario ( = .NO.
Cero) V: si ambos operandos son
Bits OSCOFF modo negativo, CPUOFF,y los GIE no se vern afectados.
Ejemplo los bits en R6 alternar los bits de la palabra RAM TONI.
Toggle bits de palabra TONI en el grupo de bits en R6 ; XOR R6,TONI
Ejemplo los bits en R6 alternar los bits de la memoria RAM byte TONI.
byte bajo de R6 ; cambiar bits del byte TONI en el grupo de bits en ;
XOR.B R6,TONI
Ejemplo, restablecer a 0 los bits por byte bajo de R7 que son diferentes
de los bits en la memoria RAM byte EDE.
Invertir Lowbyte, Highbyte es 0h ; establecer diferentes bit en " 1s"
INV.B R7 ; XOR.B EDE,R7
Captulo 4
SLAU144J-diciembre 2004-2013 Julio
CPUX Revisado
Este captulo describe el MSP430X 16-bit RISC CPU con 1 MB de memoria,
sus modos de direccionamiento y conjunto de instrucciones. El MSP430X CPU
se aplica en todos los dispositivos que MSP430 superar los 64 KB de
espacio de direcciones.
Tema ... ... ... .
4.1 CPU Pgina Introduccin ... ... ... ... ... ... ... ... 116 4.2
Interrupciones ... ... ... ... ... ... 4,3 118 Registros de la
CPU ... ... ... ... ... ... ... 4.4 Modos de direccionamiento 119 ... ...
... ... ... ... ... ... MSP430 125 4,5 y MSP430X
instrucciones ... ... ... ... ... ... . Conjunto de instrucciones 142 4.6
Descripcin ... ... ... ... . 160
SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 115 presentar
Introduccin www.ti.com CPU

CPU 4.1 Introduccin
El MSP430X CPU incorpora caractersticas diseadas especficamente para
las modernas tcnicas de programacin como calcular las bifurcaciones,
procesamiento de tabla y el uso de lenguajes de alto nivel como C. El
MSP430X CPU puede abordar un 1MB rango de direcciones sin paginacin.
Adems, el MSP430X CPU tiene menos exceso de interrupciones y menos
ciclos ciclos instrucciones en algunos casos que el MSP430 CPU,
manteniendo el mismo o mejor densidad de cdigo que el MSP430 CPU. El
MSP430X CPU es compatible con el MSP430 CPU.
El MSP430X CPU caractersticas incluyen:
arquitectura RISC arquitectura Ortogonal registro completo,
contador de programa, registro de estado y puntero de pila ciclo nico
grandes operaciones de registro archivo de registro reduce recupera a

memoria 20 bits del bus de direcciones permite el acceso directo y
ramificaciones en toda la gama de memoria sin paginacin 16-bit bus de
datos permite la manipulacin de la palabra de los argumentos constante
del generador proporciona la seis la mayora de las veces se utiliza
valores importantes y reduce tamao de cdigo Directo memoria a memoria
intermedia transferencias sin registro de Byte, word, y 20 bits de la
direccin palabra abordar el esquema de bloques del MSP430X CPU se
116 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com CPU Introduccin

MDB - Memor Memoria y Bus de datos Bus de Direcciones - MAB
19 16 15 0
R0/PC Contador de Programa 0
R1/SP puntero de pila 0
R2/SR Registro de estado
R3/CG2 Generador constante
R4 de Uso General
Uso General R5
R6
Uso General R8
R9
Uso General R11
R12
Uso General R14
R15 Objetivo General
20 16 Cero, Z dst src, C Desbrdese V 16/20-bit ALU MCLK negativo,N
Figura 4-1. MSP430X CPU Diagrama de bloque
4.2 interrumpe
el MSP430X utiliza la misma interrupcin estructura del MSP430:
interrupciones vectorizadas de sondeo no necesario vectores de
interrupcin se encuentran la baja de direccin 0FFFEh
interrumpir operacin tanto para MSP430 y MSP430X cpu se describe en el
Captulo 2 se reinicia, interrupciones y modos de funcionamiento, Seccin
2, se interrumpe. Los vectores de interrupcin contienen 16 bits de
direcciones en la parte inferior 64 KB de memoria. Esto significa que

todos manipuladores de interrupcin debe comenzar en la parte inferior 64
KB de memoria, incluso en MSP430X dispositivos.
Durante una interrupcin, el contador de programa y el registro de estado
se colocan en la pila como se muestra en la Figura 4-2. El MSP430X
arquitectura eficiente almacena todo el 20-bit PC automticamente
aadiendo valor por el PC bits 19:16 al SR valor almacenado en la pila.
El ANTICIPAR cuando se ejecuta la instruccin, el pleno 20-bit PC
haciendo que el retorno se restaura de interrupcin a cualquier direccin
en el rango de memoria posible.
Tema n-1 SPold
15:0
SP 19:16 11:0
Figura 4-2. PC Almacenamiento en la pila para interrupciones

4.3 Registros de la CPU
La CPU incorpora 16 registros (R0 a R15). Registros R0, R1, R2 y R3
tienen funciones especiales. Registros R4 a R15 son registros de trabajo
para uso general.
4.3.1 Contador de programa (PC)
El 20-bit PC (PC/R0) apunta a la siguiente instruccin que se ejecutar.
Cada instruccin utiliza un nmero par de bytes (2, 4, 6, o 8 bytes), y
el equipo se incrementa en consecuencia. Accesos a instruccin se
realizan en lmites de palabra, y en el PC se alinea a las direcciones.
La figura 4-3 muestra el equipo.
19 15 16 1 0
Contador de programa de 19 bits 1 0
Figura 4-3. Contador de programa
El PC puede ser abordado con todas las instrucciones y modos de
direccionamiento. Un par de ejemplos:
(inferior 64KB); direccin de Sucursal en la palabra ETIQUETA ; Sucursal
etiqueta de direccin (1MB de memoria) MOV.W LABEL,PC ; Sucursal etiqueta
de direccin inferior (64 KB) PROFESIONALIZANTE #LABEL,PC ; MOV.W
#LABEL,PC
R14 (menor 64KB); Rama indirecta a direccin de ; MOV.W @R14,PC
vaya dos palabras (1MB de memoria) ; ADDA #4,PC
La BR y las instrucciones para realizar llamadas restablecer el superior
de cuatro bits a 0 PC. Slo las direcciones en la parte inferior 64 KB
rango de direcciones se puede alcanzar con el BR o instruccin de
llamada. Cuando las bifurcaciones o llamar, las direcciones ms all de
la menor 64 KB alcance slo puede ser alcanzado mediante el sujetador o
CALLA instrucciones. Adems, cualquier instruccin para modificar
directamente el PC lo hace segn el modo de direccionamiento. Por
ejemplo,
MOV.W #valor,PC borra la parte superior cuatro bits de la PC, ya que es
un .W.
El PC se almacenan automticamente en la pila de llamada (o CALLA)

instrucciones y durante una rutina de servicio de interrupcin. La figura
4-4 muestra el almacenamiento de la PC con la direccin de retorno
despus de una CALLA instrucciones.
Una instruccin de llamada slo almacena bits 15:0 del equipo.
Tema n SPold
19:16
SP 15:0
Figura 4-4. PC Almacenamiento en la pila de CALLA
La RETA instruccin restaura bits 19:0 del PC y aade 4 al puntero de
pila (SP). La instruccin RET restaura bits 15:0 al PC y aade 2 a la
SP.
4.3.2 Puntero de pila (SP)
El 20-bit SP (SP/R1) es usada por la CPU para almacenar las direcciones
de regreso de llamadas a subrutinas e interrupciones.
Utiliza un predecrement, postincrement rgimen. Adems, el SP se pueden
utilizar con el software con todas las instrucciones y modos de
direccionamiento. La figura 4-5 muestra el SP. El SP se inicializa en la
RAM por el usuario, y siempre est alineado de direcciones.

Figura 4-6 se muestra el uso de las pilas. La figura 4-7 muestra el uso
de las pilas cuando el 20-bit palabras se insertan.
19 1 0
19 Bits puntero de pila a 1 0
R8 = 012 y 0123h en POP R8 ; Sobrescribir TOS EMPUJE # 0123h ; Copia Tema
I2 t MOV.W R7,0 (SP) ; MOV.W 2 (SP) ,R6
Figura 4-5. Puntero de pila
PUSH Direccin # 0123h POP R8
0xxxh I1 I1 I1
0xxxh - 2 I2 I2 I2 0xxxh - 4 I3 SP I3 I3 SP 0xxxh - 6 0123h SP 0xxxh - 8
Figura 4-6. Uso de pila
SPold Tema n-1
19:16
SP 15:0
Figura 4-7. PUSHX.un formato en la pila
los casos especiales de uso del SP como un argumento de la PUSH y POP son
instrucciones se describe y se muestra en la Figura 4-8.
PUSH POP SP SP
SPold SPold SP1 SP2 SP1
El puntero de pila se cambia despus de que el puntero de la pila no se
ha cambiado despus de un POP SP un SP instrucciones. instrucciones. La
instruccin POP lugares SP SP1 en el puntero de pila SP (SP2 = SP1)
Figura 4-8. EMPUJE SP, POP
120 SP Secuencia CPUX SLAU144J entre diciembre de 2004 y revisada 2013
Julio Enviar comentarios sobre la Documentacin

4.3.3 Registro de Estado (SR)
El 16-bit SR (SR/R2), que se usa como una fuente o registro de destino,
slo se puede utilizar en modo de registro dirigida con palabra
instrucciones. Las restantes combinaciones de modos de direccionamiento
se utilizan para apoyar la constante del generador. La figura 4-9 muestra
la SR bits. No escriba 20-bit valores al SR. Funcionamiento impredecible.
15 9 8 7 0
OSC CPU Reservados V SCG1 SCG0 GIE N Z C OFF
rw-0
Figura 4-9. SR Bits
Tabla 4-1 describe el SR bits.
Tabla 4-1. SR Bit
Bit Descripcin Descripcin
Reservada Reservada
V desbordamiento. Este bit se activa cuando el resultado de una operacin
aritmtica desborda el firmado de rango variable.
ADD( .B), ADDX( .B, .A), ADDC( .B), cuando:
ADDCX( .B. A), ADDA positivo positivo negativo = negativo + negativo =
positivo o reinicie
SUB( .B), SUBX( .B, .A), SUBC( .B), cuando:
SUBCX( .B, .A), SUBA, CMP( .B), positivo, negativo = negativo CMPX(
.B, .A), ACPM negativo - positiva = positivo o reinicie
SCG1 sistema generador de reloj 1. Este bit se puede activar/desactivar
las funciones de sistema segn el reloj de la familia de dispositivos;
por ejemplo, la contralora sesgo activar/desactivar
SCG0 sistema generador de reloj 0. Este bit se puede usar para
activar/desactivar las funciones de reloj en funcin de la familia de
dispositivos; por ejemplo, LFT habilitar/deshabilitar
OSCOFF Oscilador. Este bit, si se establece, se apaga el LFXT1 oscilador
cuando LFXT1CLK no se utiliza para MCLK o SMCLK.
CPUOFF CPU. Este bit, cuando se establece, se apaga la CPU.
GIE enable interrupcin General. Este bit, cuando se establece, activa
interrupciones enmascarables. Al restablecerse, interrupciones
enmascarables todos son discapacitados.
N negativo. Este bit se activa cuando el resultado de una operacin es
negativo y borran cuando el resultado es positivo.
Z cero. Este bit se activa cuando el resultado de una operacin es 0 y si
el resultado no es 0.
C. Este bit se activa cuando el resultado de una operacin de transporte
producidos y borran cuando no se ha producido.
constante del generador 4.3.4 Registros (CG1 y CG2)

Seis comnmente las constantes que se utilizan son generados con la
constante del generador registros R2 (CG1) y R3 (CG2), sin que necesiten
una palabra de 16 bits de cdigo de programa. Las constantes son
seleccionados con el registro de origen modos de direccionamiento (As),
tal como se describe en la Tabla 4-2.
Tabla 4-2. Los valores de constantes Generadores CG1, CG2
registrarse como constante 00 Comentarios R2 - modo de registro R2 01 (0)
modo de direccin 10 R2 archivo 00004h +4, un poco de R2 11 00008h +8, un
poco de R3 00 00000h 0, procesamiento de textos 01 00001R3 R3 h +1 10
00002h +2, procesamiento de bits 11 R3 FFh, FFFFh, FFFFFh -1, el
procesamiento de textos
la constante del generador ventajas son:
No requieren instrucciones especiales ningn cdigo adicional para
las seis constantes No hay acceso a la memoria cdigo necesario para
recuperar la constante el ensamblador utiliza la constante generador
automticamente si uno de los seis constantes se utiliza como una fuente
inmediata operando. Registros R2 y R3, que se utiliza en el modo
constante, no puede abordarse de manera explcita, actan como fuente de
registros.
4.3.4.1 Generador constante - Ampliado
el conjunto de instrucciones conjunto de instrucciones RISC de la MSP430
slo tiene 27 instrucciones. Sin embargo, la constante del generador
permite que el MSP430 ensamblador de apoyo adicionales emulada 24
instrucciones. Por ejemplo, el nico de instruccin operando:
CLR dst
es emulado por el doble de instrucciones operando con la misma longitud:
MOV R3,dst
donde el #0 es sustituido por el ensamblador, y R3 se utiliza como = 00.
SC dst
se sustituye por el texto siguiente:
agregue #1,dst

4.3.5 Registros de uso general (R4 a R15)
Los 12 registros de la CPU (R4 a R15) contienen 8-bits, 16-bits, o de 20
bits. Cualquier byte de escribir en un registro de la CPU se borra bits
19:8. Cualquier palabra de escribir en un registro se borra bits 19:16.
La nica excepcin es el SXT instrucciones.
El SXT instruccin extiende la seal a travs de la completa 20bits.
Las siguientes figuras muestran el manejo de byte, word, y la direccin
de datos de word. Nota del restablecimiento de las principales bits ms
significativos (MSB usa) si un registro es el destino de un byte o una
palabra.
La figura 4-10 muestra de byte (8 bits de datos, .B sufijo). El manejo
se muestra para un registro de origen y un destino memoria byte y de
memoria de origen byte y un registro de destino.
Operacin Operacin Register-Byte Byte-Register Byte Alto Byte Bajo Byte

Alto Byte bajo 19 16 15 0 8 7 Onu- Registro sin utilizar memoria
utilizada
19 16 15 0 8 7
Onu- la memoria sin utilizar Registro utilizado
Funcionamiento Funcionamiento
Memoria 0 Registro 0
Figura 4-10. Register-Byte / Byte-Register Operacin
Figura 4-11 y Figura 4-12 muestra palabra de 16 bits ( .ndice W). El
manejo se muestra para un registro de origen y un destino de palabra y de
la memoria de origen palabra y un registro de destino.
Operacin Register-Word
Byte Alto Byte bajo 19 16 15 0 8 7 Registro de
Funcionamiento de la memoria
memoria
Figura 4-11. Operacin Register-Word

Word-Register Operacin
Byte Alto Byte bajo
Memoria
19 16 15 0 8 7 de
0 Registro Registro Operacin
Figura 4-12. Operacin Word-Register
Figura 4-13 y Figura 4-14 muestran 20-bits de direccin manejo de
palabras ( .un sufijo). El manejo se muestra para un registro de origen
y un destino direccin de memoria de una palabra de origen y direccin de
memoria de una palabra y un registro de destino.
Registro - Ad vestido Palabra Operacin
Byte Alto Byte bajo 19 16 15 0 8 7
Registro
Memoria memoria sin utilizar +2
+2 0 Funcionamiento memoria memoria
Figura 4-13. Registro:
124 Operacin CPUX Address-Word SLAU144J entre diciembre de 2004 y
revisada 2013 Julio presentar documentacin comentarios
www.ti.com
Address-Word modos de direccionamiento - Registro Operacin
Byte Alto Byte bajo 19 16 15 0 8 7

+2 Memoria
Registro de memoria sin utilizar
Registro
Figura 4-14. Address-Word - Registro Operacin
4.4 Modos de direccionamiento
Siete modos de direccionamiento para el operando fuente y cuatro modos de
direccionamiento para el operando de destino utilizar 16 bits o 20 bits
direcciones (consulte la tabla 4-3). El MSP430 y MSP430X instrucciones
son utilizables en todo el rango de memoria 1MB.
Tabla 4-3. Direccionamiento origen/destino
como/Ad Modo de direccionamiento Descripcin de la sintaxis 00/0 Registro
Rn contenido del registro estn operando.
01/1 ndice X(Rn) (Rn + X) puntos para el operando. X se almacena en la
siguiente palabra, o almacenado en combinacin de la anterior ampliacin
palabra y la palabra siguiente.
01/1 DIRECCIN simblica (PC + X) se seala el operando. X se almacena en
la siguiente palabra, o almacenado en combinacin de la anterior
ampliacin palabra y la palabra siguiente. Modo indexado X(PC) se
utiliza.
01/1 &ADDR absoluta la palabra despus de la instruccin contiene la
direccin absoluta. X se almacena en la siguiente palabra, o almacenado
en combinacin de la anterior ampliacin palabra y la palabra siguiente.
Modo indexado X(SR) se utiliza.
10/- Indirecto Registro @Rn Rn se utiliza como un puntero a un operando.
11/- Indirecta @Rn+ Rn se utiliza como un puntero a un operando. Rn se
incrementa despus de 1 para .B Autoincrement instrucciones. por 2 de .W
instrucciones, y por 4 para .A instrucciones.
11/- Inmediato #N N se almacena en la siguiente palabra, o se almacena en
combinacin de la anterior palabra y extensin la palabra siguiente.
Autoincrement modo indirecto @PC+ se utiliza.
Los siete modos de direccionamiento se explica en detalle en las
siguientes secciones. La mayora de los ejemplos muestran el mismo modo
de direccionamiento para el origen y el destino, pero cualquier
combinacin vlida de origen y de destino es posible modos de
direccionamiento en una instruccin.
NOTA: El uso de etiquetas EDE, TONI, TOM, y LEO
en MSP430 documentacin, EDE, TONI, TOM, y LEO se utilizan como etiquetas
genricas.
Slo son etiquetas y no tienen un significado especial.
www.ti.com
4.4.1 Modos de direccionamiento Modos de registro
: el operando es el 8, 16 o 20 bits contenido de la CPU utilizada
registro.
Longitud: uno, dos o tres palabras Comentario: vlido para el origen y

destino Byte operacin: Byte operacin slo lee los ocho bits menos
significativos (STPS) del registro de origen rechazara y escribe el
resultado en la STPS de ocho el registro de destino Rdst.
Los bits 19:8 se borran. Rechazara El registro no se ha modificado.
Palabra: Palabra operacin STPS 16 lee el registro de origen de la
rechazara y escribe el resultado en la STPS 16 de el registro de destino
Rdst. Los bits 19:16 se borran.
Rechazara El registro no se ha modificado.
Direccin de palabra Direccin de lee la palabra operacin 20 bits de
rechazara el registro de origen y escribe la operacin: resultado a los
20 bits del registro de destino Rdst. El registro no se ha modificado
rechazara SXT excepcin: El SXT instruccin es la nica excepcin en el
registro. El signo del byte bajo de 7 bits se extiende a los bits 19:8.
; Ejemplo: BIS.W R5,R6
Esta instruccin lgicamente la rehidratacin oral datos de 16 bits
contenidos en R5 con el de 16 bits contenido de R6. 6:16 Est
desactivada.
Antes: Despus:
Registro de la Direccin Registro de Direcciones Espacio
xxxxh 21036h R5 AA550h 21036h xxxxh PC R5 AA550h 21034h D506h PC R6
11111h 21034h D506h R6 0B551h
550h.or.1111h = B551h
; Ejemplo: BISX.UN R5,R6
Esta instruccin lgicamente la rehidratacin oral 20-bits de datos
contenidos en R5 con el 20-bit contenido de R6.
La extensin palabra contiene el A/L bits para 20bits. La instruccin
utiliza word modo byte con bits A/L:B/W = 01. El resultado de la
instruccin:
Antes: Despus:
xxxxh 21036h R5 AA550h 21036h xxxxh PC R5 AA550h 21034h D546h R6 11111h
21034h D546h R6 BB551h 21032h 1800h PC 21032h 1800h
AA550h.or.11111h = BB551h
126 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com
4.4.2 Modos de direccionamiento Indexado
El modo indexado Modo calcula la direccin del operando mediante la
adicin de la firma ndice de un registro de la CPU.
El modo indexado tiene tres posibilidades:
direccionamiento Indexado en modo menor 64-KB de memoria MSP430 con
modo indexado instruccin direccionamiento de memoria por encima de la
parte inferior 64-KB de memoria MSP430X instruccin con modo indexado
4.4.2.1 Modo indexado en la Baja 64-KB de memoria si el registro de la
CPU Rn seala una direccin en la parte inferior 64 KB del rango de
memoria, la direccin de memoria bits calculado 19:16 se borran despus
de la adicin del registro de la CPU y la Rn 16 bits con signo. Esto
significa que la calculada direccin de memoria siempre se encuentra

ubicado en la parte inferior 64 KB y no de desbordamiento o
subdesbordamiento del menor 64 KB espacio de memoria. La memoria RAM y el
perifrico registros pueden acceder al MSP430 existentes y se puede
utilizar software sin modificaciones, como se muestra en la Figura 4-15.
Bajar 64 KB 19:16 = 0 19 16 15 0 0 Registro de la CPU FFFFF Rn
S 16-bit byte 16 bits ndice ndice firmado
10000 0FFFF
16-bit firmado agregar
19:0
bajar 64 KB
0 00000 direccin de memoria
Figura 4-15. Modo indexado en la parte inferior 64 KB
longitud: dos o tres palabras: Los 16 bits firmado ndice se encuentra en
la palabra siguiente despus de la instruccin y se agrega a la registro
de la CPU. Los bits 19:16 se han borrado un truncado 16 bits direccin de
memoria, lo que apunta a un operando en el rango 00000h a 0FFFFh.
El operando es el contenido de la ubicacin de la memoria.
Comentario: vlido para el origen y destino. El ensamblador calcula el
registro ndice y la inserta.
Ejemplo: ADD.B 1000h(R5),0F000h(R6);
esta instruccin aade los datos de 8 bits bytes contenidos en fuente
1000h(R5) y el destino byte 0F000h(R6) y coloca el resultado en el
destino byte. Bytes Origen y destino estn situados en la parte inferior
64 KB debido al borrado bits 19:16 de registros R5 y R6.
Fuente: El byte apuntado por R5 + 1000h resultados en la direccin 0479h
Ch + 1000 = 0579Ch tras truncarse a una direccin de 16 bits.
Destino: El byte apuntado por R6 + F000h resultados en la direccin
01778F000h + h = 00778h tras truncarse a una direccin de 16 bits.

Antes: Despus:
1103Ah xxxxh 0479R5 Ch 1103Ah xxxxh PC 0479R5 Ch 11038h F000h R6 01778h
11038h F000h R6 01778h 11036) realiz un modelo tridimensional h 1000h
11036) realiz un modelo tridimensional h 1000h 11034h 55D6h PC 11034h
55D6h
01778h 32h src 0077xxxxh Ah +F000h 0077xxxxh Ah +45h dst 00778h 77h Suma
00778h xx45h 00778h xx77h
0479Ch 0579xxxxh Eh Eh 0579 +1000h Ch 0579xxxxh 0579xx32h Ch Ch 0579xx32h
4.4.2.2 Instrucciones MSP430 con modo indexado en la memoria superior si
el registro de la CPU Rn seala una direccin por encima de la menor 64KB de memoria, la Rn bits 19:16 se utilizan para el clculo de
direcciones del operando. El operando puede ser ubicado en la memoria de
la gama Rn 32KB, ya que el ndice, X, es una firma valor de 16 bits. En
este caso, la direccin del operando puede desbordamiento o
subdesbordamiento en la parte inferior 64 KB espacio de memoria (consulte

la Figura 4-16 y Figura 4-17).
Memoria Superior 19:16 > 0 19 16 15 0 FFFFF 1 ... Registro de la CPU
15 Rn
19:0 Rn 32 KB
S 16 bits ndice byte 16 bits firmado index (signo de 20 bits) 10000
0FFFF
bajar 64 KB
00000 direccin de memoria
Figura 4-16. Modo indexado en la memoria superior

19:0 FFFFF
19:0
32 KB
10000 19:0 0,FFFF
32 KB
19:0
bajar 64 KB
0000C
Figura 4-17. Desbordamiento y subdesbordamiento de modo indexado
longitud: dos o tres palabras: El signo de 16 bits en el ndice siguiente
palabra despus de la instruccin se aade a la 20 bits de los registro
de la CPU. Esto proporciona una direccin 20 bits, lo cual apunta a una
direccin en el rango de 0 a FFFFFh. El operando es el contenido de la
ubicacin de la memoria.
; Ejemplo: ADD.W 8346h(R5),2100h(R6)
Esta instruccin aade la datos de 16 bits en el origen y el destino
direcciones y lugares el de 16 bits en el destino. Origen y destino
operando puede ser ubicado en la direccin completa.
Fuente: La palabra sealada por R5 + 8346h. El ndice negativo 8346h est
extendido, lo que se traduce en la direccin 23456F8346h + h = 1B79Cap.
Destino: La palabra sealada por R6 + 2100h resultados en la direccin
15678h + 2100h = 17778h.

Antes: Despus:

1103Ah xxxxh R5 23456h 1103Ah xxxxh PC R5 23456h 11038h 2100h R6 15678h
11038h 2100h R6 15678h 11036) realiz un modelo tridimensional h 8346h
8346h 11036) realiz un modelo tridimensional h 11034h 11034h PC 5596h
5596h
15678h 05432h src 1777xxxxh +02100Ah Ah xxxxh h 1777h dst 17778 +02345h
07777h Suma 17778h 17778h 2345h 7777h
23456h 1B79Eh xxxxh +F8346h 1B79Eh xxxxh 1B79Ch 1B79Ch 5432h 1B79Ch 5432h
4.4.2.3 MSP430X Instruccin con modo indexado
al utilizar el MSP430X instruccin con modo indexado, el operando puede
ser ubicado en cualquier parte del rango de Rn + 19 bits.
Duracin: Tres o cuatro palabras: el operando es la suma de los 20 bits
contenido registro de la CPU y el ndice 20 bits. Los 4 MSB usa el ndice
de contenidos de la extensin word; el 16 STPS figuran en la palabra
despus de la instruccin. El registro de la CPU no es modificado
; Ejemplo: ADDX.A 12346h(R5),32100h(R6)
Esta instruccin aade la 20-bits de datos contenidos en la fuente y las
direcciones de destino y coloca el resultado en el destino.
Fuente: dos palabras sealado por R5 + 12346h que resultados en la
direccin 23456h + 12346h = 3579Cap.
Destino: dos palabras sealado por R6 + 32100h que resultados en la
direccin 45678h + 32100h = 77778h.
130 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar

La extensin palabra contiene el MSB usa del ndice de origen y del
destino y el ndice A/L para 20 bits de datos. La instruccin utiliza
word modo byte debido a la 20 bits de longitud de datos bits A/L:B/W =
01.
Antes: Despus:
2103Ah xxxxh R5 23456h 2103Ah xxxxh PC R5 23456h 21038h 2100h R6 45678h
21038h 2100h R6 45678h 21036h 21036h 2346h 2346h 21034h 55D6h 21034h
55D6h 21032h 1883h PC 21032h 1883h
45678h 65432h src 7777 +32100Ah 0001h 7777h 0007h +12345Ah h dst 77778h
77777h Suma 77778h 77778h 2345h 7777h
23456h 3579 +12346Eh 0006h 3579h 0006h 3579Eh Ch 3579Ch 5432h 3579Ch
5432h
4.4.3 Modo simblico
El modo simblico calcula la direccin del operando mediante la adicin
de la firma ndice del ordenador. El modo simblico direccionamiento
tiene tres posibilidades:
modo de smbolos en la parte inferior 64 KB de memoria MSP430
instrucciones de modo simblico direccionamiento de memoria por encima de
la menor 64-KB de memoria.
MSP430X instruccin
4.4.3.1 modo simblico de modo simblico en la parte inferior 64 KB si el

PC seala una direccin en la parte inferior 64 KB del rango de memoria,
el clculo direccin de memoria bits 19:16 se borran despus de la
adicin de la PC y los 16 bits con signo. Esto significa que la calculada
direccin de memoria siempre se encuentra ubicado en la parte inferior 64
KB y no de desbordamiento o subdesbordamiento del menor 64 KB espacio de
memoria. La memoria RAM y el perifrico registros pueden acceder al
MSP430 existentes y se puede utilizar software sin modificaciones, como
se muestra en la Figura 4-18.
modos de direccionamiento
inferior www.ti.com 64 KB 19:16 = 0 19 16 0 15 0 contador FFFFF Programa
PC
S 16 bits ndice byte 16 bits PC ndice firmado 10000 0FFFF
19:0
bajar 64 KB
0 00000 direccin de memoria
Figura 4-18. Modo simblico en bajar 64 KB
Operacin: 16 bits firmado ndice en la siguiente palabra despus de la
instruccin se agrega temporalmente al equipo. Los bits 19:16 se han
borrado un truncado 16 bits direccin de memoria, lo que apunta a un
operando en el rango 00000h a 0FFFFh. El operando es el contenido de la
Duracin: Dos o tres palabras Comentario: vlido para el origen y
destino. El ensamblador calcula el ndice PC y se inserta.
; Ejemplo: ADD.B EDE,TONI
Esta instruccin aade los datos de 8 bits bytes contenidos en fuente y
destino EDE byte TONI y coloca el resultado en el byte destino TONI.
Bytes EDE y TONI y el programa se encuentra en la parte inferior 64 KB
Fuente: Byte EDE ubicada en la direccin 0579Ch, sealado por PC + nO
4766h, donde el PC ndice nO 4766h es el resultado de 0579Ch - 01036h =
04766h. Direccin 01036h es la ubicacin del ndice para este ejemplo.
Destino: Byte TONI situado en la direccin 00778h, sealado por PC +
F740h, es el truncado 16-bit resultado de 00778h - 1038h = FF740h.
Direccin 01038h es la ubicacin del ndice para este ejemplo.

antes: Despus:
Espacio de direcciones
0103)Ah Ah xxxxh xxxxh 0103)PC 01038h F740h F740h 01038h 01036h nO 4766h
01036h nO 4766h 01034h 05D0h PC 01034h 50D0h
01038h 32h src 0077Ah xxxxh +0F740h 0077xxxxh Ah +45h dst 00778h 77h Suma
00778h xx45h 00778h xx77h
01036h 0579xxxxh +04766Eh Eh h 0579xxxxh 0579Ch 0579xx32h Ch Ch 0579xx32h
4.4.3.2 MSP430 modo simblico con instrucciones de la memoria superior si
el PC seala una direccin arriba de los 64 KB de memoria, la PC bits
19:16 se utiliza para el clculo de direcciones del operando. El operando
puede ser ubicado en la memoria de la PC rango 32 KB, ya que el ndice,
X, es un valor de 16 bits. En este caso, la direccin del operando puede
desbordamiento o subdesbordamiento en la parte inferior 64 KB espacio de
memoria que se muestra en la Figura 4-19 y Figura 4-20.
Memoria Superior 19:16 > 0 19 16 15 0 1 Programa FFFFF... 15 PC
contador
19:0 32 KB PC
S 16-bit byte ndice 16-bit PC ndice firmado (signo de 20 bits) 10000
0FFFF
bajar 64 KB
00000 direccin de memoria
Figura 4-19. Funcionar en el modo simblico de la Memoria Superior
SLAU144J-diciembre de 2004 y revisada 2013 Julio CPUX 133 presentar

19:0 FFFFF
19:0
32 KB
10000 19:0 0FFFF
32 KB
19:0
bajar 64 KB
0000C
Figura 4-20. Desbordamiento y subdesbordamiento de modo simblico
longitud: dos o tres palabras: El signo de 16 bits en el ndice siguiente
palabra despus de la instruccin se aade a los 20 bits del equipo. Esto
proporciona una direccin 20 bits, lo cual apunta a una direccin en el
rango de 0 a FFFFFh. El operando es el contenido de la ubicacin de la
memoria.
; Comentario: vlido para el origen y destino. El ensamblador calcula el
ndice PC y se inserta Ejemplo: ADD.W EDE, TONI
Esta instruccin agrega los datos de 16 bits palabra contenida en el
cdigo fuente y destino EDE palabra TONI y coloca los 16 bits en el
destino palabra TONI. En este ejemplo, la instruccin se encuentra en la
direccin 2F034h.
Fuente: Palabra EDE en la direccin 3379Ch, sealado por PC + nO 4766h,
que es la 16-bit de 3379Ch - 2F036h = 04766h. Direccin 2F036h es la
ubicacin del ndice para este ejemplo.
Destino: Palabra TONI situado en la direccin 00778h sealado por la

direccin absoluta 00778h

antes: Despus:
2F03Ah xxxxh 2F03Ah xxxxh PC 2F038h 0778h 2F038h 0778h 2F036h nO
4766F036h 2h 2h nO 4766F034h 5092h PC 2F034h 5092h
2F036h 3379xxxxh +04766Eh Eh h 3379xxxxh 3379Ch 3379Ch 5432h 3379Ch 5432h
5432h src 0077xxxxh Ah Ah xxxxh 0077 +2345h dst 7777h Suma 00778h 00778h
2345h 7777h
4.4.3.3 MSP430X Instruccin de modo simblico
cuando se utiliza una MSP430X instruccin de modo simblico, el operando
puede ser ubicado en cualquier parte del rango de PC + 19 bits.
Duracin: Tres o cuatro palabras: El operando direccin es la suma de los
20-bit PC y los 20 bits. Los 4 MSB usa el ndice de contenidos de la
extensin word; el 16 STPS figuran en la palabra despus de la
instruccin.
; Ejemplo: ADDX.B EDE,TONI
Esta instruccin aade los datos de 8 bits bytes contenidos en fuente y
destino EDE byte TONI y coloca el resultado en el byte destino TONI.
Fuente: Byte EDE ubicada en la direccin 3579Ch, sealado por PC +
14766h, es la 20-bits resultado de 3579Ch - 21036h = 14766h. Direccin
21036h es la direccin del ndice en este ejemplo.
Destino: Byte TONI situado en la direccin 77778h, sealado por PC +
56740h, es la 20-bits resultado de 77778h, 21038h = 56740h. Direccin
21038h es la direccin del ndice en este ejemplo.
www.ti.com
Antes modos de direccionamiento: Espacio de direcciones despus de:
2103xxxxh 2103Ah Ah xxxxh PC 21038h cal.6740h 21038h cal.6740h 21036h nO
4766h 21036h nO 4766h 21034h 50D0h 21034h 50D0h 21032h 18C5h PC 21032h
18C5h
21038h 32h src 7777xxxxh +56740Ah Ah h 7777xxxxh +45h dst 77778h 77h Suma
77778h xx45h 77778h xx77h
21036h 3579xxxxh +14766Eh Eh h 3579xxxxh 3579Ch 3579xx32h Ch Ch 3579xx32h
4.4.4 modo absoluto
el modo Absoluto utiliza el contenido de la palabra siguiendo las

instrucciones de la direccin del operando.
El modo Absoluto tiene dos posibilidades:
direccionamiento Absoluto en modo menor 64-KB de memoria MSP430X
instruccin de modo absoluto
4.4.4.1 modo absoluto en la parte inferior 64 KB si el MSP430
instrucciones se usan con modo de direccionamiento absoluto, la direccin
absoluta es un valor de 16 bits y, por lo tanto, seala una direccin en
la parte inferior 64KB de la memoria. La direccin es calculado como un
ndice de 0 y que se ha almacenado en la palabra despus de la
instruccin La memoria RAM y el perifrico registros pueden acceder al
MSP430 existentes y se puede utilizar software sin modificaciones.
Duracin: Dos o tres palabras: el operando es el contenido de la
ndice de 0 y se inserta.
; Ejemplo: ADD.W &EDE, TONI
Esta instruccin aade los datos de 16 bits contenidos en la absoluta las
direcciones de origen y de destino y coloca el resultado en el destino.
Fuente: la palabra en la direccin EDE Destino: Palabra en la direccin
TONI
136 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio presentar

antes: Espacio de direcciones despus de: Espacio de direcciones
2103xxxxh Ah Ah 2103xxxxh PC 21038h 7778h 7778h 21038h 21036h 579Ch
21036h 579Ch 21034h 5292h PC 21034h 5292h
5432h src 0777xxxxh Ah Ah xxxxh 0777 +2345h dst 7777h Suma 07778h 07778h
2345h 7777h
0579xxxxh Eh Eh 0579xxxxh 0579Ch 5432h Ch 5432h 0579
MSP430X 4.4.4.2 Instruccin de modo absoluto si el MSP430X instruccin se
utiliza en modo de direccionamiento absoluto, la direccin absoluta es un
20-bit valor y, por lo tanto, apunta a una direccin en el intervalo de
memoria. El valor de la direccin se calcula como un ndice de 0. Los 4
MSB usa el ndice de contenidos de la extensin, y a los 16 STPS figuran
en la palabra despus de la instruccin.
Duracin: Tres o cuatro palabras: el operando es el contenido de la
ndice de 0 y se inserta.
; Ejemplo: ADDX. &EDE, TONI
Esta instruccin aade los 20 bits de datos contenidos en la fuente
absoluta y las direcciones de destino y coloca el resultado en el
destino.
Fuente: dos palabras que comiencen con EDE direccin Destino: dos
palabras que comiencen con la direccin TONI
SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 137 presentar

Antes: Despus:
2103Ah Ah xxxxh 2103xxxxh PC 21038h 7778h 7778h 21038h 21036h 579Ch
21036h 579Ch 21034h 52D2h 21034h 52D2h 21032h 1987h PC 21032h 1987h
65432h src 7777Ah Ah 0001h 7777h 0007h dst 77777 +12345h Suma 77778
77778h 2345h 7777h
3579h 0006h 3579Eh Eh 0006h 3579Ch 5432h 3579Ch 5432h
4.4.5 Modo de registro Indirecto
indirecto El modo de registro utiliza el contenido de rechazara el
registro de la CPU como la fuente operando. El modo Registro Indirecto
siempre utiliza 20 bits.
Longitud: uno, dos o tres palabras: el operando es el contenido la
ubicacin de la memoria. Rechazara el registro de origen no se ha
modificado.
Comentario: slo vlido para la fuente operando. El substituto del
operando de destino es 0 (Rdst).
Ejemplo: ADDX.W @R5,2100h(R6)
Esta instruccin aade los dos 16-bit operandos figura en la fuente y las
Fuente: Palabra apuntado por R5. R5 contiene direccin 3579Ch para este
ejemplo.
Destino: La palabra sealada por R6 + 2100h, lo que se traduce en la
direccin 45678h + 2100h = 7778h

antes: Despus:
21038h xxxxh 3579R5 Ch 21038h xxxxh PC 3579R5 Ch 21036h 2100h R6 45678h
21036h 2100h R6 45678h 21034h 55A6h PC 21034h 55A6h
45678h 5432h src 4777xxxxh +02100Ah Ah xxxxh h 4777 +2345h dst 47778h
7777h Suma 47778h 47778h 2345h 7777h
3579xxxxh Eh Eh 3579xxxxh 3579Ch 5432h R5 3579Ch 5432h R5
4.4.6 Modo Indirecto
Indirecto Autoincrement Autoincrement modo utiliza el contenido del
registro de la CPU, rechazara la fuente operando. A continuacin, se
rechazara incrementa de forma automtica en las instrucciones para el
byte 1, 2 para word instrucciones, y por 4 para la direccin de palabra
instrucciones inmediatamente despus de acceder a la fuente operando. Si
el mismo registro se utiliza para el origen y destino, contiene la
direccin de la incrementa acceder al destino. Autoincrement modo

indirecto siempre utiliza 20 bits direcciones.
Longitud: uno, dos o tres palabras: el operando es el contenido de la
Comentario: slo vlido para la fuente operando Ejemplo: ADD.B @R5+,0
(R6)
Esta instruccin aade la datos de 8 bits contenidos en la fuente y las
Fuente: Byte apuntado por R5. R5 contiene direccin 3579Ch para este
ejemplo.
Destino: Byte apuntado por R6 + 0h, lo que se traduce en la direccin
0778h para este ejemplo

Antes: Despus:
21038h R5 3579xxxxh Ch 21038h xxxxh PC R5 3579dh 21036h 0000h R6 00778h
21036h 0000h R6 00778h 21034h 55F6h PC 21034h 55F6h
00778h 32h src 0077xxxxh Ah Ah 0077 +0000h xxxxh +45h dst 00778h 77h Suma
00778h xx45h 00778h xx77h
3579Dh Dh xxh xxh 3579R5 3579Ch 32h R5 Ch 3579xx32h
4.4.7 Modo inmediato
el modo Inmediato permite acceder a las constantes como operandos, que
incluye la constante en el lugar de la memoria despus de la instruccin.
El PC se utiliza con las indirectas Autoincrement. Los puntos PC para el
valor inmediato de la palabra siguiente. Despus de la obtencin de la
operando inmediato, el PC se incrementa en 2 para byte, palabra o palabra
las instrucciones de la direccin. El modo inmediato tiene dos
posibilidades:
a 8 o 16 bits constantes con MSP430 instrucciones 20-bit las
constantes de MSP430X instruccin
4.4.7.1 MSP430 Instrucciones de modo inmediato si el MSP430 instrucciones
se usan con modo de direccionamiento inmediato, la constante es un 8-o
valor de 16 bits y se guarda en la palabra despus de la instruccin.
Duracin: Dos o tres palabras. Una palabra menos si una constante de la
constante del generador se puede utilizar para el operando inmediato.
Funcionamiento: el 16-bit operando fuente inmediata se utiliza junto con
los 16-bit operando de destino.
Comentario: slo es vlido para la fuente operando Ejemplo: agregue #
3456h, TONI
Esta instruccin aade la 16-bit operando inmediato 3456h a los datos en
la direccin de destino TONI.
Fuente: 16-bit valor inmediato 3456h Destino: Palabra en la direccin
TONI

antes: Despus:
2103Ah Ah xxxxh 2103xxxxh PC 21038h 0778h 0778h 21038h 21036h 21036h
3456h 3456h 21034h 50B2h PC 21034h 50B2h
3456h src 0077xxxxh Ah Ah 0077 +2345xxxxh h dst 579Bh Suma 00778h 2345h
00778h 579Bh
4.4.7.2 MSP430X Instrucciones de modo inmediato si el MSP430X instruccin
se utiliza en modo de direccionamiento inmediato, la constante es de 20
bits. Los 4 MSB usa de la constante se almacenan en la prrroga, y el 16
de la STPS constante se almacenan en la palabra despus de la
instruccin.
Duracin: Tres o cuatro palabras. Una palabra menos si una constante de
la constante del generador se puede utilizar para el operando inmediato.
Funcionamiento: La 20-bits fuente inmediata operando se utiliza junto con
los 20-bit operando de destino.
; Comentario: vlido nicamente para el operando fuente Ejemplo: ADDX.A #
23456h, TONI
Esta instruccin aade el 20-bit operando inmediato 23456h en los datos
de la direccin de destino TONI.
Fuente: 20-bits valor inmediato 23456h Destino: dos palabras que
comiencen con la direccin TONI
Antes: Despus:
2103xxxxh Ah Ah 2103xxxxh PC 21038h 7778h 7778h 21038h 21036h 21036h
3456h 3456h 21034h 50F2h 21034h 50F2h 21032h 1907h PC 21032h 1907h
23456h src 7777Ah Ah 0001h 7777h 0003h +12345dst 3579Bh Suma 77778h 2345h
77778h 579Bh
SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 141 Enviar comentarios
MSP430 y MSP430X Instrucciones www.ti.com

4,5 MSP430 y MSP
MSP430X430 Instrucciones instrucciones son las 27 instrucciones aplicado
del MSP430 CPU. Estas instrucciones se utilizan a lo largo de todo el
rango de memoria 1MB a menos que sus 16 bits capacidad es superado. El
MSP430X instrucciones se utilizan cuando el direccionamiento de los
operandos, o la longitud de los datos supera los 16bits capacidad del
MSP430 instrucciones.
Hay tres posibilidades a la hora de elegir entre un MSP430 y MSP430X
instruccin:
Para utilizar slo el MSP430 las instrucciones - Las nicas excepciones
son los CALLA y el RETA.
Esto se puede hacer si a unos cuantos, reglas sencillas:
- Colocacin de todas las constantes, variables, matrices, tablas y datos

en la parte inferior 64 KB Esto permite el uso de MSP430 instrucciones de
16 bits de direccionamiento accede a todos los datos. No punteros con 20
bits se necesitan direcciones.
- Colocacin de subrutina constantes inmediatamente despus de la
subrutina. Esto permite el uso del modo de direccionamiento simblico con
sus 16 bits ndice de llegar a direcciones dentro de la gama de PC + 32KB
Para utilizar slo MSP430X las instrucciones. Las desventajas de este
mtodo son la reduccin de la velocidad adicional debido a los ciclos de
la CPU y el mayor programa espacial debido a la necesaria extensin de la
doble palabra instruccin operando.
Utilizar los mejores instrucciones de montaje donde sea necesario.
Las secciones siguientes se enumeran y describen el MSP430 y MSP430X
instrucciones.
MSP430 4.5.1 Instrucciones
El MSP430 instrucciones se pueden utilizar, sin importar si el programa
se encuentra en la parte inferior 64 KB o ms all de l.
Las nicas excepciones son las instrucciones CALL y RET, que se limitan a
la parte inferior 64 KB rango de direcciones. CALLA y RETA se han aadido
instrucciones para el MSP430X CPU para manejar subrutinas en todo el
rango de direcciones con ningn cdigo de tamao superior.
4.5.1.1 Double-Operand MSP430 (Formato I) Instrucciones
La Figura 4-21 muestra el formato de los MSP430 de doble operando las
instrucciones. Origen y destino de las palabras se anexan los indexados,
simblico, absoluta e inmediata. Tabla 4-4 enumera los 12 MSP430 de doble
operando las instrucciones.
15 12 11 8 7 6 5 4 0
Op-code rechazara Ad B/W como
origen o destino Rdst 15:0
Destino 15:0
Figura 4-21. MSP430 formato Instruccin Double-Operand
CPUX 142 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com MSP430 y MSP430X Instrucciones

Tabla 4-4. Instrucciones Double-Operand MSP430
(1) S-Reg, D- Bits de Estado Funcionamiento mnemnico Reg V N Z C
Z Z Y( .B) src, dst src .y. horario horario :0 Z BIC( .B) src,
dst .no.src .y. dst :dst - - - - BIS( .B) src, dst src .o. dst :dst - - - XOR( .B) src, dst src .xor. dst :dst POCO( .B) src, dst src .y. dst
0 DADD( .B) src, dst src + dst + C :dst (decimal) CMP(
.B) src, dst dst :src SUBC( .B) src, dst dst + .no.src + C :dst
SUB( .B) src, dst dst + .no.src + 1 :dst ADDC( .B) src,
dst src + dst + C :Dst MOV( .B) src, dst src :dst - - - - ADD(
.B) src, dst src + dst :dst
= bit de estado est afectada. (1)
- = bit de estado no se ve afectado.
0 = Bit de Estado se borra.
1 = Bit de Estado.
4.5.1.2 Single-Operand MSP430 (formato II) Instrucciones

La Figura 4-22 muestra el formato para MSP430 de un solo operando
instrucciones, salvo RETI. La palabra destino se adjunta para el ndice,
simblico, absoluta e inmediata. Tabla 4-5 muestra una lista de los
siete- operando las instrucciones.
15 7 6 5 4 0
Op-code B/W Ad Rdst
Destino 15:0
Figura 4-22. MSP430 Instrucciones Single-Operand
Tabla 4-5. Instrucciones Single-Operand MSP430
(1) S-Reg, D- Bits de Estado Funcionamiento mnemnico Reg V N Z C
PUSH( .B) src SP - 2 :SP, src :SP - - - - SWPB dst 15 bits 8
bits... <bit 7...bit 0 CALL dst Call subroutine in lower 64KB
RETI TOS:SR, SP + 2:SP RRA(.B) dst MSB:MSB:....LSB:C 0
RRC(.B) dst C:MSB:.......LSB:C
TOS:PC,SP + 2:SP
Z Other modes: bit 7:bit 8...bit 15 Register mode: bit 7:bit 8...bit
19 SXT dst 0
= Status bit is affected. (1)
= Status bit is not affected.
0 = Status bit is cleared.
1 = Status bit is set.
SLAU144JDecember 2004Revised July 2013 CPUX 143 Submit Documentation
Feedback
Copyright 20042013, Texas Instruments Incorporated
MSP430 and MSP430X Instructions www.ti.com

4.5.1.3 Jump Instructions
Figure 4-23 shows the format for MSP430 and MSP430X jump instructions.
The signed 10-bit word offset of the jump instruction is multiplied by
two, sign-extended to a 20-bit address, and added to the 20-bit PC.
This allows jumps in a range of 511 to +512 words relative to the PC in
the full 20-bit address space.
Jumps do not affect the status bits. Table 4-6 lists and describes the
eight jump instructions.
15 13 12 10 9 8 0
Op-Code Condition S 10-Bit Signed PC Offset
Figure 4-23. Format of Conditional Jump Instructions
Table 4-6. Conditional Jump Instructions
Mnemonic S-Reg, D-Reg Operation JEQ/JZ Label Jump to label if zero bit
is set JNE/JNZ Label Jump to label if zero bit is reset
JC Label Jump to label if carry bit is set JNC Label Jump to label if
carry bit is reset JN Label Jump to label if negative bit is set JGE
Label Jump to label if (N .XOR. V) = 0 JL Label Jump to label if (N .XOR.
V) = 1 JMP Label Jump to label unconditionally
4.5.1.4 Emulated Instructions In addition to the MSP430 and MSP430X
instructions, emulated instructions are instructions that make code
easier to write and read, but do not have op-codes themselves. Instead,
they are replaced automatically by the assembler with a core instruction.
There is no code or performance penalty for using emulated instructions.

The emulated instructions are listed in Table 4-7.
Table 4-7. Emulated Instructions
(1) Status Bits Instruction Explanation Emulation V N Z C
ADC(.B) dst Add Carry to dst ADDC(.B) #0,dst
MOV BR dst Branch indirectly dst dst,PC
CLR(.B) dst Clear dst MOV(.B) #0,dst
BIC CLRC Clear Carry bit 0 #1,SR BIC CLRN Clear Negative bit 0
#4,SR BIC CLRZ Clear Zero bit 0 #2,SR
DADC(.B) dst Add Carry to dst decimally DADD(.B) #0,dst
DEC(.B) dst Decrement dst by 1 SUB(.B) #1,dst
DECD(.B) dst Decrement dst by 2 SUB(.B) #2,dst
DINT Disable interrupt BIC #8,SR
EINT Enable interrupt BIS #8,SR
INC(.B) dst Increment dst by 1 ADD(.B) #1,dst
INCD(.B) dst Increment dst by 2 ADD(.B) #2,dst
= Status bit is affected = Status bit is not affected0 = Status bit
is cleared1 = Status bit is set. (1)
144 CPUX SLAU144JDecember 2004Revised July 2013 Submit Documentation
Feedback
www.ti.com MSP430 and MSP430X Instructions

Table 4-7. Emulated Instructions (continued)
(1) Status Bits Instruction Explanation Emulation V N Z C
INV(.B) dst Invert dst XOR(.B) #1,dst
NOP No operation MOV R3,R3
POP dst Pop operand from stack MOV @SP+,dst
RET Return from subroutine MOV @SP+,PC
RLA(.B) dst Shift left dst arithmetically ADD(.B) dst,dst
RLC(.B) dst Shift left dst logically through Carry ADDC(.B)
dst,dst
SBC(.B) dst Subtract Carry from dst SUBC(.B) #0,dst
SETC Set Carry bit BIS #1,SR 1
SETN Set Negative bit BIS #4,SR 1
SETZ Set Zero bit BIS #2,SR 1
1 TST(.B) dst Test dst (compare with 0) CMP(.B) #0,dst 0
4.5.1.5 MSP430 Instruction Execution
The number of CPU clock cycles required for an instruction depends on
the instruction format and the addressing modes used not the
instruction itself. The number of clock cycles refers to MCLK.
4.5.1.5.1 Instruction Cycles and Length for Interrupt, Reset, and
Subroutines
Table 4-8 lists the length and the CPU cycles for reset, interrupts, and
subroutines.
Table 4-8. Interrupt, Return, and Reset Cycles and Length
Execution Time Length of Instruction Action (MCLK Cycles) (Words)
(1) Return from interrupt RETI 3 1
Return from subroutine RET 3 1 Interrupt request service (cycles needed
before first (2) 5 instruction)
WDT reset 4 Reset ( RST/NMI) 4
(1) The cycle count in MSP430 CPU is 5.

4.5.1.5.2 Format II (Single-Operand) Instruction Cycles and Lengths
Table 4-9 lists the length and the CPU cycles for all addressing modes
of the MSP430 single-operand instructions.
Table 4-9. MSP430 Format II Instruction Cycles and Length
No. of Cycles Length of Addressing Mode RRA, RRC Example PUSH CALL
Instruction SWPB, SXT
(1) Rn 1 3 3 1 SWPB R5
(1) @Rn 3 3 4 1 RRC @R9
(1) (2) @Rn+ 3 3 4 1 SWPB @R10+
(2) The cycle count in MSP430 CPU is 5. Also, the cycle count is 5 for
X(Rn) addressing mode, when Rn = SP.
Feedback
MSP430 and MSP430X Instructions

Table 4-9. MSP430 Format II Instruction
www.ti.com
Cycles and Length (continued)
No. of Cycles Addressing Mode RRA, RRC PUSH SWPB, SXT
(1) #N N/A 3
(2) X(Rn) 4 4
(2) EDE 4 4
(2) &EDE 4 4
4.5.1.5.3 Jump Instructions Cycles and Lengths All jump instructions
require one code word and take
Length of Example CALL Instruction
(2) 4 2 CALL #LABEL
(2) 4 2 CALL 2(R7)
(2) 4 2 PUSH EDE
(2) 4 2 SXT &EDE
two CPU cycles to execute, regardless of whether the jump is taken or
not.
4.5.1.5.4 Format I (Double-Operand) Instruction Cycles and Lengths
Table 4-10 lists the length and CPU cycles for all addressing modes of
the MSP430 Format I instructions.
Table 4-10. MSP430 Format I Instructions Cycles and Length
Addressing Mode Length of No. of Cycles Src Dst Instruction Example
Rm 1 PC 2
(1) Rn x(Rm) 4
(1) EDE 4
(1) &EDE 4
Rm 2 PC 3
(1) @Rn x(Rm) 5
(1) EDE 5
(1) &EDE 5
Rm 2 PC 3
(1) @Rn+ x(Rm) 5
(1) EDE 5
(1) &EDE 5
Rm 2 PC 3
(1) #N x(Rm) 5
(1) EDE 5
(1) &EDE 5
Rm 3 PC 3
(1) x(Rn) TONI 6
(1) x(Rm) 6
(1) &TONI 6
(1) MOV, BIT, and CMP instructions execute in one fewer
1 MOV R5,R8 1 BR R9 2 ADD R5,4(R6) 2 XOR R8,EDE 2 MOV R5,&EDE 1 AND
@R4,R5 1 BR @R8 2 XOR @R5,8(R6) 2 MOV @R5,EDE 2 XOR @R5,&EDE 1 ADD
@R5+,R6 1 BR @R9+ 2 XOR @R5,8(R6) 2 MOV @R9+,EDE 2 MOV @R9+,&EDE 2 MOV
#20,R9 2 BR #2AEh 3 MOV #0300h,0(SP) 3 ADD #33,EDE 3 ADD #33,&EDE 2 MOV
2(R5),R7 2 BR 2(R6) 3 MOV 4(R7),TONI 3 ADD 4(R4),6(R9) 3 MOV 2(R4),&TONI
cycle.
146 CPUX
Copyright 20042013, Texas
SLAU144JDecember 2004Revised July 2013 Submit Documentation Feedback
Instruments Incorporated

Table 4-10. MSP430 Format I Instructions Cycles and Length (continued)
Addressing Mode Length of No. of Cycles Example Src Dst Instruction
Rm 3 2 AND EDE,R6 PC 3 2 BR EDE
(1) EDE TONI 6 3 CMP EDE,TONI
(1) x(Rm) 6 3 MOV EDE,0(SP)
(1) &TONI 6 3 MOV EDE,&TONI
Rm 3 2 MOV &EDE,R8 PC 3 2 BR &EDE
(1) &EDE TONI 6 3 MOV &EDE,TONI
(1) x(Rm) 6 3 MOV &EDE,0(SP)
(1) &TONI 6 3 MOV &EDE,&TONI
4.5.2 MSP430X Extended Instructions
The extended MSP430X instructions give the MSP430X CPU full access to
its 20-bit address space. Most MSP430X instructions require an additional
word of op-code called the extension word. Some extended instructions do
not require an additional word and are noted in the instruction
description. All addresses, indexes, and immediate numbers have 20-bit
values when preceded by the extension word.
There are two types of extension words:
Register/register mode for Format I instructions and register mode for
Format II instructions Extension word for all other address mode
combinations
4.5.2.1 Register Mode Extension Word
The register mode extension word is shown in Figure 4-24 and described
in Table 4-11. An example is shown in Figure 4-26.
15 12 11 10 9 8 7 6 5 4 3 0
0001 1 00 ZC # A/L 0 0 (n-1)/Rn
Figure 4-24. Extension Word for Register Modes
Table 4-11. Description of the Extension Word Bits for Register Mode
Bit Description 15:11 Extension word op-code. Op-codes 1800h to 1FFFh
are extension words.
10:9 Reserved ZC Zero carry
0 The executed instruction uses the status of the carry bit C.
1 The executed instruction uses the carry bit as 0. The carry bit is
defined by the result of the final operation after instruction execution.
# Repetition
0 The number of instruction repetitions is set by extension word bits
3:0.
1 The number of instruction repetitions is defined by the value of the
four LSBs of Rn. See description for bits 3:0.
Feedback

Table 4-11. Description of the Extension Word Bits for Register Mode
(continued)
Bit Description A/L Data length extension. Together with the B/W bits of
the following MSP430 instruction, the AL bit defines the used data length
of the instruction.
A/L B/W Comment 0 0 Reserved 0 1 20-bit address word 1 0 16-bit word 1 1
8-bit byte
5:4 Reserved 3:0 Repetition count
# = 0 These four bits set the repetition count n. These bits contain n
1.
# = 1 These four bits define the CPU register whose bits 3:0 set the
number of repetitions. Rn.3:0 contain n 1.
Feedback

4.5.2.2 Non-Register Mode Extension Word
The extension word for non-register modes is shown in Figure 4-25 and
described in Table 4-12. An example is shown in Figure 4-27.
15 12 11 10 7 6 5 4 3 0
0 0 0 1 1 Source bits 19:16 A/L 0 0 Destination bits 19:16
Figure 4-25. Extension Word for Non-Register Modes
Table 4-12. Description of Extension Word Bits for Non-Register Modes
Bit Description 15:11 Extension word op-code. Op-codes 1800h to 1FFFh
are extension words.
Source Bits The four MSBs of the 20-bit source. Depending on the source
addressing mode, these four MSBs may belong to an 19:16 immediate
operand, an index or to an absolute address.
A/L Data length extension. Together with the B/W bits of the following
MSP430 instruction, the AL bit defines the used data length of the
instruction.
A/L B/W Comment 0 0 Reserved 0 1 20-bit address word 1 0 16-bit word 1 1
8-bit byte
5:4 Reserved
Destination The four MSBs of the 20-bit destination. Depending on the
destination addressing mode, these four MSBs may Bits 19:16 belong to an
index or to an absolute address.
NOTE: B/W and A/L bit settings for SWPBX and SXTX
A/L B/W 0 0 SWPBX.A, SXTX.A 0 1 N/A 1 0 SWPB.W, SXTX.W 1 1 N/A
Feedback

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 0 1 1 00 ZC # A/L Rsvd (n-1)/Rn
Op-code Rsrc Ad B/W As Rdst
XORX.A R9,R8
1: Repetition count in bits 3:0
0: Use Carry 01:Address word
0 0 0 1 1 0 0 0 0 0 0
14(XOR) 9 0 1 0 8(R8)
XORX instruction Source R9 Destination R8
Destination register mode Source register mode
Figure 4-26. Example for Extended Register/Register Instruction
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 0 0 1 1 Source 19:16 A/L Rsvd
Destination 19:16
Op-code Rsrc Ad B/W As Rdst
Source 15:0
Destination 15:0
XORX.A #12345h, 45678h(R15)
X(Rn) 01: Address word @PC+
18xx extension word 12345h
0 0 0 1 1 1 0 0 4
14 (XOR) 0 (PC) 1 1 3 15 (R15)
Immediate operand LSBs: 2345h
Index destination LSBs: 5678h
Figure 4-27. Example for Extended Immediate/Indexed Instruction
Feedback

4.5.2.3 Extended Double-Operand (Format I) Instructions All 12 doubleoperand instructions have extended versions as listed in Table 4-13.
Table 4-13. Extended Double-Operand Instructions

(1) Status Bits Mnemonic Operands Operation V N Z C
MOVX(.B,.A) src,dst src:dst
ADDX(.B,.A) src,dst src + dst:dst
ADDCX(.B,.A) src,dst src + dst + C:dst
SUBX(.B,.A) src,dst dst + .not.src + 1:dst
SUBCX(.B,.A) src,dst dst + .not.src + C:dst
CMPX(.B,.A) src,dst dst src
DADDX(.B,.A) src,dst src + dst + C:dst (decimal)
Z BITX(.B,.A) src,dst src .and. dst 0
BICX(.B,.A) src,dst .not.src .and. dst:dst
BISX(.B,.A) src,dst src .or. dst:dst
Z XORX(.B,.A) src,dst src .xor. dst:dst
Z ANDX(.B,.A) src,dst src .and. dst:dst 0
Feedback

The four possible addressing combinations for the extension word for
Format I instructions are shown in Figure 4-28.
15 14 13 12 11 10 9 8 7 6 5 4 3 0
0 0 0 1 1 0 A/L n-1/Rn 0 ZC # 0 0
Op-code src 0 B/W dst 0 0
0 0 0 1 1 A/L src.19:16 0 0 0 0 0 0
Op-code src Ad B/W dst As
src.15:0
0 0 0 1 1 A/L 0 0 0 0 0 0 dst.19:16
dst.15:0
0 0 0 1 1 A/L dst.19:16 src.19:16 0 0
src.15:0
dst.15:0
Figure 4-28. Extended Format I Instruction Formats
If the 20-bit address of a source or destination operand is located in
memory, not in a CPU register, then two words are used for this operand
as shown in Figure 4-29.
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Address+2
0 .......................................................................
................0 19:16
Address Operand LSBs 15:0
Figure 4-29. 20-Bit Addresses in Memory
Feedback

4.5.2.4 Extended Single-Operand (Format II) Instructions
Extended MSP430X Format II instructions are listed in Table 4-14.
Table 4-14. Extended Single-Operand Instructions
(1) Status Bits Mnemonic Operands Operation n V N Z C
CALLA dst Call indirect to subroutine (20-bit address) POPM.A
#n,Rdst Pop n 20-bit registers from stack 1 to 16 POPM.W #n,Rdst
Pop n 16-bit registers from stack 1 to 16 PUSHM.A #n,Rsrc Push n
20-bit registers to stack 1 to 16 PUSHM.W #n,Rsrc Push n 16-bit
registers to stack 1 to 16
PUSHX(.B,.A) src Push 8/16/20-bit source to stack
SXTX(.A) dst Bit7:bit8 ... MSB 1 0 SWPBX(.A) dst Exchange
low byte with high byte 1 SXTX(.A) Rdst Bit7:bit8 ... bit19 1 0
RRAX(.B,.A) dst Rotate right dst arithmetically 1 RRUX(.B,.A)
Rdst Rotate right dst unsigned (8-/16-/20-bit) 1 0 RRCX(.B,.A) dst
Rotate right dst through carry (8-/16-/20-bit data) 1 0 RLAM(.A)
#n,Rdst Rotate left Rdst n bits arithmetically (16-/20-bit register) 1 to
4 RRAM(.A) #n,Rdst Rotate right Rdst n bits arithmetically
(16-/20-bit register) 1 to 4 RRUM(.A) #n,Rdst Rotate right Rdst n
bits unsigned (16-/20-bit register) 1 to 4 0 RRCM(.A) #n,Rdst
Rotate right Rdst n bits through carry (16-/20-bit register) 1 to 4 0
The three possible addressing mode combinations for Format II
instructions are shown in Figure 4-30.
15 14 13 12 11 10 9 8 7 6 5 4 3 0
0 0 0 1 1 0 A/L n-1/Rn 0 ZC # 0 0
Op-code B/W dst 0 0
0 0 0 1 1 A/L 0 0 0 0 0 0 0 0 0 0
Op-code B/W dst 1 x
0 0 0 1 1 A/L 0 0 0 0 0 0 dst.19:16
Op-code B/W dst x 1
dst.15:0
Figure 4-30. Extended Format II Instruction Format
Feedback

4.5.2.4.1 Extended Format II Instruction Format Exceptions
Exceptions for the Format II instruction formats are shown in Figure 431 through Figure 4-34.
15 8 7 4 3 0
Op-code n-1 Rdst - n+1
Figure 4-31. PUSHM/POPM Instruction Format
15 12 11 10 9 4 3 0
C n-1 Op-code Rdst
Figure 4-32. RRCM, RRAM, RRUM, and RLAM Instruction Format
15 12 11 8 7 4 3 0
C Rsrc Op-code 0(PC)
C #imm/abs19:16 Op-code 0(PC)
#imm15:0 / &abs15:0
C Rsrc Op-code 0(PC)
index15:0
Figure 4-33. BRA Instruction Format
15 4 3 0
Op-code Rdst
Op-code Rdst
index15:0
Op-code #imm/ix/abs19:16
#imm15:0 / index15:0 / &abs15:0
Figure 4-34. CALLA Instruction Format
Feedback

4.5.2.5 Extended Emulated Instructions
The extended instructions together with the constant generator form the
extended emulated instructions.
Table 4-15 lists the emulated instructions.
Table 4-15. Extended Emulated Instructions
Instruction Explanation Emulation
ADCX(.B,.A) dst Add carry to dst ADDCX(.B,.A) #0,dst
BRA dst Branch indirect dst MOVA dst,PC RETA Return from subroutine MOVA
@SP+,PC CLRA Rdst Clear Rdst MOV #0,Rdst
CLRX(.B,.A) dst Clear dst MOVX(.B,.A) #0,dst DADCX(.B,.A) dst Add carry
to dst decimally DADDX(.B,.A) #0,dst DECX(.B,.A) dst Decrement dst by 1
SUBX(.B,.A) #1,dst
DECDA Rdst Decrement Rdst by 2 SUBA #2,Rdst
DECDX(.B,.A) dst Decrement dst by 2 SUBX(.B,.A) #2,dst INCX(.B,.A) dst
Increment dst by 1 ADDX(.B,.A) #1,dst
INCDA Rdst Increment Rdst by 2 ADDA #2,Rdst
INCDX(.B,.A) dst Increment dst by 2 ADDX(.B,.A) #2,dst INVX(.B,.A) dst
Invert dst XORX(.B,.A) #-1,dst RLAX(.B,.A) dst Shift left dst
arithmetically ADDX(.B,.A) dst,dst RLCX(.B,.A) dst Shift left dst
logically through carry ADDCX(.B,.A) dst,dst SBCX(.B,.A) dst Subtract
carry from dst SUBCX(.B,.A) #0,dst
TSTA Rdst Test Rdst (compare with 0) CMPA #0,Rdst
TSTX(.B,.A) dst Test dst (compare with 0) CMPX(.B,.A) #0,dst
POPX dst Pop to dst MOVX(.B, .A) @SP+,dst
Feedback

4.5.2.6 MSP430X Address Instructions
MSP430X address instructions are instructions that support 20-bit
operands but have restricted addressing modes. The addressing modes are
restricted to the Register mode and the Immediate mode, except for the
MOVA instruction as listed in Table 4-16. Restricting the addressing
modes removes the need for the additional extension-word op-code
improving code density and execution time. Address instructions should be
used any time an MSP430X instruction is needed with the corresponding
restricted addressing mode.
Table 4-16. Address Instructions, Operate on 20-Bit Register Data
(1) Status Bits Mnemonic Operands Operation V N Z C
#imm20,Rdst Rsrc,Rdst #imm20,Rdst z16(Rsrc),Rdst Rsrc,Rdst ADDA
Add source to destination register
EDE,Rdst
MOVA &abs20,Rdst Move source to destination
@Rsrc,Rdst @Rsrc+,Rdst Rsrc,z16(Rdst)
#imm20,Rdst #imm20,Rdst Rsrc,Rdst SUBA Subtract source from
destination register Rsrc,&abs20 Rsrc,Rdst CMPA Compare source to
destination register
Feedback

4.5.2.7 MSP430X Instruction Execution
The number of CPU clock cycles required for an MSP430X instruction
depends on the instruction format and the addressing modes used, not the
instruction itself. The number of clock cycles refers to MCLK.
4.5.2.7.1 MSP430X Format II (Single-Operand) Instruction Cycles and
Lengths
Table 4-17 lists the length and the CPU cycles for all addressing modes
of the MSP430X extended single- operand instructions.
Table 4-17. MSP430X Format II Instruction Cycles and Length
Execution Cycles/Length of Instruction (Words) Instruction Rn @Rn @Rn+
#N X(Rn) EDE &EDE
RRAM n/1 RRCM n/1 RRUM n/1 RLAM n/1
PUSHM 2+n/1 PUSHM.A 2+2n/1
POPM 2+n/1 POPM.A 2+2n/1 CALLA 4/1 5/1 5/1 4/2 6
(1)/2 6/2 6/2 RRAX(.B) 1+n/2 4/2 4/2 5/3 5/3 5/3 RRAX.A 1+n/2 6/2 6/2
7/3 7/3 7/3 RRCX(.B) 1+n/2 4/2 4/2 5/3 5/3 5/3 RRCX.A 1+n/2 6/2 6/2
7/3 7/3 7/3 PUSHX(.B) 4/2 4/2 4/2 4/3 5 (1)/3 5/3 5/3 PUSHX.A 5/2 6/2 6/2
6/3 7 (1)/3 7/3 7/3 POPX(.B) 3/2 5/3 5/3 5/3 POPX.A 4/2 7/3
7/3 7/3
(1) Add one cycle when Rn = SP
Feedback

4.5.2.7.2 MSP430X Format I (Double-Operand) Instruction
www.ti.com
Cycles and Lengths
Table 4-18 lists the length and CPU cycles for all addressing modes of
the MSP430X extended Format I instructions.
Table 4-18. MSP430X Format I Instruction Cycles and Length
Addressing Mode No. of Cycles Length of Examples
Source Destination .B/.W
(1) Rn Rm 2 PC 3
(2) X(Rm) 5
(2) EDE 5
(2) &EDE 5
@Rn Rm 3
PC 3
(2) X(Rm) 6
(2) EDE 6
(2) &EDE 6
@Rn+ Rm 3
PC 4
(2) X(Rm) 6
(2) EDE 6
(2) &EDE 6
#N Rm 3
(4) PC 4
(2) X(Rm) 6
(2) EDE 6
(2) &EDE 6
X(Rn) Rm 4
(4) PC 5
(2) X(Rm) 7
(2) EDE 7
(2) &EDE 7
EDE Rm 4
(4) PC 5
(2) X(Rm) 7
(2) EDE 7
(2) &TONI 7
&EDE Rm 4
(4) PC 5
(2) X(Rm) 7
(2) TONI 7
(2) &TONI 7
(1) Repeat instructions require n + 1 cycles, where n is the number
Instruction
.A .B/.W/.A
2 2 BITX.B R5,R8 3 2 ADDX R9,PC
(3) 7 3 ANDX.A R5,4(R6)
(3) 7 3 XORX R8,EDE
(3) 7 3 BITX.W R5,&EDE 4 2 BITX @R5,R8 4 2 ADDX @R9,PC
(3) 9 3 ANDX.A @R5,4(R6)
(3) 9 3 XORX @R8,EDE
(3) 9 3 BITX.B @R5,&EDE 4 2 BITX @R5+,R8 5 2 ADDX.A @R9+,PC
(3) 9 3 ANDX @R5+,4(R6)
(3) 9 3 XORX.B @R8+,EDE
(3) 9 3 BITX @R5+,&EDE 3 3 BITX #20,R8 4 3 ADDX.A #FE000h,PC
(3) 8 4 ANDX #1234,4(R6)
(3) 8 4 XORX #A5A5h,EDE
(3) 8 4 BITX.B #12,&EDE 5 3 BITX 2(R5),R8 6 3 SUBX.A 2(R6),PC
(3) 10 4 ANDX 4(R7),4(R6)
(3) 10 4 XORX.B 2(R6),EDE
(3) 10 4 BITX 8(SP),&EDE 5 3 BITX.B EDE,R8 6 3 ADDX.A EDE,PC
(3) 10 4 ANDX EDE,4(R6)
(3) 10 4 ANDX EDE,TONI
(3) 10 4 BITX EDE,&TONI 5 3 BITX &EDE,R8 6 3 ADDX.A &EDE,PC
(3) 10 4 ANDX.B &EDE,4(R6)
(3) 10 4 XORX &EDE,TONI
(3) 10 4 BITX &EDE,&TONI
of times the instruction is executed.
(2) Reduce the cycle count by one for MOV, BIT, and CMP instructions.
(3) Reduce the cycle count by two for MOV, BIT, and CMP instructions.
(4) Reduce the cycle count by one for MOV, ADD, and SUB instructions.
158 CPUX
www.ti.com
4.5.2.7.3 MSP430X Address Instruction Cycles and Lengths
Table 4-19 lists the length and the CPU cycles for instructions.
Table 4-19. Address Instruction
all addressing modes of the MSP430X address
Cycles and Length
Execution Time Addressing Mode (MCLK Cycles)
CMPA MOVA Source Destination ADDA BRA SUBA
Rn Rn 1 1
PC 2 2 x(Rm) 4 EDE 4 &EDE 4
@Rn Rm 3
PC 3
@Rn+ Rm 3
PC 3
#N Rm 2 3
PC 3 3
x(Rn) Rm 4
PC 4
EDE Rm 4
PC 4
&EDE Rm 4
PC 4
Length of Instruction (Words)
CMPA Example MOVA ADDA SUBA
1 1 CMPA R5,R8
1 1 SUBA R9,PC
2 MOVA R5,4(R6)
2 MOVA R8,EDE
2 MOVA R5,&EDE
1 MOVA @R5,R8
1 MOVA @R9,PC
1 MOVA @R5+,R8
1 MOVA @R9+,PC
2 2 CMPA #20,R8
2 2 SUBA #FE000h,PC
2 MOVA 2(R5),R8
2 MOVA 2(R6),PC
2 MOVA EDE,R8
2 MOVA EDE,PC
2 MOVA &EDE,R8
2 MOVA &EDE,PC
CPUX 159
Instruction Set Description www.ti.com

4.6 Instruction Set Description
Table 4-20 shows all available instructions:
Table 4-20. Instruction Map of MSP430X
000 040 080 0C0 100 140 180 1C0 200 240 280 2C0 300 340 380 3C0
0xxx MOVA, CMPA, ADDA, SUBA, RRCM, RRAM, RLAM, RRUM
PUSH. CALL 10xx RRC RRC.B SWPB RRA RRA.B SXT PUSH CALL RETI B A
14xx PUSHM.A, POPM.A, PUSHM.W, POPM.W 18xx Extension word for Format I
and Format II instructions 1Cxx 20xx JNE/JNZ 24xx JEQ/JZ 28xx JNC 2Cxx JC
30xx JN 34xx JGE 38xx JL 3Cxx JMP 4xxx MOV, MOV.B 5xxx ADD, ADD.B 6xxx
ADDC, ADDC.B 7xxx SUBC, SUBC.B 8xxx SUB, SUB.B 9xxx CMP, CMP.B Axxx DADD,
DADD.B Bxxx BIT, BIT.B Cxxx BIC, BIC.B Dxxx BIS, BIS.B Exxx XOR, XOR.B
Fxxx AND, AND.B
Feedback
www.ti.com Instruction Set Description

4.6.1 Extended Instruction Binary Descriptions
Detailed MSP430X instruction binary descriptions are shown in the

following tables.
Instruction Instruction src or data.19:16 dst Instruction Group
Identifier
15 12 11 8 7 4 3 0
MOVA 0 0 0 0 src 0 0 0 0 dst MOVA @Rsrc,Rdst
0 0 0 0 src 0 0 0 1 dst MOVA @Rsrc+,Rdst
0 0 0 0 &abs.19:16 0 0 1 0 dst MOVA &abs20,Rdst
&abs.15:0
0 0 0 0 src 0 0 1 1 dst MOVA x(Rsrc),Rdst
x.15:0 15-bit index x
0 0 0 0 src 0 1 1 0 &abs.19:16 MOVA Rsrc,&abs20
&abs.15:0
0 0 0 0 src 0 1 1 1 dst MOVA Rsrc,X(Rdst)
x.15:0 15-bit index x
0 0 0 0 imm.19:16 1 0 0 0 dst MOVA #imm20,Rdst
imm.15:0
CMPA 0 0 0 0 imm.19:16 1 0 0 1 dst CMPA #imm20,Rdst
imm.15:0
ADDA 0 0 0 0 imm.19:16 1 0 1 0 dst ADDA #imm20,Rdst
imm.15:0
SUBA 0 0 0 0 imm.19:16 1 0 1 1 dst SUBA #imm20,Rdst
imm.15:0
MOVA 0 0 0 0 src 1 1 0 0 dst MOVA Rsrc,Rdst
CMPA 0 0 0 0 src 1 1 0 1 dst CMPA Rsrc,Rdst
ADDA 0 0 0 0 src 1 1 1 0 dst ADDA Rsrc,Rdst
SUBA 0 0 0 0 src 1 1 1 1 dst SUBA Rsrc,Rdst
Instruction Instruction Bit Loc. Inst. ID dst Instruction Group
Identifier
15 12 11 10 9 8 7 4 3 0
RRCM.A 0 0 0 0 n 1 0 0 0 1 0 0 dst RRCM.A #n,Rdst
RRAM.A 0 0 0 0 n 1 0 1 0 1 0 0 dst RRAM.A #n,Rdst
RLAM.A 0 0 0 0 n 1 1 0 0 1 0 0 dst RLAM.A #n,Rdst
RRUM.A 0 0 0 0 n 1 1 1 0 1 0 0 dst RRUM.A #n,Rdst
RRCM.W 0 0 0 0 n 1 0 0 0 1 0 1 dst RRCM.W #n,Rdst
RRAM.W 0 0 0 0 n 1 0 1 0 1 0 1 dst RRAM.W #n,Rdst
RLAM.W 0 0 0 0 n 1 1 0 0 1 0 1 dst RLAM.W #n,Rdst
RRUM.W 0 0 0 0 n 1 1 1 0 1 0 1 dst RRUM.W #n,Rdst
Feedback

Instruction Identifier dst Instruction 15 12 11 8 7 6 5 4 3 0
RETI 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 CALLA 0 0 0 1 0 0 1 1 0 1 0 0 dst
CALLA Rdst
0 0 0 1 0 0 1 1 0 1 0 1 dst CALLA x(Rdst)
x.15:0
0 0 0 1 0 0 1 1 0 1 1 0 dst CALLA @Rdst
0 0 0 1 0 0 1 1 0 1 1 1 dst CALLA @Rdst+
0 0 0 1 0 0 1 1 1 0 0 0 &abs.19:16 CALLA &abs20
&abs.15:0
0 0 0 1 0 0 1 1 1 0 0 1 x.19:16 CALLA EDE
x.15:0 CALLA x(PC)
0 0 0 1 0 0 1 1 1 0 1 1 imm.19:16 CALLA #imm20
imm.15:0
Reserved 0 0 0 1 0 0 1 1 1 0 1 0 x x x x Reserved 0 0 0 1 0 0 1 1 1 1 x
x x x x x PUSHM.A 0 0 0 1 0 1 0 0 n 1 dst PUSHM.A #n,Rdst
PUSHM.W 0 0 0 1 0 1 0 1 n 1 dst PUSHM.W #n,Rdst
POPM.A 0 0 0 1 0 1 1 0 n 1 dst n + 1 POPM.A #n,Rdst
POPM.W 0 0 0 1 0 1 1 1 n 1 dst n + 1 POPM.W #n,Rdst
Feedback

4.6.2 MSP430 Instructions
The MSP430 instructions are described in the following sections.
See Section 4.6.3 for MSP430X extended instructions and Section 4.6.4
for MSP430X address instructions.
Feedback

4.6.2.1 ADC
ADC.B Add carry to destination Syntax ADC dst or ADC.W dst ADC.B dst
ADC[.W] Add carry to destination
Operation dst + C:dst Emulation ADDC #0,dst
ADDC.B #0,dst
Description The carry bit (C) is added to the destination operand. The
previous contents of the destination are lost.
Status Bits N: Set if result is negative, reset if positive Z: Set if
result is zero, reset otherwise C: Set if dst was incremented from 0FFFFh
to 0000, reset otherwise Set if dst was incremented from 0FFh to 00,
reset otherwise V: Set if an arithmetic overflow occurs, otherwise reset
Example The 16-bit counter pointed to by R13 is added to a 32-bit
counter pointed to by R12.
Add carry to MSD Add LSDs ADC 2(R12) ADD @R13,0(R12)
Example The 8-bit counter pointed to by R13 is added to a 16-bit counter
pointed to by R12.
Add carry to MSD Add LSDs ADC.B 1(R12) ADD.B @R13,0(R12)
Feedback

4.6.2.2 ADD
ADD[.W] Add source word to destination word ADD.B Add source byte to
destination byte Syntax ADD src,dst or ADD.W src,dst ADD.B src,dst
Operation src + dst:dst Description The source operand is added to the
destination operand. The previous content of the destination is lost.
Status Bits N: Set if result is negative (MSB = 1), reset if positive
(MSB = 0) Z: Set if result is zero, reset otherwise C: Set if there is a
carry from the MSB of the result, reset otherwise V: Set if the result of
two positive operands is negative, or if the result of two negative
numbers is positive, reset otherwise Mode Bits OSCOFF, CPUOFF, and GIE
are not affected.
Example Ten is added to the 16-bit counter CNTR located in lower 64KB.
Add 10 to 16-bit counter ADD.W #10,&CNTR
Example A table word pointed to by R5 (20-bit address in R5) is added to
R6. The jump to label TONI is performed on a carry.
No carry Jump if carry ... Add table word to R6. R6.19:16 = 0 JC
TONI ADD.W @R5,R6
Example A table byte pointed to by R5 (20-bit address) is added to R6.
The jump to label TONI is
performed if no carry occurs. The table pointer is auto-incremented by
1. R6.19:8 = 0
Carry occurred Jump if no carry ... Add byte to R6. R5 + 1. R6:
000xxh JNC TONI ADD.B @R5+,R6
SLAU144JDecember 2004Revised July 2013 CPUX 165
Submit Documentation Feedback

4.6.2.3 ADDC
ADDC[.W] Add source word and carry to destination word ADDC.B Add source
byte and carry to destination byte Syntax ADDC src,dst or ADDC.W src,dst
ADDC.B src,dst
Operation src + dst + C:dst Description The source operand and the carry
bit C are added to the destination operand. The previous content of the
destination is lost.
(MSB = 0) Z: Set if result is zero, reset otherwise C: Set if there is a
carry from the MSB of the result, reset otherwise V: Set if the result of
two positive operands is negative, or if the result of two negative
numbers is positive, reset otherwise Mode Bits OSCOFF, CPUOFF, and GIE
are not affected.
Example Constant value 15 and the carry of the previous instruction are
added to the 16-bit counter CNTR located in lower 64KB.
Add 15 + C to 16-bit CNTR ADDC.W #15,&CNTR
Example A table word pointed to by R5 (20-bit address) and the carry C
are added to R6. The jump to label TONI is performed on a carry. R6.19:16
= 0
No carry Jump if carry ... Add table word + C to R6 JC TONI ADDC.W
@R5,R6
Example A table byte pointed to by R5 (20-bit address) and the carry bit
C are added to R6. The
jump to label TONI is performed if no carry occurs. The table pointer is
auto-incremented by 1. R6.19:8 = 0
Carry occurred Jump if no carry ... Add table byte + C to R6. R5 + 1
JNC TONI ADDC.B @R5+,R6
166 CPUX SLAU144JDecember 2004Revised July 2013
Submit Documentation Feedback

4.6.2.4 AND
AND[.W] Logical AND of source word with destination word AND.B Logical
AND of source byte with destination byte Syntax AND src,dst or AND.W
src,dst AND.B src,dst
Operation src .and. dst:dst Description The source operand and the
destination operand are logically ANDed. The result is placed into the
destination. The source operand is not affected.
(MSB = 0) Z: Set if result is zero, reset otherwise C: Set if the result
is not zero, reset otherwise. C = (.not. Z) V: Reset Mode Bits OSCOFF,
CPUOFF, and GIE are not affected.
Example The bits set in R5 (16-bit data) are used as a mask (AA55h) for
the word TOM located in the lower 64KB. If the result is zero, a branch
is taken to label TONI. R5.19:16 = 0
Result >0 ; Saltar si el resultado 0... , TOM .y. R5 -> TOM JZ TONI ;
Carga 16 bits mscara de R5 y R5, TOM ; MOV #AA55h,R5
o menor:
TOM .y. AA55h -> TOM ; Y #AA55h, TOM
Saltar si el resultado 0 ; JZ TONI
Ejemplo una tabla byte apuntado por R5 (20 bits) es lgica and con R6. R5
se incrementa en 1 despus de la obtencin del byte. 6:8 = 0
byte Y tabla con R6. R5 + 1 ; Y.B @R5+R6
SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 167 Enviar
Descripcin Conjunto de instrucciones www.ti.com

4.6.2.5 BIC
BIC[ .W] Claro bits fuente de palabra en palabra destino BIC.B Claro bits
bytes de origen destino de byte Sintaxis BIC src, dst o BIC.W src, dst
BIC.B src, dst
( .no. src) .y. dst :dst Descripcin El operando fuente invertida y el
operando de destino se aplica la operacin lgica AND. El resultado se
coloca en el lugar de destino. La fuente operando no es afectada.
N Bits de Estado: No se ve afectada Z: No se ve afectada C: No se ve
afectada V: no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son
afectados.
Ejemplo los bits 15:14 de R5 (datos de 16 bits) se borra. 5:16 = 0

Claro 5:14 bits ; BIC # 0C000h,R5
Ejemplo una tabla word sealado por R5 (20 bits) se utiliza para borrar
bits en R7. 7:16
Claro = 0 bits en R7 de @R5 ; BIC.W @R5,R7
Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para borrar
bits Puerto1.
Claro puerto de E/S P1 bits establecidos en el @R5 ; BIC.B @R5, &P1A
www.ti.com
4.6.2.6 Descripcin Conjunto de instrucciones BIS
BIS[ .W] bits de palabra en origen destino palabra BIS.B establecer bits
en bytes de origen destino byte Sintaxis BIS src, dst o BIS.W src, dst
BIS.B src, dst
Funcionamiento src .o. dst :dst Descripcin El operando fuente y el
operando de destino se aplica la operacin lgica OR. El resultado se
coloca en el lugar de destino. La fuente operando no es afectada.
afectados.
Ejemplo 15 y 13 bits de R5 (datos de 16 bits) se establece en uno. 5:16 =
0
R5 bits. BIS #A000h,R5
Ejemplo una tabla word sealado por R5 (20 bits) se utiliza para
establecer bits en R7. 7:16 = 0
bits en R7 ; BIS.W @R5,R7
Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para
establecer bits en Puerto1. R5 se incrementa en 1 despus.
Conjunto puerto de E/S P1 bits. R5 + 1. BIS.B @R5+ , &P1OUT

4.6.2.7 BITS
[ .W] Prueba de bits fuente palabra de bits de la palabra destino.B
Prueba de bits bytes origen destino en byte Sintaxis POCO src, dst o
BIT.W src, dst BIT.B src, dst
Funcionamiento src .y. dst Descripcin El operando fuente y el operando
de destino se aplica la operacin lgica AND. El resultado slo afecta a
los bits de estado en SR.
Modo de registro: el registro bits 19:16 ( .W) resp. Rdst. 19:8 ( .B) no
se borran!
N Bits de estado: si el resultado es negativo (MSB = 1), reset si es
positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en caso
contrario C: si el resultado no es cero, cero en caso contrario. C = (

.no. Z) V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no se ven
afectados.
Ejemplo de prueba si uno (o ambos) de 15 y 14 bits de R5 (datos de 16
bits) est configurado. Saltar a etiqueta TONI si este es el caso. 5:16
No se ven afectados.
Ambos bits son cero; por lo menos un bit se establece en R5 ... ; Prueba
5:14 bits JNZ TONI ; POCO #C000h,R5
comprobar bits en R7. Saltar a etiqueta
TONI si por lo menos un bit. 7:16 No se ven afectados.
Ambos se ponen a cero; por lo menos un bit se establece... ; Test bits en
R7 JC TONI ; BIT.W @R5,R7
comprobar bits de salida Puerto1. Saltar
a etiqueta TONI si no est definido. La tabla siguiente byte.
Por lo menos un bit se establece ; No bit correspondiente se establece...
; Prueba puerto de E/S P1 bits. R5 + 1 JNC TONI ; BIT.B @R5+ , &P1A
170 CPUX SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com
4.6.2.8 Descripcin Conjunto de instrucciones BR,
BR, Rama RAMA al destino en menor espacio de direccin 64K RAMA Sintaxis
BR dst
Operacin dst :emulacin de PC horario MOV,PC
Descripcin Un incondicional se toma a una direccin en cualquier lugar
del menor 64K espacio de direcciones. Todos modos de direccionamiento se
puede utilizar. La instruccin es una palabra instruccin.
Core instrucciones MOV @PC+ ,PC ; a etiqueta EXEC o sucursal directa (p.
ej. # 0A4h) ; BR #EXEC
direccin indirecta ; Core instruccin MOV X(PC) ,PC ; Sucursal a la
direccin que se encuentra en EXEC ; BR EXEC
direccin indirecta ; Core instruccin MOV X(0) ,PC ; direccin EXEC ;
Sucursal a la direccin que se encuentra en la ms absoluta ; BR
&EXEC
indirectos R5 ; Core instrucciones MOV R5,PC ; Sucursal a la direccin
contenida en R5 y R5 BR
apuntado por R5. ; A la direccin contenida en la palabra ; BR @R5
, indirectos R5 ; Core instruccin MOV @R5,PC ;
por R5 y el incremento puntero en R5 despus. ; Sucursal a la direccin
que se encuentra en la palabra seal ; BR @R5+
, indirectos R5 con autoincrement ; Core instruccin MOV @R5,PC ;
siguiente direccin en una tabla de R5 ; alterar ejecucin del programa
debido a que el acceso a la ; la prxima vez-S/W flujo utiliza R5 puntero
puede ;
, indirectos R5 + X ; Core instruccin MOV X(R5) ,PC ; a partir de X). X
puede ser una direccin o una etiqueta ; sealado por R5 + X (por
ejemplo, mesa con la direccin ; Sucursal a la direccin que se encuentra

en la direccin ; BR X(R5)
SLAU144J-diciembre de 2004-Revisado CPUX 2013 Julio 171 Enviar

4.6.2.9 LLAMADA
una subrutina llamada inferior en 64KB Sintaxis LLAMADA
Operacin dst dst :PC 16-bit dst es evaluado y almacenados SP - 2 :SP
PC : @SP actualizado para su PC con direccin de retorno de TOS tmp :PC
guarda 16-bit PC Descripcin dst a una subrutina llamada se realiza desde
una direccin en la parte inferior 64 KB direccin a una subrutina en la
parte inferior 64 KB Todos los siete modos de direccionamiento origen
puede ser utilizado. La instruccin de llamada es una palabra
instruccin. El regreso se hace con la instruccin RET.
19:16 Borrado (direccin en la parte inferior 64 KB) Bits Modo OSCOFF,
CPUOFF y GIE no son afectados.
Ejemplos ejemplos de todos modos de direccionamiento.
Modo inmediato: Llamar a una subrutina en etiqueta EXEC (menor 64KB) o
llame directamente a la direccin.
Direccin de inicio 0AA04h ; direccin de inicio LLAMADA EXEC # 0AA04h ;
LLAMAR AL #EXEC
Modo simblico: Llamar a una subrutina en la direccin de 16 bits
contenidos en la direccin EXEC.
EXEC est situado en la direccin (PC + X), donde X es de PC + 32 K.
direccin de inicio en @EXEC. z16 (PC); LLAMADA EXEC
modo absoluto: Llamar a una subrutina en la direccin de 16 bits de
direccin absoluta EXEC en la parte inferior 64 KB
Direccin de inicio en @EXEC ; LLAMADA &EXEC
modo de registro: Llamar a una subrutina en la direccin de 16 bits
contenidos en el registro 5:0.
Direccin de inicio de R5 y R5 LLAMADA
modo indirecto: Llamar a una subrutina en la direccin de 16 bits
contenida en la palabra de registro R5 (20 bits).
Direccin de inicio en @R5 ; CALL @R5
www.ti.com
4.6.2.10 Descripcin Conjunto de instrucciones CLR
CLR.B claro destino dst o sintaxis CLR CLR.W dst CLR.B dst CLR[ .W]
claro destino
Operacin 0 :dst Emulacin MOV #0,dst
MOV.B #0,dst

Ejemplo RAM palabra TONI est desactivada.
0 -> TONI ; CLR TONI
ejemplo Registro R5 se borra.
CLR R5
ejemplo RAM byte TONI est desactivada.
0 -> TONI ; CLR.B TONI

4.6.2.11 Descripcin
clara ESA COMISIN ADOPTE ESA COMISIN llevar poco Sintaxis
Operacin 0 :c, emulacin BIC #1,SR
Descripcin El llevar poco (C) est desactivada. El claro llevar
instrucciones es una palabra instruccin.
N Bits de Estado: No se ve afectada Z: No se ve afectada C: Borra V: no
se ve afectada Bits Modo OSCOFF, CPUOFF GIE, y no se ven afectados.
Ejemplo El de 16 bits contador decimal de R13 se aade a la 32 bits
contador sealado por R12.
agregar llevar a alta palabra de 32 bits contador ; agregar 16-bit en
contra de bajo palabra de 32 bits contador DADC 2 (R12); C=0: define
inicio DADD @R13,0 (R12); ESA COMISIN
www.ti.com
4.6.2.12 Descripcin Conjunto de instrucciones
claramente negativos CLRN CLRN poco Sintaxis CLRN
Operacin 0 :N o ( .NO.src .Y. dst : (dst) Emulacin BIC #4,SR
Descripcin La constante 04h invertida (0FFFBh) y es lgica AND con el
operando de destino. El resultado se coloca en el lugar de destino. La
negativa clara instruccin bit es una palabra instruccin.
N Bits de Estado: Poner a 0 Z: No se ve afectada C: No se ve afectada V:
no se ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo El negativo en el SR se ha borrado. Esto evita tratamiento
especial con nmeros negativos de la subrutina llamada.
LLAMADA CLRN crditos presupuestarioc aprobados...
...
Si la entrada es negativo: no hacer nada y volver... ; JN SUBRET crditos
presupuestarioc aprobados
...
...
RET SUBRET

4.6.2.13 CLRZ
CLRZ bit cero Sintaxis Clara CLRZ
Operacin 0 :Z o ( .NO.src .Y. dst : (dst) Emulacin BIC #2,SR
Descripcin La constante 02h invertida (0FFFDh) y lgica AND con el
operando de destino. El resultado se coloca en el lugar de destino. La
clara instruccin bit cero es una palabra instruccin.
N Bits de Estado: No se ve afectada Z: restablecer a 0 C: No se ve
afectados.
Ejemplo, el bit cero en el SR se borra.
CLRZ
indirectos, incrementa modo: Llamar a una subrutina en la direccin de 16
bits contenida en la palabra de registro R5 (20 bits) y aumento de la
direccin de 16 bits en R5 despus de 2. La prxima vez que el software
utiliza R5 como un puntero, que se puede alterar la ejecucin del
programa debido a que el acceso a la siguiente palabra en el cuadro
direccin de R5.
Direccin de inicio en @R5. R5 + 2 ; CALL @R5+
modo indexado: Llamar a una subrutina en la direccin de 16 bits
contenidos en la 20 bits de direcciones registro (R5 + X), por ejemplo,
una tabla con las direcciones a partir de X. La direccin es en la parte
inferior 64 KB X es de +32KB.
Direccin de inicio en @ (R5+X). z16 (R5) ; X(R5)
www.ti.com
4.6.2.14 Descripcin Conjunto de instrucciones CMP
CMP[ .W] Comparar origen y destino palabra palabra CMP.B Comparar fuente
y destino de bytes CMP byte Sintaxis src, dst o CMP.W src, dst CMP.B src,
dst
( .no.src) + 1 + dst o dst: Emulacin src BIC #2,SR
Descripcin El operando fuente se resta del operando de destino. Esto se
hace aadiendo el 1s de la fuente + 1 hasta el destino. El resultado slo
afecta a los bits de estado en SR.
Modo de registro: el registro bits 19:16 ( .W) resp. Rdst. 19:8 ( .B) no
se borran.
N Bits de Estado: Establecer si el resultado es negativo (src > dst),
reset si es positivo (src = dst) Z: Establecer si el resultado es cero
(src = dst), reset de lo contrario (src=DST) C: si hay una de la MSB, el
restablecimiento de lo contrario V: si la sustraccin de una fuente
negativa de un operando operando de destino ofrece un resultado negativo,
o si la sustraccin de una fuente positiva negativa operando desde un
operando de destino ofrece un resultado positivo, cero en caso contrario

(no hay overflow).
Ejemplo Comparar palabra EDE con una constante de 16 bits 1800h. Saltar a
etiqueta TONI si EDE es igual a la constante. La direccin de EDE es de
PC + 32 K.
no es igual ; EDE contiene 1800h... ; Comparar palabra EDE con 1800h JEQ
TONI ; CMP # 01800h,EDE
Ejemplo una tabla de word (R5 + 10) en comparacin con R7. Saltar a
etiqueta TONI si R7
contiene un menor, firmado 16 bits. 7:16 No se borra. La direccin del
operando es una fuente 20-bits direccin completa rango de memoria.
R7 >= 10 (R5) ; R7 < 10 (R5) ... ; Comparar dos nmeros JL TONI ;
CMP.W 10 (R5) ,R7
Ejemplo una tabla byte apuntado por R5 (20 bits) se compara con el valor
de la produccin Puerto1.
Saltar a etiqueta TONI si los valores son iguales. La tabla siguiente
byte.
Igual no, Igual contenido... ; Comprese P1 bits con la mesa. R5 + 1 JEQ
TONI ; CMP.B @R5+ , &P1A CABO
SLAU144J-diciembre 2004-Revisado CPUX 2013 Julio 177

4.6.2.15 DADC
DADC.B Agregar llevar sistema decimal a DADC Sintaxis destino dst o
DADC.W dst DADC.B dst DADC[ .W] Aadir llevar a destino indique
Operacin dst + C :dst (sistema decimal) Emulacin DADD #0,dst DADD.B
#0,dst
Descripcin El llevar poco (C) sistema decimal se aade al destino.
N Bits de estado: si MSB es 1 Z: Establecer si el horario es de 0, el
restablecimiento de lo contrario C: Establecer si el destino incrementos
a partir de 9999 a 0000, el restablecimiento de lo contrario si destino
incrementos de 99 a 00, reset en caso contrario V: Modo Indefinido Bits
OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo de cuatro dgitos decimales nmero contenido en R5 se aade a una
de ocho dgitos nmero decimal apuntado por R8.
Agregar a MSD ; Agregar + C LMDS DADC 2 (R8) ; prximo inicio de la
instruccin se define DADD R5,0 (R8) ; Reset llevar ; ESA COMISIN
Ejemplo El nmero decimal de dos dgitos en R5 se aade a una de cuatro
dgitos decimales indicado por R8.
Agregar llevar a la hoja; Aadir LMDS + C DADC 1 (R8) ; prximo inicio de
la instruccin se define DADD.B R5,0 (R8) ; Reset llevar ; ADOPTE
CPUX 178 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com
4.6.2.16 Descripcin Conjunto de instrucciones DADD
DADD.B Agregar fuente byte y llevar a destino indique DADD byte Sintaxis
src, dst o DADD.W src, dst DADD.B src, dst DADD[ .W] Aadir fuente
indique palabra y llevar a destino palabra
Funcionamiento src + dst + C :dst (decimal) Descripcin El operando
fuente y el operando de destino son tratadas como dos ( .B) o cuatro (
.W) decimales codificados en binario (BCD) con signos positivos. El
operando fuente y el bit C se agregan sistema decimal para el operando de
destino. La fuente operando no es afectada. El contenido anterior del
destino se ha perdido. El resultado no est definido para los no-BCD los
nmeros.
N Bits de estado: si MSB de resultado es 1 (word > 7999h, byte >
79h), reset si MSB es 0 Z: Establecer si el resultado es cero, cero en
caso contrario C: si la BCD resultado es demasiado grande (word >
9999h, byte > 99h), reinicie en caso contrario V: Modo Indefinido Bits
OSCOFF, CPUOFF, y los GIE no son afectados.
Ejemplo 10 decimales se aade a la 16 bits DECCNTR contador BCD.
Aadir de 10 a 4 dgitos contador BCD ; DADD # 10h, &DECCNTR
Ejemplo de ocho dgitos BCD nmero contenido en RAM de 16-bit direcciones
BCD y BCD+2 se aade un sistema decimal a BCD de ocho dgitos nmero
contenido en R4 y R5 (BCD+2 y R5 contienen la MSDS). El C se agrega, y
borrado.
Resultado ok ; Resultado >9999,9999 : ir al error rutina... ; Agregar
los TME, con llevar a cabo. 5:16 DESBORDAMIENTO JC = 0 ; aadir LSDs.
4:16 = 0 DADD.W &BCD+2,R5 ; Claro llevar DADD.W &BCD,R4 ; ESA
COMISIN
Ejemplo de dos dgitos BCD nmero contenido en word BCD (direccin de 16
bits) se aade sistema decimal a
BCD Agregar a R4 sistema decimal. 4:0 Ddh ; Claro carryDADD.B BCD,R4 ; de
dos dgitos BCD nmero contenido en R4. El C es aadido, tambin. 4:8
Agregar ESA COMISIN = 0R4 BCD a decimal. ; Claro llevar DADD.B BCD,R4 ;
ESA COMISIN
4:0 ddh

4.6.2.17 DEC
.B Disminuir destino dst o sintaxis DIC DIC.W dst DEC.B dst DEC[ .W]
destino
Operacin Disminucin dst - 1 :dst Emulacin SUB #1,dst
SUB.B #1,dst
original se perdi.
positivo Z: Establecer si el horario 1, otra cosa C reset: Reset figura 0
si el horario, de lo contrario V: si se produce un desbordamiento
aritmtico, de lo contrario.

Decremento R10 ; DEC R10
direccin de destino TONI no debe estar dentro del rango de EDE EDE
Feh+0; ubicacin de memoria comenzando con TONI. Las tablas no deben
solaparse: inicio de ; mover un bloque de 255 bytes de memoria a partir
de EDE a ;
MOV #EDE,R6 MOV #510,R10 L$1 MOV @R6+ ,TONI-EDE-1 (R6) DEC R10 JNZ L$1
no transferir las tablas con la rutina anterior con la superposicin se
EDE
EDE+254 TONI
TONI+254
Figura 4-35. Decremento
CPUX Superposicin 180 SLAU144J entre diciembre de 2004 y revisada 2013
www.ti.com
4.6.2.18 Descripcin Conjunto de instrucciones E INCLUSO
E INCLUSO.B doble disminucin E INCLUSO destino dst o sintaxis E INCLUSO
E INCLUSO horario.W.B dst E INCLUSO[ .W] doble destino
Operacin disminucin dst - 2 :dst Emulacin SUB #2,dst
SUB.B #2,dst
Descripcin El operando de destino se decrementa en dos. El contenido
original se perdi.
positivo Z: si dst figura 2, reinicio de lo contrario C: Reset si dst
figura 0 o 1, de lo contrario V: si se produce un desbordamiento
aritmtico, de lo contrario restaurar establecer si valor inicial de
destino fue 08001 o 08000h, de lo contrario restaurar establecer si valor
inicial de destino fue 081 o 080h, de lo contrario modo de reset Bits
OSCOFF, CPUOFF y GIE no se vern afectados.
Disminucin de dos R10 R10 ; E INCLUSO
ubicacin de memoria comenzando con TONI. ; Mover un bloque de 255 bytes
de memoria a partir de EDE a ;
estar dentro del rango de EDE EDE+0Feh ; los cuadros no se deben solapar:
inicio de direccin de destino TONI no debe ;
MOV #EDE,R6 MOV #255, R10 L$1 MOV.B @R6+ ,TONI-EDE-2 (R6) E INCLUSO R10
JNZ L$1
Ejemplo Memoria en el lugar LEO se decrementa en dos.
Decremento MEM(LEO); E INCLUSO.B LEO
Decremento byte de estado ESTADO por dos
E INCLUSO.B ESTADO

cuo cuo 4.6.2.19 Desactivar (general) interrumpe su sintaxis
Operacin 0 :AIE o (0FFF7h .Y. SR :SR / .NO. src .Y. dst : (dst)
Emulacin BIC #8,SR
Descripcin todas las interrupciones estn deshabilitadas.
La constante 08h est invertida y lgica AND con el SR. El resultado se
coloca en el SR.
Modo Bits GIE es cero. CPUOFF OSCOFF y no se vern afectados.
Ejemplo, el general enable interrupcin (GIE) poco en el SR se borra para
permitir una nondisrupted mover de un 32-bit. Esto garantiza que el
contador no se modifica durante el movimiento de cualquier interrupcin.
Todos los eventos de interrupcin de la AIE se han activado ; contador de
copias MOV COUNTLO,R6 EINT ; todos los eventos de interrupcin de la AIE
se desactivan NOP MOV COUNTHI,R5 ; GRACIAS
NOTA: Desactivar interrupcin
Si cualquier secuencia de cdigo debe ser protegido de interrupcin,
merced deba ser ejecutado al menos una instruccin antes del comienzo de
la secuencia ininterrumpida, o que debe ser seguida de una instruccin
NOP.
www.ti.com
4.6.2.20 Descripcin Conjunto de instrucciones EINT
EINT que (en general) interrumpe Sintaxis EINT
1 :AIE o (0008h .O. SR :SR / .src .O. dst : (dst) Emulacin BIS #8,SR
Descripcin todas las interrupciones estn habilitados.
La constante # 08h y el SR se aplica la operacin lgica OR. El resultado
se coloca en el SR.
Modo Bits GIE se establece. CPUOFF OSCOFF y no se vern afectados.
Ejemplo, el general enable interrupcin (GIE) poco en el SR.
P1A es la direccin del registro en todos los puertos bits se leen. ;
Rutina de interrupcin de los puertos P1.2 a P1.7 ;
P1IFG es la direccin del registro en todos los eventos estn trabados
interrupcin. ; Las
banderas estn presentes idntica a la mscara: jump... ; Otras
interrupciones estn permitidos DE Mscara, @SP JEQ MaskOK ; puerto
predeterminado 1 banderas interrupcin almacenado en la pila y slo se
aceptarn banderas EINT ; PUSH.B &P1EN BIC.B @SP, &P1IFG
...
#Mscara MaskOK BIC, @SP...
...
El puntero de pila. ; En el inicio de la interrupcin subrutina. Corrige

y limpieza: inversa de instruccin push ; CIND SP
RETI
NOTA: permiten interrumpir
la instruccin siguiente a la instruccin que interrumpir (EINT) se
ejecuta siempre, incluso si una interrupcin solicitud de servicio
pendientes cuando las interrupciones estn habilitados.

4.6.2.21 INC
INC. B Incremento Sintaxis INC destino dst o INC. W dst INC. B dst
SC[ .W] Incremento
Operacin destino dst + 1 :horario AADIR Emulacin #1,dst
Descripcin El operando de destino se incrementa en uno. El contenido
original se perdi.
positivo Z: establece si el horario figura 0FFFFh, reset de lo contrario
si dst figura 0FFh, cero en caso contrario C: Establecer si el horario
figura 0FFFFh, restablecimiento de lo contrario si dst figura 0FFh, reset
en caso contrario V: Establecer si el horario figura 07FFFh,
restablecimiento de lo contrario si dst figura 07Fh, cero en caso
contrario Modo OSCOFF Bits, CPUOFF y AIE no se ven afectadas.
Ejemplo El byte de estado, el estado de un proceso se incrementa. Si es
igual a 11, una sucursal de OVFL es tomado.
INC. B CMP.B #11,STATUS JEQ OVFL
CPUX 184 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com
4.6.2.22 Descripcin Conjunto de instrucciones NEGOCIACIN
NEGOCIACIN.B doble destino incremento de Sintaxis CIND dst o
NEGOCIACIN.W dst CIND.B dst CIND[ .W] doble destino incremento
horario Operacin + 2 :dst Emulacin AGREGUE #2,dst
ADD.B #2,dst
Descripcin El operando de destino se incrementa por dos. El contenido
original se perdi.
positivo Z: establece si el horario figura 0FFFEh, reset de lo contrario
si dst figura 0Feh, cero en caso contrario C: Establecer si el horario
figura 0FFFEh o 0FFFFh, reset de lo contrario si dst figura 0Feh o 0FFh,
restablecimiento de lo contrario V: Establecer si el horario FFEh figura
07o 07FFFh, reset de lo contrario si dst figura 07o Eh 07Fh, cero en caso
contrario Modo OSCOFF Bits, CPUOFF, y los GIE no son afectados.
Ejemplo El tema en la parte superior de la pila (TOS) se retira sin uso

de un registro.
... ... ... ... ... ... ... .
No utilice CIND.B, SP es una palabra-alineado RET registro ; retirar TOS
con un doble incremento de la pila y en la pila del sistema CIND SP ; R5
es el resultado de un clculo, en el que se almacena y pulsar R5
Ejemplo El byte en la parte superior de la pila se incrementa por dos.
Byte de TOS se incrementan en dos ; NEGOCIACIN.B 0 (SP)

4.6.2.23 INV
INV.B Invertir destino dst o sintaxis INV INV.W dst FACT.B dst INV[ .W]
Invertir destino
Operacin .no.horario de Emulacin :horario XOR # 0FFFFh, dst
XOR.B # 0FFh, dst
se perdi.
positivo Z: establece si el horario figura 0FFFFh, restablecimiento de lo
contrario si dst figura 0FFh, cero en caso contrario C: Establecer si el
resultado no es cero, cero en caso contrario ( = .NO. Cero) V: si
operando destino inicial fue negativo, de lo contrario modo de reset Bits
OSCOFF, CPUOFF GIE, y no se vean afectados.
Ejemplo Contenido de R5 se anula (2 complemento).
R5 ahora es negada, R5 = 0FF52h ; Invertir R5, R5 = 0FF51h INC R5 ; R5 =
000AEh INV R5 ; MOV # 00AEh,R5
Contenido de Ejemplo de memoria byte LEO es negada.
MEM(LEO) es negado, el MEM(LEO) = 052h ; Invertir LEO, MEM(LEO) = 051h
INC. B LEO ; MEM(LEO) = 0AEh INV.B LEO ; MOV.B # 0AEh,LEO
www.ti.com
4.6.2.24 Descripcin Conjunto de instrucciones JC
JC, JHS JHS Saltar si llevar Saltar si mayor o igual (sin signo) Sintaxis
JHS JC etiqueta etiqueta
Operacin Si C = 1: PC + (2 Offset) :PC Si C = 0: ejecutar la siguiente
instruccin Descripcin El bit C en el SR se pone a prueba. Si se
establece, la firma 10-bit offset palabra contenida en la instruccin se
multiplica por dos, firmar, y aade al 20-bits. Esto significa un salto
en el rango de -511 a +512 palabras relativas a la PC de la gama completa
de la memoria. Si C es cero, la instruccin tras el salto es ejecutado.
JC es utilizado para la prueba de los bits C.
JHS se utiliza para la comparacin de nmeros sin signo.
Bits de Estado bits de estado no se ven afectados Modo Bits OSCOFF,

CPUOFF, y los GIE no se ven afectados.
Ejemplo del estado del puerto 1 pin P1IN1 bit define el flujo del
programa.
No, continuar ; S, proceder a Label1 ... ; Puerto 1, el bit 1 juego? Bit
-> C JC Label1 ; BIT.B #2, &P1en el
Ejemplo Si R5R6 (unsigned), el programa contina en Label2.
Es el R5 > = R6? Info para C ; CMP R6,R 5
, R5 < R6. Continuar ; S, C = 1... ; JHS Label2
Ejemplo Si R512345h (unsigned operandos), el programa contina en
Label2.
Es el R5 > = 12345h? Info para C ; ACPM # 12345h,R5
n, R5 < 12345h. Continuar ; S, 12344h < R5 < = F,FFFFh. C =
1... ; JHS Label2
SLAU144J entre diciembre de 2004 y revisada 2013 Julio CPUX 187

4.6.2.25 JEQ, JZ
JEQ JZ Salto Salto si igual si cero Sintaxis JEQ
JZ etiqueta etiqueta
Operacin Si Z = 1: PC + (2 Offset) :PC Si Z = 0: ejecute las
siguientes instrucciones Descripcin El bit cero Z en el SR. Si se
en el rango de -511 a +512 palabras relativas a la PC de la gama completa
de la memoria. Si Z es cero, la instruccin tras el salto es ejecutado.
JZ se utiliza para la prueba de la bit cero Z.
JEQ se utiliza para la comparacin de los operandos.
Ejemplo El estado de la P2IN0 bits define el flujo del programa.
Puerto 2, el bit 0 reset? ; POCO.B #1, &P2A
No, juego, continuar ; S, proceder a Label1 ... ; JZ Label1
Ejemplo Si R5 = 15000h (20 bits), el programa contina en Label2.
Es R5 = 15000h? Info para SR ; ACPM # 15000h,R5
n, R5 no es igual 15.000 h. Continuar ; S, R5 = 15000h. Z = 1... ; JEQ
Etiqueta2
Ejemplo R7 (20 bits) se incrementa. Si su contenido es cero, el programa
contina en
Label4.
R7 es igual a 0. Continuar aqu. ; Cero alcanzado: Ir a Etiqueta4 ... ;
Incremento R7 JZ Etiqueta4 ; ADDA #1,R7
www.ti.com
4.6.2.26 Descripcin Conjunto de instrucciones JGE
JGE Saltar si igual o mayor (firmado) Sintaxis JGE etiqueta
Operacin Si (N .xor. V) = 0: PC + (2 Offset) :PC Si (N .xor. V) = 1:
ejecutar la siguiente instruccin Descripcin negativo N bits bits y el
desbordamiento en el SR V sean probados. Si ambos bits son cero o de
ambos, la firma 10-bit offset palabra contenida en la instruccin se
en el rango -511 a +512 palabras con respecto a la PC en pleno rango de
memoria. Si slo un bit se establece, las instrucciones despus del salto
es ejecutado.
JGE se utiliza para la comparacin de firmado operandos: tambin para
resultados incorrectos debido a un desbordamiento, la decisin tomada por
la instruccin JGE es correcta.
Nota: JGE nonimplemented emula a la JP (salto si es positivo)
instrucciones si se utiliza despus de las instrucciones, Y POCO, RRA,
SXTX y TST. Estas instrucciones claras el V.
Ejemplo Si el byte EDE (menor 64KB) contiene datos positivos, vaya a
Label1. Software se puede ejecutar en todo el rango de memoria.
No, 80h < = EDE <= FFh ; S, JGE emula JP... EDE ; es positivo? V
<- 0 JGE Etiqueta1 ; TST.B EDE
Ejemplo, si el contenido de R6 es mayor o igual que la memoria de R7, el
programa
sigue siendo un Label5. Datos firmados. Los datos y el programa en
memoria completa gama.
Es el R6 >= @R7? ; CMP @R7,R6
No, siguen ah, s, vaya a la etiqueta5 ... ; JGE Etiqueta5
Ejemplo Si R512345h (firmado operandos), el programa contina en Label2.
Programa de
intervalo de memoria.
Es el R5 > = 12345h? ; ACPM # 12345h,R5
No, 80000h < = R5 < 12345h ; S, 12344h < R5 < = 7FFFFh... ;
JGE Etiqueta
SLAU144J2 de diciembre de 2004 y revisada 2013 Julio CPUX 189

4.6.2.27 JL
JL Saltar si menor (firmado) Sintaxis JL etiquetar
Si (N .xor. V) = 1: PC + (2 Offset) :PC Si (N .xor. V) = 0: ejecutar la
siguiente instruccin Descripcin negativo N bits bits y el
desbordamiento en el SR V sean probados. Si slo uno de ellos es, la
firma 10-bit offset palabra contenida en la instruccin se multiplica por
dos, firmar, y aade al 20-bits. Esto significa un salto en el rango de
-511 a +512 palabras con respecto a la PC en pleno rango de memoria. Si
ambos bits N y V se establecen o ambos son cero, la instruccin tras el
salto es ejecutado.
JL se utiliza para la comparacin de firmado operandos: tambin para

resultados incorrectos debido a un desbordamiento, la decisin tomada por
el JL instruccin es correcta.
Ejemplo Si el byte EDE contiene un menor, firmado operando byte de TONI,
continuar en Label1. La direccin es de PC EDE 32 K.
No, TONI <= EDE ; s... ; Es EDE < TONI JL Label1 ; CMP.B TONI,EDE
Ejemplo Si el contenido de R6 es menor que la memoria sealado por R7 (20
bits), el
programa contina en Label5. Los datos y el programa en memoria completa
gama.
Es el R6 < @R7? ; CMP @R7,R6
No, siguen ah, s, vaya a la etiqueta5 ... ; JL Etiqueta5
Ejemplo Si R5 < 12345h (firmado operandos), el programa sigue en
Label2. Los datos y el programa
en memoria completa gama.
Es el R5 < 12345h? ; ACPM # 12345h,R5
No, 12344h < R5 < = 7FFFFh ; S, 80000h =< R5 < 12345h... ;
JL Label2
www.ti.com
4.6.2.28 Descripcin Conjunto de instrucciones JMP
JMP salto incondicional JMP etiqueta Sintaxis
Funcionamiento PC + (2 Offset) :PC Descripcin La firma 10-bit offset
palabra contenida en la instruccin se multiplica por dos, firmar, y
aade al 20-bits. Esto significa un salto incondicional en el rango de
-511 a +512 palabras con respecto a la PC en el total de la memoria. La
instruccin jmp puede ser utilizado como un BR o BRA instruccin dentro
de su gama limitada con respecto al ordenador.
Ejemplo, el byte estado se establece en 10. A continuacin, un salto a la
etiqueta MAINLOOP. En la parte inferior de 64KB, programa en memoria
completa gama.
Vaya al bucle principal y establecer el estado en 10 JMP MAINLOOP ; MOV.B
#10, &
Ejemplo de estado El vector de interrupcin de Timer_A TAIV3 se lee y se
utilizan para el flujo del programa. Programa completo en memoria, pero
manipuladores de interrupcin siempre comienza en la parte inferior 64 KB
Legal No interrumpir, volver y bloque de temporizador 2 causado
interrupcin RETI ; bloque de temporizador 1 causado interrupcin IHCCR
JMP2 ; sin interrupcin hasta Timer_A IHCCR JMP1 ; Agregar Timer_A vector
de interrupcin para PC RETI ; AGREGAR &TAIV,PC

4.6.2.29 JN
JN Saltar si es negativo Sintaxis JN etiquetar
Si N = 1: PC + (2 Offset) :PC Si N = 0: ejecutar la siguiente
instruccin Descripcin negativo poco N en el SR se ha probado. Si se
multiplica por dos, firmar, y aade al 20-bit PC programa Esto significa
un salto en el rango -511 a +512 palabras con respecto a la PC en el
rango de memoria. Si N es cero, la instruccin tras el salto es
ejecutado.
Ejemplo, el recuento de bytes es probado. Si es negativo, la ejecucin
del programa contina en Label0. En la parte inferior de 64KB, programa
en memoria completa gama.
Recuento de bytes es negativo? ; TST.B &COUNT
CONTAR >= 0 ; S, proceder a Etiqueta0 ... ; JN0 Etiqueta
Ejemplo R6 se resta de R5. Si el resultado es negativo, el programa
contina en Label2. Programa
de intervalo de memoria.
R5 >= 0. Continuar aqu. ; R5 es negativo: R6 > R5 (N = 1) ... ; R5
- R6 -> R5 JN Label2 ; SUB R6,R5
Ejemplo R7 (20 bits) se decrementa. Si su contenido es inferior a cero,
el programa sigue en
Label4. Programa de intervalo de memoria.
R7 >= 0. Continuar aqu. ; R7 < 0: Ir a Etiqueta4 ... ; Disminucin
Etiqueta R7 JN4 ; SUBA #1,R7
www.ti.com
4.6.2.30 Descripcin Conjunto de instrucciones JNC, JLO
JNC Saltar si JLO no saltar si menor (sin signo) Sintaxis JNC etiqueta
etiqueta JLO
Operacin Si C = 0: PC + (2 Offset) :PC Si C = 1: ejecutar la siguiente
instruccin Descripcin llevar poco C en el SR. Si es cero, la firma 10bit offset palabra contenida en la instruccin se multiplica por dos,
firmar, y aade al 20-bits. Esto significa un salto en el rango de -511 a
+512 palabras relativas a la PC de la gama completa de la memoria. Si C
es establecer, las instrucciones despus del salto es ejecutado.
JNC es utilizado para la prueba de los bits C.
JLO se utiliza para la comparacin de nmeros sin signo.
Ejemplo Si el byte EDE < 15, el programa sigue en Label2. Datos sin
firmar. En la parte inferior de 64KB, programa en memoria completa gama.
No, EDE >= 15. Continuar ; S, EDE < 15. C = 0... ; Es EDE < 15?
Info para C JLO Label2 ; CMP.B #15, &EDE
Ejemplo La palabra TONI se agrega a R5. Si no se produce, en Label0. La
direccin de
TONI es de PC 32 K.
Llevar = 1: continuar aqu ; No llevar... ; TONI + R5 -> R5. Llevar
-> C JNC Label0 ; AADIR TONI,R5

4.6.2.31 JNZ, el JNE
JNZ Salto nulo si el JNE no salte si no igual Sintaxis
JNE JNZ etiqueta etiqueta
Operacin Si Z = 0: PC + (2 Offset) :PC Si Z = 1: ejecute las
siguientes instrucciones Descripcin El bit cero Z en el SR. Si es cero,
la firma 10-bit offset palabra contenida en la instruccin se multiplica
por dos, firmar, y aade al 20-bits. Esto significa un salto en el rango
de -511 a +512 palabras relativas a la PC de la gama completa de la
memoria. Si Z est establecido, la instruccin tras el salto es
ejecutado.
JNZ se utiliza para la prueba de la bit cero Z.
JNE es utilizado para la comparacin de los operandos.
Ejemplo El byte ESTADO es probado. Si no es cero, el programa contina en
Label3. La direccin del estado es de PC 32 K.
Es ESTADO = 0? ; TST.B ESTADO
S, continuar aqu ; No, proceder a Label3 ... ; JNZ Label3
Ejemplo Si word EDE=1500, el programa sigue en Label2. En la parte
inferior de 64KB, programa en
memoria completa gama.
No, no es igual 1500 EDE. ; Es EDE = 1500? Info para SR JNE Etiqueta2 ;
CMP #1500, EDE
S, R5 = 1500. Continuar ; ...
Ejemplo R7 (20 bits) se decrementa. Si su contenido no es cero, el
programa contina en
Label4. Programa de intervalo de memoria.
S, R7 = 0. Continuar aqu. ; Cero no alcanza: Ir a Etiqueta4 ... ;
Disminucin R7 JNZ Label4 ; SUBA #1,R7
www.ti.com
4.6.2.32 Descripcin Conjunto de instrucciones MOV
MOV[ .W] origen del movimiento palabra de destino palabra MOV.B Mueva
fuente byte a byte Sintaxis MOV destino src, dst o MOV.W src, dst MOV.B
src, dst
Funcionamiento src :dst Descripcin El operando fuente se copia a la de
afectados.
Ejemplo Mover una constante de 16 bits 1800h a direccin absoluta de
palabra EDE (menor 64KB)
Mueva 1800h de EDE ; MOV # 01800h, EDE
ejemplo, el contenido de la tabla EDE (datos de word 16 bits,
direcciones) se copian en tabla TOM. La longitud de las tablas es 030h
las palabras. Ambas tablas residen en la parte inferior 64 KB
R10 puntos en las dos tablas. ; Preparar puntero (direccin de 16 bits)
Bucle MOV @R10+ ,TOM-EDE-2 (R10); MOV #EDE,R10
final de la tabla? ; R10+2 CMP #EDE+60h,R10 ;
Copia terminada ; todava no...
Ejemplo de bucle y JLO los contenidos del cuadro EDE (byte de datos (16
bits) se copian en tabla TOM. La
longitud de las tablas es 020h bytes. Ambas tablas pueden residir en
pleno rango de memoria, sino que debe ser en R10 32 K.
R10 puntos en las dos tablas. ; Preparacin Bucle contador MOV.B @R10+
,TOM-EDE-1 (R10); preparar puntero (20-bit) MOV # 20h,R9 ;
PROFESIONALIZANTE #EDE,R10
Copia terminada; no lo han hecho... ; Disminucin JNZ Bucle contador ;
R10+1 DEC R9 ;

4.6.2.33 NOP
NOP NOP ninguna operacin Sintaxis
Operacin MOV ninguna emulacin #0, R3
Descripcin se realiza ninguna operacin. La instruccin puede ser
utilizado para la eliminacin de las instrucciones durante la revisin de
software o para definir tiempos de espera.
www.ti.com
4.6.2.34 Descripcin Conjunto de instrucciones POP
POP Pop byte.B de la pila hasta el destino dst Sintaxis POP POP[ .W]
Pop palabra de la pila hasta el lugar de destino
POP.B dst
Operacin @SP :temp SP + 2 :SP temp :horario MOV Emulacin @SP+ ,dst o
MOV.W @SP+ ,dst MOV.B @SP+ ,dst
Descripcin La pila ubicacin sealada por la SP (TOS) se mueve hacia el
destino. El SP se incrementa por dos despus.
Ejemplo, el contenido de R7 y SR son restaurados de la pila.
Restaurar registro de estado ; recuperacin POP R7 SR ; POP R7
Ejemplo El contenido de la memoria RAM byte LEO se restaura a partir de
la pila.
El byte bajo de la pila se traslada a Len. ; POP.B LEO
ejemplo, el contenido de R7 se restaura a partir de la pila.
el byte alto de R7 es 00; el byte bajo de la pila se traslad a R7, y
POP.B R7
Ejemplo del contenido de la memoria sealada por R7 y el SR se restauran
a partir de la pila.
el byte que es sealado por R7 : Ejemplo: R7 = 203h ; El byte bajo de la
pila se coloca en la ; POP.B 0 (R7)
Mem(R7) = byte bajo de pila: ejemplo: R7 = 20Ah ;
ltima palabra de la pila se traslad a la SR ; Mem(R7) = byte bajo de
pila del sistema POP SR ;
NOTA:
El Sistema puntero de pila SP del sistema es siempre Incrementa en dos,
independiente del byte sufijo.

4.6.2.35 Descripcin PRESIN
DE[ .W] Guardar una palabra en la pila PUSH.B Guardar un byte en la pila
PUSH Sintaxis dst o PUSH.W dst PUSH.B dst
Funcionamiento SP - 2 :SP dst : @SP Descripcin El 20bits SP SP se
decrementa en dos. El operando se copia a continuacin a la palabra
dirigida por RAM el SP. Empuja un byte se almacena en el byte bajo; el
byte alto no se ve afectada.
Ejemplo Guardar los dos 16-bit registros R9 y R10 en la pila
YYYYh ; Guardar R9 y R10 R10 XXXXh PUSH PUSH R9 ;
ejemplo, guardar los dos bytes EDE y TONI en la pila. Las direcciones EDE
y TONI son de PC 32 K.
Guardar TONI xxYYh ; Guardar EDE xxXXh PUSH.B TONI ; PUSH.B EDE
www.ti.com Descripcin Conjunto de instrucciones
4.6.2.36 RET
RET Retorno de subrutina Sintaxis
Operacin RET @SP :15:0 Guardado PC a 15:0. 19:16 80 SP + 2 :SP
Descripcin El 16bits direccin de respuesta (menor 64KB), presionaron a
la pila por una instruccin de llamada se restaura en el equipo. El
programa contina en la direccin tras la llamada de subrutina.
Los cuatro serie MSBS lanzada desde submarinos de las 19:16 se borran.
19:16: Desactivada Modo Bits OSCOFF, CPUOFF, y los GIE no se ven
afectados.
Ejemplo Llamar a una subrutina crditos presupuestarioc aprobados en la
parte inferior 64 KB y volver a la direccin en la parte inferior 64 KB
despus de la llamada.
Retorno de RET ; subrutina llamada a partir de crditos presupuestarioc
aprobados... ;
Subrutina LLAMADA cdigo nO crditos presupuestarioc aprobados ; Guardar
R14 (16 bits) ... ; CRDITOS presupuestarioc aprobados PULSAR R14
Volver a bajar 64 KB ; Restauracin R14 RET ; POP R14
Tema n SP Tema n
SP PCReturn
pila Pila antes de RET RET instrucciones
Figura 4-36. Pila despus de una instruccin RET

4.6.2.37 RETI
RETI Retorno de interrupcin RETI
Operacin sintaxis @SP :15:0 Restaurar guardado SR con 19:16 SP + 2 :SP
@SP :15:0 Restaurar guardado 15:0 SP + 2 :SP Limpieza Descripcin El SR
es restaurada por el valor en el inicio de la rutina de servicio de
interrupcin. Esto incluye los cuatro financieros de las 19:16. El SP se
incrementa por dos despus.
El 20-bit PC est restaurada desde 19:16 (a partir de la misma ubicacin
del bloque como los bits de estado) y 15:0. El 20-bit PC se restauran en
el valor que tena al principio de la rutina de servicio de interrupcin.
El programa contina en la direccin siguiente de la ltima instruccin
cuando la interrupcin fue concedido. El SP se incrementa por dos
despus.
N Bits de Estado: restaurado de la pila C: se restaura de la pila Z: se
restaura de la pila V: Restaurar a partir de Bits OSCOFF Modo de pila,
CPUOFF y GIE se restauran de la pila.
Ejemplo controlador de interrupciones en la parte inferior 64 KB UN 20bit direccin de retorno se almacena en la pila.
Controlador de Interrupciones cdigo Guardar R14 y R13 (20 bits) ... ;
INTRPT PUSHM.A #2,R14
de 20-bits direccin completa rango de memoria ; Restaurar R13 y R14
(20bits) RETI ; POPM.A #2,R14
www.ti.com
4.6.2.38 Descripcin Conjunto de instrucciones RLA
RLA.B Girar a la izquierda aritmticamente Sintaxis RLA dst o RLA.W dst
RLA.B dst RLA[ .W] Girar a la izquierda aritmticamente
Operacin C 8MSB 8MSB-1 ... . 8LSB LSB+1 Emulacin 80 ADD dst,dst ADD.B
dst,dst
poco (C) y el LSB se llena con 0. La RLA instruccin acta como una
Si se produce un desbordamiento dst04000h y dst < 0C000h antes de la
operacin se lleva a cabo, el resultado ha cambiar de signo.
Word 15 0 C 0 Byte 7 0
Figura 4-37. Operando de Destino de desplazamiento aritmtico izquierda
si se produce un desbordamiento dst040h y dst < 0C0h antes de la
operacin se lleva a cabo; el resultado ha cambiar de signo.
positivo Z: establece si el resultado es cero, cero en caso contrario C:
Carga de la MSB V: si se produce un desbordamiento aritmtico; el valor
inicial es 04000hdst < 0C000h, el restablecimiento de lo contrario si
se produce un desbordamiento aritmtico; el valor inicial es 040hdst
< 0C0h, el restablecimiento de lo contrario Modo OSCOFF Bits, CPUOFF y
GIE no son afectados.
Ejemplo R7 se multiplica por 2.
Desplazamiento a la izquierda R7 (x 2) ; RLA R7
Ejemplo El byte bajo de R7 se multiplica por 4.
Byte bajo de desplazamiento a la izquierda de R7 (x 4) ; byte bajo de
desplazamiento a la izquierda de R7 (x 2) RLA.B R7 ; RLA.B R7
NOTA: RLA sustitucin
el ensamblador no reconoce las instrucciones:
RLA @R5+ RLA.B @R5+ RLA( .B) @R5 deben ser sustituidos por:
AGREGAR @R5+ , -2 (R5) ADD.B @R5+ , -1 (R5) ADD( .B) @R5

4.6.2.39 RLC
RLC.B Girar a la izquierda por llevar Sintaxis dst o RLC RLC.W dst RLC.B
dst RLC[ .W] Girar a la izquierda por llevar
Operacin C 8MSB 8MSB-1 ... . LSB LSB+1 8 8C, Emulacin ADDC dst,dst
izquierda como se muestra en la Figura 4-38. Los bits (C) se cambia a la
LSB y MSB es trasladado al llevar poco (C).
Word 15 0 bytes C 7 0
Figura 4-38. Operando de Destino de llevar Maysculas izquierda N Bits de
Estado: indica si el resultado es negativo, cero si es positivo Z:
establece si el resultado es cero, cero en caso contrario C: Carga del
MSB V: si se produce un desbordamiento aritmtico; el valor inicial es
04000hdst < 0C000h, el restablecimiento de lo contrario si se produce
un desbordamiento aritmtico; el valor inicial es 040hdst < 0C0h, el
restablecimiento de lo contrario Modo OSCOFF Bits, CPUOFF y GIE no son
afectados.
Ejemplo R5 se desplaza una posicin hacia la izquierda.
(R5 x 2) + C -> R5 ; RLC R5
Ejemplo La entrada P1IN1 La informacin se cambia a la LSB de R5.
Llevar=P0in1 -> LSB del R5 ; Informacin -> Llevar RLC R5 ; BIT.B
#2, &P1por
ejemplo la MEM(LEO) contenido se desplaza una posicin hacia la
izquierda.
Mem(LEO) x 2 + C -> Mem(LEO) ; RLC.B LEO
NOTA: RLA sustitucin
el ensamblador no reconocer las instrucciones:
RLC @R5+ RLC.B @R5+ RLC( .B) @R5 deben ser sustituidos por:
ADDC @R5+ , -2 (R5) ADDC.B @R5+ , -1 (R5) ADDC( .B) @R5
www.ti.com
4.6.2.40 Descripcin Conjunto de instrucciones RRA
RRA[ .W] Girar a la derecha aritmticamente destino palabra RRA.B Girar a
la derecha aritmticamente destino byte Sintaxis RRA.B dst o RRA.W dst
Operacin MSB :MSB :MSB-1: ... LSB+1 :LSB :C Descripcin El operando de
destino se mueve a la derecha aritmticamente por una posicin de bit
como se muestra en la Figura 4-39. El MSB conserva su valor (sign). RRA
funciona igual que una firma divisin por 2. El MSB se conserva y cambia
a la MSB-1. El LSB+1 se cambia a LSB. El LSB se cambia a la llevar poco
C.
N Bits de Estado: Establecer si el resultado es negativo (MSB = 1), reset
lo contrario (MSB = 0) Z: Establecer si el resultado es cero, cero en
caso contrario C: Carga de la LSB V: Modo de Reset Bits OSCOFF, CPUOFF, y
los GIE no se vern afectadas.
Ejemplo La firma nmero de 16 bits en R5 se desplaza aritmticamente una
posicin hacia la derecha.
R5/2 -> R5 ; RRA R5
Ejemplo La firma byte RAM aritmtica EDE se desplaza una posicin hacia
la derecha.
EDE/2 -> EDE ; RRA.B EDE
19 15 7 0
C 0 0 0 0 0 0 0 0 0 0 0 0 LSB MSB
19 15 0
C 0 0 0 0 LSB MSB
Figura 4-39. Girar a la derecha aritmticamente RRA.B y RRA.W

4.6.2.41 CRR
CRR[ .W], girar a la derecha por llevar destino palabra CRR.B Girar a la
derecha a travs de bytes llevar destino dst o sintaxis CRR CRR CRR
horario.W.B dst
Operacin C :MSB :MSB-1: ... LSB+1 :LSB :C Descripcin El operando de
destino se mueve a la derecha en una posicin de bit como se muestra en
la Figura 4-40. El bit C se cambia a la MSB y el LSB es trasladado al
llevar poco C.
lo contrario (MSB = 0) Z: Establecer si el resultado es cero, cero en
caso contrario C: Carga de la LSB V: Modo de Reset Bits OSCOFF, CPUOFF, y
los GIE no se vern afectadas.
Ejemplo RAM palabra EDE es desplazado a la derecha una posicin de bit.
El MSB est cargado con 1.
>> EDE EDE = 1 + 8000h ; preparacin de MSB RRC EDE ; SETC
19 15 7 0
C 0 0 0 0 0 0 0 0 0 0 0 0 LSB MSB
19 15 0
C 0 0 0 0 LSB MSB
Figura 4-40. Girar a la derecha por llevar la CRR.B y la CRR.W
www.ti.com
4.6.2.42 Descripcin Conjunto de instrucciones SBC
SBC.B restar prstamos ( .NO. llevar) de destino dst o sintaxis SBC SBC.W
dst SBC.B dst SBC[ .W] restar prstamos ( .NO. llevar) de destino
Operacin dst + 0FFFFh + C :dst dst + 0FFh + C :dst Emulacin SUBC nO
0,dst
SUBC.B #0,dst
Descripcin El llevar poco (C) se aade al operando de destino menos uno.
El contenido anterior del destino se pierden.
si hay una de la MSB del resultado, el restablecimiento de lo contrario
establecido en 1 si no pedir prestado, reset si prstamo V: si se produce
un desbordamiento aritmtico, el restablecimiento de lo contrario Modo
OSCOFF Bits, CPUOFF y GIE no se vern afectados.
Ejemplo El de 16 bits contador de R13 se resta de 32 bits contador de
R12.
Reste de MSD y restar LMDS SBC 2 (R12); SUB @R13,0 (R12)
Ejemplo El 8-contador de bits apuntado por R13 se resta de 16 bits

contador de R12.
Reste de MSD y restar LMDS SBC.B 1 (R12); SUB.B @R13,0 (R12)
NOTA: Prstamo aplicacin
El prstamo es tratada como un .NO. llevar:
Prstamo llevar poco S 0 No 1

4.6.2.43 SETC
SETC Set carry bit SETC
Operacin Sintaxis 1 :c, emulacin BIS #1,SR
Descripcin El llevar poco (C) est configurado.
N Bits de Estado: No se ve afectada Z: No se ve afectada C: Set V: no se
ve afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo de emulacin de la coma decimal sustraccin:
reste de R5 R6 sistema decimal.
Supongamos que R5 = 03987h y R6 = 04137h.
Emular resta mediante la adicin de: ; Preparacin llevar = 1 DADD R5,R6;
R5 = .NO. R5 = 06012h SETC ; invertir esta (el resultado de 0-9); R5 =
03987h + 06666h = 09FEDh INV R5 ; R5 mover contenido de 0-9 a 6-0 Fh ;
agregue # 06666D-SUB h,R5
R6 = 0150h ; R6 = R6 + R5 + 1 ; (010000h - R5 - 1) ;
www.ti.com
NI ENVIARSE NI ENVIARSE Conjunto negativo poco Sintaxis NI ENVIARSE
1 :N Emulacin #4 BIS, SR
Descripcin El negativo poco (N) est configurado.
Bits de Estado N: conjunto Z: No se ve afectada C: No se ve afectada V:
no se ve afectada Bits Modo OSCOFF, CPUOFF GIE, y no se ven afectados.

4.6.2.45 SETZ
SETZ Sintaxis Set bit cero SETZ
1 :N BIS Emulacin #2,SR
Descripcin El bit cero (Z) est establecido.
N Bits de Estado: No se ve afectada Z: C: No se ve afectada V: no se ve

afectada Bits Modo OSCOFF, CPUOFF y GIE no son afectados.
www.ti.com
4.6.2.46 Descripcin Conjunto de instrucciones SUB
SUB[ .W] palabra de restar fuente destino palabra SUB.B restar fuente
destino byte byte de Sintaxis DEL src, dst o SUB.W src, dst SUB.B src,
dst
( .no.src) + 1 + dst :dst o dst: src :horario Descripcin El operando
fuente se sustrae de la operando de destino. Esto se hace aadiendo el 1s
de la fuente + 1 hasta el destino. La fuente operando no es afectada, el
resultado se escribe en el operando de destino.
N Bits de estado: si el resultado es negativo (src > dst), reinicie si
es positivo (srcdst) Z: Establecer si el resultado es cero (src = dst),
reset de lo contrario (src=DST) C: si hay una de la MSB, restablecer lo
contrario V: si la sustraccin de una fuente negativa operando de un
operando de destino ofrece un resultado negativo, o si la sustraccin de
una fuente positiva de un negativo operando operando de destino ofrece un
resultado positivo, cero en caso contrario (no hay desbordamiento) Bits
Modo OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo, una constante de 16 bits 7654h se resta de la RAM palabra EDE.
Restar 7654h de EDE ; SUB # 7654h, EDE
Ejemplo una tabla word sealado por R5 (20 bits) se restan de R7.
Posteriormente, si R7 contiene cero, saltar a la etiqueta TONI. R5 es, a
continuacin, auto-incrementa en 2. 7:16 = 0.
R7 < > @R5 (antes que la resta) ; R7 = @R5 (antes que la resta) ...
; Restar nmero de tabla de R7. R5 + 2 JZ TONI ; SUB @R5+R7
Ejemplo Byte CNT se resta de byte R12 puntos. La direccin de la CNT es
de PC 32K.
La direccin R12 puntos que est en pleno rango de memoria.
CNT de restar @R12 ; SUB.B CNT,0 (R12)

4.6.2.47 SUBC
SUBC[ .W] restar fuente palabra con palabra de destino SUBC.B restar
fuente de byte a byte destino SUBC Sintaxis src, dst o SUBC.src, dst
SUBC.B src, dst
( .no.src) + C + dst :dst o dst (src - 1) + C :dst Descripcin El
operando fuente se sustrae del operando de destino. Esto se hace
aadiendo el 1s complemento de la fuente + llevar a su destino. La fuente
operando no es afectada, el resultado se escribe en el operando de
destino. Para 32, 48 y 64 bits operandos.

si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en
caso contrario C: si hay una de la MSB, el restablecimiento de lo
contrario V: si la sustraccin de una fuente negativa de un operando
una fuente positiva negativa operando desde un operando de destino ofrece
un resultado positivo, cero en caso contrario (no hay desbordamiento)
Ejemplo, una constante de 16 bits 7654h se resta de R5 con el de la
instruccin anterior. 5:16 = 0
Restar 7654h + C de R5 ; SUBC.W # 7654h,R5
Ejemplo un nmero de 48 bits (3 palabras) sealado por R5 (20-bit) se
resta de 48 bits en memoria RAM, sealado por R7. R5 puntos para el
prximo nmero de 48 bits despus. La direccin R7 puntos que est en
pleno rango de memoria.
Restar financieros con C. R5 + 2 ; restar Mid con C. R5 + 2 SUBC @R5+,4
(R7) y restar LSBs. R5 + 2 SUBC @R5+,2 (R7) ; SUB @R5+,0 (R7)
Ejemplo Byte CNT se sustrae del byte, R12 puntos. La realizacin de la
instruccin anterior es utilizado. La direccin de la CNT es inferior en
64 KB
CNT de byte restar @R12 ; SUBC.B CNT,0 (R12)
www.ti.com
4.6.2.48 Descripcin Conjunto de instrucciones SWPB
SWPB Swap bytes Sintaxis SWPB dst
Operacin 15:8 <dst.7:0 Description The high and the low byte of the
operand are exchanged. PC.19:16 bits are cleared in register mode.
Status Bits Status bits are not affected Mode Bits OSCOFF, CPUOFF, and
GIE are not affected.
Example Exchange the bytes of RAM word EDE (lower 64KB)
3412h ->EDE ; 1234h -> EDE EDE SWPB &; MOV # 1234h, EDE
SWPB antes 15 8 7 0
Byte Alto Byte Bajo
Tras SWPB
15 8 7 0
Byte Alto Byte Bajo
Figura 4-41. Bytes de Memoria Swap
SWPB antes 19 16 15 8 7 0
x Byte Alto Byte Bajo
SWPB despus
19 16 15 8 7 0 0 ... 0 Byte Alto Byte Bajo
Figura 4-42. Swap Bytes en un registro

4.6.2.49 SXT
SXT SXT Ampliar signo Sintaxis horario
horario Funcionamiento 7:15:8 7:19 horario:8 (modo de registro)
Descripcin modo de registro: el signo del byte bajo del operando se
extiende a los bits 19:8.
Rdst.7 = 0:19:8 = 000h7 = despus Rdst. 1:19:8 = FFFh despus otros
modos: el signo del byte bajo del operando se ha ampliado en el byte
alto.
horario7 = 0: byte alto = 00h despus horario7 = 1: byte alto = FFh
despus N Bits de Estado: Establecer si el resultado es negativo, cero en
caso contrario Z: Establecer si el resultado es cero, cero en caso
contrario C: Establecer si el resultado no es cero, cero en caso
contrario (C = .no.Z) V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se
vern afectados.
Ejemplo La firma datos de 8 bits en EDE (bajar 64 KB) es seal se
extenda y se aade a los 16 bits datos firmados en R7.
Agregar firma valores de 16 bits Seal ampliar byte bajo de 5:8 AGREGAR
R5,R7 ; EDE -> R5. 00XXh SXT R5 ; MOV.B &EDE,R5
Ejemplo La firma datos de 8-bit en EDE (PC +32 K) es signo extendido y se
aade a la 20 bits de datos en R7.
Agregar firmado 20 bits valores ; signo byte bajo extensin de 5:8 ADDA
R5,R7 ; EDE -> R5. 00XXh SXT R5 ; MOV.B EDE,R5
www.ti.com
4.6.2.50 Descripcin Conjunto de instrucciones TST
TST.B Prueba Sintaxis destino dst o TST TST.W dst TST.B dst TST[ .W]
Prueba
Operacin destino dst + 0FFFFh horario + 1 + 0 + 1 Emulacin FFh CMP
#0,dst
CMP.B #0,dst
afectada.
positivo Z: establece si el destino contiene cero, cero en caso contrario
C: Set V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo R7 es probado. Si el resultado es negativo, continuar en R7NEG;
si es positiva pero no es cero, continuar en R7POS.
R7NEG ; TST R7
Ejemplo El byte bajo de R7 es probado. Si el resultado es negativo,
continuar en R7NEG; si es positiva pero no es cero, continuar en R7POS.
Byte bajo de R7 es cero ; byte bajo de R7 es negativo R7CERO... ; Byte
bajo de R7 es positivo pero no cero R7NEG... ; Byte bajo de R7 es cero
R7POS... ; Byte bajo de R7 es negativo JZ R7CERO ; el Test byte bajo de

R7 JN R7NEG ; TST.B R7
Descripcin Conjunto de instrucciones

XOR
XOR www.ti.com 4.6.2.51[ .W] fuente exclusiva o word word con destino
XOR.B exclusivas o fuente byte con destino XOR byte Sintaxis src, dst o
XOR.W src, dst XOR.B src, dst
Funcionamiento src .xor. dst dst Descripcin :El origen y el destino
operandos son exclusivamente or. El resultado se coloca en el lugar de
destino. La fuente operando no es afectada. El contenido anterior del
destino se ha perdido.
contrario (C = .no. Z) V: si ambos operandos son negativos antes de la
ejecucin, de lo contrario Modo reset Bits OSCOFF, CPUOFF GIE, y no se
ven afectados.
Ejemplo Alternar bits de palabra CNTR (datos de 16 bits) con informacin
(bit = 1) en la direccin de TONI.
Ambos operandos se encuentra en la parte inferior 64 KB
Toggle bits de CNTR ; XOR &TONI, &CNTR
Ejemplo una tabla word sealado por R5 (20 bits) se usa para activar bits
en R6. 6:16 = 0.
Toggle bits en R6 ; XOR @R5,R6
Ejemplo Poner a cero los bits en el byte bajo de R7 que son diferentes de
los bits en el byte EDE.
7:8 = 0. La direccin de EDE es de PC 32 K.
establecer diferentes bits en 1 en R7. ; XOR.B EDE,R7
Invertir byte bajo de R7, byte alto es 0h ; INV.B R7
214 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios

4.6.3 MSP430X una serie de instrucciones
El MSP430X una serie de instrucciones que el MSP430X CPU acceso completo
a sus 20 bits espacio de direcciones.
MSP430X instrucciones adicionales requieren una palabra de cdigo
operacional llamado la extensin word. Todas las direcciones, ndices y
nmeros inmediata 20-bit valores cuando va precedido de la extensin. El
MSP430X una serie de instrucciones se describen en las secciones
siguientes. Para MSP430X instrucciones en las que no requieren la
extensin word, se observa en la descripcin de instruccin.
Vase la Seccin 4.6.2 para MSP430 instrucciones estndar y en la Seccin

4.6.4 para MSP430X direccin instrucciones.

4.6.3.1 www.ti.com ADCX
ADCX.B Agregar llevar a destino byte Sintaxis ADCX.DE horario ADCX. [W]
Aadir llevar a destino palabra ADCX.A Agregar llevar a la direccin de
destino de palabra
ADCX dst o ADCX.W dst ADCX.B horario
horario Operacin + C :horario ADDCX Emulacin.A #0,dst
ADDCX #0,dst ADDCX.B #0,dst
Descripcin El llevar poco (C) se aade a la operando de destino. El
contenido anterior del destino se pierden.
N Bits de estado: si el resultado es negativo (MSB = 1), reset si el
resultado es positivo (MSB = 0) Z: Establecer si el resultado es cero,
cero en caso contrario C: si hay una de la MSB del resultado, cero en
caso contrario V: si el resultado de dos operandos positivos es negativa,
o si el resultado de dos nmeros negativos es positivo, cero en caso
contrario Modo OSCOFF Bits, CPUOFF y GIE no son afectados.
Ejemplo, los 40 bits contador, sealado por R12 y R13, se incrementa.
Agregar a superior 20 bits y 20 bits menor incremento ADCX.A @R13 ;
INCX.A @R12
www.ti.com
4.6.3.2 Descripcin Conjunto de instrucciones ADDX
ADDX.A Agregar direccin de la fuente de word a la direccin de destino
de palabra ADDX. [W] Aadir fuente palabra a palabra destino ADDX.B
Agregar fuente byte a byte Sintaxis destino ADDX.src, dst
ADDX src, dst o ADDX.W src, dst ADDX.B src, dst
Funcionamiento src + dst :dst Descripcin El operando fuente se agrega al
operando de destino. El contenido anterior del destino se pierden. Ambos
operandos pueden ser ubicados en el espacio de direcciones completa.
Ejemplo diez se aade a la 20 bits puntero CNTR situado en dos palabras
CNTR (STPS) y CNTR+2 (MSB usa).
Aadir de 10 a 20 bits puntero ; ADDX.A #10, CNTR
Ejemplo una tabla word (16 bits) sealaron que por R5 (20-bit) se agrega
a R6. El salto a la etiqueta TONI se realiza en una.
No llevar ; Saltar si llevar... ; Agregar tabla word en R6 JC TONI ;
ADDX.W @R5,R6
Ejemplo una tabla byte apuntado por R5 (20 bits) se aade al R6. El salto
a la etiqueta TONI se
realiza si no se produce. El puntero de tabla es auto-incrementa en 1.
Llevar ocurri ; Saltar si no... ; Agregar tabla byte a R6. R5 + 1. 6:000
Xxh JNC TONI ; ADDX.B @R5+R6
Nota: Use ADDA para los dos casos siguientes para obtener una mejor
densidad de cdigo y ejecucin.
ADDX.Rsrc,Rdst
ADDX.A #imm20,Rdst
SLAU144J-diciembre de 2004-Revisado CPUX 2013 Julio 217 Enviar

ADDCX
ADDCX 4.6.3.3.A Aadir direccin de origen de una palabra y llevar a la
direccin de destino de palabra ADDCX. [W] Aadir fuente palabra y llevar
a destino palabra ADDCX.B Aada la fuente byte y llevar a destino byte
Sintaxis ADDCX.src, dst
ADDCX src, dst o ADDCX.W src, dst ADDCX.B src, dst
Funcionamiento src + dst + C :dst Descripcin El operando fuente y el bit
C se agregan a la operando de destino. El contenido anterior del destino
se pierden. Ambos operandos puede estar ubicado en el espacio de
direcciones completa.
15 Ejemplo constante y la realizacin de la instruccin anterior se suman
a los 20 bits contador CNTR situado en dos palabras.
Aadir 15 + C en 20-bits CNTR ; ADDCX.A #15, &CNTR
Ejemplo una tabla palabra sealada por R5 (20 bits) y el C se aadirn a
R6. El salto a la etiqueta TONI se realiza en una.
No llevar ; Saltar si llevar... ; Agregar tabla word + C a R6 JC TONI ;
ADDCX.W @R5,R6
Ejemplo una tabla byte apuntado por R5 (20 bits) y los bits C se aadirn
a R6. El
salto a la etiqueta TONI se realiza si no se produce. El puntero de tabla
es auto-incrementa en 1.
Llevar ocurri ; Saltar si no... ; Agregar tabla byte + C a R6. R5 + 1
JNC TONI ; ADDCX.B @R5+R6
218 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio
www.ti.com
4.6.3.4 Descripcin Conjunto de instrucciones YX
YX.UN lgico y de direccin de la fuente de word con direccin de
destino-word YX. [W] lgica y de origen palabra con palabra destino YX.B
lgico y de la fuente de byte byte Sintaxis con destino YX.src, dst
YX src, dst o YX.W src, dst YX.B src, dst
Funcionamiento src .y. dst :dst Descripcin El operando fuente y el
operando de destino se aplica la operacin lgica AND. El resultado se
coloca en el lugar de destino. La fuente operando no es afectada. Ambos
operandos puede estar ubicado en el espacio de direcciones completa.
afectados.
Ejemplo los bits en R5 (20-bits de datos) se utilizan como una mscara
(AAA55h) para la direccin de palabra TOM situado en dos palabras. Si el
resultado es cero, una sucursal de etiqueta TONI.
Resultado > 0 ; Saltar si el resultado 0... , TOM .y. R5 -> TOM JZ
TONI ; Carga 20-mscara de bits para R5 YX.A R5,TOM ; PROFESIONALIZANTE
#AAA55h,R5
o menor:
TOM .y. AAA55h -> TOM ; YX.A #AAA55h,TOM
Saltar si el resultado 0 ; JZ TONI
Ejemplo una tabla byte apuntado por R5 (20 bits) es lgica and con R6.
6:8 = 0.
El puntero de tabla es auto-incrementa en 1.
Y el cuadro byte con R6. R5 + 1 ; YX.B @R5+R6

BICX
BICX 4.6.3.5.un claro grupo de bits en direccin de la fuente de word en
direccin de destino-word BICX. [W] Claro bits palabra de origen en
destino palabra BICX.B Claro bits bytes en fuente de byte Sintaxis
destino BICX.src, dst
BICX src, dst o BICX.W src, dst BICX.B src, dst
( .no. src) .y. dst :horario invertido Descripcin El operando fuente y
el operando de destino se aplica la operacin lgica AND. El resultado se
afectados.
Ejemplo los bits 19:15 de R5 (20-bits de datos) se borra.
Claro 5:15 bits ; BICX.A # 0F8000h,R5
Ejemplo una tabla word sealado por R5 (20 bits) se utiliza para borrar
bits en R7. 7:16 = 0.
Claro bits en R7 ; BICX.W @R5,R7
Ejemplo una tabla byte apuntado por R5 (20 bits) se utiliza para borrar
bits de salida Puerto1.
Claro puerto de E/S P1 bits ; BICX.B @R5, &P1A
220 CPUX SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar
www.ti.com
4.6.3.6 Descripcin Conjunto de instrucciones BISX
BISX.UN Conjunto bits en direccin de la fuente de word en direccin de
destino-word BISX. [W] bits palabra de origen en destino palabra BISX.B
establecer bits en fuente de byte byte Sintaxis destino BISX.src, dst
BISX src, dst o el BISX.W src, dst BISX.B src, dst
Funcionamiento src .o. dst :dst Descripcin El operando fuente y el
operando de destino se aplica la operacin lgica OR. El resultado se
afectados.
Ejemplo 16 y 15 bits de R5 (20 bits) se establece en uno.
Conjunto 5:15 bits ; BISX. # 018000h,R5
establecer bits en R7.
Defina los bits en R7 ; BISX.W @R5,R7
establecer bits de salida Puerto1.
Conjunto puerto de E/S P1 bits ; BISX.B @R5, &P1OUT
4.6.3.7 Descripcin www.ti.com BITX
BITX.una prueba bits en direccin de la fuente de word en direccin de
destino-word BITX. [W] Prueba de bits fuente palabra palabra BITX en
destino.B Prueba de bits bytes origen destino en byte Sintaxis BITX.src,
dst
BITX src, dst o BITX.W src, dst BITX.B src, dst
Funcionamiento src .y. dst :dst Descripcin El operando fuente y el
operando de destino se aplica la operacin lgica AND. El resultado slo
afecta a los bits de estado. Ambos operandos puede estar ubicado en el
espacio de direcciones completa.

afectados.
Ejemplo de prueba si el bit 16 o 15 del R5 (20-bits de datos) est
configurado. Saltar a etiqueta TONI si es as.
Ambos se ponen a cero; por lo menos un bit se establece... ; Prueba 5:15
bits JNZ TONI ; BITX.A # 018000h,R5
comprobar bits en R7. Saltar a etiqueta
TONI si por lo menos un bit.
Ambos son cero; por lo menos uno es... ; Test bits en R7: C = .no.Z JC
TONI ; BITX.W @R5,R7
comprobar bits de entrada Puerto1. Saltar a
etiqueta TONI si no est definido. La tabla siguiente byte.
Por lo menos un bit es, sin la correspondiente entrada bit... ; Entrada
de prueba P1 bits. R5 + 1 JNC TONI ; BITX.B @R5+ , &P1EN
www.ti.com
4.6.3.8 Descripcin Conjunto de instrucciones CLRX
CLRX.B destino claro byte Sintaxis CLRX.DE horario CLRX. [W] destino
claro palabra CLRX.una clara direccin de destino-word
CLRX dst o CLRX.W dst CLRX.B dst
Operacin 0 :horario MOVX Emulacin.A #0,dst
MOVX #0,dst MOVX.B #0,dst
Ejemplo direccin de la RAM de palabra TONI est desactivada.
0 -> TONI ; CLRX.A TONI
4.6.3.9 Descripcin www.ti.com CMPX
CMPX.A Comparar direccin fuente de word y direccin de destino-word
CMPX. [W] Comparar origen y destino palabra palabra CMPX.B Comparar
origen y destino byte byte Sintaxis CMPX.src, dst
CMPX src, dst o CMPX.W src, dst CMPX.B src, dst
( .no. src) + 1 + dst o dst: src Descripcin El operando fuente se resta
del operando de destino mediante la adicin del 1s de la fuente + 1 a la
de destino. El resultado slo afecta a los bits de estado.
Ambos operandos puede estar ubicado en el espacio de direcciones
completa.

Ejemplo Comparar EDE con 20 bits constante 18000h. Saltar a etiqueta TONI
si EDE es igual a la constante.
No igual ; EDE contiene 18000h... ; Comprese con EDE 18000h JEQ TONI ;
CMPX.A # 018000h,EDE
Ejemplo una tabla word sealado por R5 (20 bits) se compara con R7.
Saltar a etiqueta TONI
si R7 contiene un menor, firma, nmero de 16 bits.
>R7 = @R5 ; R7 < @R5 ... ; Comparar dos nmeros JL TONI ; CMPX.W
@R5,R7
Ejemplo una tabla byte apuntado por R5 (20 bits) se compara con la
entrada en el I/O Puerto1.
Saltar a etiqueta TONI si los valores son iguales. La tabla siguiente
byte.
Igual no, Igual contenido... ; Comprese P1 bits con la mesa. R5 + 1 JEQ
TONI ; CMPX.B @R5+ , &P1EN
Nota: Use ACPM para los dos casos siguientes para una mejor densidad y
ejecucin.
ACPM rechazara,Rdst
ACPM #imm20,Rdst
www.ti.com
4.6.3.10 Descripcin Conjunto de instrucciones DADCX
DADCX.B Agregar llevar a destino indique byte Sintaxis DADCX.DE horario
DADCX. [W] Aadir a realizar indique palabra DADCX destino.A Agregar
llevar sistema decimal a la direccin de destino de palabra
DADCX dst o DADCX.W dst DADCX.B horario
horario Operacin + C : dst (sistema decimal) Emulacin DADDX.A #0,dst
DADDX #0,dst DADDX.B #0,dst
Descripcin El llevar poco (C) sistema decimal se aade a la de destino.
N Bits de estado: si MSB de resultado es 1 (direccin de palabra >
serie 79999h, word > 7999h, byte > 79h), reinicie si MSB es 0 Z:
Establecer si el resultado es cero, cero en caso contrario C: si la BCD
resultado es demasiado grande (direccin de palabra > 99999h, word
> 9999h, byte > 99h), reinicie en caso contrario V: Modo Indefinido
Bits OSCOFF, CPUOFF y AIE no se ven afectados.
Ejemplo, los 40 bits contador, sealado por R12 y R13, sistema decimal se
incrementa.
Agregar superior llevar a 20 bits y 20 bits menor incremento DADCX.A 0
(R13); DADDX.A #1,0 (R12)


4.6.3.11 DADDX
DADDX.A Aadir direccin de origen de una palabra y llevar a la direccin
de destino indique palabra DADDX. [W] Aadir fuente indique palabra y
llevar a destino palabra DADDX.B Agregar fuente byte decimal y llevar a
destino byte Sintaxis DADDX.src, dst
DADDX src, dst o DADDX.W src, dst DADDX.B src, dst
Funcionamiento src + dst + C :dst (decimal) Descripcin El operando
fuente y el operando de destino son tratadas como dos ( .B), cuatro (
.W), o cinco ( .A) decimales codificados en binario (BCD) con signos
positivos. El operando fuente y el bit C se agregan sistema decimal para
el operando de destino. La fuente operando no es afectada. El contenido
anterior del destino se pierden. El resultado no est definido para los
no-BCD los nmeros. Ambos operandos puede estar ubicado en el espacio de
direcciones completa.
N Bits de estado: si MSB de resultado es 1 (direccin de palabra >
serie 79999h, word > 7999h, byte > 79h), reinicie si MSB es 0.
Z: Establecer si el resultado es cero, cero en caso contrario C: si la
BCD resultado es demasiado grande (direccin de palabra > 99999h, word
> 9999h, byte > 99h), reinicie en caso contrario V: Modo Indefinido
Bits OSCOFF, CPUOFF y GIE no se vern afectados.
Ejemplo 10 decimales se aade a la 20 bits contador BCD DECCNTR situado
en dos palabras.
Aadir de 10 a 20 bits contador BCD ; DADDX.UN # 10h, &DECCNTR
Ejemplo de ocho dgitos BCD nmero contenido en 20 bits direcciones BCD y
BCD+2 se aade a un sistema decimal de ocho dgitos BCD nmero contenido
en R4 y R5 (BCD+2 y R5 contienen la MSDS).
Resultado ok ; Resultado >99999999: ir al error rutina... ; Agregar
los TME, con DESBORDE llevar JC; Aadir LMDS DADDX.W BCD+2,R5 ; Claro
llevar DADDX.W BCD,R4 ; ESA COMISIN
Ejemplo de dos dgitos BCD nmero contenido en 20 bits direccin indique
BCD es aadido a dos
dgitos BCD nmero contenido en R4.
Agregar a R4 BCD decimal. ; Claro llevar DADDX.B BCD,R4 ; ESA COMISIN
4:000 ddh ;
www.ti.com
4.6.3.12 Descripcin Conjunto de instrucciones DECX
DECX.B Disminuir destino byte Sintaxis DECX.DE horario DECX. [W]
destino Decremento palabra DECX.UN Decremento direccin de destino-word
DECX dst o DECX.W dst DECX.B horario

horario Funcionamiento - 1 :horario SUBX Emulacin.A #1,
#1 dst SUBX,dst SUBX.B #1,dst
original se perdi.
positivo Z: Establecer si el horario 1, poner a cero en caso contrario C:
Reset figura 0 si el horario, de lo contrario V: si se produce un
desbordamiento aritmtico, de lo contrario modo de reset Bits OSCOFF,
CPUOFF, y los GIE no estn afectadas.
Ejemplo direccin RAM-palabra TONI se decrementa en uno.
Decremento TONI ; DECX.A TONI

4.6.3.13 DECDX
DECDX.B doble byte Sintaxis destino decremento DECDX.DE horario DECDX.
[W] doble destino decremento palabra DECDX.UNA Doble disminucin
direccin de destino-word
DECDX dst o DECDX.W dst DECDX.B horario
horario Funcionamiento - 2 :horario SUBX Emulacin.A #2,
#2 dst SUBX,dst SUBX.B #2,dst
Descripcin El operando de destino se decrementa en dos. El contenido
original se perdi.
positivo Z: si dst figura 2, reinicio de lo contrario C: Reset si dst
figura 0 o 1, en caso contrario V: si se produce un desbordamiento
aritmtico, de lo contrario modo de reset Bits OSCOFF, CPUOFF y AIE no se
vern afectados.
Ejemplo direccin RAM-palabra TONI se decrementa en dos.
Decremento TONI ; DECDX.A TONI
www.ti.com
4.6.3.14 Descripcin Conjunto de instrucciones INCX
INCX.B Incremento de bytes destino Sintaxis INCX.DE horario INCX. [W]
destino Incremento palabra INCX.UN Incremento direccin de destino de
palabra
INCX dst o INCX.W dst INCX.B horario
horario Operacin + 1 :dst Emulacin ADDX.A #1,
#1 dst ADDX,dst ADDX.B #1,dst
Descripcin El operando de destino se incrementa en uno. El contenido
original se perdi.

positivo Z: establece si el horario contenidos 0FFFFFh, reset de lo
contrario si dst figura 0FFFFh, reset en caso contrario si dst figura
0FFh, cero en caso contrario C: Establecer si el horario figura 0FFFFFh,
restablecer de modo alguno si el horario figura 0FFFFh, reset en caso
contrario si dst figura 0FFh, cero en caso contrario V: Establecer si el
horario figura 07FFFh, restablecimiento de lo contrario si dst figura
07FFFh, restablecimiento de lo contrario si dst figura 07Fh, cero en caso
contrario Modo OSCOFF Bits, CPUOFF y AIE no se ven afectadas.
Ejemplo direccin RAM-palabra TONI se incrementa en uno.
Incremento TONI (20-bits) ; INCX.A TONI

4.6.3.15 INCDX
INCDX.B doble byte Sintaxis destino incremento INCDX.DE horario INCDX.
[W] doble destino incremento palabra INCDX.UN Doble incremento de
direccin de destino-word
INCDX dst o INCDX.W dst INCDX.B horario
horario Operacin + 2 :dst Emulacin ADDX.A #2,
#2 dst ADDX,dst ADDX.B #2,dst
Descripcin El operando de destino se incrementa por dos. El contenido
original se perdi.
positivo Z: establece si el horario figura 0FFFFEh, reset de lo contrario
si dst figura 0FFFEh, reset de lo contrario si dst figura 0Feh, reset en
caso contrario C: Establecer si el horario figura 0FFFFEh o 0FFFFFh,
restablecer lo contrario si dst figura 0FFFEh o 0FFFFh, el
restablecimiento de lo contrario si dst figura 0Feh o 0FFh,
restablecimiento de lo contrario V: Establecer si el horario figura
07FFFEh o 07FFFFh, reset de lo contrario si dst FFEh figura 07o 07FFFh,
cero en caso contrario si dst figura 07o Eh 07Fh, cero en caso contrario
Modo OSCOFF Bits, CPUOFF GIE, y no se ven afectados.
Ejemplo RAM byte LEO se incrementa por dos; puntos de PC a memoria
superior.
Incremento de LEO dos ; INCDX.B LEO
www.ti.com
4.6.3.16 Descripcin Conjunto de instrucciones INVX
INVX.B Invertir Sintaxis destino INVX.DE horario INVX. [W] Invertir
destino INVX.A Invertir destino
dst o INVX INVX.W dst INVX.B dst
Operacin .NO.dst :horario XORX Emulacin. # 0FFFFFh, dst
XORX # 0FFFFh, dst XORX.B # 0FFh, dst

se perdi.
positivo Z: establece si el horario contenidos 0FFFFFh, poner a cero en
caso contrario si dst figura 0FFFFh, cero en caso contrario si dst figura
0FFh, cero en caso contrario C: Establecer si el resultado no es cero,
cero en caso contrario ( = .NO. Cero) V: si operando destino inicial fue
negativo, de lo contrario modo de reset Bits OSCOFF, CPUOFF GIE, y no se
vean afectados.
Ejemplo 20 bits contenido de R5 se anula (2 complemento).
R5 se ve ahora invalidado ; invertir R5 INCX.A R5 ; INVX.A R5
Contenido de Ejemplo de memoria byte LEO es negada. PC est apuntando a
memoria superior.
MEM(LEO) es negado ; Invertir LEO INCX.B LEO ; INVX.B LEO

MOVX www.ti.com 4.6.3.17
MOVX.A Mover direccin fuente de word a la direccin de destino de
palabra MOVX. [W] origen del movimiento palabra palabra MOVX a destino.B
fuente de desplazamiento byte a byte Sintaxis destino MOVX.src, dst
MOVX src, dst o MOVX.W src, dst MOVX.B src, dst
Funcionamiento src :dst Descripcin El operando fuente se copian en el
Ambos operandos puede estar ubicado en el espacio de direcciones
completa.
afectados.
Ejemplo Mover un 20-bit constante 18000h a direccin absoluta de palabra
EDE
Mover 18000h a EDE ; MOVX.A # 018000h, EDE
ejemplo, el contenido de la tabla EDE (datos de word, 20-bit) se copian
en tabla TOM. La longitud de la tabla es 030h las palabras.
R10 puntos en las dos tablas. ; Preparar puntero (20 bits) Bucle MOVX.W
@R10+ ,TOM-EDE-2 (R10); PROFESIONALIZANTE #EDE,R10
final de la tabla? ; R10+2 ACPM #EDE+60h,R10 ;
Copia terminada ; todava no...
Ejemplo de bucle y JLO los contenidos del cuadro EDE (datos de bytes, 20
bits direcciones) se copian en tabla TOM. La
longitud de la tabla es 020h bytes.
R10 puntos en las dos tablas. ; Preparacin Bucle contador MOVX.W
@R10+ ,TOM-EDE-2 (R10); preparar puntero (20-bit) MOV # 20h,R9 ;
PROFESIONALIZANTE #EDE,R10
Copia terminada ; no lo hayan hecho... ; Disminucin JNZ Bucle contador ;
R10+1 DEC R9 ;
Diez de las 28 combinaciones posibles de abordar la MOVX.una instruccin
puede utilizar la
enseanza profesionalizante. Esto guarda dos bytes y ciclos cdigo.

Ejemplos de las combinaciones son: direccionamiento
Reg/absoluta; indirectos,Auto/Reg MOVX.Rsrc, abs20 PROFESIONALIZANTE
rechazara, abs20 ; indirecto/Reg MOVX.A @rechazara+ ,Rdst
PROFESIONALIZANTE @rechazara+ ,Rdst ; absoluto/Reg MOVX.A @rechazara,Rdst
PROFESIONALIZANTE @rechazara,Rdst ; inmediato/Reg MOVX. &abs20,Rdst
PROFESIONALIZANTE &abs20,Rdst ; Reg/Reg MOVX.A #imm20,Rdst
PROFESIONALIZANTE #imm20,Rdst ; MOVX.Rsrc,Rdst PROFESIONALIZANTE
rechazara,Rdst

los prximos cuatro sustituciones slo son posibles si 16-bit los ndices
son suficientes para abordar:
Reg/simblico ; simblico/Reg MOVX.Rsrc, symb20 PROFESIONALIZANTE
rechazara, symb16 ; Reg/indexados MOVX.symb20,Rdst PROFESIONALIZANTE
symb16,Rdst ; ndice/Reg MOVX.Rsrc,z20 (Rdst PROFESIONALIZANTE)
rechazara,z16 (Rdst); MOVX.A z20 (Rsrc) ,Rdst PROFESIONALIZANTE z16
(Rsrc) ,Rdst

4.6.3.18 POPM
POPM.una restauracin n registros de la CPU (20-bits de datos) de la pila
POPM. [W] Restaurar n registros de la CPU (datos de 16 bits) de la pila
Sintaxis POPM.A #n,Rdst 1N16
POPM.W #n,Rdst o POPM #n,Rdst 1N16 Operacin POPM.A: Restaurar los
valores de registro de pila al registros de la CPU. El SP se incrementa
en cuatro por cada registro restaurado de la pila. Los 20 bits los
valores de la pila (dos palabras por registro) se restauran en los
registros.
POPM.W: Restaure el registro de 16 bits los valores de la pila al
registros de la CPU.
El SP se incrementa por dos para cada registro restaurado de la pila. Los
valores de 16 bits de la pila (una palabra por registro) se restauran los
registros de la CPU.
Nota: Estas instrucciones no utilice la extensin word.
Descripcin POPM.A: Los registros de la CPU en la pila se traslad a la
registros de la CPU, empezando por el registro de la CPU (Rdst - n + 1).
El SP se incrementa por (n 4) despus de la operacin.
POPM.W: el de 16 bits registros insertados en la pila se trasladan de
nuevo a los registros de la CPU, comenzando con registro de la CPU (Rdst
- n + 1). El SP se incrementa por (n 2) despus de la instruccin. La
serie MSBS lanzada desde submarinos (19:16 ) restaurada de registros de

la CPU se borran.
Bits de Estado Bits de Estado no se ven afectadas, excepto SR est
incluido en la operacin.
Ejemplo Restaurar los 20 bits registros R9, R10, R11, R12, R13 de la pila
Restaurar R9, R10, R11, R12, R13 ; POPM.A #5,R13
ejemplo Restaurar los 16 bits registros R9, R10, R11, R12, R13 de la
pila.
Restaurar R9, R10, R11, R12, R13 ; POPM.W #5,R13
www.ti.com
4.6.3.19 Descripcin Conjunto de instrucciones PUSHM
PUSHM.Save n registros de la CPU (20-bits de datos) en la pila PUSHM. [W]
guardar n registros de la CPU (palabras de 16 bits) en la pila Sintaxis
PUSHM.A #n,Rdst 1N16
PUSHM.W #n,Rdst o PUSHM #n,Rdst 1N16 Operacin PUSHM.A: Guarde el
20bits valores registro de la CPU en la pila. El SP se decrementa en
cuatro por cada registro almacenado en la pila. El MSB usa se almacenan
primero (superior).
PUSHM.W: Guarde el 16bits valores registro de la CPU en la pila. El SP se
decrementa en dos por cada registro almacenado en la pila.
Descripcin PUSHM.A: n registros de la CPU, empezando por Rdst hacia
atrs, se almacenan en la pila.
El SP se decrementa en (n 4) despus de la operacin. Los datos (19:0 )
del registros de la CPU no se ve afectada.
PUSHM.W: n registros, comenzando por Rdst hacia atrs, se almacenan en la
pila. El SP se decrementa en (n 2) despus de la operacin. Los datos
(19:0 ) del registros de la CPU no se ve afectada.
Ejemplo, guardar los cinco 20-bits registros R9, R10, R11, R12, R13
Guardar en la pila R13, R12, R11, R10, R9 ; PUSHM.A #5,R13
ejemplo Guardar los cinco 16-bit registros R9, R10, R11, R12, R13
Guardar en la pila R13, R12, R11, R10, R9 ; PUSHM.W #5,R13

4.6.3.20 POPX
POPX.B restaurar un solo byte de la pila Sintaxis POPX.DE horario POPX.
[W] palabra de restablecer la pila POPX.una restauracin nica
direccin de palabra de la pila
POPX dst o POPX.W dst POPX.B dst

operacin Restaurar el 8- / 16- / 20-bits valor de la pila hasta el
destino. 20 Bits son posibles direcciones. El SP se incrementa en dos
(byte y word operandos) y por cuatro (direccin de operando de palabra).
Emulacin MOVX( .B, .A) @SP+ ,dst
Descripcin El tema de OT se ha escrito en el operando de destino. Modo
de registro, modo indexado modo simblico y modo absoluto son posibles.
El SP se incrementa en dos o cuatro.
Nota: El SP se incrementa en dos operaciones de byte.
Ejemplo Escribir el valor de 16 bits a los operadores a los 20 bits
direccin &EDE
Escribir palabra EDE ; POPX.W &EDE
Ejemplo Escribir los 20 bits a los operadores de valor R9
Escribir direccin de palabra a R9 ; POPX.A R9
www.ti.com
4.6.3.21 Descripcin Conjunto de instrucciones PUSHX
PUSHX.A guardar una sola direccin de palabra a la pila PUSHX. [W]
Guardar sola palabra a la pila PUSHX.B Guardar un solo byte en la pila
Sintaxis PUSHX.src
src o PUSHX PUSHX.W src PUSHX.B src
Operacin Salvar el 8- / 16- / 20-bits de la fuente valor operando en la
TOS. 20 Bits son posibles direcciones. El SP se decrementa en dos (byte y
word operandos) o por cuatro (direccin de operando de palabra) antes de
que la operacin de escritura.
Descripcin El SP se decrementa en dos bytes (y la palabra operandos) o
por cuatro (direccin de operando de palabra). A continuacin, la fuente
operando es escrito a las presentes CONDICIONES DE USO. Todos los siete
modos de direccionamiento son posibles en el operando fuente.
Ejemplo Guardar el byte de la 20 bits direccin &EDE en la pila
Guardar byte de direccin EDE ; PUSHX.B &EDE
ejemplo Guardar el 20bits valor en R9 en la pila.
Guardar direccin de palabra en R9 ; PUSHX.A R9

4.6.3.22 RLAM
RLAM.A girar a la izquierda aritmticamente el 20 bits contenido registro

de la CPU RLAM. [W] Girar a la izquierda aritmticamente el 16 bits
contenido registro de CPU Sintaxis RLAM.A #n,Rdst 1N4
RLAM.W #n,Rdst o RLAM #n,Rdst 1N4 Operacin C 8MSB 8MSB-1 ... . 8LSB
LSB+1 80 Descripcin El operando de destino se desplaza aritmticamente
izquierda uno, dos, tres, o cuatro posiciones, como se muestra en la
Figura 4-43. RLAM funciona como una multiplicacin (firmadas y sin
firmar) con 2, 4, 8, o 16. La palabra instruccin RLAM.W borra los bits
19:16.
N Bits de Estado: Establecer si el resultado es negativo .A: Rdst.19 = 1,
cero si Rdst.19 = 0
.W: Rdst.15 = 1, cero si Rdst.15 = 0
Z: Establecer si el resultado es cero, cero en caso contrario C: Carga
del MSB (n = 1), MSB-1 (n = 2), MSB-2 (n = 3), MSB-3 (n = 4) V: Modo
Indefinido Bits OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo, el 20-bit operando en R5 est desplazado a la izquierda por tres
posiciones. Funciona igual a la media aritmtica multiplicacin por 8.
R5 = R5 x 8 ; RLAM.A #3,R5
19 16 15 0
C 0000
19 0 MSB LSB
MSB LSB 0 C 0
Figura 4-43. Girar a la izquierda aritmticamente-RLAM[ .W] y RLAM.A
www.ti.com
4.6.3.23 Descripcin Conjunto de instrucciones RLAX
RLAX.B Girar a la izquierda aritmticamente byte Sintaxis RLAX.DE horario
RLAX. [W] Girar a la izquierda aritmticamente palabra RLAX.A girar a
la izquierda direccin aritmtica de palabra
RLAX RLAX dst o dst RLAX.W.B dst
Operacin C 8MSB 8MSB-1 ... . 8LSB LSB+1 Emulacin 80 ADDX.DE horario,dst
ADDX dst,dst ADDX.B dst,dst
poco (C) y el LSB se llena con 0. RLAX La instruccin acta como una
Carga de la MSB V: si se produce un desbordamiento aritmtico: el valor
inicial es 040000hdst < 0C0000h; restablecer de lo contrario si se
produce un desbordamiento aritmtico: el valor inicial es 04000hdst <
0C000h; restablecimiento de lo contrario si se produce un desbordamiento
aritmtico: el valor inicial es 040hdst < 0C0h; poner a cero en caso
contrario Modo OSCOFF Bits, CPUOFF, y los GIE no estn afectados.
Ejemplo, los 20 bits valor en R7 se multiplica por 2
de desplazamiento a la izquierda R7 (20 bits); RLAX.A R7
0
C MSB LSB 0
Figura 4-44. Desplazamiento a la izquierda Operand-Arithmetic Destino

4.6.3.24 RLCX
RLCX.B Girar a la izquierda por llevar byte Sintaxis RLCX.DE horario
RLCX. [W] Girar a la izquierda por llevar palabra RLCX.A girar a la
izquierda direccin llevar a travs de palabra
RLCX dst o RLCX.W dst RLCX.B dst
Operacin C 8MSB 8MSB-1 ... . LSB LSB+1 8 8C, Emulacin ADDCX.DE
horario,dst
ADDCX dst,dst ADDCX.B dst,dst
izquierda como se muestra en la Figura 4-45. Los bits (C) se cambia a la
LSB y MSB se cambia a los bits (C).
Carga de la MSB V: si se produce un desbordamiento aritmtico: el valor
inicial es 040000hdst < 0C0000h; restablecer de lo contrario si se
produce un desbordamiento aritmtico: el valor inicial es 04000hdst <
0C000h; restablecimiento de lo contrario si se produce un desbordamiento
aritmtico: el valor inicial es 040hdst < 0C0h; poner a cero en caso
contrario Modo OSCOFF Bits, CPUOFF, y los GIE no estn afectados.
Ejemplo, los 20 bits valor en R5 se desplaza una posicin hacia la
izquierda.
(R5 x 2) + C -> R5 ; RLCX.A R5
Ejemplo La RAM byte LEO es desplazado a la izquierda una posicin. PC
est apuntando a memoria superior.
RAM (LEO) x 2 + C -> RAM(LEO) ; RLCX.B LEO
0
C MSB LSB
Figura 4-45. Desplazamiento a la izquierda Operand-Carry destino
www.ti.com
4.6.3.25 Descripcin Conjunto de instrucciones RRAM
RRAM.A girar a la derecha aritmticamente el 20bits RRAM contenido
registro de la CPU. [W] Girar a la derecha aritmticamente el 16-bit CPU
registro contenido Sintaxis RRAM.A #n,Rdst 1N4
RRAM.W #n,Rdst o RRAM #n,Rdst 1N4 Operacin MSB :MSB :MSB-1... LSB+1
:LSB :C Descripcin El operando de destino se mueve a la derecha
aritmticamente por uno, dos, tres o cuatro posiciones de bits, como se
muestra en la Figura 4-46. El MSB conserva su valor (sign). RRAM
funciona igual que una divisin firmado por 2/4/ 8/16. El MSB se mantiene
y cambia a MSB-1. El LSB+1 se cambia a la LSB y el LSB es trasladado al
llevar poco C. La palabra instruccin RRAM.W borra los bits 19:16.
cero si Rdst.19 = 0
Z: Establecer si el resultado es cero, cero en caso contrario C: Carga de
la LSB (n = 1), LSB+1 (n = 2), LSB+2 (n = 3), o LSB+3 (n = 4) V: Modo de
Reset Bits OSCOFF, CPUOFF, y los GIE no son afectados.
Ejemplo La firma 20bits R5 se desplaza aritmticamente derecho dos
posiciones.
R5/4 -> R5 ; RRAM.A #2,R5
Ejemplo La firma 20-bits valor de R15 se multiplica por 0,75 . (0,5 +
0,25 ) R15.
(1.5 Y R15) y 0,5 = 0,75 y R15 -> R15 y R15 y R15 + 0,5 = 1,5 y R15
-> R15 RRAM.A #1,R15 y R15 y 0,5 -> R15 ADDX.A @SP+ ,R15 y R15
Guardar extendido de la pila RRAM.A #1,R15 ; PUSHM.A #1,R15
19 16 15 0
C 0000
19 MSB LSB
MSB LSB 0 C
Figura 4-46. Girar a la derecha aritmticamente RRAM[ .W] y RRAM.UN

4.6.3.26 RRAX
RRAX.A girar a la derecha aritmticamente el 20-bit operando RRAX. [W]
Girar a la derecha aritmticamente el 16-bit operando RRAX.B Girar a la
derecha aritmticamente el 8-bit operando Sintaxis RRAX.A Rdst
RRAX.W Rdst RRAX Rdst RRAX.B Rdst RRAX.DE horario dst o RRAX RRAX.W dst
RRAX.B dst
Operacin MSB :MSB :MSB-1... LSB+1 :LSB :C Descripcin modo de registro
en el destino: el destino operando es desplazado a la derecha por una
posicin de bit como se muestra en la Figura 4-47. El MSB conserva su
valor (sign). La palabra instruccin RRAX.W borra los bits 19:16, el
byte instruccin RRAX.B borra los bits 19:8. El MSB conserva su valor
(signo), el LSB es trasladado al llevar poco. RRAX aqu funciona igual
que una firma divisin por 2.
Todos los dems modos en el destino: el operando de destino se mueve a la
derecha aritmticamente por una posicin de bit como se muestra en la
Figura 4-48. El MSB conserva su valor (signo), el LSB es trasladado al
llevar poco. RRAX aqu funciona igual que una firma divisin por 2. Todos
modos de direccionamiento, con la excepcin del modo inmediato, son
posibles en el total de la memoria.
N Bits de Estado: Establecer si el resultado es negativo, cero si el

resultado es positivo .A: horario19 = 1, poner a cero si dst19 = 0
.W: horario15 = 1, poner a cero si dst15 = 0
.B: horario7 = 1, cero si horario7 = 0
la LSB V: Modo de Reset Bits OSCOFF, CPUOFF, y los GIE no son afectados.
Ejemplo La firma 20bits R5 se desplaza aritmticamente derecho cuatro
posiciones.
R Marcadorperno de 5/16 -> R5 ; RPT #4 RRAX.A R5

Ejemplo La firma valor de 8 bits en EDE se multiplica por 0,5 .
EDE/2 -> EDE ; RRAX.B EDE
19 8 7 0
C 0 0 MSB LSB
19 16 15 0
C 0000
19 MSB LSB
MSB LSB 0 C
Figura 4-47. Girar a la derecha aritmticamente RRAX( .B, .A) - Registro
Modo
7 0
C
15 MSB LSB
MSB LSB 0 C
31 20 0 0
19 0
C MSB LSB
Figura 4-48. Girar a la derecha aritmticamente RRAX( .B, .A) - Modo NonRegister

4.6.3.27 RRCM
RRCM.A girar a la derecha en la 20 bits contenido registro de la CPU
RRCM. [W] Girar a la derecha por llevar el 16-bit Sintaxis contenido
registro de CPU RRCM.A #n,Rdst 1N4
RRCM.W #n,Rdst o RRCM #n,Rdst 1N4 Operacin C :MSB :MSB-1... LSB+1 :LSB
:C Descripcin El operando de destino est desplazado a la derecha por
una, dos, tres o cuatro posiciones de bits, como se muestra en la Figura
4-49. El bit C se cambia a la MSB, LSB es trasladado al llevar poco. La

palabra instruccin RRCM.W borra los bits 19:16.
cero si Rdst.19 = 0
Ejemplo La direccin de palabra en R5 se mueve a la derecha en tres
posiciones. El MSB-2 est cargado con 1.
R5 = R5 3 + 20000h ; preparacin de MSB-2 RRCM.A #3,R5 ; SETC
Ejemplo la palabra en R6 es desplazado a la derecha por dos posiciones.
El MSB est cargado con LSB. El MSB-1 se carga con el contenido de la
bandera.
R6 = R6 2. 6:16 = 0 ; RRCM.W #2,R6
19 16 15 0
C 0
19 0 MSB LSB
MSB LSB C
Figura 4-49. Girar a la derecha por llevar RRCM[ .W] y RRCM.A
www.ti.com
4.6.3.28 Descripcin Conjunto de instrucciones RRCX
RRCX.A girar a la derecha por llevar el 20-bit operando RRCX. [W] hacer
girar a la derecha a travs del 16-bit operando RRCX.B Girar a la derecha
por llevar el 8-bit operando Sintaxis RRCX.A Rdst
RRCX.W Rdst RRCX Rdst RRCX.B Rdst RRCX.DE horario dst o RRCX RRCX.W dst
RRCX.B dst
Operacin C :MSB :MSB-1... LSB+1 :LSB :C Descripcin modo de registro en
el destino: el destino operando es desplazado a la derecha por una
posicin de bit como se muestra en la Figura 4-50. La palabra instruccin
RRCX.W borra los bits 19:16, el byte instruccin RRCX.B borra los bits
19:8. El bit C se cambia a la MSB, LSB es trasladado al llevar poco.
Todos los dems modos en el destino: el destino operando es desplazado a
la derecha por una posicin de bit como se muestra en la Figura 4-51. El
bit C se cambia a la MSB, LSB es trasladado al llevar poco. Todos modos
de direccionamiento, con la excepcin del modo inmediato, son posibles en
el total de la memoria.
N Bits de Estado: Establecer si el resultado es negativo .A: horario19 =
1, cero si horario19 = 0
.W: horario15 = 1, cero si horario15 = 0
la LSB V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se vern afectados.
Ejemplo El 20-bit operando en la direccin EDE se mueve a la derecha en
una posicin. El MSB est cargado con 1.
EDE EDE = 1 + 80000h ; preparacin de MSB RRCX.UNA EDE ; SETC

Ejemplo la palabra en R6 se mueve a la derecha en 12 posiciones.
R6 = R6 12. 6:16 = 0 ; RPT #12 RRCX.W R6
19 8 7 0
C 0 - - - - - - - - - - - - - - - - - - - - 0 MSB LSB
19 16 15 0
C 0 0 0 0 0 0
0 19 MSB LSB
MSB LSB C
Figura 4-50. Girar a la derecha por llevar RRCX( .B, .A) - Registro Modo
7 0
C
15 MSB LSB
MSB LSB 0 C
31 20 0 0
19 0
C MSB LSB
Figura 4-51. Girar a la derecha por llevar RRCX( .B, .A) - Modo NonRegister
CPUX 246 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com
4.6.3.29 Descripcin Conjunto de instrucciones RRUM
RRUM.A girar a la derecha en la 20 bits contenido registro de la CPU
RRUM. [W] Girar a la derecha por llevar el 16-bit CPU registro contenido
Sintaxis RRUM.A #n,Rdst 1N4
RRUM.W #n,Rdst o RRUM #n,Rdst 1N4 Operacin 0 :MSB :MSB-1... LSB+1 :LSB
:C Descripcin El operando de destino est desplazado a la derecha por
una, dos, tres o cuatro posiciones de bits, como se muestra en la Figura
4-52. Cero se cambia a la MSB, LSB es trasladado al llevar poco.
RRUM funciona como un signo de divisin 2, 4, 8 o 16. La palabra
instruccin RRUM.W borra los bits 19:16.
cero si Rdst.19 = 0
Ejemplo El signo de palabra en R5 se divide por 16.
R5 = R5 4. R Marcadorperno de 5/16 ; RRUM.A #4,R5

Ejemplo la palabra en R6 se mueve a la derecha en un bit. El MSB R 6,15
est cargado con 0.
R6 = R6/2. 6:15 = 0 ; RRUM.W #1,R6
19 16 15 0
C 0000 MSB LSB
0
19 0
C 0 MSB LSB
Figura 4-52. Girar a la derecha sin signo RRUM[ .W] y RRUM.UN

4.6.3.30 RRUX
RRUX.UN Desplazamiento a la derecha sin firmar el 20bits RRUX contenido
registro de la CPU. [W] sin firmar el desplazamiento a la derecha 16 bits
contenido registro de CPU RRUX.B Desplazamiento a la derecha sin firmar
el 8-bit Sintaxis contenido registro de la CPU RRUX.A Rdst
RRUX.W Rdst RRUX Rdst RRUX.B Rdst
Operacin C=0 :MSB :MSB-1... LSB+1 :LSB :C Descripcin RRUX es vlida
slo en el modo de registro: el operando de destino est desplazado a la
derecha por una posicin de bit como se muestra en la Figura 4-53. La
palabra instruccin RRUX.W borra los bits 19:16. El byte instruccin
RRUX.B borra los bits 19:8. Cero se cambia a la MSB, LSB es trasladado al
llevar poco.
N Bits de Estado: Establecer si el resultado es negativo .A: horario19 =
1, cero si horario19 = 0
.W: horario15 = 1, cero si horario15 = 0
la LSB V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se vern afectados.
Ejemplo La palabra en R6 se mueve a la derecha en 12 posiciones.
R6 = R6 12. 6:16 = 0 ; RPT #12 RRUX.W R6
19 8 7 0
C 0 - - - - - - - - - - - - - - - - - - - - 0 MSB LSB
0
0 19 16 15
C 0 0 0 0 0 0
0 LSB MSB
19 0
C 0 MSB LSB
Figura 4-53. Girar a la derecha sin signo RRUX( .B, .A) - Modo de
registro
www.ti.com
4.6.3.31 Descripcin Conjunto de instrucciones SBCX
SBCX.B restar prstamos ( .NO. llevar) de destino byte Sintaxis SBCX.DE
horario SBCX. [W] restar prstamos ( .NO. llevar) de destino palabra
SBCX.A restar prstamos ( .NO. llevar) de direccin de destino-word
SBCX dst o SBCX.W dst SBCX.B horario
horario Operacin + 0FFFFFh + C :dst dst + 0FFFFh + C :dst dst + 0FFh + C
:horario SBCX Emulacin.A #0,dst
SBCX #0,dst SBCX.B #0,dst
Descripcin El llevar poco (C) se aade a la operando de destino menos
uno. El contenido anterior del destino se pierden.
si hay una de la MSB del resultado, el restablecimiento de lo contrario
establecido en 1 si no pedir prestado, reset si prstamo V: si se produce
un desbordamiento aritmtico, el restablecimiento de lo contrario Modo
OSCOFF Bits, CPUOFF y GIE no se vern afectados.
Ejemplo, el 8-bit counter sealado por R13 se resta de 16 bits contador
de R12.
Reste de MSD y restar LMDS SBCX.B 1 (R12); SUBX.B @R13,0 (R12)
NOTA: pedir dinero prestado aplicacin
El prstamo es tratada como un .NO. llevar:
pedir dinero prestado llevar poco S 0 No 1
SLAU144J-diciembre de 2004-Revisado CPUX 2013 Julio 249 presentar

4.6.3.32 SUBX
SUBX.A restar direccin de origen de una palabra de direccin de destino
de palabra SUBX. [W] palabra de restar fuente destino palabra SUBX.B
restar fuente de byte byte Sintaxis destino SUBX.src, dst
SUBX src, dst o SUBX.W src, dst SUBX.B src, dst
( .no. src) + 1 + dst :dst o dst: src :dst Descripcin El operando fuente
se resta del operando de destino. Esto se hace aadiendo el 1s de la
fuente + 1 hasta el destino. La fuente operando no es afectada. El
resultado se escribe en el operando de destino. Ambos operandos puede
estar ubicado en el espacio de direcciones completa.
Ejemplo 20 bits constante 87654h se resta de EDE (STPS) y EDE+2 (MSB
usa).
Reste de EDE 87654h+2 |EDE ; SUBX.A # 87654h,EDE
Ejemplo una tabla word sealado por R5 (20 bits) se resta de R7. Saltar a
etiqueta TONI si R7 contiene cero despus de la instruccin. R5 es autoincrementa en dos. 7:16 = 0.
R7 <> @R5 (antes que la resta) ; R7 = @R5 (antes que la
resta) ... ; Restar nmero de tabla de R7. R5 + 2 JZ TONI ; SUBX.W @R5+R7
Ejemplo Byte CNT se sustrae del byte R12 apunta en la direccin completa.
Direccin de la
CNT es de PC 512 K.
restar CNT desde @R12 ; SUBX.B CNT,0 (R12)
Nota: Utilice SUBA para los dos casos siguientes para obtener una mejor
densidad y ejecucin.
SUBX.Rsrc,Rdst SUBX.A #imm20,Rdst
250 CPUX SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios
www.ti.com
4.6.3.33 Descripcin Conjunto de instrucciones SUBCX
SUBCX.A restar direccin fuente de word con llevar de direccin de
destino-word SUBCX. [W] restar fuente palabra con palabra de destino
SUBCX.B restar fuente de byte con destino byte Sintaxis SUBCX.src, dst
SUBCX src, dst o SUBCX.W src, dst SUBCX.B src, dst
( .no. src) + C + dst :dst o dst (src - 1) + C :dst Descripcin El
operando fuente se resta del operando de destino. Esto se hace aadiendo
el 1s complemento de la fuente + llevar a su destino. La fuente operando
no es afectada, el resultado se escribe en el operando de destino. Ambos
si es positivo (MSB = 0) Z: Establecer si el resultado es cero, cero en
caso contrario C: si hay una de la MSB, restablecimiento de lo contrario
V: si la sustraccin de una fuente negativa operando de un operando de
destino ofrece un resultado negativo, o si la sustraccin de una fuente
positiva negativa operando desde un operando de destino ofrece un
resultado positivo, cero en caso contrario (no hay overflow).
Ejemplo 20 bits constante 87654h se resta de R5 con el de la instruccin
anterior.
Restar 87654h + C de R5 ; SUBCX.A # 87654h,R5
ejemplo, un nmero de 48 bits (3 palabras) seal que por R5 (20 bits) se
resta de 48 bits contador en la memoria RAM, apuntado por R7. R5 auto-Se
incrementa a punto para el siguiente nmero de 48 bits.
Restar financieros con C. R5 + 2 ; restar Mid con C. R5 + 2 SUBCX.W
@R5+,4 (R7) y restar LSBs. R5 + 2 SUBCX.W @R5+,2 (R7) ; SUBX.W @R5+,0
(R7)
Ejemplo Byte CNT se sustrae del byte R12 puntos. La realizacin de la
instruccin anterior es utilizado. 20-Bits.
CNT de byte restar @R12 ; SUBCX.B &CNT,0 (R12)

4.6.3.34 SWPBX
SWPBX.UN Swap bytes de palabra inferior SWPBX. [W] Swap bytes de palabra
Sintaxis SWPBX.DE horario
dst o SWPBX SWPBX.W dst
Operacin 15:8 <dst.7:0 Description Register mode: Rn.15:8 are swapped
with Rn.7:0. When the .A extension is used, Rn.19:16 are unchanged. When
the .W extension is used, Rn.19:16 are cleared.
Other modes: When the .A extension is used, bits 31:20 of the
destination address are cleared, bits 19:16 are left unchanged, and bits
15:8 are swapped with bits 7:0. When the .W extension is used, bits 15:8
are swapped with bits 7:0 of the addressed word.
Status Bits Status bits are not affected.
Example Exchange the bytes of RAM address-word EDE
25634h ->EDE ; 23456h -> EDE SWPBX.UNA EDE ; MOVX.A # 23456h, EDE
Ejemplo Exchange los bytes de R5
05634h -> R5 ; 23456h -> R5 SWPBX.W R5 ; PROFESIONALIZANTE #
23456h,R5
Antes SWPBX.A 19 16 15 8 7 0
X Byte Alto Byte Bajo
Tras SWPBX.A
19 16 15 8 7 0
X Byte Bajo Byte Alto
Figura 4-54. Swap Bytes SWPBX.A modo de registro
antes SWPBX.A 31 20 19 16 15 8 7 0
X X Byte Alto Byte Bajo
Tras SWPBX.A 31 20 19 16 15 8 7 0
0 X Byte Bajo Byte Alto
Figura 4-55. Swap Bytes SWPBX.A en Memoria

SWPBX antes 19 16 15 8 7 0
X Byte Alto Byte Bajo
SWPBX despus
19 16 15 8 7 0
0 Byte Bajo Byte Alto
Figura 4-56. Swap Bytes SWPBX[ .W] Modo de registro
antes SWPBX 15 8 7 0
Byte Alto Byte Bajo
Tras SWPBX
15 8 7 0
Byte Alto Byte Bajo
Figura 4-57. Swap Bytes SWPBX[ .W] En Memoria


4.6.3.35 SXTX
SXTX.un signo de byte inferior a direccin de palabra SXTX. [W] Ampliar
signo de byte inferior a la palabra Sintaxis SXTX.DE horario
dst o SXTX SXTX.W horario
horario Funcionamiento 7:15:8, Rdst. 7:19:8 (modo de registro)
Descripcin modo de registro: El signo del byte bajo del operando
(Rdst.7) se extiende a los bits 19:8.
Otros modos: SXTX.A: el signo del byte bajo del operando (dst7) se
extiende a 19:8. Los bits 31:20 se borran.
SXTX[ .W]: el signo del byte bajo del operando (dst7) se extiende a 15:8.
N Bits de Estado: Establecer si el resultado es negativo, cero en caso
contrario Z: Establecer si el resultado es cero, cero en caso contrario
C: Establecer si el resultado no es cero, cero en caso contrario (C =
.no.Z) V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no se vern afectados.
Ejemplo La firma datos de 8 bits en 7:0 es signo ampliado a 20 bits:
19:8. Bits 31:20 situado en EDE+2 se borran.
EDE Signo extendido -> EDE+2/EDE ; SXTX. &EDE
SXTX.A Rdst
19 16 19 16 15 8 7 6 0
S
SXTX.DE horario
31 20 19 16 19 16 15 8 7 6 0
0 0 ... LA
Figura 4-58. Firmar Ampliar SXTX.A
SXTX[ .W] Rdst 19 16 19 16 15 8 7 6 0
S
SXTX[ .dst W]
15 8 7 6 0
S
Figura 4-59. Firmar Ampliar SXTX[ .W]
www.ti.com
4.6.3.36 Descripcin Conjunto de instrucciones TSTX
TSTX.B Prueba byte Sintaxis destino TSTX.DE horario TSTX. [W] Prueba
palabra TSTX destino.una prueba direccin de destino-word
TSTX dst o TSTX.W dst TSTX.B horario
horario Operacin + 0FFFFFh horario + 1 + 1 + 0FFFFh dst + 0FFh CMPX
Emulacin + 1.A #0,dst
CMPX #0,dst CMPX.B #0,dst

afectada.
positivo Z: establece si el destino contiene cero, cero en caso contrario
C: Set V: Modo de Reset Bits OSCOFF, CPUOFF y GIE no son afectados.
Ejemplo RAM byte LEO se pone a prueba es PC apuntando a memoria superior.
Si es negativo, contine en LEONEG; si es positiva pero no es cero,
continuar en LEOPOS.
LEO es cero ; LEO es negativo LEOZERO...... ; LEN es positiva pero no
cero LEONEG...... ; LEN es cero LEOPOS...... ; LEN es negativo JZ
LEOZERO ; LEO JN LEONEG ; TSTX.B LEO

4.6.3.37 XORX
XORX.UNA exclusiva o direccin de la fuente de word con direccin de
destino-word XORX. [W] fuente exclusiva o palabra con palabra destino
XORX.B exclusivas o fuente con destino byte byte Sintaxis XORX.src, dst
XORX src, dst o XORX.W src, dst XORX.B src, dst
Funcionamiento src .xor. horario horario :Descripcin El origen y el
destino operandos son exclusivamente or. El resultado se coloca en el
lugar de destino. La fuente operando no es afectada. El contenido
anterior del destino se pierden. Ambos operandos puede estar ubicado en
el espacio de direcciones completa.
contrario (llevar = .no. Cero) V: si ambos operandos son negativos (antes
de la ejecucin), en caso contrario Modo reset Bits OSCOFF, CPUOFF y AIE
no se vern afectados.
Ejemplo Alternar bits en la direccin de palabra CNTR (20-bits de datos)
con la informacin en la direccin de palabra TONI (20-bit)
Cambiar bits de CNTR ; XORX.A TONI, CNTR
Ejemplo una tabla word sealado por R5 (20 bits) se usa para activar bits
en R6.
Toggle bits en R6. 6:16 = 0 ; XORX.W @R5,R6
Ejemplo Poner a cero los bits en el byte bajo de R7 en el sentido de que
son diferentes de los bits en el byte EDE (20-bit)
Invertir byte bajo de R7. 7:8 = 0. ; Establecer diferentes bits a 1 en R7
INV.B R7 ; XORX.B EDE,R7

4.6.4 MSP430X dirigir instrucciones
MSP430X direccin instrucciones son instrucciones que soporte 20bits
operandos pero han restringido modos de direccionamiento. Los modos de
direccionamiento se limitan al modo de registro y el modo inmediato, a
excepcin de la enseanza profesionalizante. Restringir los modos de
direccionamiento elimina la necesidad de la extensin adicional de
palabra cdigo operacional, lo que mejora y de la densidad del cdigo
tiempo de ejecucin. El MSP430X dirigir instrucciones se describen en las
siguientes secciones.
Vase la Seccin 4.6.3 para MSP430X una serie de instrucciones y en la
Seccin 4.6.2 para MSP430 instrucciones estndar.
4.6.4.1 Descripcin www.ti.com ADDA
ADDA Aadir 20-bit fuente de 20 bits registro de destino Sintaxis ADDA
rechazara,Rdst
ADDA #imm20,Rdst
Funcionamiento src + Rdst :Rdst Descripcin El 20-bit operando fuente se
agrega a la 20 bits destino registro de la CPU. El contenido anterior del
destino se pierden. La fuente operando no es afectada.
N Bits de Estado: Establecer si el resultado es negativo (Rdst.19 = 1),
reset si el resultado es positivo (Rdst.19 = 0) Z: Establecer si el
resultado es cero, cero en caso contrario C: si hay una de la 20 bits
resultado, cero en caso contrario V: si el resultado de dos operandos
positivos es negativa, o si el resultado de dos nmeros negativos es
positivo, cero en caso contrario Modo OSCOFF Bits, CPUOFF y GIE no se
vern afectados.
Ejemplo R5 est aumentado en 0A4320h. El salto a TONI se lleva a cabo si
se produce un arrastre.
No se ha producido; Saltar a... ; Agregar UN4320h en 20-bits R5 JC TONI ;
ADDA # 0A4320h,R5
www.ti.com
de BRA BRA BRA Sintaxis destino dst
Operacin dst :emulacin de PC PROFESIONALIZANTE dst,PC
Descripcin Un incondicional se toma a 20 bits direccin en cualquier
lugar del espacio de direcciones completa. Todos los siete modos de
direccionamiento origen puede ser utilizado. La instruccin es una
direccin de instruccin. Si la direccin de destino se encuentra en una
ubicacin de memoria X, es ascendente figura en dos palabras: X (STPS) y

(X + 2) (MSB usa).
afectados.
Modo inmediato: a etiqueta EDE situadas en cualquier lugar de los 20 bits
de espacio de direcciones o directamente a la direccin.
#Imm20 PROFESIONALIZANTE,PC BRA # 01AA04h ; BRA #EDE
modo simblico: rama de la 20 bits de direcciones direccin EXEC (STPS) y
EXEC+2 (MSB usa). EXEC est situado en la direccin (PC + X), donde X es
de +32 K.
indirecta.
Z16PROFESIONALIZANTE (PC) ,PC ; BRA EXEC
Nota: Si el 16-bit index no es suficiente, un 20-bit ndice puede
utilizarse con la siguiente instruccin.
Rango de bytes 1M con 20-bit ; ndice MOVX.UN EXEC,PC
modo absoluto: rama de la 20 bits de direcciones direcciones absolutas
EXEC (STPS) y EXEC+2 (MSB usa). Direccionamiento indirecto.
&Abs20 PROFESIONALIZANTE,PC ; BRA &EXEC
modo de registro: rama de la 20 bits direccin contenida en el registro
R5. Indirectos R5.
PROFESIONALIZANTE R5,PC ; BRA R5
modo indirecto: rama de la 20 bits direccin contenida en la palabra de
registro R5 (STPS). La serie MSBS lanzada desde submarinos tienen la
direccin (R5 + 2). , Indirectos R5.
PROFESIONALIZANTE @R5,PC ; BRA @R5

modo indirecto, incremento: rama de la 20 bits direccin contenida en las
palabras de registro R5 e incrementar la direccin en R5 despus de 4. La
prxima vez que el S/W flujo utiliza R5 como un puntero, que se puede
alterar la ejecucin del programa debido a que el acceso a la siguiente
direccin en el cuadro sealado por R5. , Indirectos R5.
PROFESIONALIZANTE @R5+ ,ORDENADOR. R5 + 4 ; BRA @R5+
modo indexado: rama de la 20 bits direccin contenida en la direccin
apuntada por registro (R5 + X) (por ejemplo, una tabla con direcciones a
partir de X). (R5 + X) puntos a la STPS, (R5 + X + 2) puntos a la serie
MSBS lanzada desde submarinos de la direccin. X es en R5 + 32 K.
, indirectos (R5 + X).
PROFESIONALIZANTE z16 (R5) ,PC ; BRA X(R5)
Nota: Si el 16-bit index no es suficiente, un 20-bit ndice X se puede
utilizar con las siguientes instrucciones:
1M rango de bytes con 20-bit ; ndice MOVX.A X(R5) ,PC
www.ti.com
4.6.4.3 Descripcin Conjunto de instrucciones CALLA
CALLA Llamar a una subrutina Sintaxis CALLA horario
horario Funcionamiento :tmp 20-bit dst es evaluado y almacenados SP 2 :SP 19:16 : @SP actualizado PC con direccin de retorno a TOS
(financieros) SP - 2 :SP 15:0 SP actualizado: @PC a TOS (STPS) tmp :PC
guarda 20-bit PC Descripcin dst a una subrutina llamada 20 bits
direccin en cualquier lugar del espacio de direcciones completa. Todos
los siete modos de direccionamiento origen puede ser utilizado. La
instruccin de llamada es una direccin de una palabra. Si la direccin
de destino se encuentra en una ubicacin de memoria X, que est contenida
en dos palabras ascendente, X (STPS) y (X + 2) (MSB usa). Dos palabras
sobre la pila son necesarios para la direccin de retorno. El regreso se
hace con la instruccin RETA.
afectados.
Modo inmediato: Llamar a una subrutina en etiqueta EXEC o llame
directamente una direccin.
Direccin de inicio 01AA04h ; direccin de inicio EXEC CALLA # 01AA04h ;
CALLA #EXEC
modo simblico: Llamar a una subrutina en la 20 bits de direcciones
direccin EXEC (STPS) y EXEC+2 (MSB usa). EXEC est situado en la
direccin (PC + X), donde X es de +32 K. indirecta.
Direccin de inicio en @EXEC. z16 (PC) ; CALLA EXEC
modo absoluto: Llamar a una subrutina en la 20 bits de direcciones
direcciones absolutas EXEC (STPS) y EXEC+2 (MSB usa). Direccionamiento
indirecto.
Direccin de inicio en @EXEC ; CALLA &EXEC
modo de registro: Llamar a una subrutina en la 20 bits direccin
contenida en el registro R5. Indirectos R5.
Direccin de inicio en @R5 R5 ; CALLA
modo indirecto: Llamar a una subrutina en la 20 bits direccin contenida
en la palabra de registro R5 (STPS). La serie MSBS lanzada desde
submarinos tienen la direccin (R5 + 2). , Indirectos R5.
Direccin de inicio en @R5 ; CALLA @R5

indirectos, incrementa modo: Llamar a una subrutina en la 20 bits
direccin contenida en las palabras de registro R5 y se incrementa el
20bits en direccin R5 despus de 4.
La prxima vez que el S/W flujo utiliza R5 como un puntero, que se puede
alterar la ejecucin del programa debido a que el acceso a la siguiente
palabra en el cuadro direccin de R5. , Indirectos R5.
Direccin de inicio en @R5. R5 + 4 ; CALLA @R5+

modo indexado: Llamar a una subrutina en la 20 bits direccin contenida
en la direccin a la que apunta (R5 + X); por ejemplo, una tabla con
direcciones a partir de X (R5 + X) puntos a la STPS, (R5 + X + 2) a la
MSB usa de la palabra. X es en R5 + 32 K., indirectos (R5 + X).
Direccin de inicio en @ (R5+X). z16 (R5) ; CALLA X(R5)
www.ti.com
4.6.4.4 Descripcin Conjunto de instrucciones CLRA
CLRA Borrar 20-bits registro de destino Sintaxis CLRA Rdst
Operacin 0 :Rdst PROFESIONALIZANTE Emulacin #0,Rdst
Descripcin El registro de destino es borrado.
Ejemplo, los 20 bits valor en R10 se ha borrado.
0 -> R10 y R10 CLRA
4.6.4.5 Descripcin www.ti.com ACPM
ACPM Comparar los 20 bits con 20 bits registro de destino Sintaxis ACPM
rechazara,Rdst
ACPM #imm20,Rdst
( .no. src) + 1 + Rdst o Rdst - src Descripcin El 20-bit operando fuente
se resta de la 20 bits destino registro de la CPU. Esto se hace aadiendo
el 1s de la fuente + 1 para el registro de destino. El resultado slo
afecta a los bits de estado.
Ejemplo UN 20-bit operando inmediato y R6 son comparados. Si son iguales,
el programa sigue siendo igual de etiqueta.
No igual ; R5 = 12345h... ; Comparar R6 con 12345h JEQ IGUAL ; ACPM #
12345h,R6
Ejemplo El 20-bit los valores de R5 y R6 son comparados. Si R5 es mayor
que (firmado) o igual a
R6, el programa sigue en etiqueta GRE.
R5 < R6 ; R5 = R6 >... ; Comparar R6 con R5 (R5 - R6) JGE GRE ;
ACPM R6,R5

www.ti.com
4.6.4.6 Descripcin Conjunto de instrucciones DECDA
DECDA Doble disminuir 20-bit Sintaxis DECDA registro de destino Rdst
Operacin Rdst - 2 :Rdst SUBA Emulacin #2,Rdst
Descripcin El registro de destino se decrementa en dos. El contenido
original se perdi.
positivo Z: si Rdst figura 2, reinicio de lo contrario C: Reset si Rdst
figura 0 o 1, de lo contrario V: si se produce un desbordamiento
aritmtico, ya que de lo contrario modo de reset Bits OSCOFF, CPUOFF, y
los GIE no son afectados.
Ejemplo, los 20 bits valor en R5 se decrementa en 2.
Disminucin de dos R5 R5 ; DECDA
4.6.4.7 Descripcin www.ti.com INCDA
INCDA Doble incremento 20-bits registro de destino Sintaxis INCDA Rdst
Operacin Rdst + 2 :Rdst Emulacin ADDA #2,Rdst
Descripcin El registro de destino se incrementa por dos. El contenido
original se perdi.
positivo Z: si Rdst figura 0FFFFEh, reset de lo contrario si Rdst figura
0FFFEh, poner a cero en caso contrario si Rdst figura 0Feh,
restablecimiento de lo contrario C: Establecer si Rdst figura 0FFFFEh o
0FFFFFh, restablecimiento de lo contrario si Rdst figura 0FFFEh o 0FFFFh,
restablecimiento de lo contrario si Rdst figura 0Feh o 0FFh,
restablecimiento de lo contrario V: si Rdst figura 07FFFEh o 07FFFFh,
restablecer lo contrario si Rdst FFEh figura 07o 07FFFh, reset en caso
contrario si Rdst figura 07o Eh 07Fh, cero en caso contrario Modo OSCOFF
Bits, CPUOFF GIE, y no se ven afectados.
Ejemplo, los 20 bits valor en R5 se incrementa por dos.
Incremento R5 por dos ; INCDA R5
www.ti.com
4.6.4.8 Descripcin Conjunto de instrucciones PROFESIONALIZANTE
PROFESIONALIZANTE Mueva el 20bits fuente a la 20-bits destino

PROFESIONALIZANTE Sintaxis rechazara,Rdst
PROFESIONALIZANTE #imm20,Rdst PROFESIONALIZANTE z16 (Rsrc) ,Rdst
PROFESIONALIZANTE EDE,Rdst PROFESIONALIZANTE &abs20,Rdst
PROFESIONALIZANTE @rechazara,Rdst PROFESIONALIZANTE @rechazara+ ,Rdst
PROFESIONALIZANTE rechazara,z16 (Rdst) rechazara profesionalizante, abs20
Funcionamiento src :Rdst rechazara :dst Descripcin El 20-bit operando
fuente es trasladado a la 20-bits destino. La fuente operando no es
afectada. El contenido anterior del destino se ha perdido.
afectados.
Ejemplos Copia 20-bits valor en R9 a R8
R9 -> R8 ; PROFESIONALIZANTE R9,R8
Escribir 20 bits valor inmediato 12345h a R12
12345h -> R12 ; PROFESIONALIZANTE # 12345h,R12
Copia 20bits de valor (R9 + 100h) a R8. Fuente operando en las
direcciones (R9 + 100h) STPS y (R9 + 102h) esas empresas.
ndice: + 32 K. 2 palabras transferidas y profesionalizante 100h(R9) ,R8
Mover 20 bits valor de 20 bits direcciones absolutas EDE (STPS) y EDE+2
(financieros) a R12
EDE -> R12. 2 Palabras transferidas y profesionalizante &EDE,R12
mueven 20-bit valor de 20 bits direcciones EDE (STPS) y EDE+2
(financieros) a R12. ndice PC 32 K.
EDE -> R12. 2 Palabras transferidas y profesionalizante EDE,R12
Copia 20 bits puntos valor R9 (20 bits) a R8. Fuente operando en las
direcciones @R9 STPS y @ (R9 + 2) esas empresas.
@R9 -> R8. 2 Palabras transferidas y profesionalizante @R9,R8

Copia 20 bits puntos valor R9 (20 bits) a R8. R9 se incrementa en cuatro
despus. Fuente operando en las direcciones @R9 STPS y @ (R9 + 2) esas
empresas.
@R9 -> R8. R9 + 4. 2 Palabras. ; PROFESIONALIZANTE @R9+R8
Copia 20-bits valor de R8 a destino dirigida por (R9 + 100h). Operando
de destino en las direcciones @ (R9 + 100h) STPS y @ (R9 + 102h) esas
empresas.
ndice: +- 32 K. 2 palabras transferidas y profesionalizante R8,100h(R9)
mueven 20-bit valor en R13 en 20-bits direcciones absolutas EDE (STPS) y
EDE+2 (financieros)
R13 -> EDE. 2 Palabras transferidas y profesionalizante R13, &EDE
mueven 20-bit valor en R13 en 20-bits direcciones EDE (STPS) y EDE+2 (MSB
usa). ndice PC 32 K.
R13 -> EDE. 2 Palabras transferidas y profesionalizante R13,EDE
www.ti.com
4.6.4.9 Descripcin Conjunto de instrucciones RETA
RETA Regreso de subrutina Sintaxis RETA
Operacin @SP :15:0 STPS (15:0 ) guardado de PC de 15:0 SP + 2 :SP @SP :
19:16 serie MSBS lanzada desde submarinos (19:16 ) guardado de PC a 19:16
SP + 2 :SP Emulacin PROFESIONALIZANTE @SP+ ,PC
Descripcin El 20bits volver informacin de direccin, empuja en la pila
por un CALLA instrucciones, se restaura en el ordenador. El programa
contina en la direccin tras la llamada de subrutina.
El SR bits 11:0 no se ven afectados. Esto permite la transferencia de
informacin con estos bits.
afectados.
Ejemplo Llamar a una subrutina crditos presupuestarioc aprobados desde
cualquier parte de los 20 bits espacio de direccin volver a la direccin
despus de la CALLA
de RETA ; subrutina llamada a partir de crditos presupuestarioc
aprobados... ; CALLA #crditos presupuestarioc aprobados
cdigo Subrutina ; Guardar R14 y R13 (20 bits) ... ; CRDITOS
presupuestarioc aprobados PUSHM.A #2,R14
Volver (direccin de espacio) ; Restaurar R13 y R14 (20 bits) RETA ;
POPM.A #2,R14

lo honr www.ti.com 4.6.4.10
Prueba LO honr 20-bit registro de destino lo honr Sintaxis Rdst
Operacin dst + 0FFFFFh horario + 1 + 1 + 0FFFFh dst + 0FFh + 1 Emulacin
ACPM #0,Rdst
Descripcin El registro de destino es comparado con cero. Los bits de
estado se establece de acuerdo con el resultado. El registro de destino
no se ve afectado.
N Bits de estado: si registro de destino es negativo, cero si es positivo
Z: si registro de destino contiene cero, cero en caso contrario C: Set V:
Modo de Reset Bits OSCOFF, CPUOFF y GIE no se vern afectados.
Ejemplo, el 20-bit valor en R7 se pone a prueba. Si el resultado es
negativo, continuar en R7NEG; si es positiva pero no es cero, continuar
en R7POS.
R7NEG ; TSTA R7
www.ti.com
4.6.4.11 Descripcin Conjunto de instrucciones SUBA
SUBA restar 20-bit fuente de 20-bits registro de destino Sintaxis
rechazara SUBA,Rdst
SUBA #imm20,Rdst
( .no.src) + 1 + Rdst :Rdst o Rdst - src :Rdst Descripcin El 20bits
operando fuente se sustrae de la 20 bits registro de destino. Esto se
hace aadiendo el 1s de la fuente + 1 hasta el destino. El resultado se
escribe en el registro de destino, la fuente no se ve afectado.
reset de lo contrario (src=DST) C: si hay una de la MSB (Rdst.19),
restablecer en caso contrario V: si la sustraccin de una fuente negativa
de un operando operando de destino ofrece un resultado negativo, o si la
sustraccin de una fuente positiva de un negativo operando operando de
destino ofrece un resultado positivo, cero en caso contrario (no hay
desbordamiento) Bits Modo OSCOFF, CPUOFF y GIE no se vern afectados.
Ejemplo, los 20 bits valor en R5 se resta de R6. Si el transporte se
produce, el programa contina en etiqueta TONI.
No llevar ; llevar producido... ; R6 - R5 -> R6 JC TONI ; SUBA R5,R6
Captulo 5
SLAU144J-diciembre 2004-Revisado
de Reloj 2013 Julio Mdulo
bsico+ el mdulo de reloj+ proporciona los relojes para MSP430x2xx
dispositivos. Este captulo describe el funcionamiento del mdulo de
reloj bsico+ del MSP430x2xx familia de dispositivos.
Tema ... ... ... . Pgina
bsica 5.1 Mdulo de reloj+ Introduccin ... ... ... ... ... ... ... ..
5,2 273 Mdulo Bsico+ Reloj
Funcionamiento ... ... ... ... ... ... ... ... 5,3 275 Mdulo de reloj
bsico+ registros ... ... ... ... ... ... ... ... 282
272 Mdulo de reloj bsico+ SLAU144J entre diciembre de 2004 y revisada
2013 Julio presentar documentacin comentarios
www.ti.com+ Mdulo de reloj

despertador bsico Introduccin 5.1 Introduccin
El mdulo bsico+ mdulo de reloj+ admite bajo coste del sistema y ultra
bajo consumo de energa. Con tres seales de reloj interno, el usuario
puede seleccionar el mejor equilibrio entre rendimiento y bajo consumo de
energa. El mdulo de reloj bsico+ puede configurarse para funcionar sin
los componentes externos, con una resistencia externa, con uno o dos
cristales, o con resonadores, en pleno control del software.
El mdulo de reloj bsico+ incluye dos, tres o cuatro fuentes de reloj:
LFXT1CLK: de baja frecuencia y alta frecuencia oscilador que se puede
utilizar en frecuencias bajas cristales de reloj o reloj externo fuentes
de 32768 Hz o con cristales, resonadores, o reloj externo fuentes en el
400-kHz a 16MHz.
XT2CLK: opcional de alta frecuencia oscilador que se puede utilizar con
cristales estndar, resonadores, o reloj externo fuentes en el 400-kHz a
16MHz.
DCOCLK: Interna oscilador controlado digitalmente (DCO).
VLOCLK: interna muy baja potencia, oscilador de baja frecuencia de
12kHz frecuencia tpica.
Tres seales de reloj estn disponibles en el mdulo de reloj bsico+:
ACLK: reloj auxiliar. ACLK es seleccionable por software como LFXT1CLK
o VLOCLK. ACLK se divide por 1, 2, 4 o 8. ACLK es seleccionable por
software para los mdulos perifricos.
MCLK: reloj maestro. MCLK es seleccionable por software como LFXT1CLK
VLOCLK, XT2CLK (si est disponible en chip), o DCOCLK. MCLK se divide por
1, 2, 4, o 8. MCLK es utilizado por el sistema y de la CPU.
SMCLK: el reloj principal. SMCLK es seleccionable por software como
LFXT1CLK VLOCLK, XT2CLK (si est disponible on-chip), o DCOCLK. SMCLK se
divide por 1, 2, 4 o 8. SMCLK es seleccionable por software para los
mdulos perifricos.
El diagrama de bloques del mdulo de reloj bsico+ en el MSP430F2xx
dispositivos se muestra en la Figura 5-1.
El diagrama de bloques del mdulo de reloj bsico+ en el MSP430AFE2xx
dispositivos se muestra en la Figura 5-2.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio+ Mdulo de reloj
bsico 273 presentar documentacin comentarios
+ Mdulo de reloj
interno Introduccin www.ti.com VLOCLK LP/LF DIVAx Oscilador!
10 Min del divisor. Pulso LFXT1CLK ms / 1/2/4/8 filtro
auxiliar ACLK OSCOFF Reloj LFXT1Sx
XTS
XIN 0 V
LF XT!
LFOff
XOUT XT1Off 0 V
1 Oscilador SELMx LFXT DIVMx CPUOFF XCAPx
Divisor 00 01 Min. Pulso 0 10 / 1/2/4/8 Filtro 11 1 MCLK XT2OFF
XT XT2S2EN Sistema principal conectada al reloj slo cuando XT2 no
presente en "chip XT
XT XT2A2 Oscilador MODx
VCC
DECORACION SCG0 Modulador RSELx DCOx SELS DIVSx SCG1
0 n DC 0 Min. La contralora Puls 0 filtro divisor 1 Generador DCOCLK n+1
1 0 1 / 1/2/4/8 Rosc 1 SMCLK
Sub Reloj del Sistema

Figura 5-1. Mdulo de reloj bsico+ Diagrama de bloque-MSP430F2xx
NOTA: correlacionar las variaciones Reloj
No todas las funciones estn disponibles en todos MSP430x2xx
dispositivos:
MSP430G22x0: LFXT1 no est presente, XT2 no est presente, no es
compatible.
MSP430F20xx, MSP430G2xx1, MSP430G2xx2, MSP430G2xx3: LFXT1 no soporta modo
HF, XT2 no est presente, no es compatible.
MSP430x21x1: Interna LP/LF oscilador no est presente, XT2 no est
presente, no es compatible.
MSP430x21x2: XT2 no est presente.
MSP430F22xx, MSP430x23x0: XT2 no est presente.
www.ti.com Mdulo Bsico+ Reloj

interno Operacin DIVAx VLOCLK 10 LP/LF
otro divisor / 1/2/4/8
ACLK
Reloj Auxiliar OSCOFF
LFXT1Sx
SELMx DIVMx CPUOFF Divisor 00 01
Min. Pulso 0 10 / 1/2/4/8
Filtro MCLK 1 11 OFF XT XT2
XT2Sx2EN Sistema Principal Reloj
XT
XT XT2A2 Oscilador MODx
VCC
SCG0 Modulador RSELx DCOx SELS DIVSx SCG1
off n DC 0 Min. Puls LA CONTRALORA filtro divisor 0 Generador n+1 1 0 1
DCOCLK / 1/2/4/8 1 SMCLK
El reloj del sistema
Figura 5-2. Mdulo de reloj bsico+ Diagrama de bloque-MSP430AFE2xx
NOTA: LFXT1 no est presente en MSP430AFE2xx dispositivos.
5.2 Mdulo de reloj bsico+
despus de una operacin PUC, MCLK SMCLK y proceden de DCOCLK a ~1,1 MHz
(vase el dispositivo de hoja de datos especficos de los parmetros) y
ACLK proviene de LFXT1CLK de LF con un modo de capacitancia de carga
interno 6 pF.
Registro de Estado bits de control SCG0, SCG1, OSCOFF y CPUOFF configurar
el MSP430 modos de funcionamiento y activar o desactivar las partes de la
base+ mdulo de reloj (ver Se reinicia el sistema, interrupciones y modos
de funcionamiento captulo). El DCOCTL, BCSCTL1, BCSCTL2 y BCSCTL3
registros configurar el mdulo de reloj bsico+.
El mdulo de reloj bsico+ puede ser configurado o reconfigurado por el
software en cualquier momento durante la ejecucin de un programa, por
ejemplo:
Select max LA CONTRALORA toca ; Seleccione rango 7 BIS.B #LA

CONTRALORA2+LA CONTRALORA1+DCO0, DCOCTL ; y MODx configuracin BIS.B
#MAYO ANTES2+MAYO ANTES1+RSEL0, &BCSCTL1 ; Seleccione menor DCOx ;
CLR.B DCOCTL
SLAU144J-diciembre 2004-Revisado bsico 2013 Julio 275 Mdulo de reloj+
+ Mdulo de reloj
5.2.1 Funcionamiento Bsico www.ti.com Mdulo de reloj+ Caractersticas
de las aplicaciones de baja potencia
exigencias contradictorias existen normalmente en aplicaciones que
funcionan con bateras:
baja frecuencia de reloj para la conservacin de la energa y tiempo
Alta frecuencia de reloj para una rpida reaccin a los acontecimientos y
rpida capacidad de procesamiento estabilidad de reloj temperatura de
funcionamiento y la tensin de alimentacin del mdulo de reloj bsico+
las direcciones contradictorias la anterior Los requisitos por lo que
permite al usuario seleccionar una de las tres seales de reloj: ACLK,
MCLK y SMCLK. Para una ptima de baja potencia, rendimiento, ACLK puede
ser la fuente de un modo de bajo consumo de energa 32768Hz cristal de
reloj (si est disponible), proporcionando una base estable para el
sistema y de bajo consumo de energa, o de la interna de baja frecuencia
oscilador cuando crystal: precisa de la hora no se necesita
mantenimiento. La MCLK puede configurarse para funcionar a partir de la
sobre-chip LA CONTRALORA que se puede activar cuando pidi por
interrupcin de eventos. La SMCLK puede configurarse para funcionar a
partir de un cristal o la contralora, segn requisitos de los
perifricos. UNA flexible distribucin de reloj y sistema divisor es
proporcionado para ajustar de manera ms precisa el reloj requisitos
individuales.
5.2.2 Para internos de oscilador subaltoparlante (VLO),
el interior de muy baja potencia de baja frecuencia oscilador (VLO)
proporciona una frecuencia normal de 12 kHz (ver datos especficos de
cada dispositivo hoja de parmetros) sin necesidad de un cristal. Se
selecciona la fuente VLOCLK de LFXT1Sx = 10 cuando XTS = 0. La OSCOFF
desactiva el bit de VLO LPM4. La LFXT1 osciladores de cristal se
desactivan cuando la VLO se selecciona reducir consumo de corriente. La
VLO no consume energa cuando no se est utilizando.
Los dispositivos sin LFXT1 (por ejemplo, el MSP430G22x0) debe estar
configurado para usar el VLO como ACLK.
5.2.3 LFXT1 Oscilador
El LFXT1 oscilador no se implementa en el MSP430G22x0 familia de
dispositivos.
El oscilador LFXT1 es compatible con ultra-bajo consumo de corriente
mediante un 32768Hz ver cristales de LF (XTS = 0). Un cristal de reloj
se conecta a XIN XOUT y sin otros componentes externos. El software de
configuracin seleccionable XCAPx bits internamente siempre la capacidad
de carga para el LFXT crystal de LF1 modo. La capacitancia se puede
seleccionar de 1 pF 6 pF, 10 pF, o 12,5 pF tpico. Condensadores externos
adicionales se pueden aadir en caso necesario.
El oscilador LFXT1 tambin es compatible con cristales de alta velocidad

o resonadores en HF (XTS = 1, XCAPx = 00). La alta velocidad cristal o
resonador se conecta a XIN XOUT y condensadores externos y requiere de
ambas terminales. Estos condensadores deben ser de tamao segn el
cristal o resonador las especificaciones. Cuando LFXT1 est en modo HF,
el LFXT1Sx bits seleccione el rango de operacin.
LFXT1 se puede utilizar con una seal de reloj externa en el XIN pin en
LF o HF modo cuando LFXT1Sx = 11, OSCOFF = 0, y = 00 XCAPx. Cuando se
utiliza con una seal externa, la frecuencia externa debe cumplir con la
hoja de datos los parmetros para el modo seleccionado. Cuando la
frecuencia de entrada est por debajo del lmite inferior especificado,
el LFXT1DE bits que se puede configurar la CPU se cronometrara LFXT1CLK.
Software puede desactivar LFXT1 de OSCOFF, si LFXT1CLK no fuente MCLK
SMCLK o, como se muestra en la Figura 5-3.
www.ti.com Mdulo de reloj bsico+ Operacin

XTS ACLK_request OSCOFF MCLK_request CPUOFF LFOff SELM0 LFXT1Off XSELM1
XT2 XT1Off
SMCLK_request XT2 es una seal interna SCG1 XT2 = 0: Dispositivos sin
oscilador XT2 XT2 CURTI = 1: Dispositivos con XT2 oscilador
Figura 5-3. Las seales de desactivacin para el oscilador LFXT1
NOTA: Caractersticas LFXT1 Oscilador
de baja frecuencia cristales frecuentemente requieren cientos de
milisegundos para la puesta en marcha, en funcin de la orientacin del
cristal.
Potencia ultra-osciladores como el LFXT modo de LF1 debe ser guardada
acoplamiento de ruido procedente de otras fuentes. El cristal debe ser
colocado lo ms cerca posible de la MSP430 con carcasa cristal cristal
conectado a tierra y el suelo protegido por trazas trazas.
5.2.4 Oscilador XT2
Algunos dispositivos tienen un segundo oscilador, XT2. Fuentes XT2 XT2CLK
y sus caractersticas son idnticas a LFXT1 en modo HF. El XT2Sx bits
seleccione el rango de operacin de XT2. El XT2OFF desactiva el bit2
oscilador XT XT2CLK si no es utilizado para MCLK SMCLK o como se muestra
en la Figura 5-4.
XT2 puede utilizarse con las seales de reloj externo en el XT2EN pin
cuando XT2Sx = 11 y XT2= 0. Cuando se utiliza con una seal externa, la
frecuencia externa debe cumplir con la hoja de datos parmetros de XT2.
Cuando la frecuencia de entrada est por debajo del lmite inferior
especificado, el XT2DE poco se puede configurar para evitar que la CPU se
cronometrara XT2CLK.
XT2OFF MCLK_request CPUOFF SELM0 XT2 (Seal Interna) XSELM1 SMCLK_request
CURTI SCG1
Figura 5-4. Las seales de desactivacin del oscilador XT2
5.2.5 Oscilador digital (DCO)
La contralora es un integrado oscilador controlado digitalmente. La

contralora frecuencia puede ajustarse por software mediante la DCOx,
MODx, RSELx bits.
5.2.5.1
Software Desactivacin de la contralora puede desactivar DCOCLK SCG0 de
cuando no se utiliza para MCLK fuente SMCLK o en modo activo, como se
Bsico+ Mdulo de reloj Funcionamiento www.ti.com

MCLK_request CPUOFF DCOCLK_on XSELM1
D Q SMCLK_request 1: en
SERBIA Y MONTENEGRO1 0: off
SELS DCOCLK DCOCLK SYNC XT2CLK
DCO_Gen_on
SCG0 1: en 0: off
Figura 5-5. Control de encendido/apagado de la Contralora
la contralora 5.2.5.2 Ajuste de frecuencia
despus de una PUC, RSELx DCOx = 7 y = 3, lo que permite que la
Contralora para que se inicie a una gama media frecuencia. MCLK SMCLK y
proceden de DCOCLK. Debido a que la CPU se ejecuta el cdigo de MCLK,
procedentes de las rpidas a partir de la Contralora, la ejecucin de
cdigo comienza normalmente de la PUC en menos de 2 s. El tpico DCOx
RSELx y rangos y medidas se muestran en la Figura 5-6.
La frecuencia de DCOCLK se establece por las siguientes funciones:
Los cuatro bits RSELx seleccione uno de los diecisis rangos de
frecuencia nominal de la Contralora. Estos rangos son definidos para un
dispositivo individual en el dispositivo de hoja de datos especficos.
Las tres bits DCOx dividir la contralora gama seleccionada por el
RSELx bits en 8 etapas de frecuencia, separados por aproximadamente el 10
%.
Los cinco MODx bits, cambiar entre la frecuencia seleccionada por el
DCOx bits y la siguiente frecuencia mayor de DCOx+1. Cuando DCOx = 07h,
el MODx bits no tienen efecto porque la contralora ya est en la
posicin ms alta en el rango seleccionado RSELx.
fDCO MAYO ANTES 20000 kHz = 15
= 7
1000 MAYO ANTES
MAYO ANTES=0 kHz
100 kHz
la contralora=0 LA CONTRALORA=1 LA CONTRALORA=2 LA CONTRALORA=3 LA
CONTRALORA=5 LA CONTRALORA=6 LA CONTRALORA=4 LA CONTRALORA=7
Figura 5-6. DCOx Rango tpico y RSELx Pasos
Cada MSP430F2xx device (y ms MSP430G2xx dispositivos; consulte datos
especficos de cada dispositivo hojas) ha calibrado DCOCTL BCSCTL1 y
registrar la configuracin de frecuencias especficas informacin
almacenada en segmento de memoria para utilizar los valores calibrados,
la informacin se copia en el DCOCTL BCSCTL1 y registros. Los valores
calibrados en la DCOx, MODx, y RSELx bits, y claro todos los dems bits,
excepto XT2que permanece. Los bits restantes de BCSCTL1 se puede ajustar
o borrar segn sea necesario con el BIS.B o BIC.B instrucciones.
Establezca la contralora a 1 MHz: ;
y MODx ajustes y seleccione ms bajo DCOx ; CLR.B &DCOCTL
278 Mdulo de reloj bsico+ SLAU144J-diciembre 2004-Revisado 2013 Julio
www.ti.com+ Mdulo de reloj bsica Operacin

paso + modulacin LA CONTRALORA ; conjunto MOV.B &CALDCO_1MHZ,
&DCOCTL ; MOV.B &CALBC1_1MHZ, &BCSCTL1
5.2.5.3 mediante una resistencia externa (ROSC) para la contralora
Algunos MSP430F2xx dispositivos ofrecen la opcin de fuente de la
Contralora a travs de una resistencia externa, DECORACION = 1. En este
caso, la contralora tiene las mismas caractersticas que MSP430x1xx
ROSC, vinculados a los dispositivos y DVCC, cuando el RSELx est limitada
a 0 y 7 con el 3 mayo ANTES ignorados. Esta opcin proporciona un mtodo
adicional para ajustar la frecuencia de la contralora haciendo variar el
valor de una resistencia. Ver el dispositivo especfico de hoja de datos
de los parmetros.
5.2.6 LA contralora
el modulador Modulador mezcla dos frecuencias la contralora, entre el
reloj y fDCO energa, fDCO+1 intermedio para producir una frecuencia
efectiva reduccin de las interferencias electromagnticas (EMI). El
modulador fDCO y mezclas DCOCLK 32 ciclos de reloj y est configurado con
el MODx bits. MODx = 0 cuando el
fDCO+1 y propagacin fDCO y fDCO+1 para modulador est apagado.
El modulador es mezclar la frmula:
t = (32 - MODx) tDCO + MODx tDCO+1
porque frecuencia efectiva y eficaz frecuencia, el error de fDCO es menor
que el rango de frecuencia se integra a cero. Que fDCO+1 es mayor que el
no se acumula. El error de la frecuencia es cero DCOCLK cada 32 ciclos.
La figura 5-7 muestra el modulador.
El modulador de control y la Contralora estn configurados con el
software. La DCOCLK puede ser comparada a una frecuencia estable de valor
conocido y ajustar con el DCOx, RSELx y MODx bits. Ver
http://www.msp430.com para notas de aplicacin y el cdigo de ejemplo
sobre la configuracin de la DCO.
MODx
31
24
16
15
5
4
3
2 Frecuencia inferior toque la contralora CONTRALORA fDCO Superior
Toque Frecuencia fDCO+1
1
0
Figura 5-7.
5.2.7 Modulador patrones bsicos Mdulo de reloj+ el funcionamiento
bsico del mdulo de reloj+ incorpora un oscilador de prueba de fallos.
Esta funcin detecta un problema de oscilador LFXT1 y XT2 como se muestra
en la Figura 5-8. Las condiciones de falla son:
oscilador de baja frecuencia (LFXT1DE) para LFXT modo de LF1
SLAU144J-diciembre de 2004 y revisada 2013 Julio+ Mdulo de reloj bsico
Bsico+ Mdulo de reloj Funcionamiento www.ti.com

de alta frecuencia de oscilador (LFXT1DE) para LFXT1 en modo HF
oscilador de alta frecuencia fallo (XT2DE) de XT2 del oscilador de bits
LFXT1DE, y XT2DE se establecen si la correspondiente oscilador est
activado y no funciona correctamente. El fallo bits quedan establecidos
siempre que hay una avera y se borran automticamente si la funcin
osciladores normalmente.
El oscilador OFIFG de indicador de fallo es establecer y trabado en POR o
cuando un oscilador fallo (LFXT1o XT2DE) se ha detectado. Cuando OFIFG,
MCLK es procedente de la Contralora, y si IE, el OFIFG solicita una
interrupcin NMI. Cuando la interrupcin es concedida, el IE se
restablece automticamente. La OFIFG bandera debe ser borrado por el
software. El origen de la avera se puede identificar por controlar la
culpa individual bits.
Si se detecta un fallo en el oscilador origen de la MCLK, MCLK cambia
automticamente a la contralora para su fuente de reloj. Esto no cambia
el SELMx configuracin de bits. Esta condicin debe ser manejado por
software de usuario.
XTS LF_OscFault LFXT1DE
Bandera OFIFG _OscFault XT1
XT2XT2_OscFault DE
La Figura 5-8.
5.2.7.1 Lgica Oscillator-Fault MCLK origen
despus de un cristal de PUC, el mdulo de reloj bsico+ utiliza DCOCLK
para MCLK. Si es necesario, MCLK puede proceder de LFXT1 o XT2 - si est
disponible.
La secuencia para cambiar la fuente MCLK reloj de la contralora al reloj
de cristal (LFXT1CLK o XT2CLK) es la siguiente:
1. Encender el oscilador y seleccione el modo adecuado 2. Borrar el OFIFG
pabelln 3. Espere por lo menos 50 s 4. Prueba OFIFG y repita los pasos
2 a 4 hasta que OFIFG permanece desactivada.
Activar el osc. ; Seleccione LFXT1 (HF) para MCLK BIC.W #OSCOFF,SR ;
Seleccione LFXT1CLK y repetir la prueba si es necesario BIS.B
#SELM1+SELM0, &BCSCTL2 ; Re-test OFIFG JNZ L1 ; BIT.B #OFIFG,
&IFG1 ; JNZ L2 y L2 DIC.W R15 ; Claro OFIFG MOV.W # 0FFh,R15 ; 1-3MHz
L1 Cristal BIC.B #OFIFG, &IFG1 ; HF modo MOV.B #LFXT1S0, &BCSCTL3
; BIS.B #XTS, &BCSCTL1
5.2.8 Sincronizacin de seales de reloj
o cuando se cambia de MCLK SMCLK de una fuente de reloj con otro, el

interruptor est sincronizado para evitar crticas condiciones de carrera
como se muestra en la Figura 5-9:
El actual ciclo de reloj contina hasta el prximo flanco ascendente.
El reloj permanece alta hasta el prximo flanco ascendente de la nuevo
reloj.
La nueva fuente de reloj es seleccionada y contina con una alta.
www.ti.com Mdulo Bsico+ Reloj Funcionamiento

Seleccione LFXT1CLK
DCOCLK
LFXT1CLK
MCLK
esperar DCOCLK LFXT1CLK LFXT1CLK
Figura 5-9. Interruptor de MCLK DCOCLK a LFXT1CLK
SLAU144J-diciembre de 2004 y revisada 2013 Julio+ Mdulo de reloj bsico
Mdulo Bsico+ Reloj www.ti.com registros

bsicos 5,3 Reloj registra
el mdulo bsico+ mdulo de reloj+ registros se enumeran en la Tabla 5-1.
Tabla 5-1. Mdulo de reloj bsico+ Registros
Registro Formulario Registro Inicial Direccin de tipo
registro de control la Contralora Estatal DCOCTL Lectura/escritura 056h
060h con PUC
(1) sistema de reloj control BCSCTL1 1 lectura/escritura 057h 087h con
POR
sistema de reloj control BCSCTL2 2 lectura/escritura 058h Restablecer con
PUC
(2) sistema de reloj control BCSCTL 3 3 lectura/escritura 053h 005h con
PUC
SFR enable interrupcin registro 1 IE1 Lectura/escritura 000h Restablecer
con PUC SFR registro bandera de interrupcin 1 IFG1 Lectura/escritura
002h Restablecer con
(PUC 1) algunos bits del registro tambin se PUC inicializado (consulte
la seccin 5.3.2 ).
(2) El estado inicial de BCSCTL3 es 000h en el MSP430AFE2xx dispositivos.
www.ti.com+ Mdulo de reloj

5.3.1 Registros DCOCTL, la contralora Registro de Control
7 6 5 4 3 2 1 0
rw-0 MODx DCOx rw-1 rw-1 rw-0 rw-0 rw-0 rw-0 rw-0
Bits 7-5 la contralora DCOx seleccin de frecuencia. Estos bits
seleccionar cual de los ocho frecuencias discretas LA CONTRALORA dentro
de los lmites definidos por el RSELx configuracin est seleccionada.
MODx Bits 4-0 seleccin modulador. Estos bits especificar la frecuencia
con la que el f, utilizado dentro de un periodo de 32 ciclos DCOCLK.
Durante los restantes ciclos de reloj (32 MDD) DCOx = 7.
La contralora+1 es la frecuencia f la contralora se utiliza la
frecuencia. No se puede usar cuando
BCSCTL1 5.3.2 Sistema de reloj, Registro de Control 1
7 6 5 4 3 2 1 0
(1) (2) XT2OFF XTS DIVAx RSELx
rw- (1) rw- (0) rw- (0) rw- (0) rw-0 rw-1 rw-1 rw-1 XT2OFF Bit 7 XT2 off.
Este bit se desactiva el oscilador XT2
XT2 es 0 en 1 XT2 est apagado si no se utilizan para MCLK o SMCLK.
XTS LFXT1 Bit 6 modo seleccionar.
0 De baja frecuencia 1 modo de alta frecuencia
DIVAx modo Bits 5-4 ACLK Divisor de
00 /1 01 /2 10 /4 11 /8
bits 3-0 RSELx seleccin de rango. Diecisis diferentes gamas de
frecuencias disponibles. El menor rango de frecuencia seleccionado por
ajuste RSELx = 0. MAYO ANTES3 se ignora cuando DECORACION = 1.
(1) XTS = 1 no es compatible con MSP430x20xx y MSP430G2xx dispositivos
(consulte la Figura 5-1 y en la Figura 5-2 para obtener ms informacin
sobre los ajustes de todos los dispositivos).
(2) este bit est reservado en el MSP430AFE2xx dispositivos.
+ Mdulo de reloj
5.3.3 Registros www.ti.com BCSCTL2, Sistema de Reloj Registro de Control
2
7 6 5 4 3 2 1 0
(1) (2) SELMx DIVMx SELS DIVSx DECORACION
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 SELMx Bits 7-6 Seleccione MCLK.
Estos bits MCLK seleccione la fuente.
00 01 DCOCLK DCOCLK 10 XT2CLK cuando XT2 oscilador presente en un chip.
LFXT1CLK o VLOCLK cuando XT2 oscilador no presente en el chip.
11 LFXT1CLK o VLOCLK
DIVMx Bits 5-4 Divisor para MCLK
00 /1 01 /2 10 /4 11 /8
bits CURTI 3 Seleccione SMCLK. Este bit SMCLK selecciona la fuente.
0 DCOCLK 1 XT2CLK cuando XT2 oscilador presente. LFXT1CLK o VLOCLK
oscilador XT2 cuando no hay
bits 2-1 DIVSx SMCLK Divisor de
00 /1 01 /2 10 /4 11 /8
DECORACION 0 bits resistencia la Contralora. No disponible en todos los
dispositivos. Ver el dispositivo de hoja de datos especfica.
Resistencia interna 0 1 resistencia externa
(1) no se aplica a MSP430x20xx o MSP430x21xx dispositivos.
www.ti.com Mdulo Bsico+ Reloj

BCSCTL3 Registros 5.3.4 Sistema de reloj, Registro de Control 3
7 6 5 4 3 2 1 0
(1) (2) (3) (2) XT2Sx1Sx LFXT XCAPx LFXT XT2DE1DE
rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 r0 r- (1)
XT2Sx Bits 7-6 XT2 seleccin de rango. Estos bits seleccione el rango de
frecuencias de XT2.
00 0.4 - a 1-MHz cristal o resonador 01 1- a 3-MHz cristal o resonador 10
3- a 16-MHz cristal o resonador externo Digital 11 0.4 - a 16-MHz fuente
de reloj
LFXT1Sx Bits 5-4 de baja frecuencia y seleccin de reloj LFXT1 seleccin
de rango. Estos bits seleccione entre LFXT1 y VLO al XTS = 0 y, a
continuacin, seleccione el rango de frecuencia para LFXT1 al XTS = 1.
Cuando XTS = 0:00
32768Hz cristal de LFXT1 01 10 Reservados VLOCLK (Reservado en
MSP430F21x1 dispositivos externos digitales) 11 fuente de reloj
al XTS = 1 (no se aplica a MSP430x20xx, MSP430G2xx1/2/ 3)
00 0,4 a 1 MHz cristal o resonador 01 1- a 3-MHz cristal o resonador 10
3- a 16-MHz cristal o resonador externo Digital 11 0,4 y 16 MHz fuente de
reloj
LFXT1Sx definicin de MSP430AFE2xx dispositivos:
00 reservado 01 reservado 10 reservado 11 VLOCLK
XCAPx Bits 3-2 Oscilador condensador seleccin. Estos bits seleccione la
capacitancia efectiva visto por el LFXT1 crystal al XTS = 0. Si XTS = 1 o
si LFXT1Sx = 11 XCAPx debe ser 00.
00 ~1 ~6 pF 01 pF 10 pF 11 ~10 ~12,5 pF
XT2DE Bit 1 XT2 oscilador
No fallo 0 fallo 1 Fallo estado actual condicin presente
LFXT1DE 0 bits LFXT1 oscilador
0 fallo No hay ningn fallo presente 1 fallo presente
(1) MSP430G22x0: El LFXT1Sx bits debe programarse para 10b durante la
inicializacin y cdigo de inicio para seleccionar VLOCLK (para ms
detalles ver captulo de E/S digitales). Los dems bits estn reservados
y no debe ser alterado.
(3) no se aplica a MSP430x2xx, MSP430x21xx o MSP430x22xx dispositivos.
+ Mdulo de reloj
5.3.5 Registros www.ti.com IE1, Enable Interrupcin Registro 1
7 6 5 4 3 2 1 0
(1) IE rw-0
Bits 7-2 bits pueden ser utilizados por otros mdulos. Ver datos
especficos de cada dispositivo.
IE 1 bits fallo Oscilador enable interrupcin. Este bit permite al OFIFG
interrupcin. Porque otros bits en IE1 puede ser utilizado para otros
mdulos, se recomienda para definir o borrar este bit con BIS.B o BIC.B
instrucciones, en lugar de MOV.B o CLR.B instrucciones.
0 1 Interrupcin Interrupcin no habilitado habilitado
Bits 0 Este bit puede ser utilizado por otros mdulos. Ver datos
(1) MSP430G22x0: este bit no se debera establecer.
5.3.6 IFG1, registro bandera de interrupcin 1
7 6 5 4 3 2 1 0
(1) OFIFG rw-1
Bit 1 Oscilador OFIFG fallo bandera de interrupcin. Porque los otros
bits de IFG1 puede ser utilizado para que el resto de los mdulos, se
recomienda para establecer o borrar este bit con BIS.B o BIC.B
0 Sin interrupcin Interrupcin pendiente pendiente 1
Bit 0 Este bit puede ser utilizado por otros mdulos. Ver datos
(1) MSP430G22x0: El oscilador LFXT1 las patillas no estn disponibles en
este dispositivo. El oscilador indicador de fallo ser siempre por el
hardware. Habilitacin de la interrupcin no se debera establecer.
Captulo 6
Controlador DMA 2013 Julio
El mdulo controlador de DMA transfiere los datos desde una direccin a
otra, sin intervencin de la CPU. Este captulo describe el
funcionamiento del controlador de DMA del MSP430x2xx familia de
dispositivos.
Tema ... ... ... . Pgina
DMA 6.1 Introduccin ... ... ... ... ... ... 288 6.2 Operacin
DMA ... ... ... ... ... ... ... 290 Registros DMA 6,3 ... ... ... ... ...
... ... 302
SLAU144J entre diciembre de 2004 y revisada Controlador DMA 2013 Julio
Introduccin www.ti.com DMA

DMA 6.1 Introduccin
El acceso directo a memoria (DMA) transfiere datos desde una direccin a
otra, sin intervencin de la CPU, a lo largo de toda la gama de
direcciones. Por ejemplo, el controlador de DMA puede mover los datos
desde el ADC12 conversin de memoria RAM.
Los dispositivos que contienen un controlador DMA puede tener uno, dos o
tres canales DMA. Por lo tanto, dependiendo del nmero de canales DMA,
algunas de las funciones que se describen en este captulo no son
aplicables a todos los dispositivos.
Utilizando el controlador de DMA puede aumentar el rendimiento de los
mdulos perifricos. Tambin puede reducir el consumo de energa al
permitir que la CPU para permanecer en un modo de bajo consumo de
potencia sin tener que despertar para mover los datos a o desde un
dispositivo perifrico.
El controlador DMA las caractersticas incluyen:
hasta tres canales de transferencia independiente Configurable canal
DMA prioridades slo requiere dos MCLK ciclos de reloj por
transferencia Byte o word y mezclado byte/word capacidad de
transferencia tamaos de bloque de hasta 65535 bytes o palabras
Configurable transferencia Seleccionable activar las selecciones borde
o nivel de transferencia Cuatro modos de direccionamiento nico,
bloque o rfaga de modos de transferencia el controlador DMA diagrama de
bloques se muestra en la Figura 6-1.
Controlador de DMA 288 SLAU144J entre diciembre de 2004 y revisada 2013
www.ti.com DMA
DMA0TSELx Introduccin
4
DMAREQ TACCR2_CCIFG 0000 0001 0010 TBCCR2_CCIFG USCI recepcin de datos
A0 A0 0011 USCI 0100 transmisin de datos CAD12_0IFG 0101 ADC12_IFGx
TACCR0_CCIFG 0110 0111 Activo JTAG TBCCR0_CCIFG 1000 Solicitud de
Interrupcin NMI USCI A1 Rx de datos ROUNDROBIN 1001 Detener ENNMI USCI
A1 datos Tx 1010
1011 lista DMADSTINCRx DMADTx USCI B0 recepcin de datos 2 1100 USCI
DMADSTBYTE 3 B0 1101 transmisin de datos 0 Canal DMA 1110 DMA2ffd0SA
DMAE DMA0 DMA 1111 DT0DA DMA DMA0SZ1TSELx
4 2 DMASRSBYTE DMASRCINCRx DMAEN DMAREQ
TACCR2_CCIFG 0000 0001 0010 TBCCR2_CCIFG DMADSTINCRx DMADTx USCI A0
recepcin de datos DMADSTBYTE 0011 USCI A0 transmisin de datos
CAD 0100 2 312_0IFG 0101 ADC 1 Canales de DMA 0110 DMA12_IFGx1SA0_CCIFG
TACCR Direccin DMA 0111 DT1DA0_CCIFG TBCCR Espacio 1000 USCI A1 Rx de
datos DMA1SZ 1001 USCI A1 datos Tx 1010 1011 lista 2 DMASRSBYTE DMA
Prioridad y podr an USCI DMASRCINCRx DMAEN recepcin de datos B0
B0 1100 USCI 1101 transmisin de datos DMA0IFG 1110 DMADSTINCRx DMADTx
DMADSTBYTE DMAE0 1111 2 3
2 Canales de DMA
DMA DMA2TSEL 4 DT2SA2DA DMAREQ DMA 0000 DMA2SZ2_CCIFG TACCR TBCCR2_CCIFG
0001 2 0010 USCI DMASRSBYTE recepcin de datos A0 0011 USCI DMASRCINCRx
DMAEN A0 0100 transmisin de datos CAD DMAONFETCH12_0IFG 0101 ADC12_IFGx
0110 Detener CPU TACCR0_CCIFG TBCCR0_CCIFG 0111 1000 USCI A1 Rx de datos
1001 USCI A1 datos Tx 1010 1011 USCI lista recepcin de datos B0 B0 1100
USCI 1101 transmisin de datos DMA1IFG DMAE0 1111 1110
Figura 6-1. Diagrama de bloque controlador DMA
operacin DMA www.ti.com

6.2 operacin DMA
el controlador DMA est configurado con software de usuario. La
configuracin y el funcionamiento del DMA en las siguientes secciones se
describe.
6.2.1 Modos de direccionamiento DMA
el controlador DMA tiene cuatro modos de direccionamiento. El modo de
direccionamiento para cada canal DMA es configurable de manera
independiente. Por ejemplo, el canal 0 puede transferir entre dos
direcciones fijas, mientras que canal 1 transferencias entre dos bloques
de direcciones. Los modos de direccionamiento se muestran en la Figura 62.
Los modos de direccionamiento son:
direccin fija de direccin fija direccin fija al bloque de
direcciones Bloque de direcciones de direccin fija Bloque de
direcciones de bloque de direcciones Los modos de direccionamiento se
configuran con el DMASRCINCRx DMADSTINCRx y bits de control. La
DMASRCINCRx bits seleccione si la direccin de origen se incrementa,
disminuye o no cambia tras cada transferencia. La DMADSTINCRx bits
seleccione esta opcin si la direccin de destino se incrementa,
disminuye o no cambia tras cada transferencia.
Las transferencias pueden ser byte a byte, palabra a palabra, byte-apalabra, o palabras de byte. Al transferir palabra-byte, slo el byte
inferior de la fuente de word las transferencias. Cuando se transfieren
de bytes a word, el byte superior del destino de una palabra se borra
cuando se produce la transferencia.
Espacio de direcciones DMA DMA Controlador Controlador Espacio de
direcciones
Direccin fija de Direccin fija Direccin fija de Bloque de direcciones
DMA Espacio de direcciones Espacio de direcciones DMA Controlador
Controlador
Bloque de direcciones de direccin fija Bloque de direcciones de bloque
de direcciones
Figura 6-2. Modos de direccionamiento DMA
Controlador DMA 290 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com operacin DMA

6.2.2 Modos de transferencia DMA
el controlador DMA tiene seis modos de transferencia seleccionada por el
DMADTx bits tal como se indica en la Tabla 6-1. Cada canal es
configurable individualmente por su modo de transferencia. Por ejemplo,
el canal 0 se puede configurar en un solo modo de transferencia, mientras
el canal 1 est configurado para reventar de modo de transferencia, y
canal 2 funciona en modo bloque repetido. El modo de transferencia est
configurado independientemente del modo de direccionamiento. Cualquier
modo de direccionamiento se puede utilizar con cualquier modo de
transferencia.
Dos tipos de datos que pueden transferirse seleccionable por el DMAxCTL
SRCBYTE DSTBYTE y campos. La fuente y/o ubicacin de destino puede ser
byte o word los datos. Tambin es posible transferir byte a byte, palabra
a palabra o cualquier combinacin de ellos.
Tabla 6-1. Modos de transferencia DMA
DMADTx Descripcin 000 Modo de Transferencia de cada transferencia
requiere un desencadenador. DMAEN se borran automticamente cuando DMAxSZ
transferencia se han hecho.
001 Transferencia en bloque un bloque completo se transfiere con un
disparo. DMAEN se borra automticamente al final de la transferencia en
bloque.
010, 011 de transferencia de bloque actividad de la CPU est intercalada
con una transferencia en bloque. DMAEN se borra automticamente al final
de la rfaga de transferencia en bloque.
100 Transferencia nica repetida cada transferencia requiere un
desencadenador. DMAEN permanece habilitado.
Transferencia de bloques 101 repite un bloque completo se transfiere con
un disparo. DMAEN permanece habilitado.
110, 111 repite rfaga transferencia de bloque actividad de la CPU est
intercalada con una transferencia en bloque. DMAEN permanece habilitado.
www.ti.com
6.2.2.1 operacin DMA Transferencia nica en un solo modo de
transferencia, cada byte/word transferencia requiere una ignicin
separadas. La nica transferencia diagrama de estado se muestra en la
Figura 6-3.
La DMAxSZ registro se utiliza para definir el nmero de transferencias
que se efecten. La DMADSTINCRx DMASRCINCRx bits y seleccione si la
direccin de destino y la direccin de origen se incrementa o decrementa
despus de cada transferencia. Si DMAxSZ = 0, no se producen
transferencias.
La DMAxSA, DMAxDA y DMAxSZ registros temporales se copian en registros.
Los valores temporales de DMAxSA y DMAxDA se incrementa o decrementa
despus de cada transferencia. El registro DMAxSZ se decrementa despus

de cada transferencia. Cuando el DMAxSZ registro disminuye a cero, se
vuelve a cargar en el registro y en la bandera correspondiente DMAIFG.
Cuando DMADTx = 0, el DMAEN poco se borra automticamente cuando DMAxSZ
disminuye a cero y debe ajustarse de nuevo para otro que se produzca la
transferencia.
En repetidas ocasiones un solo modo de transferencia, el controlador de
DMA permanece habilitado con DMAEN = 1, y la transferencia se produce en
todos los casos se produce una activacin.
DMAEN = 0
Reset
DMAEN DMAEN = 0 = 0 = 1 DMAEN DMAREQ T_Size = 0 ! DMAxSZ DMAxSZ ! T_Size
DMAxSA ! [ DMADTx T_SourceAdd DMAxDA = 0 ! T_DestAdd Y DMAxSZ = 0] O
DMAABORT DMAEN = 0 = 1
ralent
DMAREQ DMAABORT=0 = 0
> 0 DMAxSZ Esperar para desencadenar Y DMAEN = 1
[ +Activador Y DMALEVEL = 0 ] O [Trigger= 1Y DMALEVEL= 1] 2 x MCLK
T_Size ! DMAxSZ celebrar CPU, DMAxSA ! Una palabra T_SourceAdd
Transferencia/byte DMAxDA !
[ENNMI T_DestAdd = 1 Y NMI O DMADTx evento] = 4 [DMALEVEL DMAxSZ = 1 Y =
0 Y Disparo = 0] = 1 Y DMAEN
Decremento T_SourceAdd DMAxSZ Modificar Modificar T_DestAdd
Figura 6-3. Transferencias DMA
292 Diagrama de estado Controlador de DMA SLAU144J-diciembre de 2004Revisado 2013 Julio Enviar comentarios sobre la Documentacin

6.2.2.2 transferencias de bloques en el bloque modo de transferencia, la
transferencia de un bloque de datos completo se produce despus de un
disparo. Cuando DMADTx = 1, el bit DMAEN es borrada despus de la
finalizacin de la transferencia en bloque y debe ajustarse de nuevo ante
otro bloque transferencia puede ser activado. Despus de una
transferencia en bloque se ha disparado, seales de disparo que ocurren
durante la transferencia de bloques se ignoran. La transferencia de
bloques diagrama de estado se muestra en la Figura 6-4.
La DMAxSZ registro se utiliza para definir el tamao del bloque y la
DMADSTINCRx DMASRCINCRx bits y seleccione si la direccin de destino y la
direccin de origen se incrementa o decrementa despus de cada
transferencia del bloque. Si DMAxSZ = 0, no se producen transferencias.
despus de cada transferencia en el bloque. El registro DMAxSZ se
decrementa despus de cada transferencia del bloque y muestra el nmero
de transferencias en el bloque. Cuando el DMAxSZ registro disminuye a
cero, se vuelve a cargar en el registro y en la bandera correspondiente
DMAIFG.
Durante una transferencia en bloque, la CPU est suspendido hasta que el
bloque completo se ha transferido. La transferencia de bloques MCLK 2 x x
DMAxSZ ciclos de reloj. Ejecucin de CPU se reanuda con su estado

anterior despus de que el bloqueo se completa la transferencia.
Bloque de modo de transferencia, el juego sigue siendo DMAEN poco despus
de finalizar la transferencia en bloque. El siguiente disparo despus de
la finalizacin de una transferencia de bloque repetido desencadena otra
transferencia en bloque.

DMAEN = 0
Reset
DMAREQ DMAEN = 0 = 0 = 0 DMAEN DMAEN T_Size = 1 ! DMAxSZ
DMAxSZ ! [DMADTx T_Size DMAxSA = 1 ! T_SourceAdd Y DMAxSZ = 0] DMAxDA !
T_DestAdd O DMAEN
DMAABORT = 0 = 1
= 0 DMAREQ Ralent T_Size ! DMAxSZ DMAxSA DMAABORT=0 ! T_SourceAdd DMAxDA
! T_DestAdd
Esperar para desencadenar DMADTx DMAxSZ = 5 Y = 0 Y DMAEN = 1
[ +Activador Y DMALEVEL = 0 ] O [Trigger= 1Y DMALEVEL= 1] 2 x
CPU MCLK espera, transfiera una palabra/byte
[ENNMI = 1 Y NMI DMAxSZ evento] > 0 O [DMALEVEL = 1 Y Disparo = 0]
Disminucin T_SourceAdd DMAxSZ Modificar Modificar T_DestAdd
Figura 6-4. DMA Transferencia de bloques Diagrama de estado

Burst-Block 6.2.2.3 Transferencias en modo de bloqueo de rfaga, las
transferencias son transferencias de bloques continuos de actividad de la
CPU. La CPU ejecuta MCLK 2 ciclos despus de cada cuatro bytes/word las
transferencias del bloque de CPU 20% capacidad de ejecucin.
Despus de la rfaga de bloque, ejecucin de CPU se reanuda al 100% de su
capacidad y la DMAEN poco se elimina. DMAEN debe ajustarse de nuevo antes
de que otra rfaga transferencia de bloque puede ser activado. Despus de
una rfaga de transferencia de bloque se ha disparado, las seales de
disparo que ocurren durante el estallido transferencia de bloque son
ignorados. El estallido de transferencia de bloque diagrama de estado se
La DMAxSZ registro se utiliza para definir el tamao del bloque y la
DMADSTINCRx DMASRCINCRx bits y seleccione si la direccin de destino y la
direccin de origen se incrementa o decrementa despus de cada
transferencia del bloque. Si DMAxSZ = 0, no se producen transferencias.

despus de cada transferencia en el bloque. El registro DMAxSZ se
decrementa despus de cada transferencia del bloque y muestra el nmero
de transferencias en el bloque. Cuando el DMAxSZ registro disminuye a
cero, se vuelve a cargar en el registro y en la bandera correspondiente
DMAIFG.
Rfagas repetidas en modo de bloqueo de la DMAEN poco sigue siendo
despus de haberse completado la rfaga de transferencia de bloque y no
ms seales de disparo estn obligados a iniciar otra rfaga
transferencia de bloque. Otra rfaga de transferencia de bloque comienza
inmediatamente despus de la finalizacin de una rfaga de transferencia
en bloque. En este caso, las transferencias debe estar parado por borrar
la DMAEN poco, o por una NMI ENNMI interrumpir cuando se establece.
Rfagas repetidas en modo de bloqueo de la CPU ejecuta en 20% de su
capacidad continuamente hasta que los repetidos rfaga transferencia de
bloque se detiene.

DMAEN = 0
Reset
DMAREQ DMAEN = 0 = 0 = 0 DMAEN T_Size ! DMAxSZ
DMAxSZ DMAEN = 1 ! [DMADTx T_Size = {2, 3} DMAxSA ! T_SourceAdd Y DMAxSZ
= 0] DMAxDA ! T_DestAdd O DMAEN = 0 = 1
ralent DMAABORT
DMAABORT=0
Esperar a Trigger
[ +Activador Y DMALEVEL = 0 ] O [Trigger= 1Y DMALEVEL= 1] 2 x MCLK
espera CPU, Transferencia una palabra/byte
[ENNMI = 1 Y NMI evento] T_Size ! DMAxSZ O DMAxSA ! [DMALEVEL T_SourceAdd
DMAxDA = 1 ! T_DestAdd Y Disparo = 0]
DMAxSZ > 0 Disminucin T_SourceAdd DMAxSZ Modificar Modificar
T_DestAdd
DMAxSZ DMAxSZ > 0 Y > 0 un mltiplo de 4 palabras/bytes se
transfieren [DMADTx = {6, 7} Y DMAxSZ = 0]
2 x MCLK Estado Rfaga (versin CPU de 2xMCLK)
Figura 6-5. DMA Transferencia Burst-Block Diagrama de estado
Controlador de DMA 296 SLAU144J-diciembre 2004-Revisado 2013 Julio

6.2.3 Iniciar transferencias DMA
Cada canal DMA es configurar de forma independiente de su fuente de

disparo con el DMAxTSELx bits, como se describe en la Tabla 6-2. La
DMAxTSELx bits debe modificarse nicamente cuando el DMACTLx DMAEN bit es
0. De lo contrario, impredecible DMA activa puede ocurrir.
Cuando se selecciona el gatillo, el gatillo no debe ya se han producido,
o la transferencia no tendr lugar.
Por ejemplo, si el bit CCIFG TACCR2 es seleccionado como un disparador, y
que ya est fijado, no se har la transferencia hasta la prxima vez que
el TACCR2 CCIFG bit est establecido.
6.2.3.1 Edge-Sensitive
DMALEVEL Activa Cuando = 0, el canto de los desencadenadores se usan y el
borde de subida de la seal de activacin inicia la transferencia. En
modo de transferencia, cada transferencia requiere su propio disparo.
Cuando se utiliza bloquear o rfaga de modos de disparo, slo uno es
necesario para iniciar el bloque o rfaga transferencia de bloque.
6.2.3.2 Level-Sensitive
DMALEVEL Activa Cuando = 1, el nivel de disparadores se utilizan. Para
que el funcionamiento sea correcto, el nivel de sensibilidad activa slo
se puede utilizar al disparador externo DMAE0 es seleccionado como el
gatillo. Las transferencias DMA se activan tanto tiempo como la seal de
disparo es muy alta y los bits DMAEN permanece.
La seal de disparo debe seguir siendo alta de un bloque o a la ruptura
de los bloques que se complete la transferencia. Si la seal de disparo
baja durante una rfaga o bloque de transferencia de bloque, el
controlador de DMA se mantiene en su estado actual hasta que el gatillo
se remonta hasta el alta o registros DMA son modificadas por software. Si
el DMA registros no son modificadas por software, cuando la seal de
disparo es alta, la transferencia se reanuda desde donde estaba cuando la
seal de disparo fue baja.
Cuando DMALEVEL = 1, modos de transferencia seleccionado cuando DMADTx =
{0, 1, 2, 3} se recomienda ya que el DMAEN poco se restablece
automticamente tras la transferencia.
6.2.3.3 Ejecucin de instrucciones para detener las transferencias DMA
El DMAONFETCH poco controles cuando la CPU se detiene por una
transferencia DMA. Cuando DMAONFETCH = 0, la CPU se detiene
inmediatamente y la transferencia se inicia cuando se recibe un disparo.
Cuando DMAONFETCH = 1, la CPU termina la instruccin antes del
controlador de DMA se detiene la CPU y el inicio de la transferencia.
NOTA: DMAONFETCH debe utilizarse cuando la DMA escribe en Flash
si el controlador de DMA se utiliza para escribir en la memoria flash, el
DMAONFETCH bit debe ser establecido.
De lo contrario, puede causar funcionamiento impredecible.
Tabla 6-2. DMA Activar operacin
Operacin DMAxTSELx
0000 una transferencia se desencadena cuando el bit est establecido
DMAREQ. El bit i DMAREQ S restablece automticamente cuando se inicia la
transferencia
0001 una transferencia se desencadena cuando el TACCR2 CCIFG indicador
est establecido. El TACCR2 CCIFG pabelln se restablece automticamente
cuando se inicia la transferencia. Si el bit TACCR2 CCIE est
establecida, la bandera CCIFG TACCR2 no activar una transferencia.
0010 UNA transferencia se desencadena cuando el TBCCR2 CCIFG indicador
est establecido. El TBCCR2 CCIFG pabelln se restablece automticamente
cuando se inicia la transferencia. Si el bit TBCCR2 CCIE est

establecida, la bandera CCIFG TBCCR2 no activar una transferencia.
0011 UNA transferencia se desencadena cuando interfaz serial recibe
nuevos datos.
Los dispositivos con USCI_A0 mdulo: una transferencia se desencadena
cuando USCI_A0 recibe nuevos datos. UCA0RXIFG se restablece
automticamente cuando se inicia la transferencia. Si UCA0RXIE se
establece, la UCA0RXIFG bandera no desencadenar una transferencia.
0100 UNA transferencia se activa al interfaz serie est listo para
transmitir datos nuevos.
Los dispositivos con USCI_A0 mdulo: una transferencia se desencadena
cuando USCI_A0 est listo para transmitir datos nuevos.
UCA0TXIFG se restablece automticamente cuando se inicia la
transferencia. Si UCA0TXIE est establecida, la UCA0TXIFG bandera no
desencadenar una transferencia.

Tabla 6-2. DMA Activar funcionamiento (continuacin)
Operacin DMAxTSELx
0101 una transferencia se activa cuando el DAC12_0CTL DAC12IFG indicador
est establecido. El DAC12_0CTL12IFG bandera DAC se borre automticamente
cuando se inicia la transferencia. Si el DAC12_0CTL12IE bit DAC est
establecida, el DAC12_0CTL DAC12IFG bandera no desencadenar una
transferencia.
0110 UNA transferencia est provocado por un ADC12IFGx bandera. Cuando un
canal de conversiones se realizan, la ADC12IFGx correspondiente es el
gatillo. Cuando se utilizan secuencias, la ADC12IFGx para la ltima
conversin de la secuencia es el gatillo. La transferencia se desencadena
cuando la conversin se ha completado y el ADC12IFGx est establecido.
Ajuste de la ADC12IFGx con software no se pondr en marcha una
transferencia. Todos ADC12IFGx banderas se restablece automticamente
cuando el ADC12MEMx asociados registro es accesible para el controlador
de DMA.
0111 UNA transferencia se desencadena cuando el TACCR0 CCIFG indicador
est establecido. El TACCR0 CCIFG pabelln se restablece automticamente
cuando se inicia la transferencia. Si el bit TACCR0 CCIE est
configurado, el TACCR0 CCIFG bandera no desencadenar una transferencia.
1000 UNA transferencia se desencadena cuando el TBCCR0 CCIFG indicador
est establecido. El TBCCR0 CCIFG pabelln se restablece automticamente
cuando se inicia la transferencia. Si el bit TBCCR0 CCIE est
configurado, el TBCCR0 CCIFG bandera no desencadenar una transferencia.
1001 UNA transferencia se desencadena cuando la UCA1RXIFG indicador est
establecido. UCA1RXIFG se restablece automticamente cuando se inicia la
transferencia. Si URXIE1 est establecido, la UCA1RXIFG bandera no
1010 UNA transferencia se desencadena cuando la UCA1TXIFG se ha
establecido el indicador. UCA1TXIFG se restablece automticamente cuando
se inicia la transferencia. Si UTXIE1 est establecido, la UCA1TXIFG

bandera no desencadenar una transferencia.
1011 UNA transferencia se desencadena cuando el multiplicador de hardware
est listo para un nuevo operando.
1100 Transferencia no est activado.
Los dispositivos con USCI_B0 mdulo: una transferencia se desencadena
cuando USCI_B0 recibe nuevos datos. UCB0RXIFG se restablece
automticamente cuando se inicia la transferencia. Si UCB0RXIE est
establecida, la UCB0RXIFG bandera no desencadenar una transferencia.
1101 Transferencia no est activado.
Los dispositivos con USCI_B0 mdulo: una transferencia se desencadena
cuando USCI_B0 est listo para transmitir datos nuevos.
UCB0TXIFG se restablece automticamente cuando se inicia la
transferencia. Si UCB0TXIE est establecida, la UCB0TXIFG bandera no
1110 UNA transferencia se activa cuando el DMAxIFG indicador est
establecido. DMA0IFG activa canal 1, DMA1IFG activa canal 2, y DMA2IFG
activa canal 0. Ninguno de los DMAxIFG banderas se restablece
automticamente cuando se inicia la transferencia.
1111 UNA transferencia es activado por el activador externo DMAE0.
6.2.4 Detener las transferencias DMA
hay dos maneras de detener las transferencias DMA en progreso:
una sola, en bloque, o burst transferencia de bloque puede ser parado
con una NMI interrumpir, si el ENNMI poco se encuentra en el registro
DMACTL1.
Una rfaga transferencia de bloque puede ser detenido por la remocin
DMAEN poco.

6.2.5 Canal DMA las prioridades,
el canal DMA por defecto las prioridades son DMA0-DMA1-DMA2. Si hay dos o
tres dispara simultneamente o estn pendientes, el canal con la
prioridad ms alta se completa la transferencia (solo, en bloque o rfaga
transferencia de bloque) en primer lugar, a continuacin, el segundo
canal prioritario, entonces el tercer canal prioritario. Transferencias
en curso no se detiene si un mayor prioridad canal est activado. La
mayor prioridad canal espera hasta que la transferencia en curso se
completa antes de comenzar.
El canal DMA prioridades son configurables con el ROUNDROBIN. Cuando el
bit est establecido ROUNDROBIN, el canal que se completa una
transferencia se convierte en la prioridad ms baja. El orden de
prioridad de los canales siempre es el mismo, DMA0-DMA1-DMA2 (vase el
Cuadro 6-3).
Tabla 6-3. Las prioridades de los canales
DMA se produce transferencia Prioridad Prioridad Nuevo DMA
DMA0 - DMA1 DMA2 DMA1 DMA2 DMA0 - DMA1 DMA2 DMA0 - DMA1 DMA2 DMA0 - DMA1
DMA2 DMA0 - DMA1 DMA2 DMA0 DMA1 DMA2 DMA0
cuando el bit ROUNDROBIN se borra la prioridad del canal vuelve a la

prioridad por defecto.
6.2.6 Tiempo de ciclo DMA
el controlador DMA requiere uno o dos ciclos de reloj MCLK sincronizar
antes de cada transferencia o bloque completo o burst transferencia de
bloque. Cada byte/word transferencia requiere dos MCLK ciclos despus de
la sincronizacin, y un ciclo de tiempo de espera despus de la
transferencia. Debido a que el controlador de DMA utiliza MCLK, el ciclo
de DMA tiempo depende de la MSP430 modo de funcionamiento y configuracin
del sistema reloj.
Si el MCLK fuente est activa, pero la CPU est apagado, el controlador
de DMA se utilice el MCLK fuente para cada transferencia, sin volver a
habilitar la CPU. Si el MCLK fuente est desactivado, el controlador de
DMA se reinicie MCLK temporalmente, obtenidos con DCOCLK, para la
transferencia o bloque completo o rfaga transferencia de bloque. La CPU
permanece apagado, y una vez terminada la transferencia, MCLK est
apagado. El mximo tiempo de ciclo DMA para todos los modos de
funcionamiento se muestra en la Tabla 6-4.
Tabla 6-4. Mximo tiempo de ciclo DMA Single-Transfer
Modo de funcionamiento de la CPU Clock Source Tiempo Mximo ciclo de DMA
modo Activo MCLK = DCOCLK MCLK 4 ciclos modo Activo MCLK = LFXT1CLK MCLK
4 ciclos modo de bajo consumo L/MIN 0/1 = DCOCLK MCLK MCLK 5 ciclos
(1) modo de baja potencia LPM3/4 MCLK = DCOCLK MCLK 5 ciclos + 6 s
modo de baja potencia LPM0/1 MCLK = LFXT1CLK MCLK 5 ciclos modo de baja
energa LPM3 MCLK = LFXT1CLK MCLK 5 ciclos
(1) modo de bajo consumo L/MIN4 MCLK = LFXT1CLK MCLK 5 ciclos + 6 s
(1) La cantidad adicional de 6 s son necesarios para iniciar la DCOCLK.
Es el t(LPMx) parmetro en la hoja de datos.
6.2.7 Usando la DMA con interrupciones del sistema
son las transferencias DMA no interrumpible por interrupciones del
sistema. Interrupciones del Sistema sigue pendiente hasta la finalizacin
de la transferencia. NMI interrupciones pueden interrumpir el controlador
de DMA si el ENNMI bit.
Rutinas de servicio de interrupcin Sistema son interrumpidos por las
transferencias DMA. Si una rutina de servicio de interrupcin o otra
rutina debe ejecutar sin interrupciones, el controlador de DMA debe estar
desactivado antes de ejecutar la rutina.
www.ti.com
6.2.8 operacin DMA Controlador DMA interrumpe
Cada canal DMA tiene su propio DMAIFG bandera. Cada DMAIFG bandera en
cualquier modo, cuando el correspondiente registro DMAxSZ cuenta a cero.
Si el correspondiente y los GIE DMAIE bits se establecen, una peticin de
interrupcin se genera.
Todos DMAIFG banderas fuente slo un controlador de DMA vector de
interrupcin y, en algunos dispositivos, el vector de interrupcin puede
ser compartida con otros mdulos. Consulte la hoja de datos especficos
del dispositivo para obtener ms informacin.
Para estos dispositivos, el software debe controlar el mdulo respectivo

DMAIFG y banderas para determinar el origen de la interrupcin. La DMAIFG
banderas no se reinician automticamente y debe restablecer software.
Adems, algunos dispositivos utilizan la DMAIV registro. Todos DMAIFG
banderas son priorizados con DMA0IFG es el ms alto, y se combinan para
obtener un nico vector de interrupcin. La ms alta prioridad permitido
interrumpir genera un nmero en el DMAIV registro. Este nmero puede ser
evaluado, o aadido a la contador de programa para introducir
automticamente el software apropiado rutina. Desactiva DMA interrumpe no
afectan la DMAIV valor.
Cualquier acceso, lectura o escritura, registro de la DMAIV restablece
automticamente la bandera de interrupcin pendientes ms alto. Si hay
otra bandera de interrupcin, otra interrupcin se genera inmediatamente
despus de realizar el mantenimiento de la primera interrupcin.
Por ejemplo, supongamos que el DMA0 tiene la prioridad ms alta. Si el
DMA y DMA0IFG2IFG banderas se establecen cuando la rutina de servicio de
interrupcin DMAIV accede al registro, DMA0IFG se restablece
automticamente. Despus de la RETI instruccin de la rutina de servicio
de interrupcin se ejecuta, el DMA2IFG generar otra interrupcin.
El siguiente ejemplo de software muestra el uso recomendado de DMAIV y el
manejo de gastos generales. La DMAIV valor se agrega a la PC para ir
directamente a la rutina.
Los nmeros que se encuentran en la margen derecha se muestre ciclos de
CPU para cada instruccin. Los gastos de software para diferentes fuentes
de interrupcin incluye latencia por interrupcin y volver de interrumpir
ciclos, pero no la gestin de tareas.
Ejemplo 6-1. Ejemplo de Software DMAIV
Vector 14: reservado 5 ; Vector 12: reservado 5 RETI ; Vector 10:
reservado 5 RETI ; Vector 8: Reservado 5 RETI ; Vector 6: canal DMA 2 2
RETI ; Vector 4: canal DMA 1 2 JMP DMA2_HND ; Vector 2: canal DMA 0 2 JMP
DMA1_HND ; Vector 0: No interrumpir 5 JMP DMA0_HND ; Agregar tabla de
Salto 3 RETI ; latencia por interrupcin 6 AGREGAR &DMAIV,PC ;
;controlador de interrupcin de DMA0IFG, DMA1IFG, DMA2IFG DMA_HND
ciclos...
Tarea comienza aqu ; Vector 6: canal DMA 2... ; DMA2_HND
volver al programa principal 5 ; RETI
tarea comienza aqu ; Vector 4: canal DMA 1 ... ; DMA1_HND
tarea comienza aqu ; Vector 2: canal DMA 0... ; DMA0_HND
USCI_B 6.2.9 utilizando el mdulo 2I C con el controlador DMA
El USCI_B 2I C mdulo ofrece dos fuentes de disparo para el controlador
de DMA. La USCI_B 2I C mdulo puede desencadenar una transferencia al
nuevo 2I C se reciben los datos y cuando se necesitan datos para
transmitir.
La transferencia se genera si UCB0RXIFG est establecido. La UCB0RXIFG se
borra automticamente cuando el controlador DMA acepta la transferencia.
Si UCB0RXIE se establece, UCB0RXIFG no activar una transferencia.

una transferencia se activa si UCB0TXIFG. La UCB0TXIFG se borra
automticamente cuando el controlador DMA acepta la transferencia. Si
UCB0TXIE se establece, UCB0TXIFG no activar una transferencia.
6.2.10 Uso de ADC12 con el controlador de DMA
MSP430 dispositivos integrados con un controlador de DMA puede mover
automticamente los datos de cualquier registro ADC12MEMx a otra
ubicacin. Las transferencias DMA se llevan a cabo sin la intervencin de
la CPU y con independencia de los modos de bajo consumo. El controlador
de DMA aumenta la velocidad de procesamiento de la ADC12 mdulo, y mejora
de bajos de potencia de las aplicaciones que permite que la CPU que debe
permanecer apagado mientras que las transferencias de datos.
Las transferencias DMA puede ser activado desde cualquier ADC12IFGx
bandera. Cuando CONSEQx = {0,2 } la ADC12IFGx bandera para la ADC12MEMx
utilizado para la conversin puede desencadenar una transferencia DMA.
Cuando CONSEQx = {1,3 }, el ADC12IFGx bandera para la ltima ADC12MEMx en
la secuencia puede desencadenar una transferencia DMA. La ADC12IFGx
pabelln se borra automticamente cuando el controlador DMA accede a la
ADC12MEMx correspondiente.
6.2.11 Utilizando CAD12 con el controlador de DMA
MSP430 dispositivos con un controlador DMA integrado puede mover
automticamente los datos en el DAC12_xDAT registro. Las transferencias
DMA se llevan a cabo sin la intervencin de la CPU y con independencia de
los modos de bajo consumo.
El controlador DMA aumenta la velocidad de procesamiento en el DAC12
mdulo, y mejora de bajos de potencia de las aplicaciones que permite que
la CPU para permanecer apagado mientras las transferencias de datos.
Las aplicaciones que requieran generacin onda peridica puede
beneficiarse de la utilizacin del controlador de DMA con el DAC12. Por
ejemplo, una aplicacin que genera una forma de onda sinusoidal puede
almacenar la sinusoide valores en una tabla. El controlador DMA puede
funcionar continuamente y transferir automticamente los valores de la
DAC12 a intervalos especficos creacin de la sinusoide con cero
ejecucin de CPU. El DAC12_xCTL DAC12IFG pabelln se borra
automticamente cuando el controlador de DMA accede al DAC12_xDAT
registro.
6.2.12 Escrito en Flash con el controlador de DMA
MSP430 dispositivos integrados con un controlador de DMA puede mover
automticamente los datos en la memoria Flash.
Las transferencias DMA se llevan a cabo sin la intervencin de la CPU e
independiente de cualquier modos de baja potencia. El controlador DMA
realiza el movimiento de la palabra de datos/byte en la memoria Flash. La
escritura se ha realizado el control de distribucin por el Flash
controlador. Escribir las transferencias a la memoria Flash tener xito
si el controlador Flash antes de la transferencia DMA y si el flash no
est ocupado. Para configurar el Flash controlador de accesos de
escritura, consulte el controlador de memoria Flash captulo.
DMA
DMA 6,3 Registros Registros
registros La DMA se enumeran en la Tabla 6-5.
Tabla 6-5.
www.ti.com
Registros DMA
corto registro
control de DMA0 DMA 0 DMACTL control DMACTL1 DMA 1 vectores de
interrupcin 0 DMAIV canal DMA DMA0CTL control canal DMA 0 direccin de
origen DMA0SA canal DMA 0 direccin de destino DMA0DA canal DMA 0 tamao
de transferencia DMA0SZ 1 canales de DMA DMA1CTL control canal DMA 1
direccin de origen DMA1SA canal DMA 1 direccin de destino DMA1DA canal
DMA 1 tamao de transferencia DMA1SZ 2 canal DMA DMA2CTL control canal
DMA 2 direccin de origen DMA2SA canal DMA 2 direccin de destino DMA
DMA2DA de canal 2 tamao de transferencia DMA2SZ
302 controlador de DMA
Tipo de registro Direccin Estado inicial
Lectura/escritura 0122h Restablecer con POR Lectura/escritura 0124h
Restablecer con POR
slo lectura 0126h Restablecer con POR
Lectura/escritura 01D0h Restablecer con POR Lectura/escritura 01D2h ha
cambiado Lectura/escritura 01D6h ha cambiado Lectura/escritura 01Dah
Igual Lectura/escritura 01dch Restablecer con POR Lectura/escritura 01Deh
ha cambiado Lectura/escritura 01E2h ha cambiado Lectura/escritura 01E6h
ha cambiado Lectura/escritura 01E8h Restablecer con POR Lectura/escritura
01EAh ha cambiado Lectura/escritura 01EEh Sin Cambios Lectura/escritura
01F2h ha cambiado
Documentacin
www.ti.com
DMACTL0 6.3.1 Registros DMA, DMA Registro de Control 0
15 14 13 12 11 10 9 8
Reservado DMA2TSELx
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3
2 1 0
DMA1TSELx DMA0TSELx
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) Rw- (0) rw- (0) rw- (0)
Reservado reservado 15-12 bits
DMA2TSELx Bits 11-8 DMA activar seleccione. Estos bits seleccione la
transferencia DMA gatillo.
DMAREQ 0000 bits (software) 0001 TACCR2 CCIFG TBCCR 0010 bit bit2 CCIFG
Serie 0011 datos recibidos UCA0RXIFG Serie 0100 transmisin de datos
listo UCA0TXIFG 0101 DAC12_0CTL12IFG bit DAC 0110 ADC12 ADC12bits IFGx
TACCR0 CCIFG 0111 1000 bits bits CCIFG TBCCR0 Serie 1001 datos recibidos
UCA1RXIFG Serie 1010 transmisin de datos listo UCA1TXIFG listo 1100 1011
Multiplicador Serie datos recibidos UCB0RXIFG Serie 1101 transmisin de
datos listo UCB0TXIFG 1110 DMA0IFG poco activa canal DMA 1 DMA1IFG poco
activa canal DMA 2 DMA2IFG poco activa DMA
1111 canal 0 activador externo DMAE0
DMA1TSELx Bits 7-4 Igual que DMA2TSELx DMA0TSELx Bits 3-0 Igual que
DMA2TSELx
DMACTL1 6.3.2 Registro de Control, DMA 1
15 14 13 12 11 10 9 8 0 0 0 0 0 0 0 0 R0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2
1 0 0 0 0 0 0 RONDA DMAON ENNMI BUSCAR ROBIN
r0 r0 r0 r0 r0 rw- (0) rw- (0) rw- (0) Reservado Bits 15-3 reservados.
Slo lectura. Siempre lea como 0.
Bit 2 DMAONFETCH DMA en buscar
la transferencia DMA 0 ocurre de inmediato.
1 La transferencia DMA se produce el siguiente instruccin trae despus
de la activacin.
ROUNDROBIN Bit 1 round robin. Este bit permite que el round-robin canal
DMA prioridades.
0 Prioridad del canal DMA DMA0 - DMA1 DMA2 DMA 1 prioridad del canal
cambia con cada transferencia
ENNMI Bit 0 Habilitar NMI. Este bit permite la interrupcin de una
transferencia DMA por una interrupcin NMI. Cuando una NMI interrumpe una
transferencia DMA, la transferencia de corriente se realiza con
normalidad, las transferencias se detienen, y DMAABORT.
0 Interrupcin NMI no interrumpir transferencia DMA NMI 1 interrupcin
interrumpe una transferencia DMA
www.ti.com
6.3.3 Registros DMA DMAxCTL, canal DMA x Registro de Control
15 14 13 12 11 10 9 8
Reservado DMADTx DMADSTINCRx DMASRCINCRx rw- (0) rw- (0) rw- (0) rw- (0)
rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0
DMADST DMASRC DMALEVEL DMAEN DMAIFG DMAIE DMAABORT DMAREQ BYTE BYTE rw(0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) Reservado bit
15 Bits Reservados DMADTx 14-12 modo de transferencia DMA.
000 De 001 transferencia en bloque 010 de rfaga Rfaga transferencia en
bloque 011 transferencia de bloque repetido de 100 101 110 transferencia
de bloques repetidos repetidos de rfaga 111 transferencia de bloques
repetidos de rfaga
DMADSTINCRx transferencia de bloque 11-10 bits DMA destino incremento.
Este bit selecciona automtico incremento o decremento de la direccin de
destino despus de cada byte o word. Cuando DMADSTBYTE = 1, la direccin
de destino aumenta o disminuye en una unidad. Cuando DMADSTBYTE = 0, la
direccin de destino aumenta o disminuye en dos. La DMAxDA se copia en un
registro temporal y el registro temporal se incrementa o decrementa.
DMAxDA no se incrementa o decrementa.
00 Direccin de destino es igual 01 direccin de destino es igual 10
direccin de destino se decrementa 11 direccin de destino se incrementa
DMASRCINCRx Bits 9-8 DMA fuente incremento. Este bit selecciona
automtico incremento o decremento de la direccin de origen para cada
byte o word. Cuando DMASRCBYTE = 1, la direccin de la fuente aumenta o

disminuye en una unidad. Cuando DMASRCBYTE = 0, la direccin de la fuente
aumenta o disminuye en dos. La DMAxSA se copia en un registro temporal y
el registro temporal se incrementa o decrementa. DMAxSA no se incrementa
o decrementa.
00 Direccin de origen es igual 01 direccin de origen es variado 10
direccin de origen es decrementado 11 direccin de origen se incrementa
DMADSTBYTE Bit 7 byte DMA destino. Este bit selecciona el destino como un
byte o una palabra.
0 Palabra 1 Byte
6 bits DMASRCBYTE DMA fuente byte. Este bit selecciona la fuente como un
byte o una palabra.
0 Palabra 1 Byte
5 bits DMALEVEL DMA. Este bit selecciona entre edge y nivel de factores
desencadenantes.
0 Sensible al borde (borde de subida) 1 Nivel sensible (nivel alto)
DMAEN DMA activar Bit 4
0 1
3 bits activados DMAIFG DMA
0 bandera de interrupcin interrupcin Interrupcin pendiente pendiente 1
Bit 2 DMA DMAIE enable interrupcin
0 desactivado 1
Controlador de DMA activado 304 SLAU144J-diciembre 2004-Revisado 2013
www.ti.com Registros DMA

DMA 1 bits DMAABORT abortar. Este bit indica si una transferencia DMA fue
interrumpido por una NMI.
0 Transferencia DMA DMA no interrumpida 1 transferencia fue interrumpido
por NMI
0 bits DMAREQ peticin DMA. Controlado por software DMA. DMAREQ se
restablece automticamente.
0 No 1 inicio inicio DMA DMA
, DMA DMAxSA 6.3.4 Registro de la direccin fuente
15 14 13 12 11 10 9 8
Reservado
r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2 1 0
Reservado DMAxSAx
r0 r0 r0 r0 rw rw rw rw 15 14 13 12 11 10 9 8
DMAxSAx
rw rw rw rw rw rw rw rw 7 6 5 4 3 2 1 0
DMAxSAx
rw rw rw rw rw rw rw rw DMAxSA Bits 15-0 DMA direccin fuente La
direccin de origen puntos de registro de la DMA direccin fuente de
transferencias o la primera direccin de origen para transferencias de
bloques. La direccin de la fuente registro bloque permanece inalterada
durante rfagas y de transferencias de bloques.
Los dispositivos que tienen memoria direccionable de 64 KB o a
continuacin contienen una sola palabra en el DMAxSA. La palabra se borra
automticamente cuando por escrito utilizando word. Lee desde esta

ubicacin son siempre leer como cero.
Los dispositivos que tienen rango de memoria direccionable ms all 64 KB
contiene una palabra adicional para la direccin de origen. Bits 15-4 de
esta palabra son reservados y leer siempre a cero. Al escribir a DMAxSA
con formatos word, esta palabra se borran automticamente. Lee de esta
palabra adicional utilizando formatos word, siempre se lee como cero.
www.ti.com
6.3.5 Registros DMA DMAxDA, DMA Direccin de Destino Registro
15 14 13 12 11 10 9 8
Reservado
r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2 1 0
Reservado DMAxDAx
r0 r0 r0 r0 rw rw rw rw 15 14 13 12 11 10 9 8
DMAxDAx
DMAxDAx
rw rw rw rw rw rw rw rw DMAxDA Bits 15-0 DMA direccin de destino la
direccin de destino puntos de registro de la DMA direccin de destino
para las transferencias o la primera direccin de destino para el bloque
Las transferencias. La direccin de destino registro bloque permanece
inalterada durante y rfaga: transferencias de bloques.
Los dispositivos que tienen memoria direccionable de 64 KB o a
continuacin contienen una sola palabra en el DMAxDA.
Los dispositivos que tienen memoria direccionable ms all 64 KB contiene
una palabra adicional para la direccin de destino. Bits 15-4 de esta
palabra son reservados y leer siempre a cero. Al escribir a DMAxDA con
formatos word, esta palabra se borran automticamente. Lee de esta
palabra adicional utilizando formatos word, siempre se lee como cero.
6.3.6 DMAxSZ, Registro de Direcciones DMA Tamao
15 14 13 12 11 10 9 8
DMAxSZx
DMAxSZx
rw rw rw rw rw rw rw rw DMAxSZx Bits 15-0 tamao DMA. El DMA tamao
registro define el nmero de byte/word datos por transferencia en bloque.
DMAxSZ registro disminuye con cada palabra o byte. Cuando DMAxSZ
disminuye a 0, es inmediata y automticamente cargar con su valor de
inicializacin.
00000H Transferencia est desactivado 00001h un byte o una palabra para
ser transferido 00002h dos bytes o palabras han de ser trasladados
0FFFFh 65535 bytes o palabras han de ser trasladados
306 Controlador DMA SLAU144J entre diciembre de 2004 y revisada 2013
www.ti.com
DMAIV 6.3.7 Registros DMA, DMA Registro vector de interrupcin
15 14 13 12 11 10 9 8 0 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2
1 0 0 0 0 0 0 DMAIVx r0 r0 r0 r0 r-- (0) r (0) r (0) r0 Bits 15-0 DMAIVx
DMA vector de interrupcin DMAIV valor Fuente de interrupcin
Interrupcin bandera de interrupcin Contenido Prioridad 00h sin
interrupcin Pendiente: 02h canal DMA 0 DMA0IFG Ms Alto 04h canal DMA 1
DMA1IFG 06h canal DMA 2 DMA2IFG 08h Reservados - 0Ah Reservados - 0Ch
Reservados - 0Eh reservado - la ms baja
SLAU144J-diciembre 2004-Revisado Controlador DMA 2013 Julio 307 presentar
Captulo 7
SLAU144J-diciembre de 2004- Revisado 2013 Julio
Memoria Flash Controlador
Este captulo se describe el funcionamiento del MSP430x2xx controlador de
memoria flash.
Tema ... ... ... .
7.1 Memoria Flash Pgina Introduccin ... ... ... ... . 309 7.2
Segmentacin de Memoria Flash ... ... ... ... ... ... ... .. 309 7.3
Funcionamiento de la memoria Flash ... ... ... ... ... ... ... ... 7,4
311 Registros de Memoria Flash ... ... ... ... ... ... ... 323
308 Controlador de memoria Flash SLAU144J-diciembre 2004-Revisado 2013
www.ti.com Memoria Flash

Memoria Flash Introduccin 7.1 Introduccin
El MSP430 memoria flash es un poco-, el byte-, y la palabradireccionables y programable. El mdulo de la memoria flash tiene un
controlador integrado que controla las operaciones de borrado y de
programacin. El controlador tiene cuatro registros, un generador de
tensin, y un programa de suministro de generador y borrar las tensiones.
Memoria flash MSP430 incluye:
tensin de generacin interna de programacin Bit, byte, o word
programable potencia ultra-Segmento operacin borrar y borrar masa
Marginal marginal 0 y 1 modo de lectura (opcional, consulte el
dispositivo especfico)
La figura 7-1 muestra el diagrama de bloques de la memoria flash y el
controlador.
NOTA: Mnimo VCC en escritura de flash o borrar
el mnimo VCC tensin durante la escritura de flash o operacin de
borrado es de 2,2 V. Si VCC cae por debajo de 2,2 V escribir o borrar, el
resultado de la escritura o borrado es impredecible.
MDB
1 MAB FCTL Direccin Datos Cierre Pestillo
FCTL2 Habilitar
la
retencin FCTL3
Memoria Flash
FCTL4 Matriz
generadora de Distribucin de
datos seguro
Tensin de programacin generador
La Figura 7-1. Mdulo de la memoria Flash Diagrama de bloque
7.2 Segmentacin de Memoria Flash
memoria flash MSP430 es dividido en segmentos. Solo bits, bytes o
palabras pueden ser escritos en memoria flash, pero el segmento es el
tamao ms pequeo de memoria flash que se puede borrar.
La memoria flash est dividido en memoria principal y las secciones. No
hay ninguna diferencia en el funcionamiento de las principales secciones
de memoria y de la informacin. Cdigo o datos puede estar ubicado en
cualquier seccin.
Las diferencias entre las dos secciones son el tamao del segmento y las
direcciones fsicas.
La memoria tiene cuatro segmentos 64 bytes. La memoria principal tiene
uno o ms segmentos 512 bytes. Ver el dispositivo de hoja de datos
especfica para la completa mapa de memoria de un dispositivo.
Los segmentos se dividen en bloques.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Controlador de
memoria Flash 309 presentar documentacin comentarios
www.ti.com Segmentacin de Memoria Flash

La figura 7-2 muestra la segmentacin flash utilizando el ejemplo de 32
KB que flash tiene ocho segmentos principales y cuatro segmentos de
informacin.
0X0FFFF 0x0FFFF 0x0FFFF Segmento 0 Bloque 0x0FE00 0x0FFC0 32-kbyte Flash
0x0FDFF 0x0FFBF Segmento 1 Bloque Memoria principal 0x0FC00 0x0FF80
0x0FF7F 0x0F000 Bloque 2 segmento 0x0FF40 0x010FF 512-byte 0x0FF3F Bloque
Flash 0x0FF00 0x01000 memoria 0x0FFFF Bloque 0x0FEC0 0x0FEBF Segmento
Bloque 61 0x0FE80 0x0FE7F Bloque 62 segmento 0x0FE40 0x0FE3F Bloque 63
segmento 0x e08000. 0x0FE00
0x010FF Segmento A
Segmento B
Segmento C
segmento D 0x01000
Figura 7-2. Segmentos de Memoria Flash, 32 KB Ejemplo
7.2.1 segmenta
segmenta la informacin de memoria est bloqueada por separado de todos
los dems sectores de la LOCKA poco.
Cuando LOCKA = 1, segmenta no se puede escribir o borrar y toda la
informacin est protegida de memoria borrado borrado durante una misa o
programacin de produccin. Cuando LOCKA = 0, segmenta puede borrarse y
escrita como cualquier otro segmento de memoria flash, y toda la

informacin se borra la memoria durante una misa borrado o programacin
de produccin.
El estado del bit LOCKA se cambia cuando el 1 se escribe en l. Escribir
un 0 a LOCKA no tiene efecto. Esto permite programacin flash existentes
las rutinas que se utiliza sin cambios.
Ya desbloqueado? ; Prueba LOCKA JZ SEGA_UNLOCKED ; Desbloquear segmenta
POCO #LOCKA, &FCTL3 ;
segmenta est desbloqueado ; S, continuar ; No, desbloquear segmenta
SEGA_UNLOCKED ; MOV #FWKEY+LOCKA, &FCTL3
ya est bloqueada? ; Prueba LOCKA JNZ SEGA_LOCKED ; segmenta POCO #LOCKA,
&FCTL3 ;
segmenta est bloqueado; S, continuar); No, bloqueo segmenta SEGA_LOCKED
; MOV #FWKEY+LOCKA, &FCTL3
Controlador de memoria Flash 310 SLAU144J entre diciembre de 2004 y
revisada 2013 Julio Enviar comentarios sobre la Documentacin
www.ti.com Operacin Memoria Flash

Memoria Flash 7.3 Operacin
El modo predeterminado de la memoria flash es modo de lectura. En el modo
de lectura, la memoria flash no se borran o por escrito, la
sincronizacin del destello generador generador y la tensin estn
apagados, y la memoria opera de forma idntica en la ROM.
Memoria flash MSP430 es en el sistema programable (ISP) sin la necesidad
de ms tensin externa.
La CPU puede programar su propia memoria flash. La memoria flash escribir
y borrar los modos se seleccionan con la BLKWRT, WRT, POR MERAS y BORRAR
bits y son los siguientes:
Byte o word escribir escritura de Bloque borrar Segmento
borrado masivo (todos los principales segmentos de memoria)
borrar todo (todos los segmentos)
leer o escribir en la memoria flash mientras que est siendo programado o
borrado est prohibido. Ejecucin de CPU si es necesario durante el
escribir o borrar, el cdigo que se debe ejecutar debe estar en la
memoria RAM. Cualquier actualizacin de flash se puede iniciar desde
memoria flash o RAM.
7.3.1 Memoria Flash Generador de distribucin
y las operaciones de borrado Escritura estn controladas por el flash
generador de distribucin se muestra en la Figura 7-3. El flash generador
de frecuencia de funcionamiento, la gama de aproximadamente 257 kHz a 476
kHz aproximadamente (vase fFTG, debe estar en el dispositivo de hoja de
datos especficos).
FSSELx FN5 ... ... ... ... ... ... ... .. FN0 PUC EMEX
ACLK MCLK 00 01 Reset fFTG divisor, 1 !64 10 SMCLK Flash Generador de
Distribucin SMCLK
ESPERA OCUPADOS 11
Figura 7-3. Memoria Flash Generador de Diagrama de bloques
de distribucin 7.3.1.1 Generador Flash Seleccin de reloj
La sincronizacin del destello generador puede obtenerse de ACLK, SMCLK o

MCLK. La fuente de reloj seleccionada debe ser dividido con el FNx bits
para satisfacer las necesidades de frecuencias de la frecuencia se aparta
de las especificaciones durante el escribir o borrar, el resultado fFTG.
Si de la fFTG escribir o borrar puede ser imprevisible, o puede que la
memoria flash destaca por encima de los lmites de funcionamiento fiable.
Si el reloj se ha detectado un error durante la operacin de borrado o
escritura, se cancela la operacin, el indicador est establecido, y el
resultado de la operacin es impredecible.
Mientras que una operacin escribir o borrar seleccionado est activo, el
origen del reloj no puede ser desactivado por el MSP430 en un modo de
baja potencia. La fuente de reloj permanece activo hasta que se complete
la operacin antes de ser desactivado.
Memoria Flash www.ti.com Funcionamiento

7.3.2 Borrar la memoria flash
del borrado de memoria flash bit es 1. Cada bit se puede programar de 1 a
0 considerados individualmente, sino a programar de 0 a 1 ciclo requiere
un borrado. La menor cantidad de flash que se puede borrar es un
segmento. Hay tres modos de borrador seleccionado con el BORRAR y por
MERAS bits enumerados en la Tabla 7-1.
Tabla 7-1. Modos de Borrador
POR MERAS ERASE Borra Modo
0 1 1 0 borrar Segmento borrado masivo (todos los principales segmentos
de memoria)
LOCKA = 0: borrar informacin principal y memoria flash. OPA LOCKA 1 1 =
1: Borrar nicamente memoria flash principal.
Cualquier borrado es iniciado por un quemador inerte escribir en el rango
de direcciones que se va a borrar. El falso escribir inicia la
sincronizacin del destello generador y la operacin de borrado. La
figura 7-4 muestra el ciclo de borrado. El bit de actividad se establece
inmediatamente despus de la escritura ficticia y no vara durante el
ciclo borrado. OCUPADO POR MERAS y BORRAR se borran automticamente
cuando el ciclo se completa. El avance en el ciclo borrado no depende de
la cantidad de memoria flash en un dispositivo. Borrar tiempos de ciclo
son equivalentes para todos MSP430F2xx y MSP430G2xx dispositivos.
Generar Borrar funcionamiento activo quitar tensin de programacin
Programacin de
borrar, se aumenta el consumo VCCCurrent
OCUPADO tmass borrar= 10593/fFTG, tsegment borrar= nt 4819/fFTG
Figura 7-4. Borrar
un falso avance en el ciclo escribir a una direccin que no se encuentra
en el rango que se va a borrar no se inicia el ciclo borrado, no afectan
a la memoria flash, y no est marcado de manera alguna. Este maniqu
errante escribir es ignorado.
www.ti.com Memoria Flash Funcionamiento

7.3.2.1 Iniciar un borrado de memoria Flash
borrar cualquier ciclo se puede iniciar desde memoria flash o de la RAM.
Cuando la operacin de borrado de flash desde el que se inicia en la
memoria flash, toda la sincronizacin se controla con el controlador
flash, mientras que la CPU se mantiene cuando el ciclo se completa
borrado. Erase una vez que el ciclo se completa, la CPU se reanuda
ejecucin de cdigo con la instruccin siguiente a la maniqu escribir.
Al iniciar un ciclo de borrado de memoria flash, es posible borrar el
cdigo necesario para su ejecucin tras la eliminacin. Si esto ocurre,
ejecucin de CPU es impredecible tras la eliminacin ciclo.
El flujo para iniciar un borrado de la memoria flash se muestra en la
Figura 7-5.
Desactivar
Configuracin del vigilante y controlador flash modo de borrado
escritura ficticia
Juego LOCK=1, re-activar watchdog
Figura 7-5. Ciclo de borrado de memoria Flash
asume ACCVIE = NMIIE = IE = 0. ; Segmento Borrar de la memoria flash. 514
Khz < SMCLK < 952 kHz ;
volver a habilitar WDT? ; Hecho, bloquear... ; Falso escribir, borrar S1
MOV #FWKEY+BLOQUEO, &FCTL3 ; permitir borrar CLR segmento &
0FC10h ; BLOQUEO Claro MOV #FWKEY+BORRAR, &FCTL1 ; SMCLK/2 MOV
#FWKEY, &FCTL3 ; Desactivar WDT MOV #FWKEY+FSSEL1+FN0, &FCTL2 ;
MOV #WDTPW+WDTHOLD, &WDTCTL
SLAU144J-diciembre 2004-Revisado 2013 Julio Controlador Memoria Flash 313
Memoria Flash www.ti.com Operacin

7.3.2.2 Iniciar un borrado de la memoria RAM
borrar cualquier ciclo puede iniciarse desde la RAM. En este caso, la CPU
no se celebr y se puede continuar para ejecutar el cdigo de la memoria
RAM. El bit de actividad deben ser consultados para determinar el final
de los ciclos borrado antes de la CPU puede acceder a cualquier flash
direccin nuevamente. Si el acceso se produce un flash mientras est
ocupado = 1, es una infraccin de acceso, ACCVIFG se establece, y el
borrado de los resultados son impredecibles.
El flujo para iniciar un borrado de la memoria flash de la memoria RAM se
Desactivar vigilancia
s OCUPADA = 1
Configuracin controlador flash modo de borrado y
escritura ficticia
s OCUPADA = 1
Set LOCK = 1, re-activar watchdog
Figura 7-6. Ciclo de borrado de memoria RAM
supone ACCVIE = NMIIE = IE = 0. ; Segmento Borrar de la memoria RAM. 514
Khz < SMCLK < 952 kHz ;
volver a habilitar WDT? ; Hecho, bloquear... ; Bucle mientras est
ocupado MOV #FWKEY+LOCK&FCTL3 ; Prueba OCUPADO JNZ L2 ; Falso
escribir, borrar S1 L2 BIT #OCUPADO, &FCTL3 ; permitir borrar CLR
& 0FC10h ; BLOQUEO Claro MOV #FWKEY+BORRAR, &FCTL1 ; SMCLK/2 MOV
#FWKEY&FCTL3 ; bucle mientras est ocupado MOV #FWKEY+FSSEL1+FN0,
&FCTL2; Prueba OCUPADO JNZ L1 y L1 Desactivar WDT BIT #OCUPADO,
&FCTL3 ; MOV #WDTPW+WDTHOLD, &WDTCTL
314 controlador de memoria Flash SLAU144J-diciembre 2004-Revisado 2013
www.ti.com Funcionamiento
7.3.3 Memoria Flash Memoria Flash por escrito
los modos de escritura, seleccionados por el WRT y BLKWRT bits, se
enumeran en la Tabla 7-2.
Tabla 7-2. Modos de Escritura
BLKWRT WRT modo de escritura
0 1 Byte o word escribir 1 Bloque 1
modos de escritura escribir tanto una secuencia de instrucciones
individuales, pero utilizando el bloque modo de escritura es casi el
doble de rpido que modo byte o palabra, porque el voltaje generador
sigue siendo para el bloque completo. La instruccin que modifica un
destino puede ser usado para modificar un flash ubicacin en byte o
palabra modo de escritura o bloquear modo de escritura. UN flash word
(baja y alta bytes) no debe ser escrito ms de dos veces entre borrados.
De lo contrario, pueden producirse daos.
El bit de actividad mientras se establece la operacin de escritura se
activa y desactiva cuando finalice la operacin. Si la operacin de
escritura se inicia desde la RAM, la CPU no deben acceder a flash
mientras est ocupado = 1. De lo contrario, se produce una infraccin de
acceso, ACCVIFG se establece, y la escritura de flash es impredecible.
7.3.3.1 Byte o Word escribir un byte o una palabra operacin de escritura
se puede iniciar desde memoria flash o de la RAM. Al iniciar en memoria
flash, toda la sincronizacin se controla con el controlador flash,
mientras que la CPU se mantiene cuando termina la escritura. Despus de
la grabacin completa, la CPU se reanuda ejecucin de cdigo con la
instruccin siguiente a la escritura. El byte o word escribir
distribucin se muestra en la Figura 7-7.
Aprendizaje activo generar quitar tensin de programacin Programacin
Programacin de la tensin, se aumenta el consumo VCCCurrent
OCUPADO tWord Escribir= 30/f FTG
Figura 7-7. Byte o Word escribir fechas
cuando un byte o una palabra escribir se ejecuta desde la RAM, la CPU
contina ejecutando el cdigo de la memoria RAM. El bit de actividad debe
ser cero antes de que la CPU accede a parpadear de nuevo, de lo contrario
se produce una infraccin de acceso, ACCVIFG se establece, y la escritura

como resultado es impredecible.
En el byte o word, el generado internamente tensin de programacin se
aplica en todo el bloque 64 bytes, cada vez que un byte o una palabra se
escribe, para 27 de los 30 byte o word escribir, la cantidad de tiempo
que el bloque est sometido a ciclos fFTG la programacin. Con cada
tensin se acumula. El tiempo de programacin acumulada, de cualquier
bloque. Si el tiempo de programacin es acumulativo, el bloque debe ser
tCPT, no debe borrarse antes de realizar cualquier otra escribe en
cualquier direccin dentro del bloque. Ver el dispositivo de hoja de
datos especfica para las especificaciones.
Memoria Flash www.ti.com Operacin

7.3.3.2 Iniciar un byte o una palabra de escribir en la memoria Flash
del flujo para iniciar un byte o una palabra escribir desde flash se
Desactivar
Configuracin del vigilante y controlador flash set WRT=1
Escribir byte o palabra
WRT=0, LOCK=1, re-activar watchdog
Figura 7-8. Iniciar un byte o una palabra escribir desde Flash
asume ACCVIE = NMIIE = IE = 0. ; Supone 0FF1Eh ya est borrada ;
Byte/word escribir desde la memoria flash. 514 Khz < SMCLK < 952
kHz ;
volver a habilitar WDT? ; BLOQUEO establecido... ; Hecho. Claro WRT MOV
#FWKEY+BLOQUEO, &FCTL3 ; 0123h -> 0FF1Eh MOV #FWKEY, &FCTL1 ;
permitir escribir MOV # 0123h, & 0FF1Eh ; desactive bloquear MOV
#FWKEY+WRT, &FCTL1 ; SMCLK/2 MOV #FWKEY, &FCTL3 ; Desactivar WDT
MOV #FWKEY+FSSEL1+FN0, &FCTL2 ; MOV #WDTPW+WDTHOLD, &WDTCTL
Controlador de memoria Flash 316 SLAU144J-diciembre 2004-Revisado 2013
www.ti.com
7.3.3.3 Funcionamiento de la memoria Flash Iniciar un byte o una palabra
Escritura de la memoria RAM
El flujo para iniciar un byte o una palabra escribir desde la RAM se
s OCUPADA = 1
Configuracin controlador flash y WRT=1
s OCUPADA = 1
Set WRT=0, BLOQUEO = 1 re-activar watchdog

Figura 7-9. Iniciar un byte o una palabra de la memoria RAM Escritura
asume ACCVIE = NMIIE = IE = 0. ; Supone 0FF1Eh ya est borrada ;
Byte/word escribir desde la RAM. 514 Khz < SMCLK < 952 kHz ;
volver a habilitar WDT? ; BLOQUEO establecido... ; Claro WRT MOV
#FWKEY+BLOQUEO, &FCTL3 ; bucle mientras est ocupado MOV #FWKEY,
&FCTL1 ; Prueba OCUPADO JNZ L2 ; 0123h -> 0FF1L2 POCO Eh #OCUPADO,
FCTL3 ; permitir escribir MOV # 0123h, & 0FF1Eh ; BLOQUEO Claro MOV
#FWKEY+WRT, &FCTL1 ; SMCLK/2 MOV #FWKEY, &FCTL3 ; bucle mientras
est ocupado MOV #FWKEY+FSSEL1+FN0, &FCTL2; Prueba OCUPADO JNZ L1 y
L1 Desactivar WDT BIT #OCUPADO, FCTL3 ; MOV #WDTPW+WDTHOLD, &WDTCTL
SLAU144J-diciembre 2004-Revisado 2013 Julio Flash Memory Controller 317
Memoria Flash www.ti.com

7.3.3.4 Operacin Bloque Escribir
la escritura de bloque se puede utilizar para acelerar la escritura de
flash proceso secuencial cuando muchos bytes o palabras deben
programarse. La programacin de la memoria flash sigue siendo el de la
duracin de la escritura el bloque 64 bytes. El tiempo de programacin
tCPT acumulado no se debe exceder para cualquier bloque durante una
escritura de bloques.
Una escritura de bloques no se puede iniciar desde en la memoria flash.
La escritura de bloque se debe iniciar desde la RAM. El bit de actividad
se mantiene durante todo el perodo de duracin de la escritura del
bloque. La espera se debe comprobar bits entre escribir cada byte o word
en el bloque. Cuando ESPERE se establece el siguiente byte o word del
bloqueo puede ser escrito. Al escribir bloques sucesivos, el BLKWRT bit
debe ser limpiado despus el bloque actual es completa. BLKWRT se puede
iniciar el siguiente bloque escribir despus de que el tiempo de
recuperacin necesario flash por completar la escritura que indica el
siguiente bloque se puede escribir. tienden. OCUPADO es borrada despus
de cada bloque La Figura 7-10 muestra la escritura del bloque de
distribucin.
BLKWRT poco
Escribir en flash por ejemplo , MOV# 123h Flash
Generar Aprendizaje Activo quitar tensin de programacin Programacin
Programacin tensin acumulada Tiempo tCPT! =< 4ms, se aumenta el
consumo VCCCurrent
OCUPADO
tBlock, 0= 25/fFTG tBlock, 1-63 1-63 1-63= 18/fFTG tBlock, 1-63 1-63 163= 18/fFTG tienden= 6/fFTG
ESPERAR
Figura 7-10. Ciclo de Distribucin Block-Write
318 controlador de memoria Flash SLAU144J-diciembre 2004-Revisado 2013
www.ti.com
7.3.3.5 Funcionamiento Memoria flash de escritura del bloque y el ejemplo
de una escritura de bloques se muestra en la Figura 7-11 y el siguiente
ejemplo.
s OCUPADA = 1
Configuracin controlador flash
BLKWRT=WRT=1
s ESPERE= 0?
No hay bloqueo Frontera?
Conjunto BLKWRT=0
s OCUPADA = 1
s otro bloque?
Set WRT=0, LOCK=1 re-activar WDT
Figura 7-11. Escritura de Bloque Flujo
Memoria Flash Operacin www.ti.com

escribir un bloque a partir de 0F000h. ;
Se debe ejecutar desde la memoria RAM, asume Flash ya est borrada. ;
Supone ACCVIE = NMIIE = IE = 0. ; 514 Khz < SMCLK < 952 kHz ;
Fin de bloque? ; Disminucin escritura JNZ L2 ; Punto de siguiente
palabra DEC R5 ; bucle mientras ESPERAR = 0 CIND R6 ; el Test ESPERAR JZ
L3 ; Escribir ubicacin DE L3 ESPERAR, &FCTL3 ; Habilitar escritura
de bloque L2 MOV Write_Value,0 (R6) ; desactive bloquear MOV
#FWKEY+BLKWRT+WRT, &FCTL1 ; SMCLK/2 MOV #FWKEY, &FCTL3 ; bucle
mientras MOV #FWKEY+FSSEL1+FN0, &FCTL2; Prueba OCUPADO JNZ L1 ;
Desactivar WDT DE L1 OCUPADO, FCTL3 ; Write puntero MOV #WDTPW+WDTHOLD,
&WDTCTL ; utilizar como escritura MOV # 0F000h,R6 ; MOV #32,R5
Re-activar WDT si es necesario, Bloquear... ; Bucle mientras MOV
#FWKEY+BLOQUEO, &FCTL3 ; Prueba OCUPADO JNZ L4 ; Claro WRT,BLKWRT L4
#OCUPADO, FCTL3 ; MOV #FWKEY, &FCTL1
7.3.4 Acceso a memoria Flash durante la escritura o Borrar
cuando cualquier escritura o cualquier operacin de borrado de la memoria
RAM se inicia y mientras est ocupado = 1, la CPU no puede leer
o escribir en flash o desde cualquier ubicacin. De lo contrario, se
produce una infraccin de acceso, ACCVIFG est establecido, y el
resultado es impredecible. Adems, si la escritura en flash es tratado
con WRT = 0, la bandera de interrupcin ACCVIFG se establece, y la
memoria flash se ven afectados.
Cuando un byte o una palabra escribir o cualquier operacin de borrado
desde el que se inicia en la memoria flash, el flash controlador devuelve
cdigo operacional 03FFFh a la CPU a la siguiente instruccin fetch. Opcode 03FFFh es la instruccin JMP PC. Esto hace que la CPU para el bucle
hasta que el proceso de flash haya terminado. Cuando la operacin ha
terminado y ocupado = 0, el controlador flash permite a la CPU para

obtener el buen cdigo operacional y ejecucin del programa se reanuda.
Las condiciones de acceso a la memoria flash mientras est ocupado = 1 se
enumeran en la Tabla 7-3.
Tabla 7-3. Flash acceso mientras est ocupado = 1
Flash Flash Acceso ESPERAR
ACCVIFG lectura del resultado 0 = 0. 03FFFh es el valor ledo.
Cualquier borrado, o escribir 0 ACCVIFG = 1. Escribir es ignorado. byte o
word escriba las instrucciones fetch ACCVIFG 0 = 0. CPU obtiene 03FFFh.
Esta es la instruccin JMP PC.
Cualquier 0 ACCVIFG = 1, 1 = BLOQUEO ACCVIFG leer 1 = 0. 03FFFh es el
valor ledo. Escritura escritura de Bloque 1 ACCVIFG = 0. Escribir es
escrito.
Instruccin trae 1 ACCVIFG = 1, 1 = bloqueo
interrumpe se desactivan automticamente durante el funcionamiento de
destello cuando la EEI EEIEX = 0 y = 0 y el MSP430x20xx y MSP430G2xx
dispositivos donde la EEI y EEIEX no estn presentes. Despus de que el
flash se complet la operacin, las interrupciones se activa
automticamente. Cualquier interrupcin que se ha producido durante la
operacin tiene su distintivo asociado conjunto y genera una peticin de
interrupcin cuando vuelva a estar habilitado.
Cuando EEIEX GIE = 1 y = 1, una interrupcin cancela inmediatamente
cualquier funcionamiento de destello y el indicador est establecido.
Cuando la EEI = 1, GIE = 1, y = 0 EEIEX, borrar un segmento se ve
interrumpida por una interrupcin pendiente cada 32 ciclos. Despus de
realizar el mantenimiento de la interrupcin, el segmento borrar se
contina por lo menos durante 32 fFTG hasta que se haya completado.
Durante el mantenimiento de la interrupcin, el bit ocupado se mantiene
pero el fFTG ciclos o en la memoria flash se puede acceder por la CPU sin
causar una infraccin de acceso se produce. Anidar interrupciones y
utilizando la instruccin RETI en rutinas de servicio de interrupcin no
son compatibles.

La operacin del temporizador (en modo vigilante) debe estar desactivado
antes de que un borrado de la memoria flash. Un restablecimiento
interrumpe el borrar y los resultados son impredecibles. Tras la
eliminacin ciclo ha terminado, el guardin puede ser re- habilitado.
7.3.5 Parada de un ciclo escribir o borrar
cualquier escribir o borrar operacin puede ser parado antes de su
terminacin normal mediante la configuracin de la salida de emergencia
poco EMEX. Ajuste del EMEX poco se detiene la operacin activa
inmediatamente y se detiene el flash controlador. Todas estas
operaciones, y el flash vuelve a modo de lectura y todos los bits en el
registro FCTL1 se restablece. El resultado de la operacin es
impredecible.
7.3.6 Modo de lectura Marginal
marginal el modo de lectura puede ser usado para verificar la integridad

del contenido de la memoria flash. Esta funcin se lleva a cabo en
determinados dispositivos 2xx; vase el dispositivo de hoja de datos
especficos de disponibilidad. En modo de lectura marginal marginal
programado memoria flash poco lugares puede ser detectado. Los eventos
que podran producir esta situacin son inadecuadas las operaciones del
programa. Uno de los mtodos para fFTG configuracin, o violacin de VCC
durante mnimo borrar o identificacin de estas ubicaciones de memoria
sera la de realizar peridicamente un clculo de la suma de una seccin
de la memoria flash (por ejemplo, un flash segmento) y repetir este
procedimiento con el modo de lectura marginal. Si no coinciden, se podra
indicar que se trata de un aprendizaje insuficiente memoria flash
ubicacin. Es posible actualizar la memoria Flash segmento marginal
desactivando modo de lectura, copia de la memoria RAM, borrando la serie
flash, y para que desde la RAM.
El programa control del contenido de la memoria flash se debe ejecutar
desde la memoria RAM. Ejecucin de cdigo de flash desactiva
automticamente el modo de lectura marginal. La marginal leer los modos
son controlados por el MRG0 y MRG1 registro bits. Ajuste MRG1 se utiliza
para detectar suficientemente programado flash las celdas que contienen
una 1 (no se borran bits). Ajuste MRG0 se utiliza para detectar
suficientemente programado flash las celdas que contienen una 0
(programada bits). Slo uno de estos bits se deben ajustar a la vez. Por
lo tanto, un marginal requiere verificacin de lectura dos pases de
controlar el contenido de la memoria flash de su integridad. Marginal en
modo de lectura, el flash velocidad de acceso (MCLK) debe limitarse a 1
MHz (vase el dispositivo especfico).
7.3.7 Configuracin y acceder a la memoria Flash
del Controlador FCTLx registros son 16 bits protegido con contrasea
lectura/escritura registra. Acceso de lectura o escritura debe utilizar
word instrucciones y accesos de escritura debe incluir la contrasea de
escritura 0A5h en el byte superior. Cualquier escribir en cualquier FCTLx
registrarse con cualquier valor distinto de 0A5h en el byte superior es
una clave de seguridad violacin, establece el KEYV bandera y desencadena
una PUC restablecimiento del sistema. Cualquier lectura de cualquier
FCTLx registra lee 096h en el byte superior.
Cualquier escritura en FCTL1 durante un borrado o byte o word operacin
de escritura es una infraccin de acceso y se establece ACCVIFG. Por
escrito a FCTL1 es permitido en el bloque modo de escritura cuando
ESPERAR = 1, pero escribir a FCTL1 en modo escritura de bloque cuando
ESPERAR = 0 es una infraccin de acceso y se establece ACCVIFG.
Cualquier escritura en FCTL2 cuando la lnea ocupada = 1 es una
infraccin de acceso.
Cualquier FCTLx registro podr ser ledo cuando la lnea est ocupada =
1. Una lectura no causa una infraccin de acceso.
7.3.8 Controlador de memoria Flash
flash interrumpe el controlador tiene dos fuentes de interrupcin, KEYV y
ACCVIFG. ACCVIFG se establece cuando se produce una infraccin de acceso.
Cuando el ACCVIE poco se vuelve a habilitar despus de un flash escribir
o borrar, un conjunto ACCVIFG bandera genera una peticin de
interrupcin. Las fuentes de la NMI ACCVIFG vector de interrupcin, de
modo que no es necesario GIE a establecerse para ACCVIFG para solicitar
una interrupcin. ACCVIFG tambin puede ser controlado por software para
determinar si se ha producido una infraccin de acceso. ACCVIFG se debe

restablecer mediante software.
La clave violacin bandera KEYV se establece cuando cualquiera de los
registros de control flash se escriben con una contrasea incorrecta.
Cuando esto ocurre, el PUC se genera inmediatamente el dispositivo.
7.3.9 Los dispositivos de memoria Flash Programacin
hay tres opciones de programacin de un dispositivo flash MSP430. Todas
las opciones de programacin del sistema:
Memoria Flash
Programa Operacin www.ti.com travs de JTAG el Programa a travs
del cargador bootstrap Programa a travs de una solucin personalizada
7.3.9.1 Programacin Memoria Flash
MSP430 JTAG mediante dispositivos se pueden programar mediante el puerto
JTAG. La interfaz JTAG requiere cuatro seales (cinco seales de 20- y
28-pin), suelo y, opcionalmente, VCC y RST/NMI.
El puerto JTAG est protegido por un fusible. Fundir el fusible
deshabilita completamente el puerto JTAG y no es reversible. Un mayor
acceso a los dispositivos mediante JTAG no es posible. Para obtener ms
informacin, consulte el MSP430 Programacin a travs de la interfaz JTAG
Gua del usuario (SLAU320).
7.3.9.2 Programacin Memoria Flash a travs de la cargador bootstrap
(NBS)
Ms dispositivos flash MSP430 contiene un cargador bootstrap. Ver el
dispositivo especfico de hoja de datos para obtener los detalles de
implementacin. La BSL permite a los usuarios leer o programar la memoria
flash o RAM usando un interfaz serie UART. Acceso a la MSP430 memoria
flash a travs de la BSL est protegido por un 256 bits definido por el
usuario contrasea. Para ms detalles, vase el MSP430 Programacin a
travs del Cargador de inicio Gua del usuario (SLAU319).
7.3.9.3 Memoria Flash Programacin a travs de una solucin personalizada
la capacidad del MSP430 CPU a escribir en su propia memoria flash permite
en el sistema personalizado y soluciones de programacin externa como se
muestra en la Figura 7-12. El usuario puede optar por proporcionar los
datos para el MSP430 a travs de cualquier medio disponible (UART, SPI,
etc. ). Software desarrollado por el usuario puede recibir los datos y
programa la memoria flash. Dado que este tipo de solucin es desarrollado
por el usuario, que puede ser completamente personalizado para adaptarse
a la aplicacin las necesidades para la programacin, borrado, o para
actualizar la memoria flash.
Memoria Flash comandos, datos, etc.
UART, Px.x, la CPU ejecuta Host MSP430 SPI software de usuario, etc.
Lectura/escritura memoria flash
Figura 7-12. Solucin de Programacin User-Developed
Controlador de memoria Flash 322 SLAU144J-diciembre 2004-Revisado 2013

Memoria Flash 7.4 Registros Registros
registros La memoria flash se enumeran en la Tabla 7-4.
Tabla 7-4. Registros de Memoria Flash
Registro Formulario Registro Inicial Direccin de tipo
memoria Flash registro de control 1 FCTL1 read/write 0x0128 0x9600 con
memoria Flash PUC 2 registro de control FCTL2 de lectura/escritura 0x012A
0x9642 con PUC
(1) memoria Flash registro de control 3 FCTL 3 lectura/escritura 0x012C
0x9658 con PUC
(2) memoria Flash registro de control FCTL4 4 lectura/escritura 0x01ES DE
0x0000 con PUC
Enable Interrupcin IE1 1 lectura/escritura 0x0000 Reset con bandera de
interrupcin 1 PUC IFG1 read/write 0x0002
(1) KEYV se restablece con POR.
(2) no est presente en todos los dispositivos. Ver datos especficos de
cada dispositivo.
Memoria Flash
7.4.1 Registros www.ti.com FCTL1, memoria Flash Registro de Control
15 14 13 12 11 10 9 8
FRKEY, ledo en 096h FWKEY, debe ser escrita como 0A5h
7 6 5 4 3 2 1 0
(1) (1) BLKWRT WRT Reservados EEIEX LA EEI POR MERAS BORRAR Reservados
rw-0 rw-0 r0 rw-0 rw-0 rw-0 rw-0 r0 Bits 15-8 FRKEY FCTLx contrasea.
Siempre lee como 096h. Debe ser escrita como 0A5h. Por escrito cualquier
otro valor genera un PUC.
FWKEY BLKWRT Bloque 7 bits modo de escritura. WRT tambin debe
configurarse para bloquear modo de escritura. BLKWRT se restablece
automticamente cuando EMEX.
0 Bloques de modo de escritura est apagado 1 cuadra de modo de escritura
se encuentra en
WRT Bit 6 Escribir. Este bit se utiliza para seleccionar el modo de
escritura. WRT se restablece automticamente cuando EMEX.
0 Modo de escritura est apagado 1 modo de escritura de
5 bits Reservados reservados. Siempre lea como 0.
Bit 4 EEIEX Interrupcin de emergencia permiten salir. Este bit permite
establecer una interrupcin a causa de una salida de emergencia cuando un
flash GIE = 1. EEIEX se restablece automticamente cuando EMEX.
0 Salida de interrupcin deshabilitado.
1 Salida de interrupcin activada.
La EEI 3 Bits permiten borrar interrupciones. Este ajuste permite borrar
un segmento que se vio interrumpida por una peticin de interrupcin.
Despus de la interrupcin se presta el ciclo se reanuda borrado.
Interrupciones durante 0 segmento borrar desactivada.

Interrupciones durante 1 segmento activado el borrado.
Bit 2 Masa por MERAS y borrar. Estos bits se utilizan en conjunto para
seleccionar el modo de borrado. POR MERAS y BORRAR BORRAR Bit 1 se
restablece automticamente cuando EMEX.
ERASE Borra POR MERAS Ciclo
0 0 0 1 No borrar Borrar segmento individual slo 1 0 Borrar todos los
principales segmentos de memoria OPA LOCKA 1 1 = 0: borrar informacin
principal y memoria flash.
LOCKUN = 1: Borrar slo memoria flash principal.
Reservado 0 bits reservados. Siempre lea como 0.
(1) no presente el MSP430x20xx y MSP430G2xx dispositivos.
7.4.2 FCTL2, memoria Flash Registro de Control
15 14 13 12 11 10 9 8
FWKEYx, 096h debe ser escrita como 0A5h
7 6 5 4 3 2 1 0
rw FSSELx FNx-0 rw-1 rw-0 rw-0 rw-0 rw-0 rw-1 rw-0 Bits 15-8 FWKEYx FCTLx
contrasea. Siempre lee como 096h. Debe ser escrita como 0A5h. Por
escrito cualquier otro valor genera un PUC.
FSSELx Bits 7-6 Flash fuente de reloj controlador
ACLK seleccionar 00 10 01 MCLK SMCLK SMCLK
FNx 11 Bits 5-0 controlador Flash divisor de reloj. Estos seis bits
seleccione el divisor para que el flash reloj del controlador. El divisor
es FNx + 1. Por ejemplo, cuando FNx = 00h, el divisor es 1. Cuando FNx =
03Fh, el divisor es de 64.
Controlador de memoria Flash 324 SLAU144J-diciembre de 2004 y revisada
www.ti.com
7.4.3 registros de memoria Flash FCTL3, memoria Flash Registro de Control
15 14 13 12 11 10 9 8
FWKEYx, 096h debe ser escrita como 0A5h
7 6 5 4 3 2 1 0 FALLA LOCKA EMEX ESPERA DE BLOQUEO ACCVIFG KEYV OCUPADO
r(w)-0 r(w)-1 rw-0 rw-1 r-1 rw-0 rw- (0) r(w)-0 Bits 15-8 FWKEYx FCTLx
contrasea. Siempre lee como 096h. Debe ser escrita como 0A5h. Por
escrito cualquier otro valor genera un PUC.
Bit 7 NO falla. Este bit se configura si el origen del reloj fFTG falla,
o un flash se anular la operacin de una interrupcin cuando EEIEX = 1.
NO se debe restablecer con el software.
0 No 1 No
6 bits LOCKA segmenta y bloqueo Info. Escribir un 1 en este bit para
cambiar su estado. Escribir 0 no tiene efecto.
UN Segmento 0 desbloqueado y toda la informacin se borra la memoria
durante una misa borrar.
1 UN segmento bloqueado, por lo que toda la informacin est protegida de
memoria borrado borrado durante una misa.
EMEX 5 bits
0 salida de emergencia salida de emergencia salida de emergencia 1
Bit 4 Bloqueo BLOQUEO. Este bit se desbloquea la memoria flash para

escribir o borrar. El bloqueo poco se puede definir cualquier momento
durante un byte o una palabra escribir o borrar, y la operacin se lleva
a cabo con normalidad. En el bloque modo de escritura si el bloqueo est
definido aunque BLKWRT = ESPERAR = 1, entonces BLKWRT y ESPERAR se
restablece y el modo termina normalmente.
0 Desbloqueado 1
Bit 3 bloqueado ESPERAR esperar. Indica que la memoria flash se ha
escrito.
0 La memoria flash no est preparada para el siguiente byte/word escribir
1 La memoria flash est listo para el siguiente byte/word escribir
ACCVIFG Bit 2 infraccin de acceso
Bit 1 Flash KEYV clave de seguridad violacin. Este bit indica una
contrasea incorrecta FCTLx fue escrito con cualquier flash registro de
control y genera un PUC cuando juego. KEYV se debe restablecer con el
software.
Contrasea FCTLx 0 fue escrito correctamente contrasea FCTLx 1 fue
escrito incorrectamente
0 Bit ocupado ocupado. Este bit indica el estado de la sincronizacin del
destello generador.
0 1 Ocupado no ocupado
Memoria Flash
7.4.4 Registros www.ti.com FCTL4, memoria Flash Control Registro
Este registro no est disponible en todos los dispositivos. Ver el
dispositivo especfico de hoja de datos para obtener ms informacin.
15 14 13 12 11 10 9 8
FWKEYx, 096h debe ser escrito como 0A5h
7 6 5 4 3 2 1 0
MRG1 MRG0
r-0 r-0 rw-0 rw-0 r-0 r-0 r-0 r-0 Bits 15-8 FWKEYx FCTLx contrasea.
Siempre lee como 096h. Debe ser escrita como 0A5h. Por escrito cualquier
otro valor genera un PUC.
Reservado Bits 7-6 Reserved. Siempre lea como 0.
MRG1 Bit 5 modo Marginal leer 1. Este bit permite al marginal 1 modo de
lectura. La marginal leer 1 bit se borra si la CPU se inicia ejecucin de
la memoria flash. Si ambos MRG1 y MRG0 se establecen MRG1 est activo y
MRG0 es ignorado.
Marginal 0 1 modo de lectura est desactivada.
Marginal 1 1 modo de lectura est activada.
MRG0 Bit 4 modo Marginal leer 0. Este bit permite al marginal 0 modo de
lectura. La marginal modo 0 se borra si la CPU se inicia ejecucin de la
memoria flash. Si ambos MRG1 y MRG0 se establecen MRG1 est activo y MRG0
es ignorado.
Marginal 0 0 modo de lectura est desactivada.
Marginal 1 0 modo de lectura est activada.
3-0 Bits Reservados reservados. Siempre lea como 0.
7.4.5 IE1, de interrupcin permiten registrar 1

7 6 5 4 3 2 1 0
ACCVIE rw-0
Bits 7-6 bits pueden ser utilizados por otros mdulos. Ver el dispositivo
de hoja de datos especfica.
Bit 5 ACCVIE Flash memory access violation enable interrupcin. Este bit
permite al ACCVIFG interrupcin. Porque otros bits en IE1 puede ser
utilizado para otros mdulos, se recomienda para definir o borrar este
bit con BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B
instrucciones.
0 Interrumpir no habilitado 1
bits 4-0 permiti Interrumpir estos bits pueden ser utilizados por otros
mdulos. Ver el dispositivo de hoja de datos especfica.
Captulo 8
SLAU144J-diciembre 2004-2013 Julio revisado
E/S Digital
Este captulo se describe el funcionamiento de los puertos de E/S
digitales.
Tema ... ... ... . Pgina
8.1 Digital I/O Introduccin ... ... ... ... ... ... ... ... 328 Digital
8.2 Operacin de E/S ... ... ... ... ... ... 8,3 328 E/S digitales
registros ... ... ... ... ... ... 333
SLAU144J entre diciembre de 2004 y 2013 Julio revisado E/S Digital 327
E/S Digital
8.1 Introduccin www.ti.com E/S Digital
dispositivos Introduccin MSP430 tener hasta ocho puertos de E/S
digitales, P1 a P8. Cada puerto tiene un mximo de ocho pines de E/S.
Cada E/S se pueden configurar individualmente para direccin de entrada o
de salida, y cada lneas de E/S puede ser individualmente leer o
escribir.
Los puertos P1 y P2 tienen capacidad interrupcin. Cada interrupcin para
el P1 y P2 lneas de E/S puede ser activada individualmente y estn
configurados para proporcionar una interrupcin en un borde de subida o
borde de cada de una seal de entrada. Todos los P1 lneas de E/S fuente
un nico vector de interrupcin, y todos los P2 lneas de E/S fuente de
diferente, nico vector de interrupcin.
La E/S digital incluye:
individual independientemente programables I/Os Cualquier
combinacin de entrada o salida configurables individualmente P1 y P2
interrumpe entrada independiente y registros de datos salida
configurables individualmente las resistencias pullup o pulldown
configurables individualmente pin-oscillator funcin (MSP430 algunos

dispositivos)
NOTA: MSP430G22x0 : Estos dispositivos disponen de pines de E/S P1.2,
P1.5, P1.6 y P1.7. El gpio P1.0, P1.1, P1.3, P1.4, P2.6, P2.7 son
implementadas en este dispositivo, pero no est disponible en el pin del
dispositivo. Para evitar entradas flotantes, estos GPIO, estos digital
I/Os debe ser inicializado correctamente mediante la ejecucin de un
cdigo de inicio. Ver cdigo de inicializacin a continuacin:
Selecciona VLO como baja frecuencia reloj El cdigo de inicializacin
configura gpio P1.0, P1.1, P1.3, P1.4 como insumos con resistencia pulldown activada (es decir, P1REN.x = 1) y GPIO P2.6 y P2.7 se selecciona
como ACLK VLOCLK - vase el captulo sobre el Sistema de reloj para
obtener ms detalles. El registro de bits P1.0, P1.1, P1.3, P1.4 en los
registros P1A, P1DIR, P1IFG, P1IE, P1S, P1SEL y P1REN no debe ser
alterado despus de la inicializacin se ejecuta cdigo. Adems, todos
los registros son Puerto2 no debe ser modificado. ; Config como Entrada
con desplegable activado xor.b # 0x20, BCSCTL3; Terminar disponible
Puerto1 correctamente los pasadores ; mov.b # 0x1B, P1REN;
8.2 Digital operacin de E/S
digital E/S est configurado con software de usuario. La configuracin y el
funcionamiento de la E/S digital en las siguientes secciones se describe.
8.2.1 Registro de entrada PxIN
cada bit en cada PxIN register refleja el valor de la seal de entrada en la E/S
correspondiente cuando el pin pin se configura como funcin de E/S.
Bit = 0: La entrada es baja Bit = 1: La entrada es alta
NOTA: Escribir en Registros de slo lectura PxIN
por escrito a estas de slo lectura registra resultados en aumento del consumo
corriente mientras que el intento de escritura est activo.
8.2.2 Registros de Salida PxOUT
cada bit en cada registro PxOUT es el valor a salida de la E/S correspondiente cuando
el pin pin est configurado como funcin de E/S, direccin de salida, y el pull-up/down
resistor est desactivado.
Bit = 0: El nivel de salida es bajo Bit = 1: La salida es de
si el pin de resistencia pullup/desplegable est activada, el bit correspondiente en el
registro selecciona
PxOUT pullup o pulldown.
Bit = 0: El pin es derribado Bit = 1: El pin se tira de
Registros 8.2.3 Direccin PxDIR
cada bit en cada registro PxDIR selecciona la direccin de la E/S correspondiente,
independientemente de la funcin seleccionada en el pin. PxDIR bits de pines de E/S
que se seleccionan para otras funciones debe ser tal como se requiere en la otra
funcin.
Bit = 0: El puerto est conectado al pin de entrada Bit = 1 direccin: El puerto est
conectado a la salida direccin
8.2.4 Resistencia pullup/desplegable PxREN que registra
cada bit en cada PxREN registro habilita o deshabilita la pullup/resistencia emergente

de la E/S correspondiente. El bit correspondiente en el registro PxOUT selecciona si el
pin es tirar de la palanca hacia arriba o hacia abajo.
Bit = 0: resistencia pullup/desplegable discapacitados Bit = 1: resistencia
pullup/desplegable activado
8.2.5 Seleccin de funciones y Registros PxSEL PxSEL2
pines de Puerto son a menudo con otros perifricos multiplexada las funciones del
mdulo. Ver el dispositivo de hoja de datos especfica para determinar las funciones de
la patilla. Cada PxSEL y PxSEL bit2 se utiliza para seleccionar la funcin de pin - puerto
de E/S mdulo perifrico o funcin.
Tabla 8-1. PxSEL y PxSEL2
PxSEL PxSEL Funcin de Pin2
0 0 funcin de E/S est seleccionada.
0 1 Mdulo perifrico Principal funcin est seleccionada.
1 0 Reservado. Ver datos especficos de cada dispositivo.
1 Secundaria 1 mdulo perifrico funcin est seleccionada.
Ajuste PxSELx = 1 no se establece automticamente el pin. Otro mdulo perifrico
funciones pueden requerir la PxDIRx bits para configurarse segn la direccin
necesaria para la funcin del mdulo. Consulte el pin en el dispositivo los esquemas
especficos de hoja de datos.
NOTA: el ajuste PxREN = 1 Cuando PxSEL = 1
en algunos puertos de E/S en el MSP430F261x y MSP430F2416/7/ 8/9, lo que permite
la resistencia pull-up/desplegable (PxREN = 1) mientras que la funcin del mdulo est
seleccionada (PxSEL = 1) no desactiva la salida lgica. No se recomienda esta
combinacin y puede dar como resultado no deseado en flujo de corriente a travs de
la resistencia interna. Ver el dispositivo especfico de esquemas pin hoja de datos para
obtener ms informacin.
Establecer la direccin de salida Required ; Seleccione ACLK funcin de pin BIS.B #
01h, &P2DIR ; ;Salida ACLK P2.0 en el MSP430F21x1 BIS.B # 01h, &P2SEL
NOTA: P1 y P2 estn desactivados cuando interrumpe PxSEL = 1
cuando cualquier P1SELx o P2SELx bit est establecido el correspondiente pin funcin
de interrupcin est desactivado. Por lo tanto, las seales de estos pines no generar
P1 o P2 interrumpe, independientemente del estado de la correspondiente P1IE o P2IE
poco.
SLAU144J entre diciembre de 2004 y 2013 Julio revisado E/S Digital 329 Enviar
E/S Digital www.ti.com Operacin

Cuando en un puerto se selecciona como una entrada a un perifrico, la seal de
entrada para el perifrico es un trabado representacin de la seal en el pin del
dispositivo. Mientras PxSELx = 1, la seal de entrada sigue la seal en el pin. Sin
embargo, si el PxSELx = 0, la entrada en el perifrico mantiene el valor de la seal de
entrada en el pin del dispositivo antes de que el PxSELx poco se ha restablecido.
8.2.6 Oscilador Pin
Algunos dispositivos MSP430 dispone de un pin funcin oscilador incorporado en
algunos contactos. El oscilador funcin puede utilizarse en aplicaciones de deteccin
tctil capacitiva para eliminar componentes pasivos externos. Adems, el pasador

oscilador puede ser utilizado en aplicaciones de sensores.
No hay componentes externos para crear la oscilacin los sensores capacitivos se
puede conectar directamente al MSP430 polo slido, tpico de histresis de ~0,7 V
cuando el oscilador pin funcin est activada, otras configuraciones de pin se
sobrescribir. El controlador de salida est apagado, mientras que el dbil
pullup/desplegable es activada y controlada por el nivel de tensin en la patilla.
La tensin en la E/S se introduce en el disparador de Schmitt de la patilla y, a
continuacin, enva a un temporizador. La conexin con el temporizador es un
dispositivo concreto y, por lo tanto, definido en el dispositivo especfico de hoja de
datos. El disparador Schmitt est invertido y salida y luego decide si la pullup o el
men desplegable es activado. Debido a la inversin, el pin comienza a oscilar tan
pronto como el pasador pasador oscilador est seleccionada la opcin configuracin.
Algunos de los pin-oscilador enva son combinados por un lgico O antes de pasar a un
reloj temporizador de entrada o captura canal.
Por lo tanto, Slo uno de los pasadores oscilador debe ser activado a la vez. La
frecuencia de oscilacin de cada uno de los pines se define por la carga en el pin y por
el tipo de E/S. E/S analgicas con funciones normalmente muestran una baja
frecuencia de oscilacin de pure digital I/Os. Ver el dispositivo especfico de hoja de
datos para obtener ms informacin. Las clavijas sin carga externa muestran
frecuencias de oscilacin tpica de 1 MHz a 3 MHz
Pin en un oscilador de UN tpico toque aplicacin aplicacin mediante panel tctil
entubadora para el pin se muestra en la Figura 8-1.
Parte de Digital I/opx.y
DVSS DVCC 0 1
1 PAD TAxCLK
TASSELx parte de Timer_A
ID.x
0 1 divisor 16-bit Timer 2 1/2/4/8 TAR 3
Captura Registro CCRx
Figura 8-1. Ejemplo: Circuitos y configuracin mediante la patilla Oscilador
un cambio de la capacitancia de la almohadilla de contacto (externo carga capacitiva)
tiene un efecto sobre el pin frecuencia del oscilador. Acercarse a una punta de dedo
aumenta la capacitancia del panel tctil, por lo tanto, conduce a una menor frecuencia
de oscilacin debido a su largo tiempo de carga. La frecuencia de oscilacin puede
directamente ser capturada en un temporizador incorporado canal. La sensibilidad
tpica de un pin se muestra en la Figura 8-2.
330 E/S digitales SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com Digital operacin de E/S

1,50 VCC= 3,0 V 1,35 1,20 1,05 0,90 0,75 0,60 0,45 0,30
! T0,15
Fosc ! Tpica frecuencia de oscilacin. 0,00 MHz 100 10 50
CLOAD! Capacitancia Externa ! PF
Figura 8-2.
8.2.7 Frecuencia tpica Pin-Oscillation P1 y P2 interrumpe

cada uno de los pines de los puertos P1 y P2 tienen capacidad interrupcin,
configurado con la PxIFG, PxIE PxIES y registros. Todos los pines P1 fuente un nico
vector de interrupcin, y todos los pines P2 fuente otro vector de interrupcin. La
PxIFG registro puede ser analizada para determinar el origen de un P1 o P2
interrupcin.
8.2.7.1 Registros bandera de interrupcin P1IFG, P2IFG
PxIFGx cada bit es la bandera de interrupcin de E/S correspondiente y se activa
cuando la seal de entrada seleccionada borde se produce en el pin. Todos PxIFGx
interrumpir banderas solicitar una interrupcin cuando sus correspondientes PxIE bits y
el bit GIE. Cada PxIFG bandera debe ser restablecido con software. Software tambin
puede establecer cada PxIFG bandera, proporcionando una manera de generar una
interrupcin software.
Bit = 0: No hay interrupcin est pendiente Bit = 1: Una interrupcin Solo est
pendiente las transiciones, no esttico, causa interrupciones. Si cualquier PxIFGx
pabelln se convierte en un Px rutina de servicio de interrupcin, o se establece
despus de que el RETI a la enseanza de Px rutina de servicio de interrupcin se
ejecuta, el conjunto PxIFGx bandera genera otra interrupcin. Esto asegura que cada
transicin es reconocido.
NOTA: Al cambiar Banderas PxIFG PxOUT PxDIR o
por escrito a P1A, P1DIR, P2o P2DIR puede dar lugar a la correspondiente P1IFG o
P2IFG banderas.
8.2.7.2 Borde Interrupcin Seleccionar Registros P1S, P2S
Cada PxIES poco selecciona la interrupcin de la E/S correspondiente.
Bit = 0: La bandera PxIFGx est configurado con una transicin de alta a baja Bit = 1:
El PxIFGx distintivo se establece con una transicin de alta a baja
SLAU144J entre diciembre de 2004 y 2013 Julio revisado E/S Digital 331 Enviar
E/S Digital www.ti.com Operacin

NOTA: Escribir a PxIESx
por escrito a P1S, o P2S puede ser el resultado de la interrupcin correspondiente
banderas.
PxIESx PxINx PxIFGx 0:1 0 puede ser fijado 0:1 1 sin cambios 1:0 0 1:0 1
8.2.7.3 se podrn establecer Enable Interrupcin P1IE, P2IE
Cada PxIE bits permite al asociado PxIFG bandera de interrupcin.
Bit = 0: La interrupcin est desactivado.
Bit = 1: La interrupcin est activada.
8.2.8 Configurar los puertos
no utilizados Los Pasadores pines de E/S debe estar configurada como funcin de E/S,
direccin de salida, y desconectadas en la placa del PC, para evitar una entrada
flotante y reducir el consumo de energa. El valor de los bits PxOUT es irrelevante, ya
que el pin es ajeno. Por otra parte, el integrado resistencia pullup/desplegable puede
ser activado mediante el establecimiento de la PxREN poco del pin sin usar para
prevenir la entrada flotante. Consulte el sistema se restablece, interrupciones, y de los
modos de funcionamiento el captulo para la terminacin de los pin sin utilizar.
332 E/S digitales SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com Digital Registros de E/S

Digital 8.3 Registros de E/S
digital registros de E/S se enumeran en la Tabla 8-2.
Tabla 8-2. E/S Digital registra
Puerto corto formulario Registro Registro de la Direccin
de entrada Tipo Estado inicial P1EN 020h Read only (Slo lectura): Salida P1A 021h
Lectura/escritura idntico sentido P1DIR 022h Lectura/escritura Restablecer con PUC
bandera de interrupcin P1IFG 023h Lectura/escritura Restablecer con PUC
P1 Interrumpir borde Seleccione P1S 024h read/write
Enable Interrupcin Sin P1IE 025h Lectura/escritura Restablecer con PUC
Puerto Seleccione P1SEL 026h Lectura/escritura Restablecer con PUC Puerto Seleccione
2 P1SEL2 041h Lectura/escritura
resistencia cero con PUC Activar P1REN 027h Lectura/escritura
Entrada Reset con PUC P2EN 028h Read only (Slo lectura): Salida DE 029P2h
Lectura/escritura idntico sentido P2DIR 02Ah Lectura/escritura Restablecer con PUC
bandera de interrupcin P2IFG 02Bh Lectura/escritura Restablecer con PUC
P2 Interrumpir borde Seleccione P2S 02Ch read/write
Enable Interrupcin Sin P2IE 02Dh Lectura/escritura Restablecer con PUC
Puerto seleccionar P2SEL 02Eh Lectura/escritura 0C0h con 2 puerto PUC P2SEL2 042h
Lectura/escritura
resistencia cero con PUC Activar P2REN 02Fh Lectura/escritura
de Entrada Reset con PUC P3EN 018h Read only (Slo lectura): Salida DE 019P3h
Lectura/escritura idntico sentido P3DIR 01Ah Lectura/escritura Restablecer con PUC
puerto P3 P3SEL 01Bh Lectura/escritura Restablecer con PUC
Puerto Seleccione 2 P3SEL2 043h Lectura/escritura
Entrada Reset con PUC P4EN 01Ch slo lectura - Salida P4A 01Dh Lectura/escritura
idntico sentido P4DIR 01Eh Lectura/escritura Restablecer con PUC puerto P4 P4SEL
01Fh Lectura/escritura Restablecer con PUC
Entrada Reset con PUC P5EN 030h Slo lectura: Salida DE 031P5h Lectura/escritura
idntico sentido P5DIR 032h Lectura/escritura Restablecer con PUC puerto P5 P5SEL
033h Lectura/escritura Restablecer con PUC
de Entrada Reset con PUC P6EN 034h Read only (Slo lectura): Salida DE 035P6h
Lectura/escritura idntico sentido P6DIR 036h Lectura/escritura Restablecer con PUC
puerto P6 P6SEL 037h Lectura/escritura Restablecer con PUC
resistencia cero con PUC Activar P6REN 013h Lectura/escritura Restablecer con PUC
SLAU144J-diciembre 2004-2013 Julio revisado E/S Digital 333 presentar documentacin
comentarios
E/S Digital registra www.ti.com

Tabla 8-2. Digital I/O registros (continuacin)
Puerto Registro formulario Registro de Direcciones Tipo Estado inicial
de Entrada EN 038P7h Read only (Slo lectura): Salida P7A 03Ah Lectura/escritura
idntico sentido P7DIR 03Ch Lectura/escritura Restablecer con PUC puerto P7 P7SEL
03Eh Lectura/escritura Restablecer con PUC
de Entrada Reset con PUC P8EN 039h Read only (Slo lectura): Salida P8A 03Bh
Lectura/escritura idntico sentido P8DIR 03Dh Lectura/escritura Restablecer con PUC
puerto P8 P8SEL 03Fh Lectura/escritura Restablecer con PUC
resistencia cero con PUC Activar P8REN 015h Lectura/escritura Restablecer con PUC
334 E/S digitales SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
Captulo 9
SLAU144J-DICIEMBRE 2004-Revisado 2013 Julio
Supervisor de tensin de alimentacin (SVS) en
este captulo se describe el funcionamiento de la superintendencia. La
SVS es aplicar en determinados MSP430x2xx dispositivos.
Tema ... ... ... . Pgina
9.1 Supervisor de tensin de alimentacin (SVS)
Introduccin ... ... ... ... ... ... ... ... SVS 336 9.2
Funcionamiento ... ... ... ... ... ... ... SVS 337 Registros
9,3 ... ... ... ... ... ... ... 339
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Supervisor de
tensin de alimentacin (SVS) 335 presentar documentacin comentarios
Supervisor de tensin de alimentacin (SVS) Introduccin www.ti.com

9.1 Supervisor de tensin de alimentacin (SVS) Introduccin
La SVS se utiliza para supervisar el voltaje o una tensin externa. La
SVS puede ser configurado para establecer un indicador o generar una
oferta POR GRUPO cero cuando la tensin de alimentacin o tensin externa
cae por debajo de un umbral seleccionado.
La superintendencia incluye:
vigilancia Seleccionable GRUPO generacin de POR Salida de SVS
comparacin accesible por software condicin de bajo voltaje con
enclavamiento y accesible por software (seleccionable) 14 niveles de
umbral canal externo para monitor externo tensin La SVS diagrama de
Voltaje VCC GRUPO D GRUPO G Restablecer S
SVSIN ~ 50us 1111
0001 !
Treset SVS_POR + 0010 ~ 50us SVSOUT 1011
1101 1100 1.2V
D
G S
Conjunto SVSFG
Restablecer VLD PORON SVSOP SVSON SVSFG SVSCTL Bits
Figura 9-1. Diagrama de bloques SVS
336 Supervisor de tensin de alimentacin (SVS) SLAU144J-diciembre de
2004 y revisada 2013 Julio presentar documentacin comentarios
www.ti.com
SVS SVS Operacin 9.2 Operacin
La SVS detecta si el nivel por debajo de un seleccionable. Puede ser
configurado para proporcionar una POR o establecer un indicador, cuando
un grupo cadas de tensin de baja tensin. La superintendencia est
desactivado despus de un reinicio para ahorrar consumo de corriente.
9.2.1 Configuracin de la SVS
El VLDx bits se utilizan para activar/desactivar los SVS y seleccione uno
de los 14 niveles de umbral comparacin con SVS est apagado cuando VLDx
= 0 y cuando VLDx > 0. El (V(SVS_IT-)) para SVSON poco no se enciende
en la superintendencia.
GRUPO. En su lugar, se refleja el estado de encendido/apagado de la SVS y
puede ser usado para determinar cundo la superintendencia.
Cuando VLDx = 1111, SVSIN canal seleccionado. La tensin en SVSIN se
compara a un nivel interno de aproximadamente 1,25 V.
9.2.2 Comparacin SVS
una condicin de bajo voltaje existe cuando la tensin externa cae por
debajo de su umbral 1,25 -V.
GRUPO desciende por debajo del valor del umbral seleccionado o cualquier
condicin de bajo voltaje SVSFG establece el bit.
El PORON poco activa o desactiva el dispositivo de funcin de reinicio de
la superintendencia. Si PORON = 1, una POR se genera cuando SVSFG. Si
PORON = 0, una condicin de bajo voltaje SVSFG conjuntos, pero no generan
una POR.
La SVSFG poco est cerrada. Esto permite que el usuario software para
determinar si una condicin de bajo voltaje producido anteriormente. La
SVSFG bit debe ser restablecido por software de usuario. Si la condicin
de bajo voltaje todava est presente cuando SVSFG se restablece, se
establece de nuevo inmediatamente por la Superintendencia.
9.2.3 Cambiar el VLDx Bits
cuando el VLDx bits se cambia de cero a cualquier valor distinto de cero
es un solucin automtica que permite retrasar la superintendencia para
resolver circuitos. La td(SVSon) durante este tiempo, la SVS no marcar
una condicin de bajo voltaje td(SVSon) la demora es de aproximadamente
50 s.
o restablecer el dispositivo, y la SVSON bit es borrado. Puede probar el
Software SVSON bit para determinar si el tiempo ha transcurrido y la SVS
es supervisar la tensin correctamente. Mientras que por escrito a SVSCTL
SVSON = 0 se anula la liquidacin automtica SVS demora, la SVS a
interruptor modo activo inmediatamente. De esta manera, la SVS circuitos

podra no ser td(SVSon), y se instalaron en ellas, lo que da lugar a
comportamientos impredecibles.
Cuando el VLDx bits han cambiado con respecto a cualquier valor distinto
de cero a cualquier otro valor distinto de cero el circuito requiere el
tiempo de ~12 s. Ver el dispositivo de hoja de datos especfica.
tsettle para resolver. El tiempo de asentamiento tsettle es un mximo no
se trata de una prctica que impide que demora SVSFG a establecer o para
evitar el restablecimiento del dispositivo. El caudal recomendado para
cambiar entre los niveles se muestra en el cdigo siguiente.
Habilitar SVS por primera vez: ;
... ; Nivel 2,8 V, no causa POR ; MOV.B # 080h, &SVSCTL
... ; Nivel 1,9 V causa POR ; desactivar temporalmente SVS MOV.B # 018h,
&SVSCTL ; Cambio SVS nivel MOV.B # 000h, &SVSCTL ;
SLAU144J-diciembre de 2004-2013 Julio revis Supervisor de tensin de
alimentacin (SVS) 337 presentar documentacin comentarios
SVS
SVS 9.2.4 Funcionamiento www.ti.com Rango de funcionamiento
de cada SUPERINTENDENCIA tiene histresis a reducir la sensibilidad a
pequeos cambios de tensin de alimentacin cuando se est cerca del
lmite. La SVS y SVS/apagn interoperabilidad se muestran en la Figura
GRUPO 9-2.
Software Juegos>0 GRUPO VLD Thle(SVS_IT!), V(SVS_IT!),
V(SVSstart) Thle(B_IT!), V(B_IT!) VCC(inicio)
apagn
apagn Regin BrownSVSOUT Regin 1 0 td(BOR) SVS Circuito Activo t d(BOR) 1
0 td(SVSon) td(SVSR) SVS_POR
indefinido 1 0
Figura 9-2. Los niveles de operacin y los cortes de SVS/Circuito de
Reset
338 Supervisor de tensin de alimentacin (SVS) SLAU144J-diciembre 2004Revisado 2013 Julio Enviar comentarios sobre la Documentacin
www.ti.com
SVS SVS registra 9,3 registra
la SVS registros se enumeran en la Tabla 9-1.
Tabla 9-1. SVS Registros
Registro Formulario Registro Tipo Direccin Estado inicial
SVS Registro de Control SVSCTL Lectura/escritura 055h Restablecer con BOR
SLAU144J-diciembre 2004-Revisado 2013 Julio Supervisor de tensin de
alimentacin (SVS) 339 presentar documentacin comentarios
SVS Registros
9.3.1 www.ti.com SVSCTL, SVS Registro de Control
7 6 5 4 3 2 1 0
VLDx SVSON PORON SVSOP SVSFG
(1) (1) (1) (1) (1) (1) (1) (1) rw-0 rw-0 rw-0 rw-0 rw-0 r rw-0
VLDx Bits 7-4 nivel de tensin detectar. Estos bits encienda el SVS y
seleccione la SVS nominal tensin de umbral. Ver el dispositivo
especfico de hoja de datos de los parmetros.
0000 SUPERINTENDENCIA de 0001 1,9 0010 2,1 V 2,2 V 0011 V 0100 V 0101 2,3
2,4 2,5 V 0110 V 0111 V 1000 2,65 1001 2,8 V 2,9 V 1010 3,2 1011 3,05 V
3,35 V 1100 V 1101 V 1110 3,5 3,7 V 1111 compara SVSIN tensin de entrada
externa de 1,25 V.
PORON POR el Bit 3. Este bit permite al SVSFG bandera para causar una POR
restablecer el dispositivo.
0 SVSFG no causa POR 1 causas POR SVSFG
SVSON SVS 2 bits. Este bit refleja la situacin de SVS. Este bit no se
enciende la superintendencia. La superintendencia est activada de ajuste
VLDx > 0.
0 1 SUPERINTENDENCIA de superintendencia sobre
SVSOP SVS salida 1 Bit. Este bit refleja el valor de salida de la SVS
comparacin.
SVS 0 comparacin de salida es baja 1 SVS comparacin salida es alta
SVSFG Bit 0 SVS bandera. Este bit indica una condicin de bajo voltaje.
SVSFG se mantiene despus de una condicin de baja tensin hasta que se
restablezca por medio de un software.
0 No se ha producido una condicin baja tensin 1 una condicin baja est
presente o se ha producido
(1) restablecer por un reinicio, no por un POR o PUC.
340 Supervisor de tensin de alimentacin (SVS) SLAU144J entre diciembre
de 2004 y revisada 2013 Julio Enviar comentarios sobre la Documentacin
Captulo 10
SLAU144J-diciembre 2004-2013 Julio Revisado
del temporizador+ (WDT+)
El temporizador de vigilancia+ (WDT+) es un 16-bit timer que se puede
utilizar como un organismo de vigilancia o como un temporizador de
intervalos.
Este captulo describe el WDT+ El WDT+ se implementa en todos MSP430x2xx
dispositivos.
Tema ... ... ... .
10.1 Del Temporizador Pgina+ (WDT+) Introduccin ... ... ... ... ... ...
... . 342 10.2 Temporizador Watchdog+
Operacin ... ... ... ... ... ... ... .. 10.3 Del Temporizador 344
Registros+ ... ... ... ... ... ... ... .. 346
SLAU144J entre diciembre de 2004 y revisada del temporizador 2013 Julio+

(WDT+) 341 Enviar comentarios sobre la Documentacin
Temporizador Watchdog+ (WDT+) Introduccin www.ti.com

10.1 Temporizador de vigilancia+ (WDT+) Introduccin
La funcin principal de la WDT+ mdulo es controlado para realizar un
reinicio del sistema despus de un problema de software. Si el intervalo
de tiempo seleccionado expira, el restablecimiento del sistema se genera.
Si la funcin de control no es necesario en una aplicacin, el mdulo se
puede configurar como un temporizador de intervalos y puede generar
interrupciones a intervalos de tiempo seleccionados.
Funciones del temporizador watchdog+ mdulo incluyen:
Cuatro software seleccionable de intervalos de tiempo modo Vigilante
Intervalo de modo Acceso a WDT+ registro de control est
protegido por contrasea Control de RST/funcin de pin NMI
Seleccionable fuente de reloj Puede ser detenido con el fin de
ahorrar energa Reloj fail-safe El WDT+ funcin diagrama de bloques se
NOTA: Facultades del temporizador de Active+
despus de un PUC, el WDT+ mdulo se configura automticamente en el modo
vigilante con un ciclo de reloj 32768 inicial cero el intervalo con el
DCOCLK. El usuario debe configurar o detener el WDT+ antes de la fecha de
vencimiento del intervalo cero inicial.
342 Temporizador de vigilancia+ (WDT+) SLAU144J entre diciembre de 2004 y
www.ti.com
WDTQn 3 P6 P9 Int. Pabelln 2 Y Q13 1 Q15 0 16 !poco
tiempo de vigilancia+ (WDT+) Introduccin
WDTCTL
MDB MSB
0 1 0 1 Contador de impulsos Contrasea Comparar Generador A B
Claro (PUC)
fallos Asyn
1 0 1 16 !
0 bit CLK
EQU EQU permitir la escritura lgica Byte Bajo MCLK R / W
SMCLK ACLK 1 1
BAO
WDTHOLD WDTNMIES WDTNMI
Figura 10-1. Watchdog
comentarios
WDTTMSEL WDTCNTCL WDTSSEL WDTIS1 WDTIS0 LSB

Reloj SMCLK MCLK Solicitud activa Activa Activa ACLK Lgica
Timer + Diagrama de bloques
del temporizador+ (WDT+) 343
Instrumentos
Del Temporizador incorporado+ Operacin www.ti.com

10,2 funcionamiento del temporizador+
El WDT+ mdulo puede ser configurado como un perro guardin o
temporizador con el WDTCTL registro.
El registro tambin contiene WDTCTL bits de control para configurar el
RST/NMI. WDTCTL es de 16 bits, protegido por contrasea,
lectura/escritura registro. Acceso de lectura o escritura debe utilizar
word instrucciones y accesos de escritura debe incluir la contrasea de
escritura 05Ah en el byte superior. Cualquier escritura en WDTCTL con
cualquier valor distinto de 05Ah en el byte superior es una clave de
seguridad violacin y desencadena un restablecimiento del sistema PUC
independientemente del modo de temporizador. Cualquier lectura de WDTCTL
lee 069h en el byte superior. El WDT+ reloj contador debera ser menor o
igual que el sistema (MCLK) frecuencia.
10.2.1 Contador Temporizador Watchdog+
el temporizador de vigilancia+ contador (WDTCNT) es de 16 bits de
contador que no es directamente accesible por software.
La WDTCNT es controlada y los intervalos de tiempo seleccionados mediante
el temporizador de vigilancia+ WDTCTL. registro de control
La WDTCNT pueden ser obtenidos de ACLK o SMCLK. Se selecciona la fuente
del reloj con el WDTSSEL poco.
10.2.2 Modo Vigilante
despus de PUC, el WDT+ mdulo est configurado en el modo vigilante
32768 con un ciclo inicial cero el intervalo con el DCOCLK. El usuario
debe configurar, detener, o borrar el WDT+ antes de la fecha de
vencimiento del cero el intervalo inicial u otro PUC se generar. Cuando
el WDT+ se configura para funcionar en modo vigilante, ya sea por escrito
a WDTCTL con una contrasea incorrecta, o caducidad del intervalo de
tiempo seleccionado desencadena una PUC. EL PUC se restablece el WDT+ a
su estado predeterminado y se configura el RST/NMI pin a modo de reset.
10.2.3 Modo
de temporizador de intervalos el WDTTMSEL poco a 1 selecciona el
intervalo modo temporizador. Este modo se puede utilizar para
proporcionar interrupciones peridicas. En modo temporizador de
intervalo, la bandera WDTIFG est fijado en la fecha de vencimiento del
intervalo de tiempo seleccionado. LA PUC no se genera en modo
temporizador de intervalos en el momento de la caducidad del intervalo
del temporizador y la habilitacin de WDTIFG WDTIE permanece inalterada.
Cuando el WDTIE bits y el bit GIE se establecen, el pabelln WDTIFG pide
una interrupcin. La bandera de interrupcin WDTIFG se restablece
automticamente cuando su peticin de interrupcin es reparado o se puede
poner a cero mediante el software. El vector de interrupcin en modo
temporizador de intervalos es diferente de la de modo vigilante.
NOTA: al modificar el temporizador de vigilancia+
El WDT+ intervalo debera ser cambiado junto con WDTCNTCL = 1 en una sola
instruccin para evitar una inesperada interrupcin inmediata o PUC.
El WDT+ debe ser detenido antes de cambiar la fuente de reloj para evitar
una posible intervalo incorrecto.
10.2.4 Temporizador de Control+ interrumpe
el WDT+ utiliza dos bits de la ecus), control de interrupcin.
El WDT+ bandera de interrupcin, WDTIFG, ubicado en IFG1.0 El WDT+
enable interrupcin, WDTIE, ubicado en IE1.0
al usar el WDT+ en el modo de vigilancia, la bandera WDTIFG fuentes un
reset vector interrupcin. La WDTIFG puede ser utilizado por el reset
rutina de servicio de interrupcin para determinar si la causa del
dispositivo de vigilancia para poner a cero. Si se establece el
indicador, a continuacin, el temporizador de vigilancia+ inici el
restablecimiento ya sea por sincronizacin o por una clave de seguridad
violacin. Si WDTIFG est desactivada, el restablecimiento fue causado
por una fuente diferente.
Cuando se utiliza el WDT+ en modo temporizador de intervalo, la bandera
WDTIFG se establece despus de que el intervalo de tiempo seleccionado y
solicita el WDT+ temporizador de intervalos si la interrupcin y el GIE
WDTIE bits se establecen. El temporizador de intervalos vector de
interrupcin es diferente desde el reinicio vector utilizado en modo
vigilante. En modo temporizador de intervalo, la bandera WDTIFG se
reajusta automticamente cuando la interrupcin sea reparado o se puede
restablecer con el software.
344 Temporizador de vigilancia+ (WDT+) SLAU144J-diciembre 2004-Revisado
www.ti.com+ Operacin del Temporizador

Temporizador de vigilancia 10.2.5 fallos+ Reloj
El WDT+ mdulo proporciona a prueba de fallos de registro asegurar el
reloj con el WDT+ no se puede desactivar en modo vigilante. Esto
significa que los modos de baja potencia puede verse afectada por la
eleccin para el WDT+ reloj. Por ejemplo, si es el WDT ACLK+ fuente de
reloj, LPM4 no estar disponible, ya que el WDT+ evitar ACLK de ser
desactivado. Adems, si ACLK SMCLK o fallar al origen de la WDT+, el WDT+
fuente de reloj se activa automticamente a MCLK. En este caso, si MCLK
proviene de un cristal, y el cristal ha fallado, el fail-safe se activar
la funcin la Contralora y el uso como fuente para MCLK.
Cuando el WDT+ mdulo se utiliza en modo temporizador de intervalo, no
hay prueba de fallos para el origen de reloj.
10.2.6 Funcionamiento modos de baja potencia en
el MSP430 dispositivos tienen varios modos de baja potencia. Las seales
de reloj diferentes estn disponibles en diferentes modos de baja
potencia. Los requisitos de la aplicacin del usuario y el tipo de
registro utilizados determinan cmo el WDT+ debe ser configurado. Por
ejemplo, el WDT+ no deben estar configurados en modo vigilante con SMCLK
como su fuente de reloj si el usuario quiere utilizar modo de baja
potencia 3 porque el WDT+ mantendr SMCLK habilitadas para la fuente de
reloj, lo que aumenta el consumo de corriente de LPM3. Cuando el
temporizador de vigilancia+ no es necesario, el WDTHOLD poco se puede

utilizar para mantener la WDTCNT, reduciendo el consumo de energa.
10.2.7 Ejemplos de Software
cualquier operacin de escritura WDTCTL debe ser una palabra con 05Ah
(WDTPW) en el byte superior:
; borrar peridicamente una vigilancia activa MOV #WDTPW+WDTCNTCL,
&WDTCTL ; Cambio del temporizador+ intervalo MOV
#WDTPW+WDTCNTL+WDTSSEL, &WDTCTL ; Detener la vigilancia MOV
#WDTPW+WDTHOLD, &WDTCTL ; Cambio WDT+ a modo temporizador de
intervalos, reloj/MOV #8192 intervalo WDTPW+WDTCNTCL+WDTTMSEL+WDTIS0,
&WDTCTL ;
SLAU144J-diciembre de 2004-2013 Julio Revisado del temporizador+ (WDT+)
+ Registros del Temporizador

Temporizador Watchdog www.ti.com 10,3+ registra
el WDT+ registros se enumeran en la Tabla 10-1.
Tabla 10-1. Temporizador de vigilancia+ Registros
corto formulario Registro Tipo de registro Direccin Estado inicial
del temporizador registro de control+ WDTCTL Lectura/escritura 0120h
06900h con PUC
SFR enable interrupcin registro 1 IE1 Lectura/escritura 0000h
Restablecer con PUC
(1) SFR registro bandera de interrupcin 1 IFG1 Lectura/escritura 0002h
Restablecer con PUC
(1) WDTIFG se restablece con POR.
346 Temporizador de vigilancia+ (WDT+) SLAU144J-diciembre de 2004 y
www.ti.com+ Registros del temporizador

10.3.1 WDTCTL, Watchdog Timer+ Registro
15 14 13 12 11 10 9 8
WDTPW, 069h debe ser escrita como 05Ah
7 6 5 4 3 2 1 0
WDTHOLD WDTNMIES WDTNMI WDTTMSEL WDTCNTCL WDTSSEL WDTISx
rw-0 rw-0 rw-0 rw-0 r0 (w) rw-0 rw-0 rw-0 Bits 15-8 WDTPW+ contrasea del
temporizador. Lea siempre como 069h. Debe ser escrita como 05Ah, o se
genera una PUC.
Bit 7 WDTHOLD+ del temporizador. Este bit se detiene el temporizador
watchdog+. Ajuste WDTHOLD = 1 cuando el WDT+ no est en uso ahorra
energa.
0 Temporizador de Control+ no es parado 1 temporizador de vigilancia+ se
detiene
WDTNMIES Bit 6 del temporizador+ NMI borde seleccionar. Este bit
selecciona la interrupcin de la NMI interrumpir cuando WDTNMI = 1.
Modificar este bit puede desencadenar una NMI. Modificar esta poco cuando
WDTIE = 0 para evitar provocar accidentalmente una NMI.
0 NMI en borde de subida 1 NMI en borde de cada
WDTNMI Bit 5 del temporizador+ NMI seleccionar. Este bit selecciona la
funcin de la RST/NMI.
0 Funcin Reset funcin
WDTTMSEL NMI 1 Bit 4 del temporizador+
0 seleccin de modo modo Vigilante 1 modo temporizador de intervalo
WDTCNTCL Bit 3 del temporizador contador+ claro. Ajuste WDTCNTCL = 1
borra el valor de conteo a 0000h. WDTCNTCL se restablece automticamente.
Ninguna accin 0 1 = 0000h WDTCNT
WDTSSEL 2 bits+ reloj temporizador de control seleccin de fuente
1 0 SMCLK ACLK
WDTISx Bits 1-0 del temporizador+ intervalo seleccione. Estos bits
seleccione el intervalo del temporizador+ WDTIFG para establecer la
bandera y/o generar un PUC.
Vigilancia 00 fuente de reloj /32768 Vigilancia 01 fuente de reloj /8192
Vigilancia 10 fuente de reloj /512 11 fuente de reloj control /64
SLAU144J-diciembre 2004-2013 Julio Revisado del temporizador+ (WDT+) 347
Temporizador Watchdog+ Registros

10.3.2 www.ti.com IE1, Interrumpir Habilitar registro 1
7 6 5 4 3 2 1 0
NMIIE WDTIE
rw-0
Bit 4 NMI NMIIE enable interrupcin. Este bit permite la interrupcin
NMI. Porque otros bits en IE1 puede ser utilizado para otros mdulos, se
recomienda para definir o borrar este bit con BIS.B o BIC.B
mdulos. Ver datos especficos de cada dispositivo.
WDTIE Bit 0 temporizador Watchdog+ enable interrupcin. Este bit permite
la interrupcin para WDTIFG modo temporizador de intervalos. No es
necesario establecer este bit de modo vigilante. Porque otros bits en IE1
puede ser utilizado para otros mdulos, se recomienda para definir o
borrar este bit con BIS.B o BIC.B instrucciones, en lugar de MOV.B o
CLR.B instrucciones.
IFG1 10.3.3 Registro, bandera de interrupcin 1
7 6 5 4 3 2 1 0
rw-0 NMIIFG WDTIFG rw- (0)
bits 7-5 bits pueden ser utilizados por otros mdulos. Ver datos
Bit 4 NMIIFG bandera de interrupcin NMI. NMIIFG se debe restablecer
mediante software. Porque otros bits de IFG1 puede ser utilizado para que
el resto de los mdulos, se recomienda borrar NMIIFG mediante BIS.B o

BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones.
WDTIFG Bit 0 temporizador Watchdog+ bandera de interrupcin. En modo
vigilante, WDTIFG permanece hasta que reinicio por software. En modo
intervalo, WDTIFG se restablece automticamente la interrupcin por el
servicio, o se puede restablecer mediante software. Porque otros bits de
IFG1 puede ser utilizado para que el resto de los mdulos, se recomienda
borrar WDTIFG mediante BIS.B o BIC.B instrucciones, en lugar de MOV.B o
CLR.B instrucciones.
348 temporizador de control+ (WDT+) SLAU144J entre diciembre de 2004 y
Captulo 11
SLAU144J-diciembre de 2004-Revisado 2013 Julio
Multiplicador de Hardware
Este captulo describe el multiplicador de hardware. El multiplicador de
hardware se implementa en algunos MSP430x2xx dispositivos.
Tema ... ... ... .
11.1 Multiplicador de Hardware pgina
Introduccin ... ... ... ... ... ... ... ... 350 11.2 Operacin
Multiplicador de Hardware ... ... ... ... ... ... ... ... 350 11,3
Registros Multiplicador de Hardware ... ... ... ... ... ... ... ... 354
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Multiplicador de
Hardware 349 presentar documentacin comentarios
Multiplicador de Hardware Introduccin www.ti.com

11.1 Multiplicador de Hardware Introduccin
El multiplicador de hardware es un perifrico y no es parte de la MSP430
CPU. Esto significa, sus actividades no interfieren con las actividades
del CPU. El multiplicador registros registros son perifricos que estn
cargados y ledo con instrucciones de la CPU.
El multiplicador de hardware es compatible con:
multiplicar sin signo Firmado multiplicar multiplicar se
acumulan sin firmar Firmado multiplicar acumular 16x16 bits, 16x8
bits, 8x16 bits, 8x8 bits del multiplicador de hardware diagrama de
15 0 Rw
ICNEDIATCK 130h
15 0 rw MPYS 132h OP1 OP2 138h MAC
MAC 134h 136h 16 x 16
Registro Accesible Multipiler
ICNEDIATCK = 0000 MAC MPYS 32 !bitAdder

ICNEDIATCK MAC, MAC, MAC MPYS
Multiplexor Multiplexor 32 !poco
SUMEXT 13Eh C S 13Ch RESLO RESHI 13 Ah
15 r 0 31 rw rw 0
Figura 11-1. Diagrama de bloque Multiplicador de Hardware
11.2 Multiplicador de Hardware
el multiplicador de hardware compatible con signo multiplicar, firmado
multiplicar sin signo multiplicar acumular y acumular las operaciones
multiplicar firmado. El tipo de operacin es seleccionado por la
direccin que el primer operando es escrito.
El multiplicador de hardware tiene dos 16-bit operando registros, PO1 y
LA OPERACIN 2, y tres resultado registros RESLO, RESHI y SUMEXT. RESLO
almacena el bajo palabra del resultado, RESHI almacena la gran palabra
del resultado, y SUMEXT almacena informacin sobre el resultado. El
resultado es MCLK listo en tres ciclos y se pueden leer con la siguiente
instruccin despus de escribir a la operacin 2, excepto cuando se
utiliza un modo de direccionamiento indirecto para acceder a los
resultados. Cuando se utiliza direccionamiento indirecto por el
resultado, un NOP es necesaria antes de que el resultado est listo.
Multiplicador de Hardware 350 SLAU144J entre diciembre de 2004 y revisada
www.ti.com Multiplicador de Hardware

operando Registros 11.2.1 Funcionamiento
del operando un registro OP1 tiene cuatro direcciones, como se muestra en
la Tabla 11-1, que se utiliza para seleccionar el modo multiplicar.
Por escrito el primer operando a la direccin deseada selecciona el tipo
de operacin multiplicar pero no se inicia ninguna operacin. Escribir el
segundo operando en el operando dos registro OP2 inicia la multiplique.
Escribir OP2 inicia la operacin seleccionada con los valores almacenados
en OP1 y LA OPERACIN 2. El resultado se escribe en los tres registros
resultado RESLO, RESHI y SUMEXT.
Multiplicar las operaciones repetidas se pueden realizar sin necesidad de
recargar OP1 OP1 si el valor se utiliza para operaciones sucesivas. No es
necesario volver a escribir los OP1 valor para realizar las operaciones.
Tabla 11-1. OP1
OP1 Direcciones Registro de la Direccin
0130h Operacin de nombre ICNEDIATCK multiplicar sin signo 0132h MPYS
Firmado multiplicar 0134h MAC multiplicar sin signo se acumulan 0136h MAC
11.2.2 Firmado multiplicar se acumulan Registros Resultado
El resultado bajo registro RESLO tiene la menor 16-bits del resultado del
clculo. El resultado alto registro RESHI contenido dependen de la
operacin multiplicar y se indican en la Tabla 11-2.
Tabla 11-2. Contenido
Modo RESHI RESHI Contenido Superior ICNEDIATCK 16-bits del resultado
El MSB es el signo del resultado. Los bits restantes son la parte
superior 15-bits del resultado. Complemento a dos MPYS notacin se
utiliza para el resultado.
MAC superior 16-bits del resultado superior MAC 16-bits del resultado.
Complemento a dos se emplea para el resultado.
La suma extensin SUMEXT registros contenido dependen de la operacin
multiplicar, que se enumeran en la Tabla 11-3.
Tabla 11-3. Contenido
Modo SUMEXT SUMEXT ICNEDIATCK SUMEXT siempre es 0000h
SUMEXT contiene el signo del resultado
MPYS 00000h = resultado fue positivo o cero
0FFFFh = resultado fue negativo SUMEXT contiene el resultado de la
MAC 0000h = No resultado de
0001h = Resultado tiene un llevar SUMEXT contiene el signo del resultado
MAC 00000h = resultado fue positivo o cero
0FFFFh = resultado fue negativo
Multiplicador de hardware
MAC 11.2.2.1 Operacin www.ti.com Subdesbordamiento y que desbordan el
multiplicador no detecta automticamente subdesbordamiento o
desbordamiento en el MAC. El acumulador de nmeros positivos es de 0 a
7FFF FFFFh y para nmeros negativos es 0FFFF FFFFh a 8000 0000h.
Un subdesbordamiento se produce cuando la suma de dos nmeros negativos
produce un resultado que se encuentra en el rango de un nmero positivo.
Se produce un desbordamiento en la suma de dos nmeros positivos produce
un resultado que se encuentra en el rango de un nmero negativo. En ambos
casos, el SUMEXT registro contiene el signo del resultado, 0FFFFh el
desbordamiento y subdesbordamiento de 0000h. Software de usuario debe
detectar y tratar estas condiciones.
11.2.3
Ejemplos Ejemplos de Software para todos los modos multiplicador. Todos
los modos 8x8 utiliza la direccin absoluta de los registros porque el
ensamblador no permitir .B acceso a word registra cuando se utilizan las
etiquetas del archivo de definiciones estndar.
No hay ninguna extensin de signo necesario en software. Acceder al
multiplicador con un byte instruccin durante un funcionamiento firmado
automticamente una extensin de signo del byte dentro del mdulo
multiplicador.
Resultados de proceso ; ... ; Carga segundo operando ; Carga primer
operando MOV # 05678h, &OP2 ; 16x16 sin firma Multiplique MOV #
01234h, &ICNEDIATCK ;
8x8 Unsigned multiplicarse. Direcciones Absolutas. ;
Resultados de proceso ; ... ; Carga operando 2; Carga primer operando
MOV.B # 034h, 0138h ; MOV.B # 012h, 0130h
resultados de proceso ; ... ; Carga operando 2; Carga primer operando MOV
# 05678h, &OP2 ; 16x16 firmado Multiplicar MOV # 01234h, &MPYS ;
8x8 firmado multiplicarse. Direcciones Absolutas. ;
Resultados de proceso ; ... ; Carga operando 2; Carga primer operando
MOV.B # 034h, 0138h ; MOV.B # 012h, 0132h

# 05678h, &OP2 ; 16x16 sin firma Multiplique acumular MOV # 01234h,
&MAC ;
Proceso resultados ; ... ; Carga operando 2; Carga primer operando MOV.B
# 034h, 0138h ; 8x8 Unsigned Multiplicar se acumulan. Direcciones
Absolutas MOV.B # 012h, 0134h ;
# 05678h, &OP2 ; 16x16 firmado Multiplicar acumular MOV # 01234h,
&MAC ;
Proceso resultados ; ... ; Carga operando 2; Temp. ubicacin para la 2
operando MOV R5, &OP2 ; Carga primer operando MOV.B # 034h,R5 ; 8x8
firmado Multiplicar se acumulan. Direcciones Absolutas MOV.B # 012h,
0136h ;
352 Multiplicador de Hardware SLAU144J entre diciembre de 2004 y revisada
www.ti.com Multiplicador de Hardware Funcionamiento

direccionamiento indirecto 11.2.4
cuando se utilizan RESLO de directos o indirectos autoincrement modo de
direccionamiento para acceder al resultado registros, al menos una
instruccin es necesaria si se carga el segundo operando y acceder a uno
de los registros resultado:
Mover RESHI ; Mueva RESLO MOV @R5, &xxx ; es necesario un ciclo MOV
@R5+ , &xxx ; Carga operando NOP 2; Carga operando 1 MOV &OPER2,
&OP2 ; RESLO direccin en R5 para indirecta &OPER1 MOV,
&ICNEDIATCK ; Acceso resultados multiplicadores con direccionamiento
indirecto MOV #RESLO,R5 ;
11.2.5 mediante interrupciones
si se produce una interrupcin despus de haber escrito OP1, pero antes
de escribir LA OPERACIN 2, y el Multiplicador se utiliza en el servicio
de esa interrupcin, el multiplicador seleccin de modo original se
pierde y los resultados son impredecibles. Para evitar este problema,
desactive interrumpe antes de usar el multiplicador de hardware o de no
utilizar el multiplicador en rutinas de servicio de interrupcin.
Resultados de proceso ; interrupciones puede habilitar antes ; Carga
operando 2EINT ; Carga operando 1 MOV #xxh, &OP2 ; necesario para
convertir MOV #xxh, &ICNEDIATCK ; Deshabilitar interrupciones NOP ;
Deshabilitar interrupciones antes de utilizar el multiplicador de
hardware GRACIAS ;
Multiplicador de Hardware registra

11,3 www.ti.com Multiplicador de Hardware registra
el multiplicador de hardware los registros son listados en la Tabla 11-4.
Tabla 11-4. Multiplicador de Hardware Registros
Registro forma corta Tipo de registro inicial Direccin estado

operando uno - multiplique ICNEDIATCK Lectura/escritura 0130h ha cambiado
operando uno - firmado multiplicar MPYS Lectura/escritura 0132h ha
cambiado operando uno - multiplique acumular MAC Lectura/escritura 0134h
ha cambiado operando, firmado multiplicar acumular MAC Lectura/escritura
0136h ha cambiado operando dos OP2 Lectura/escritura 0138h ha cambiado
Resultado bajo palabra RESLO Lectura/escritura 013Ah Resultado No
Definido alta palabra RESHI Lectura/escritura 013Ch extensin indefinida
Suma registro SUMEXT Leer 013Eh Indefinido
354 Multiplicador de Hardware SLAU144J-diciembre 2004-Revisado 2013 Julio
Captulo 12
Timer_A
Timer_A 2013 Julio es de 16 bits contador/temporizador con captura
mltiple/comparar registros. Este captulo describe el funcionamiento del
Timer_A del MSP430x2xx familia de dispositivos.
Tema ... ... ... .
12.1 Timer_A Pgina Introduccin ... ... ... ... ... .. 356 12.2 Timer_A
Operacin ... ... ... ... ... ... ... ... 357 Registros Timer_A
12,3 ... ... ... ... ... ... ... ... 369
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 355
Timer_A www.ti.com Introduccin

Introduccin
Timer_A Timer_A 12,1 es de 16 bits contador/temporizador con tres
capture/compare registros. Timer_A puede admitir varios captura y
compara, salidas PWM, y el intervalo de sincronizacin. Timer_A
interrupcin tambin dispone de amplias capacidades.
Interrupciones pueden ser generados por el contador en condiciones de
desbordamiento, de cada uno de los capture/compare registros.
Timer_A caractersticas incluyen:
asncrono 16-bit contador/temporizador con cuatro modos de
funcionamiento seleccionables y configurables fuente de reloj Dos o
tres configurable captura y comparar registros Configurable con salidas
PWM capacidad de entrada y salida asncrona cierre registro de
vectores de interrupcin rpida decodificacin de todos Timer_A
interrumpe el diagrama de bloques de Timer_A se muestra en la Figura 121.
NOTA: El uso de la palabra contar
contar se utiliza a lo largo de este captulo. Esto significa que el
contador debe estar en el proceso de escrutinio para la accin que debe
tener lugar. Si un valor concreto es grabar directamente en el contador,
a continuacin, una accin asociada no se llevar a cabo.
356 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio

www.ti.com
Reloj TASSELx idx 15 0
Timer_A Operacin
bloque de temporizador MCx
TACLK ACLK Divisor 00 01 1/2/4/8 Claro SMCLK INCLK 10 11
CMx lgica TACLR CCISx COV
16 !bitTimer contar TAR EQU0 RC
conjunto Modo TAIFG
CCR0 CCR1 CCR2
SCS ICC2A Capturar 00 ICC2B 0 01 GND 10 Modo Sincronizacin del reloj
temporizador 1 11 VCC
ICC
DE SCCI Y EN
Unidad de salida2 EQU0
OUTMODx
Figura 12-1.
15 Timer_A
TACCR2 0
2 Comparacin
de EQU2
0 1 CCIFG TACCR2
D Q2 seal de reloj temporizador Reset
POR
Diagrama de bloque
12,2 Timer_A
Timer_A El mdulo est configurado con software de usuario. La
configuracin y el funcionamiento del Timer_A est explicado en las
12.2.1 16 Bits Contador Temporizador
El de 16 bits contador/temporizador registro, alquitrn, incrementos o
decrementos (segn el modo de funcionamiento) con cada flanco ascendente
de la seal del reloj. TAR puede ser ledo o escrito con el software.
Adems, el temporizador puede generar una interrupcin cuando se
desborda.
TAR se puede borrar mediante el establecimiento de la TACLR poco. Ajuste
TACLR tambin borra el divisor de reloj y direccin de recuento de
up/down mode.
Instruments Incorporated 357 Timer_A
Timer_A www.ti.com Operacin

NOTA: La modificacin Timer_A Registros
se recomienda para detener el temporizador antes de modificar su
funcionamiento (con excepcin de la interrupcin y bandera de
interrupcin) para evitar las condiciones de funcionamiento errneo.
Cuando el reloj est sincronizado con el reloj de la CPU, cualquier
lectura de TAR debe ocurrir mientras el temporizador no est en
funcionamiento o los resultados pueden ser imprevisibles. Por otra parte,
el temporizador se puede leer varias veces durante el funcionamiento, y
el voto de la mayora de software para determinar la lectura correcta.
Cualquier escritura en TAR tendr efecto inmediato.
12.2.1.1 Seleccionar origen de reloj y el reloj del divisor puede ser la
fuente de ACLK, SMCLK, o externamente a travs TACLK o INCLK. Se
selecciona la fuente del reloj con el TASSELx bits. El origen del reloj
puede ser transmitido directamente en el temporizador o dividido por 2, 4
o 8, usando el idx bits. El divisor de reloj temporizador se restablece
cuando TACLR.
12.2.2 Arranque del cronmetro
El cronmetro puede ser iniciado o reiniciado en los siguientes aspectos:
El temporizador cuenta cuando MCx > 0 y la fuente de reloj est
activo.
Cuando el modo de temporizador es arriba o arriba/abajo, el
temporizador puede ser parado por escrito 0 a TACCR0. El temporizador
puede ser reiniciado por escribir un valor distinto de cero para TACCR0.
En este escenario, el temporizador se inicia incremento en la direccin
de subida desde cero.
12.2.3 Modo de temporizador controlar
El temporizador tiene cuatro modos de funcionamiento como se describe en
la Tabla 12-1: parada, subir, continuo, y arriba/abajo.
El modo de operacin se selecciona con el MCx bits.
Tabla 12-1.
MCX Modos Modo temporizador Descripcin 00 detener el cronmetro se
detiene.
01 El timer varias veces cuenta desde cero hasta el valor de TACCR0.
10 Continua repetidamente el temporizador cuenta desde cero a 0FFFFh.
11 Arriba/abajo repetidamente el temporizador cuenta desde cero hasta el
valor de TACCR0 y volver a bajar a cero.
12.2.3.1 El modo se utiliza el modo de si el perodo de tiempo debe ser
diferente de 0FFFFh. El timer varias veces cuenta hasta el valor de
comparar registro TACCR0, que define el perodo, como se muestra en la
Figura 12-2.
El nmero de cuenta atrs en el periodo TACCR0+1. Cuando el valor del
temporizador es igual a TACCR0 el temporizador se reinicia desde cero. Si
se selecciona el modo de cuando el valor del temporizador es mayor que
TACCR0, el temporizador se reinicia inmediatamente desde cero.
0FFFFh TACCR0
0h
Figura 12-2.
El modo CCIFG TACCR0 bandera de interrupcin se define cuando el
temporizador cuenta a la TACCR0 valor. La bandera de interrupcin TAIFG
se activa cuando el temporizador de cuenta TACCR0 a cero. La Figura 12-3
muestra la bandera ciclo de ajuste.

www.ti.com Timer_A Funcionamiento

Reloj
temporizador CCR0 !1 CCR0 0h 1h CCR0 !1 CCR0 0h
0 TACCR TAIFG Conjunto CCIFG
Figura 12-3. Indicador de modo de configuracin
Cambiar el perodo 12.2.3.2 Registro TACCR0
al cambiar TACCR0 mientras que el cronmetro est en marcha, si el nuevo
perodo es mayor o igual que el periodo anterior, o mayor que el valor de
la cuenta corriente, la cuenta atrs para el nuevo perodo. Si el nuevo
perodo es menor que el actual valor de recuento, el temporizador a cero
rollos. Sin embargo, un conteo adicional puede ocurrir antes de que el
contador a cero rollos.
12.2.3.3 Modo Continuo en modo continuo, el timer varias veces cuenta
hasta 0FFFFh y se reinicia desde cero, como se muestra en la Figura 12-4.
La captura/comparacin registro TACCR0 funciona de la misma manera que
los otros captura/comparar registros.
0FFFFh
0h
Figura 12-4. Modo continuo,
la bandera de interrupcin TAIFG se establece cuando el temporizador
realiza la cuenta de 0FFFFh a cero. La Figura 12-5 muestra la bandera
ciclo de ajuste.
Reloj
temporizador FFFEh FFFFh 0h 1h 0h FFFEh FFFFh
Conjunto TAIFG
Figura 12-5. Indicador de modo continuo
uso 12.2.3.4 Configuracin de modo continuo el modo continuo se puede
utilizar para generar intervalos de tiempo independientes y las
frecuencias de salida. Cada vez que un intervalo se haya completado, se
generar una interrupcin. El siguiente intervalo de tiempo se agrega a
la TACCRx registro en la rutina de servicio de interrupcin. La Figura
12-6 muestra dos intervalos de tiempo aadido a la captura y comparar
registros. En este uso, el intervalo de tiempo es controlado t0 y t1 por
hardware, no de software, sin efectos de latencia por interrupcin. Hasta
tres intervalos de tiempo independientes o las frecuencias de salida
puede ser generada mediante los tres capture/compare registros.
Timer_A Operacin www.ti.com
TACCR TACCR1b1c
0d TACCR TACCR TACCR0b0c 0FFFFh
TACCR1a1d TACCR
TACCR0a
t0 t0 t0
t1 t1 t1
Figura 12-6. Modo continuo intervalos de tiempo
intervalos de tiempo pueden ser producidos con otros modos, donde TACCR0
se utiliza como perodo registro.
Su manejo es ms complejo, ya que la suma de los antiguos datos TACCRx y
el nuevo perodo puede ser mayor que el valor TACCR0. Cuando el anterior
valor TACCRx plus es mayor que el TACCR0 datos, TACCR0 + 1 se debe restar
para obtener la hora correcta tx intervalo.
12.2.3.5 Arriba/Abajo del modo arriba/abajo modo se utiliza si el perodo
de tiempo debe ser diferente de 0FFFFh, simtrico y si un generador de
impulsos. El timer varias veces cuenta hasta el valor de comparar
registro TACCR0 y volver a bajar a cero, como se muestra en la Figura 127. El perodo es dos veces el valor de TACCR0.
0FFFFh TACCR0
0h
Figura 12-7. Up/Down Mode
la direccin de contador es bloqueado. Este permite que el temporizador
se detiene y, a continuacin, se reinicia en la misma direccin que
contaba antes de que se detuvo. Si no desea que esto suceda, el TACLR bit
debe ser para borrar la direccin. El TACLR poco tambin borra el valor y
el alquitrn divisor de reloj temporizador.
En up/down mode, el TACCR0 CCIFG bandera de interrupcin y la bandera de
interrupcin TAIFG son slo una vez durante un perodo, separadas por 1/2
el perodo del temporizador. La TACCR0 CCIFG bandera de interrupcin se
activa cuando el temporizador de cuenta TACCR0 - 1 a TACCR0 y TAIFG se
establece cuando finalice el temporizador de cuenta atrs 0001h a 0000h.
La Figura 12-8 muestra la bandera ciclo de ajuste.
www.ti.com Timer_A Funcionamiento

Reloj
temporizador CCR0 !1 CCR0 CCR0 !1 CCR0 !2 1h 0h
Arriba/Abajo
Juego
Juego TAIFG CCIFG TACCR0
Figura 12-8. Up/Down Mode Bandera
12.2.3.6 Configuracin Cambiar el perodo Registro TACCR0
al cambiar TACCR0 mientras el cronmetro est en marcha, y el escrutinio
en direccin hacia abajo, el temporizador contina su descenso hasta
llegar a cero. El valor de TACCR0 est trabado en TACL0 inmediatamente,
sin embargo, el nuevo perodo toma efecto despus que el contador cuenta
hasta llegar a cero.
Cuando el temporizador est contando en el sentido de la subida, y el

nuevo perodo es igual o mayor que el periodo anterior, o mayor que el
valor de la cuenta corriente, la cuenta atrs para el nuevo perodo antes
del conteo. Cuando el temporizador est contando en el sentido de la
subida, y el nuevo perodo es menor que el actual valor de recuento, el
temporizador comienza la cuenta regresiva. Sin embargo, un conteo
adicional puede ocurrir antes de que el contador comienza la cuenta
regresiva.
12.2.3.7 Uso del Up/Down Mode El up/down mode es compatible con las
aplicaciones que requieren tiempos muertos entre las seales de salida
(vase la seccin Timer_A Unidad de salida). Por ejemplo, para evitar
las condiciones de sobrecarga, dos salidas de un puente en H no debe ser
en un estado alto al mismo tiempo. En el ejemplo que se muestra en la
Figura 12-9 tdead es:
tdead = ttimer (TACCR1 - TACCR2)
donde, tdead = Tiempo durante el cual ambas salidas es necesario estar
inactivo ttimer = tiempo de ciclo del reloj TACCRx = contenido de
captura/comparacin registro x
La TACCRx registros no se almacenan. Actualizar inmediatamente cuando
escribe. Por lo tanto, cualquier tiempo muerto no se mantiene
automticamente.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 361 Enviar

0FFFFh TACCR0
TACCR1 TACCR2 0h Tiempo Muerto
Modo de salida 6:Cambiar/Establecer
modo de salida 2:Cambiar/Restablecer
EQU1 EQU1 EQU1 EQU1 TAIFG TAIFG Interrumpir Eventos EQU0 EQU0 EQU2 EQU2
EQU2 EQU2
Figura 12-9. Unidad de salida de Arriba/Abajo
12.2.4 Modo Captura/comparar
dos o tres bloques idnticos capture/compare bloques, TACCRx, estn
presentes en Timer_A. Cualquiera de los bloques pueden ser utilizados
para capturar las datos del temporizador, o para generar intervalos de
tiempo.
Modo de captura
el modo de captura se selecciona cuando PAC = 1. Modo de captura se
utiliza para registrar eventos en el tiempo. Puede ser utilizado para la
velocidad los clculos o las mediciones de tiempo. La captura entradas
CCIxB CCIxA y estn conectados a los pines externos o internos y las
seales son seleccionados con el CCISx bits. El CMx bits seleccione la
captura de la seal de entrada como la creciente, la cada, o ambos. La
captura se produce en el borde de la seal de entrada. Si se produce una
captura:
El valor del temporizador se copia en la TACCRx registro La bandera
de interrupcin CCIFG se establece el nivel de la seal de entrada se
puede leer en cualquier momento a travs de la ICC. MSP430x2xx los
dispositivos de la familia pueden tener diferentes seales conectadas a

CCIxA y CCIxB. Ver el dispositivo de hoja de datos especfica para las
conexiones de estas seales.
La captura de seal puede ser sincronizado con el reloj y causa una
condicin de carrera. Ajuste de la SCS poco se sincronizar la captura
con la siguiente reloj. Ajuste de la SCS poco para sincronizar la captura
de seal con el reloj. Esto se ilustra en la Figura 12-10.
Reloj
temporizador n!2 n!1 n n+1 n+2 n+3 n+4
Juego ICC Captura TACCRx CCIFG
Figura 12-10. Capturar informacin (SCS = 1)
lgica de desbordamiento en cada captura/comparacin registro para
indicar si una segunda captura se realiza antes de que el valor de la
primera captura se ha ledo. Poco COV se configura cuando este se
produce, como se muestra en la Figura 12-11. COV se debe restablecer con
el software.
www.ti.com Timer_A Operacin

captura captura Loco Leer
sin lectura captura captura captura tomada adopten
captura captura captura Leer y No
captura
poco COV
en segunda captura TACCTLx Registro tomado Ralent COV = 1
Captura
Figura 12-11.
12.2.4.1 Captura Captura ciclo iniciado por Software
captura puede ser iniciado por el software. El CMx bits se puede ajustar
para la captura de los dos bordes. A continuacin, el Software establece
CCIS1 = 1 y cambia poco CCIS0 para activar la captura de seal entre VCC
y GND, iniciar una captura cada vez CCIS0 cambia de estado:
TACCTLx = TAR ; Configuracin TACCTLx XOR #CCIS0, &TACCTLx ; MOV
#CAP+SCS+CCIS1+CM_3, &TACCTLx
12.2.4.2 Modo de comparar el modo de comparacin es seleccionado al PAC =
0. El modo de comparacin se utiliza para generar seales de salida PWM o
interrumpe a intervalos de tiempo especficos. Cuando TAR cuenta con el
valor de un TACCRx:
bandera de interrupcin CCIFG es seal interna = 1 EQUx EQUx afecta
a la salida de acuerdo con el modo de salida La seal de entrada ICC
est trabado en SIALKOT
12.2.5 Unidad de salida
cada captura/comparacin bloque contiene una unidad de salida. La unidad
de salida se utiliza para generar seales de salida como seales PWM.
Cada unidad de salida tiene ocho modos de funcionamiento que generan

seales en funcin de la DOT0 y EQUx seales.
Los modos de salida 12.2.5.1 Los modos de salida se definen por el
OUTMODx bits y se describen en la Tabla 12-2. La OUTx se cambia la seal
con el borde de subida del reloj para todos los modos excepto modo 0.
Modos de salida 2, 3, 6 y 7 no son tiles para unidad de salida 0, porque
EQUx = EQU0.
Timer_A www.ti.com operacin

Tabla 12-2. Modos de salida
Modo OUTMODx Descripcin
OUTx La seal de salida se define por la OUTx poco. La seal OUTx Salida
000 actualizaciones de inmediato cuando OUTx se actualiza.
La salida se activa cuando el cronmetro hace la cuenta regresiva a la
TACCRx valor. Que permanece hasta que un restablecimiento de 001 Ajustar
el temporizador, o hasta que otro modo de salida est seleccionada y
afecta a la salida.
La salida se conmuta cuando el cronmetro hace la cuenta regresiva a la
TACCRx valor. Se restablece cuando el temporizador 010
Cambiar/Restablecer cuenta a la TACCR0 valor.
TACCRx valor. Se restablece cuando el temporizador 011 Set/Reset cuenta
TACCR0 al valor.
TACCRx valor. El perodo de salida es de 100 Cambiar el doble perodo de
tiempo.
La salida se restablece cuando el cronmetro hace la cuenta regresiva a
la TACCRx valor. Sigue siendo restablecer hasta que otro 101 salida de
reset y se selecciona el modo afecta a la salida.
TACCRx valor. Que se establece cuando el temporizador 110
Cambiar/Establecer cuenta a la TACCR0 valor.
la TACCRx valor. Se ha establecido que el temporizador 111
Reset/Establecer puntos de la TACCR0 valor.
12.2.5.2 Ejemplo de salida - Temporizador en Modo OUTx La seal cambia
cuando la cuenta atrs TACCRx valor, y los rollos de TACCR0 a cero, segn
el modo de salida. Un ejemplo se muestra en la Figura 12-12 utilizando
TACCR0 y TACCR1.
0FFFFh TACCR0
TACCR1
0h
Modo de salida 1: Establecer
Modo de salida 3: Set/Reset
Modo de salida 4:Cambiar
modo de salida 5:
Salida de reset Modo 6:Cambiar/Establecer

modo de salida 7: Reset/Set
EQU0 EQU1 EQU0 EQU1 EQU0 Eventos Interrupcin TAIFG TAIFG TAIFG
Figura 12-12. Ejemplo de salida de temporizador en modo
Timer_A 364 SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com Timer_A Operacin

12.2.5.3 Ejemplo de salida: el temporizador en modo Continuo, La OUTx se
cambia la seal cuando el temporizador llegue al TACCRx TACCR0 y los
valores, dependiendo de el modo de salida. Un ejemplo se muestra en la
Figura 12-13 utilizando TACCR0 y TACCR1.
0FFFFh
TACCR0
TACCR1
0h
modo de salida 5:
TAIFG TAIFG1 EQU EQU EQU1 Eventos0 Interrupcin EQU0
Figura 12-13. Ejemplo de salida de temporizador en modo Continuo
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_A 365 Enviar

12.2.5.4 Ejemplo de salida - Temporizador de Up/Down Mode La OUTx cambios
de seal cuando el temporizador equivale a TACCRx en cualquier direccin
de recuento y cuando el temporizador TACCR0 igual, dependiendo de el modo
de salida. Un ejemplo se muestra en la Figura 12-14 utilizando TACCR0 y
TACCR2.
0FFFFh TACCR0
TACCR2
0h
modo de salida 5:
2 EQU2 EQU EQU EQU2 Eventos2 Interrupcin TAIFG EQU0 TAIFG EQU0
Figura 12-14. Ejemplo del mensaje de salida de temporizador en Up/Down
Mode
NOTA: Cambiar entre los modos de salida
al cambiar entre los modos de salida, uno de los bits OUTMODx debe
mantenerse durante el perodo de transicin, a menos que a modo de
conmutacin 0. De lo contrario, la salida te aprovechas porque puede
ocurrir una puerta NOR decodifica modo de salida 0. Un mtodo seguro para
cambiar entre los modos de salida es usar modo de salida 7 como un estado
de transicin:
Claro bits no deseados ; Set modo de salida=7 BIC #OUTMODx, &TACCTLx.
BIS #OUTMOD_7, &TACCTLx
Timer_A 366 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com Timer_A
12.2.6 Operacin Timer_A interrumpe
dos vectores de interrupcin estn asociados con el de 16 bits Timer_A
mdulo:
TACCR0 vector de interrupcin para TACCR0 TAIV CCIFG vector de
interrupcin para todos los dems CCIFG TAIFG banderas y en el modo
captura cualquier CCIFG bandera se establece cuando un valor del
temporizador es capturado en la TACCRx registro.
A modo de comparacin, cualquier bandera CCIFG TAR si se cuenta con el
valor TACCRx. Software tambin puede establecer o borrar cualquier CCIFG
bandera. Todos CCIFG banderas solicitar una interrupcin cuando sus
correspondientes CCIE bits y el bit GIE.
12.2.6.1 TACCR0 Interrumpir el TACCR0 CCIFG bandera tiene la ms alta
prioridad de interrupcin Timer_A y cuenta con un vector de interrupcin
como se muestra en la Figura 12-15. La TACCR0 CCIFG pabelln se
restablece automticamente cuando el TACCR0 peticin de interrupcin es
servicio.
Capturar
CCIE EQU0 Establezca el valor de IRQ, interrumpir el servicio solicitado
D Q EL
Restablecimiento del reloj temporizador
IRACC, Interrumpir RequestAccepted POR
Figura 12-15. Capture/Compare TACCR0 bandera de interrupcin
12.2.6.2 TAIV, generador del vector de interrupcin TACCR1 CCIFG, TACCR2
CCIFG TAIFG banderas, y se da prioridad a la fuente y un nico vector de
interrupcin. El vector de interrupcin registro TAIV se utiliza para
determinar qu bandera pidi una interrupcin.
La prioridad ms alta habilitado interrupcin genera un nmero en la TAIV
registro registro (ver descripcin).
Este nmero puede ser evaluado, o aadido a la contador de programa para
introducir automticamente el software apropiado rutina. Personas con
Discapacidad Timer_A interrumpe no afectan al TAIV valor.
Cualquier acceso, lectura o escritura, registro de la TAIV se restablece

Por ejemplo, si el TACCR1 y TACCR2 CCIFG banderas se establecen cuando la
rutina de servicio de interrupcin accede al registro TAIV, TACCR1 CCIFG
se restablece automticamente. Despus de la RETI instruccin de la
rutina de servicio de interrupcin, se ejecuta el pabelln TACCR2 CCIFG
generar otra interrupcin.

Ejemplo de Software 12.2.6.3 TAIV El siguiente software ejemplo muestra
el uso recomendado de TAIV y la manipulacin. La TAIV se agrega valor a
la PC para ir directamente a la rutina.
ciclos, pero no la gestin de tareas. Las latencias son:
Captura/comparacin bloque 0:11 ciclos Capturar/comparar
manzanas TACCR1, 2:16 ciclos TAIFG Temporizador de desbordamiento: 14
ciclos
de latencia por interrupcin controlador 6 RETI 5 ; ... ; Controlador de
interrupcin para TACCR0 CCIFG Ciclos CCIFG_0_HND ;
latencia por interrupcin 6 ; controlador de interrupcin para TAIFG,
TACCR1 y TACCR2 CCIFG TA_HND... ;
Vector 8: Reservado 5 ; Vector 6: Reservado 5 RETI ; Vector 4: TACCR2 2
RETI ; Vector 2: TACCR1 2 JMP CCIFG_2_HND ; Vector 0: No interrumpir 5
JMP CCIFG_1_HND ; Agregar tabla de Salto 3 RETI ; AGREGAR &TAIV,PC
tarea comienza aqu ; Vector 10: TAIFG Bandera... ; TAIFG_HND
RETI 5
tarea comienza aqu ; Vector 4: TACCR2 ... ; CCIFG_2_HND
tarea comienza aqu ; Vector 2: TACCR1 ... ; CCIFG_1_HND
www.ti.com Timer_A registra

12,3
Timer_A Timer_A registra los registros se muestran en la Tabla 12-3.
Tabla 12-3. Registros Timer_A3
corto formulario Registro Tipo de registro Direccin
control Estado inicial Timer_A TACTL Leer/escribir 0160h Reset contador
con POR Timer_A TAR Lectura/escritura refs 0170h Reset Timer_A con POR
captura/comparacin control TACCTL0 0 lectura/escritura 0162h Reset POR
Timer_A con captura/comparacin TACCR0 0 lectura/escritura 0172h Reset
Timer_A con POR captura/comparacin control TACCTL1 1 lectura/escritura

0164h Reset Timer_A con POR captura/comparacin TACCR1 1
lectura/escritura 0174h Restablecer con POR
(1) Timer_A capture/compare control TACCTL2 2 lectura/escritura 0166h
Restablecer con POR
(1) Timer_A capture/compare 2 TACCR2 de lectura/escritura 0176h
Restablecer con
vector de interrupcin POR Timer_A TAIV slo lectura 012Eh Restablecer
con POR
(1) no presente el MSP430 con dispositivos Timer_A2 como MSP430F20xx y
otros dispositivos.
Timer_A www.ti.com Registros

12.3.1 TACTL, Timer_A Registro de Control
15 14 13 12 11 10 9 8
Sin utilizar TASSELx
2 1 0
Utilizar idx MCx TACLR TAIE TAIFG
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) No
utilizar Bits 15-10 bits 9-8 Timer_A TASSELx reloj
00 seleccin de fuente TACLK ACLK 01 10 11 SMCLK INCLK (INCLK es
especfica para cada dispositivo y es asignado a la invertida TBCLK) (ver
el dispositivo, hoja de datos especfica)
idx Bits 7-6 divisor de entrada. Estos bits seleccione el divisor para el
reloj de entrada.
00 /1 01 /2 10 /4 11 /8
MCx Bits 5-4 control de Modo. Ajuste MCx = 00h cuando Timer_A no est en
uso ahorra energa.
00 Modo de parada: el temporizador se detiene.
Modo 01: cuenta atrs del TACCR0.
10 Modo continuo: el temporizador cuenta hasta 0FFFFh.
11 Up/down mode: cuenta atrs del TACCR0 a continuacin, hacia abajo a
0000h.
3 Bit sin usar sin usar 2 bits TACLR Timer_A claro. Este bit se
restablece de alquitrn, el divisor de reloj, y la direccin de contador.
La TACLR poco se restablece automticamente y siempre es de lectura como
cero.
Bit 1 TAIE Timer_A enable interrupcin. Este bit permite al TAIFG
peticin de interrupcin.
0 1 Interrupcin Interrupcin activada
TAIFG Timer_A Bit 0
www.ti.com Timer_A Registros

12.3.2 TAR, Timer_A Registro
15 14 13 12 11 10 9 8
TARx
2 1 0
rw TARx- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
Bits 15-0 TARx Timer_A registro. El alquitrn es el recuento registro de
Timer_A.
12.3.3 TACCRx, Timer_A Capture/Compare Registro x
15 14 13 12 11 10 9 8
TACCRx
2 1 0
rw TACCRx- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
Bits 15-0 TACCRx Timer_A captura/comparacin registro.
Modo de comparacin: TACCRx contiene los datos para la comparacin con el
valor del temporizador en el Timer_A Registro, TAR.
Modo de captura: El Timer_A Registro, alquitrn, se copian en el registro
TACCRx cuando se realice una captura.
Timer_A www.ti.com Registros

12.3.4 TACCTLx, Captura/Comparar Registro de Control
15 14 13 12 11 10 9 8
CMx CCISx SCS SCCI CAPACIDAD no usada
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r r0 rw- (0) 7 6 5 4 3 2 1 0
ECI OUTMODx CCIE DE COV CCIFG
rw- (0) rw- (0) rw- (0) rw- (0) r rw- (0) rw- (0) rw- (0)
CMx Bits 15-14 modo de captura
00 captura 01 captura el borde de subida 10 captura el borde de cada 11
Captura de valores de subida y de bajada
CCISx 13-12 bits captura/comparacin seleccin de entrada. Estos bits
TACCRx seleccione la seal de entrada. Ver el dispositivo de hoja de
datos especfica para determinadas conexiones de seal.
00 CCIxA CCIxB 01 10 GND 11 VCC
SCS 11 Sincronizar origen de captura. Este bit se utiliza para
sincronizar la seal de entrada con el reloj.
0 1 Captura asincrnica sincrnica
SCCI captura Sincronizada 10 bits captura/comparacin de entrada. La
seal de entrada seleccionada ICC est trabado con la seal EQUx y que se
pueden leer a travs de este bit
Bit sin usar 9 sin utilizar. Slo lectura. Siempre lea como 0.
EL Bit 8 modo de captura
0 Captura 1 modo de comparar
OUTMODx modo Bits 7-5 modo de salida. Los Modos 2, 3, 6 y 7 no son

tiles, porque EQUx TACCR0 = EQU0.
000 Poco valor 001 010 Juego Cambiar/restablecer 011 Set/reset Reset 100
101 110 Cambiar Cambiar/establecer 111 Reset/
CCIE Bit set 4 Captura/comparacin enable interrupcin. Este bit permite
la peticin de interrupcin de la correspondiente CCIFG bandera.
0 Interrupcin Interrupcin activada desactivada 1
Bit 3 ICC Captura/comparacin de entrada. La seal de entrada se puede
leer en este bit.
Salida de 2 bits. A modo de salida 0, este bit controla directamente el
estado de la salida.
Salida 0 Salida alta baja 1
COV poco 1 Captura de desbordamiento. Este bit indica un exceso de
captura. COV se debe restablecer con el software.
Captura 0 Captura 1 ha producido desbordamiento ha producido
desbordamiento
CCIFG Bit 0 Captura/comparacin
372 Timer_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar
www.ti.com
12.3.5 TAIV, vector de interrupcin Timer_A Registro
15 14 13 12 0 0 0 0 r0 r0 r0 r0 7 6 5 4 0 0 0 0 r0 r0 r0 r0 Bits 15-0
TAIVx Timer_A vector de interrupcin TAIV valor Fuente de interrupcin
Contenido bandera de interrupcin 00h sin interrupcin pendiente - 02h
Captura y comparar 1 CCIFG TACCR1
(1) 04h Capture/compare 2 CCIFG TACCR2
06h Reservados - 08h Reservados - 0Ah Tiempo sobrepasado TAIFG 0Ch
Reservados - 0Eh reservado (1) No se ha llevado a cabo en MSP430x20xx dispositivos
SLAU144J-DICIEMBRE 2004-Revisado 2013 Julio presentar documentacin
comentarios
Timer_A registra
11 10 9 8 0 0 0 0 r0 r0 r0 r0 3 2 1 0
0 TAIVx
r- (0) r (0) r- (0) r0
prioridad de interrupcin
mayor
menor
Timer_A 373
Captulo 13 instrumentos incorporan

Timer_B
Timer_B 2013 Julio es de 16 bits contador/temporizador con captura

mltiple/comparar registros. Este captulo describe el funcionamiento del
Timer_B del MSP430x2xx familia de dispositivos.
Tema ... ... ... .
13.1 Timer_B Pgina Introduccin ... ... ... ... ... .. 375 13.2 Timer_B
Operacin ... ... ... ... ... ... ... ... 377 Registros Timer_B
13,3 ... ... ... ... ... ... ... ... 390
374 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com Timer_B Introduccin

Introduccin
Timer_B Timer_B 13,1 es de 16 bits contador/temporizador con tres o siete
capture/compare registros. Timer_B puede admitir varios captura y
compara, salidas PWM, y el intervalo de sincronizacin. Timer_B
interrupcin tambin dispone de amplias capacidades. Interrupciones
pueden ser generados por el contador en condiciones de desbordamiento, de
cada uno de los capture/compare registros.
Timer_B caractersticas incluyen:
16-bit asncrona contador/temporizador con cuatro modos de
funcionamiento seleccionables y cuatro longitudes seleccionables y
configurables fuente de reloj tres o siete configurable captura y
comparar registros Configurable con salidas PWM capacidad de bfer
doble comparar seguros con carga sincronizada registro de vectores de
interrupcin rpida decodificacin de todos Timer_B interrumpe el
diagrama de bloques de Timer_B se muestra en la Figura 13-1.
NOTA: El uso de la palabra contar
contar se utiliza a lo largo de este captulo. Esto significa que el
contador debe estar en el proceso de escrutinio para la accin que debe
tener lugar. Si un valor concreto es grabar directamente en el contador,
a continuacin, una accin asociada no se lleva a cabo.
13.1.1 Las similitudes y las diferencias de Timer_A
Timer_B Timer_A es idntica a con las siguientes excepciones:
La longitud de Timer_B es programable de 8, 10, 12, o 16 bits.
Timer_B TBCCRx registros son de doble bfer y se pueden agrupar.
Todas las salidas Timer_B se pueden poner en un estado de alta
impedancia.
La SCCI bit funcin no implementada en Timer_B.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_B 375
Timer_B Introduccin
Reloj TBSSELx idx
www.ti.com 15 0
bloque de temporizador MCx
TBCLK ACLK Divisor 00 01 1/2/4/8 Claro SMCLK 10 11 INCLK TBCLR

TBCLGRPx
Carga del Grupo Lgica
lgica COV CCISx CMx
16 !bitTimer TBR Recuento Modo RC0 EQU 8 10 12 16
00 01 Set CNTLx TBIFG 10 11
CCR0 CCR1 CCR2 CCR3 CCR4 CCR5 CCR6
SCS ICC6A 00 Captura ICC6B 01 GND 10 0 Modo Reloj 1 de sincronizacin 11
VCC Carga del grupo ICC CLLDx Lgica
TBR 00 VCC=0 01 CCR5 EQU0 10 ARRIBA/ABAJO CCR4 11 CCR1
Unidad de salida6 EQU0
OUTMODx
NOTA: INCLK es especfica para cada dispositivo, a menudo asignado a la
invertida
15 0
TBCCR6
Comparar Seguro Carga TBCL6
6 Comparacin
de EQU6
0 TBCCR CCIFG
D6 1 Set Q6 seal de reloj temporizador Reset
POR
TBCLK, consulte datos especficos de cada dispositivo.
Figura 13-1. Diagrama de bloque
376 Timer_B Timer_B
www.ti.com Timer_B
Timer_B 13,2 Operacin Operacin
Timer_B El mdulo est configurado con software de usuario. La
configuracin y el funcionamiento del Timer_B est explicado en las
13.2.1 16 Bits Contador Temporizador
El de 16 bits contador/temporizador registro, ROC, incrementos o
decrementos (en funcin del modo de funcionamiento) con cada flanco de la
seal de reloj. TBR: puede ser ledo o escrito con el software. Adems,
el temporizador puede generar una interrupcin cuando se desborda.
TBR: puede ser borrado por el TBCLR poco. Ajuste TBCLR tambin borra el
divisor de reloj y direccin de recuento de up/down mode.
NOTA: La modificacin Timer_B Registros
se recomienda para detener el temporizador antes de modificar su
funcionamiento (con excepcin de la interrupcin, bandera de interrupcin
y TBCLR errante) para evitar las condiciones de funcionamiento.
Cuando el reloj est sincronizado con el reloj de la CPU, cualquier
lectura de TBR debe ocurrir mientras el temporizador no est en
funcionamiento o los resultados pueden ser imprevisibles. Por otra parte,
el temporizador se puede leer varias veces durante el funcionamiento, y

el voto de la mayora de software para determinar la lectura correcta.
Cualquier escritura de TBR tendr efecto inmediato.
13.2.1.1 Longitud
Timer_B TBR es configurable para funcionar como un 8-, 10-, 12-, or 16bit timer con el CNTLx bits. El mximo valor de la cuenta, puede
seleccionar las longitudes 0FFh, 03FFh, 0FFFh, 0FFFFh, respectivamente.
Los datos escritos en TBR(max), para el registro de TBR 8-, 10-, y modo
de 12 bits est justificado a la derecha con ceros a la izquierda.
13.2.1.2 Seleccin de la fuente del reloj y el divisor El reloj puede ser
la fuente de ACLK, SMCLK, o externamente a travs TBCLK o INCLK (INCLK es
especfica del dispositivo, a menudo asignado a la invertida TBCLK,
consultar datos especficos de cada dispositivo). Se selecciona la
fuente del reloj con el TBSSELx bits. El origen del reloj puede ser
transmitido directamente en el temporizador o dividido por 2,4 , o 8,
utilizando el idx bits. El divisor de reloj se restablece cuando TBCLR.
13.2.2 Arranque del cronmetro
El cronmetro puede ser iniciado o reiniciado en los siguientes aspectos:
El temporizador cuenta cuando MCx > 0 y la fuente de reloj est
activo.
Cuando el modo de temporizador es arriba o arriba/abajo, el
temporizador puede ser parado por carga 0 a TBCL0. El temporizador puede
ser reiniciado por cargar un valor distinto de cero para TBCL0. En este
escenario, el temporizador se inicia incremento en la direccin de subida
desde cero.
13.2.3 Modo de temporizador controlar
El temporizador tiene cuatro modos de funcionamiento, como se describe en
la Tabla 13-1: parada, subir, continuo, y arriba/abajo.
El modo de operacin se selecciona con el MCx bits.
Tabla 13-1.
MCX Modos Modo temporizador Descripcin 00 detener el cronmetro se
detiene.
01 El timer varias veces cuenta desde cero hasta el valor de comparar
registro TBCL0.
10 Continua el timer varias veces cuenta desde cero hasta el valor
seleccionado por el CNTLx bits.
11 Arriba/abajo repetidamente el temporizador cuenta desde cero hasta el
valor de TBCL0 y, a continuacin, hacia abajo a cero.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_B 377 Enviar
Timer_B www.ti.com
13.2.3.1 Operacin del modo se utiliza el modo de si el perodo de tiempo
tiene que ser diferente de timer varias veces cuenta hasta el valor de
comparar pestillo TBCL0, que define TBR(max) cuenta. El perodo, como se
muestra en la Figura 13-2. El nmero de cuenta atrs en el periodo
TBCL0+1. Cuando el valor del temporizador es igual a TBCL0 el
temporizador se reinicia desde cero. Si se selecciona el modo de cuando
el valor del temporizador es mayor que TBCL0, el temporizador se reinicia

inmediatamente desde cero.
TBR(max)
TBCL0
0h
Figura 13-2.
El modo CCIFG TBCCR0 bandera de interrupcin se define cuando el
temporizador cuenta a la TBCL0 valor. La bandera de interrupcin TBIFG se
activa cuando el temporizador de cuenta TBCL0 a cero. La Figura 13-3
muestra la bandera ciclo de ajuste.
Reloj
temporizador TBCL0 !1 TBCL0 0h 1h TBCL0 !1 TBCL0 0h
0 TBCCR TBIFG Conjunto CCIFG
Figura 13-3. Indicador de modo de configuracin
Cambiar el perodo 13.2.3.2 Registro TBCL0
al cambiar TBCL0 mientras el temporizador est en marcha y cuando el
evento load TBCL0 es inmediato, CLLD0 = 00, si el nuevo perodo es mayor
o igual que el periodo anterior, o mayor que el valor de la cuenta
corriente, la cuenta atrs para el nuevo perodo. Si el nuevo perodo es
menor que el actual valor de recuento, el temporizador a cero rollos. Sin
embargo, un conteo adicional puede ocurrir antes de que el contador a
cero rollos.
13.2.3.3 Modo Continuo en modo continuo el timer varias veces cuenta
hasta la Figura 13-4. El comparar pestillo TBCL0 funciona de la TBR(max)
y se vuelve a contar desde cero, como se muestra en la misma forma que
los dems captura y comparar registros.
TBR(max)
0h
Figura 13-4. Modo continuo,
la bandera de interrupcin TBIFG se establece cuando el temporizador
realiza la cuenta de TBR(max) a cero. La Figura 13-5 muestra la bandera
ciclo de ajuste.
www.ti.com Timer_B Funcionamiento

Reloj
temporizador TBR (max) !1 TBR (max) 0h 1h TBR (max) !1 TBR (max) 0h
TBIFG
Figura 13-5. Indicador de modo continuo
uso 13.2.3.4 Configuracin de modo continuo el modo continuo se puede
utilizar para generar intervalos de tiempo independientes y las
frecuencias de salida. Cada vez que un intervalo se haya completado, se
generar una interrupcin. El siguiente intervalo de tiempo se agrega a
la TBCLx pestillo en la rutina de servicio de interrupcin. La Figura 136 muestra dos intervalos de tiempo aadido a la captura y comparar
registros. El intervalo de tiempo es controlado por hardware, no software
t0 y t1 sin efectos de latencia por interrupcin. Hasta tres (Timer_B3) o
7 (Timer_B7) o intervalos de tiempo independiente las frecuencias de

salida puede ser generada mediante captura y comparar registros.
TBCL TBCL1b1c
0d TBCL TBCL0b TBCL TBR0c(max)
TBCL TBCL1a1d
0a TBCL
EQU 0h0 Interrupcin t0 t0 t0
EQU1 Interrupcin t1 t1 t1
Figura 13-6. Modo continuo intervalos de tiempo
intervalos de tiempo pueden ser producidos con otros modos, donde TBCL0
se utiliza como perodo registro.
Su manejo es ms complejo, ya que la suma de los antiguos datos TBCLx y
el nuevo perodo puede ser mayor que el valor TBCL0. Cuando la suma de
las anteriores ms valor TBCLx tx es mayor que el TBCL0 datos, TBCL0 + 1
se debe restar para obtener el intervalo de tiempo correcto.
13.2.3.5 Arriba/Abajo del modo arriba/abajo modo se utiliza si el perodo
de tiempo debe ser diferente y si una generacin de pulsos simtricos. El
timer varias veces cuenta hasta la TBR(max) cuenta, el valor de comparar
pestillo TBCL0 y volver a bajar a cero, como se muestra en la Figura 137. El perodo es dos veces el valor de TBCL0.
NOTA: TBCL0 > TBR(max)
Si TBCL0 > TBR(max), el contador funciona como si se ha configurado
para el modo continuo. No cuenta de TBR(max) a cero.
Timer_B Operacin www.ti.com

TBCL0
0h
Figura 13-7. Up/Down Mode
la direccin de contador es bloqueado. Este permite que el temporizador
se detiene y, a continuacin, se reinicia en la misma direccin que
contaba antes de que se detuvo. Si no desea que esto suceda, el TBCLR bit
debe ser utilizado para borrar la direccin. El TBCLR poco tambin borra
el TBR valor y el divisor de reloj.
En up/down mode, el TBCCR0 CCIFG bandera de interrupcin y la bandera de
interrupcin TBIFG son slo una vez durante el perodo, separados por 1/2
del perodo del temporizador. La TBCCR0 CCIFG bandera de interrupcin se
activa cuando el temporizador de cuenta TBCL0-10-10-10-1 a TBCL0 y TBIFG
se establece cuando el temporizador de cuenta atrs finalice 0001h a
0000h. La Figura 13-8 muestra la bandera ciclo de ajuste.
Reloj
temporizador TBCL0 !1 TBCL0 TBCL0 !1 TBCL0 !2 1h 0h 1h
Arriba/Abajo
Juego
Juego TBIFG TBCCR0 CCIFG
Figura 13-8. Up/Down Mode Valor de indicador
13.2.3.6 cambiar el valor del periodo Registrarse TBCL0
al cambiar TBCL0 mientras el cronmetro est en marcha y el recuento en

direccin hacia abajo, y cuando el evento load TBCL0 es inmediata, el
temporizador contina su descenso hasta llegar a cero. El valor de TBCCR0
est trabado en TBCL0 inmediatamente; sin embargo, el nuevo perodo tiene
efecto una vez que el contador cuenta regresiva a cero.
Si el temporizador est contando en la direccin arriba cuando el nuevo
perodo est trabado en TBCL0 y el nuevo perodo es mayor o igual que el
periodo anterior, o mayor que el valor de la cuenta corriente, la cuenta
atrs para el nuevo perodo antes del conteo. Cuando el temporizador est
contando en el sentido de la subida, y el nuevo perodo es menor que el
actual valor de recuento cuando TBCL0 es cargado, el temporizador
comienza la cuenta regresiva. Sin embargo, un conteo adicional puede
ocurrir antes de que el contador comienza la cuenta regresiva.
13.2.3.7 Uso del Up/Down Mode El up/down mode es compatible con las
aplicaciones que requieren tiempos muertos entre las seales de salida
(vase la seccin Timer_B Unidad de salida). Por ejemplo, para evitar
las condiciones de sobrecarga, dos salidas de un puente en H no debe ser
en un estado alto al mismo tiempo. En el ejemplo que se muestra en la
Figura 13-9 tdead es:
tdead = ttimer (TBCL1 - TBCL3)
donde, tdead = Tiempo durante el cual ambas salidas deben ser inactivo
ttimer = tiempo de ciclo del reloj TBCLx = contenido de comparar seguro x
380 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar
www.ti.com Timer_B Operacin

La capacidad de carga al mismo tiempo comparar seguros asegura agrupar
los tiempos muertos.
TBR:(max) TBCL0
TBCL1 TBCL3 0h Tiempo Muerto
6 Modo de salida:Cambiar/Establecer
EQU1 EQU1 EQU1 EQU1 TBIFG TBIFG Interrumpir Eventos EQU0 EQU0 EQU3 EQU3
EQU3 EQU3
Figura 13-9. Unidad de salida de Arriba/Abajo
13.2.4 Modo Captura y comparar
tres o siete bloques idnticos capture/compare bloques TBCCRx, estn
presentes en Timer_B. Ninguno de los bloques pueden ser utilizados para
capturar datos del temporizador o para generar intervalos de tiempo.
13.2.4.1 Modo de captura el modo de captura se selecciona cuando PAC = 1.
Modo de captura se utiliza para registrar eventos en el tiempo. Puede ser
utilizado para la velocidad los clculos o las mediciones de tiempo. La
captura entradas CCIxB CCIxA y estn conectados a los pines externos o
internos y las seales son seleccionados con el CCISx bits. El CMx bits
seleccione la captura de la seal de entrada como la creciente, la cada,
o ambos. La captura se produce en el borde de la seal de entrada. Si la
captura se realiza:
El valor del temporizador se copia en la TBCCRx registro La bandera
de interrupcin CCIFG se establece el nivel de la seal de entrada se
puede leer en cualquier momento a travs de la ICC. MSP430x2xx los

dispositivos de la familia pueden tener diferentes seales conectadas a
CCIxA y CCIxB. Consulte las instrucciones del fabricante del dispositivo
de hoja de datos especfica para las conexiones de estas seales.
La captura de seal puede ser sincronizado con el reloj y causa una
condicin de carrera. Ajuste de la SCS poco se sincronizar la captura
con la siguiente reloj. Ajuste de la SCS poco para sincronizar la captura
de seal con el reloj. Esto se ilustra en la Figura 13-10.
Reloj
temporizador n!2 n!1 n n+1 n+2 n+3 n+4
Juego ICC Captura TBCCRx CCIFG
Figura 13-10. Captura de Seal (SCS = 1)
SLAU144J-diciembre 2004-Revisado Timer_B 2013 Julio 381 presentar
Timer_B www.ti.com Operacin

lgica de desbordamiento en cada captura/comparacin registro para
indicar si la segunda captura se realiza antes de que el valor de la
primera captura se ha ledo. Poco COV se establece cuando esto ocurre
como se muestra en la Figura 13-11. COV se debe restablecer con el
software.
Ralent
captura captura
captura Leer Leer No adopten captura
captura captura
captura tomado Leer y No captura
captura
poco COV
en Registro TBCCTLx Segunda Captura Ralent adoptado COV = 1
Captura
Figura 13-11.
13.2.4.1.1 Captura Captura ciclo iniciado por Software
captura puede ser iniciado por el software. El CMx bits se puede ajustar
para la captura de los dos bordes. A continuacin, el Software establece
el bit CCIS1 =1 y cambia poco CCIS0 para cambiar la captura de seal
entre VCC y GND, iniciar una captura cada vez CCIS0 cambia de estado:
TBCCTLx = TBR ; Configuracin #CCIS0 TBCCTLx XOR, &TBCCTLx ; MOV
#CAP+SCS+CCIS1+CM_3, &TBCCTLx
Timer_B 382 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
13.2.4.2 Modo de comparar el modo de comparacin es seleccionado al PAC =

0. Modo de comparacin se utiliza para generar seales de salida PWM o
interrumpe a intervalos de tiempo especficos. Cuando TBR cuenta con el
valor de un TBCLx:
bandera de interrupcin CCIFG es seal interna = 1 EQUx EQUx afecta
a la salida de acuerdo con el modo de salida
13.2.4.2.1 Comparar Pestillo TBCLx TBCCRx comparar el pestillo, TBCLx,
contiene los datos para la comparacin con el valor del temporizador de
modo de comparar. TBCLx es almacenado por TBCCRx. El bfer comparar
seguro proporciona al usuario el control sobre el momento de comparar
perodo actualizaciones. El usuario no puede acceder directamente TBCLx.
Comparar los datos se escriben en cada TBCCRx y transferidos
automticamente a TBCLx. El momento de la transferencia de TBCCRx a TBCLx
es seleccionable por el usuario con la CLLDx bits, como se describe en la
Tabla 13-2.
Tabla 13-2. Sucesos de Carga TBCLx
CLLDx Descripcin 00 nuevos datos se transfieren desde TBCCRx a TBCLx
TBCCRx inmediatamente cuando se escribe.
01 Nueva los datos se transfieren desde TBCCRx a TBCLx cuando TBR cuenta
a 0
nuevos datos se transfieren desde TBCCRx de TBR TBCLx cuando cuenta con 0
para arriba y continua modos. 10 Nuevos datos es transferido a partir de
TBCCRx TBCLx cuando TBR a cuenta de la vieja TBCL0 valor o en 0 para
arriba/abajo modo
11 nuevos datos se transfieren desde TBCCRx de TBR TBCLx cuando cuenta a
los antiguos TBCLx valor.
13.2.4.2.2 Agrupacin Comparar Seguros
comparar seguros mltiples se pueden agrupar para actualizaciones
simultneas con el TBCLGRPx bits.
Cuando gracias a los grupos, la CLLDx bits de los nmeros ms bajos en el
grupo TBCCRx determinar el nivel de carga de cada comparar seguro del
grupo, salvo cuando TBCLGRP = 3, como se muestra en la Tabla 13-3. La
CLLDx bits de control TBCCRx no debe estar a cero. Cuando los bits CLLDx
TBCCRx del control se establece en cero todos comparar seguros
actualizacin inmediatamente cuando sus correspondientes TBCCRx est
escrito; no comparar los pestillos estn agrupados.
Dos condiciones deben cumplirse para que el comparar los pestillos que se
va a cargar cuando se agrupan. En primer lugar, todos TBCCRx registros
del grupo debe ser actualizado, aun cuando nuevos datos TBCCRx = viejo
TBCCRx datos. En segundo lugar, el evento load debe ocurrir.
Tabla 13-3. Comparar los modos de funcionamiento del pestillo
TBCLGRPx Agrupacin
00 Control de actualizacin ninguna persona
TBCL1+TBCL2 TBCCR1 01 TBCL3+TBCL4 TBCCR3 TBCL5+TBCL6 TBCCR5
TBCL1+TBCL2+TBCL3 TBCCR1 10 TBCL4+TBCL5+TBCL6 TBCCR4
11 TBCL0+TBCL1+TBCL2+TBCL3+TBCL4+TBCL5+TBCL6 TBCCR
SLAU144J1 de diciembre de 2004-Revisado Timer_B 2013 Julio 383 presentar
Timer_B www.ti.com Operacin
13.2.5 Unidad de salida

cada captura/comparacin bloque contiene una unidad de salida. La unidad
de salida se utiliza para generar seales de salida como seales PWM.
Cada unidad de salida tiene ocho modos de funcionamiento que generan
seales en funcin de la DOT0 y EQUx seales. La funcin de pin TBOUTH
puede ser usado para poner los productos en Timer_B de alta impedancia.
Cuando la funcin de pin TBOUTH es seleccionado para el pin y cuando el
eje se desplaza, todos Timer_B salidas estn en un estado de alta
impedancia.
Los modos de salida 13.2.5.1 Los modos de salida se definen por el
OUTMODx bits y se describen en la Tabla 13-4. La OUTx se cambia la seal
con el borde de subida del reloj para todos los modos excepto modo 0.
Modos de salida 2, 3, 6 y 7 no son tiles para unidad de salida 0 porque
EQUx = EQU0.
Tabla 13-4. Modos de salida
Modo OUTMODx Descripcin
OUTx La seal de salida se define por la OUTx poco. La seal OUTx
actualizaciones inmediatamente cuando OUTx Salida 000 se actualiza.
TBCLx valor. Que permanece hasta que el restablecimiento de la 001. El
temporizador o hasta que otro modo de salida se selecciona y afecta a la
salida.
TBCLx valor. Se restablece cuando el temporizador 010 Cambiar/Restablecer
cuenta a la TBCL0 valor.
TBCLx valor. Se restablece cuando el temporizador cuenta a 011 Set/Reset
TBCL0 el valor.
TBCLx valor. El perodo de salida es el doble de la del 100 Cambiar
perodo del temporizador.
la TBCLx valor. Sigue siendo restablecer hasta que otro 101 salida de
reset y se selecciona el modo afecta a la salida.
TBCLx valor. Que se establece cuando el temporizador realiza la cuenta
110 Cambiar/Set para el TBCL0 valor.
la TBCLx valor. Que se establece cuando el cronmetro hace la cuenta
regresiva a 111 Cero/Ajuste el TBCL0 valor.

13.2.5.1.1 Ejemplo de salida, el temporizador en modo OUTx La seal
cambia cuando la cuenta atrs TBCLx valor, y los rollos de TBCL0 a cero,
segn el modo de salida. Un ejemplo se muestra en la Figura 13-12
utilizando TBCL0 y TBCL1.
TBR(max) TBCL0
TBCL1
0h
Modo de salida 3: Configuracin/Reset
4 Modo de salida:Cambiar
modo de salida 5:
EQU0 EQU1 EQU0 EQU1 EQU0 Eventos Interrupcin TBIFG TBIFG TBIFG
Figura 13-12. Ejemplo de salida, el temporizador en modo
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Timer_B 385 Enviar
Timer_B www.ti.com
13.2.5.1.2 Operacin Salida Ejemplo, temporizador en modo Continuo, La
OUTx se cambia la seal cuando el temporizador llegue al TBCLx TBCL0 y
los valores, dependiendo de el modo de salida, se muestra un ejemplo en
la Figura 13-13 utilizando TBCL0 y TBCL1.
TBR(max)
TBCL0
TBCL1
0h
modo de salida 5:
1 TBIFG TBIFG EQU EQU EQU1 Eventos0 Interrupcin EQU0
Figura 13-13. Ejemplo de salida, el temporizador en modo Continuo
386 Timer_B SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar

Salida 13.2.5.1.3 Ejemplo, Temporizador de Up/Down Mode OUTx los cambios
de seal cuando el temporizador equivale a TBCLx en cualquier direccin
de recuento y cuando el temporizador equivale a TBCL0, dependiendo de el
modo de salida. Un ejemplo se muestra en la Figura 13-14 utilizando TBCL0
y TBCL3.
TBR(max) TBCL0
TBCL3
0h

modo de salida 5:
EQU3 EQU3 EQU3 EQU3 Eventos Interrupcin TBIFG EQU0 TBIFG EQU0
Figura 13-14. Ejemplo de salida, el temporizador de Up/Down Mode
NOTA: Cambiar entre los modos de salida
al cambiar entre los modos de salida, uno de los bits OUTMODx debe
mantenerse durante el perodo de transicin, a menos que a modo de
conmutacin 0. De lo contrario, la salida te aprovechas porque puede
ocurrir una puerta NOR decodifica modo de salida 0. Un mtodo seguro para
cambiar entre los modos de salida es usar modo de salida 7 como un estado
de transicin:
Claro bits no deseados ; Set modo de salida=7 BIC #OUTMODx, &TBCCTLx.
BIS #OUTMOD_7, &TBCCTLx
SLAU144J-diciembre de 2004-Revisado Timer_B 2013 Julio 387 Enviar
Timer_B www.ti.com
13.2.6 Operacin Timer_B interrumpe
dos vectores de interrupcin estn asociados con el de 16 bits Timer_B
mdulo:
TBCCR0 vector de interrupcin para TBCCR0 TBIV CCIFG vector de
interrupcin para todos los dems CCIFG TBIFG banderas y en el modo de
captura, cualquier CCIFG marca est establecida en un valor del
temporizador es capturada en el registro asociados TBCCRx. A modo de
comparacin, cualquier CCIFG distintivo se establece cuando TBR cuenta
con el valor TBCLx.
Software tambin puede establecer o borrar cualquier CCIFG bandera. Todos
CCIFG banderas solicitar una interrupcin cuando sus correspondientes
CCIE bits y el bit GIE.
13.2.6.1 TBCCR0 El vector de interrupcin TBCCR0 CCIFG bandera tiene la
ms alta prioridad de interrupcin Timer_B y cuenta con un vector de
interrupcin como se muestra en la Figura 13-15. La TBCCR0 CCIFG pabelln
se restablece automticamente cuando el TBCCR0 peticin de interrupcin
es servicio.
Capturar
EQU0 IRQ Se CCIE, interrumpir el servicio solicitado D Q EL
Restablecimiento del reloj temporizador
Figura 13-15. Capture/Compare TBCCR0
13.2.6.2 TBIV bandera de interrupcin, generador del vector de
interrupcin TBIFG TBCCRx CCIFG bandera y banderas (excluyendo TBCCR0
CCIFG) son considerados como prioritarios y se combinan para obtener un
nico vector de interrupcin. El vector de interrupcin TBIV registro se
utiliza para determinar qu bandera pidi una interrupcin.
La ms alta prioridad habilitada interrumpir (excluyendo TBCCR0 CCIFG)

genera un nmero en el TBIV registrarse (ver registro descripcin). Este
nmero puede ser evaluado, o aadido a la contador de programa para
introducir automticamente el software apropiado rutina. Personas con
Discapacidad Timer_B interrumpe no afectan al TBIV valor.
Cualquier acceso, lectura o escritura, registro de la TBIV restablece
Por ejemplo, si el TBCCR1 y TBCCR2 CCIFG banderas se establecen cuando la
rutina de servicio de interrupcin TBIV accede al registro, TBCCR1 CCIFG
rutina de servicio de interrupcin, se ejecuta el pabelln TBCCR2 CCIFG
generar otra interrupcin.
13.2.6.3 TBIV, Controlador de Interrupciones Los siguientes ejemplos
ejemplo de software muestra el uso recomendado de TBIV y la manipulacin.
La TBIV valor se agrega a la PC para ir directamente a la rutina.
Los nmeros que se encuentran en la margen derecha el reloj de la CPU
necesarios ciclos de cada instruccin. Los gastos de software para
diferentes fuentes de interrupcin incluye latencia por interrupcin y
volver de interrumpir ciclos, pero no la gestin de tareas. Las latencias
son:
Captura/comparacin bloque 0:11 ciclos Capturar/comparar
manzanas CCR1 a 6:16 ciclos TBIFG Temporizador de desbordamiento: 14
ciclos
Ejemplo 13-1 muestra el uso recomendado de TBIV para Timer_B3.

Ejemplo 13-1. Uso recomendado de TBIV
Inicio de latencia por interrupcin controlador 6 ; controlador de
interrupcin para TBCCR0 CCIFG. Ciclos CCIFG_0_HND... ;
RETI 5
controlador de interrupcin para TBIFG, TBCCR1 y TBCCR2 CCIFG. ;
Vector 12 ; Vector 10 RETI ; Vector 8 Vector 6 RETI ; RETI ; Vector 4:
Mdulo 2 2 RETI ; Vector 2: Mdulo 1 2 JMP CCIFG_2_HND ; Vector 0: No
interrumpir 5 JMP CCIFG_1_HND ; Agregar tabla de Salto 3 RETI ; latencia
por interrupcin 6 AGREGAR &TBIV,PC ; TB_HND...
Tarea comienza aqu ; Vector 14: TIMOV Bandera... ; TBIFG_HND
RETI 5
tarea comienza aqu ; Vector 4: Mdulo 2... ; CCIFG_2_HND
tarea comienza aqu ; Vector 6: Mdulo 3... ; 9 Ciclos pueden ser
salvados si est pendiente otra interrupcin CCIFG_1_HND interrupcin
est pendiente: 5 ciclos de gastar, sino ; el mdulo controlador 1
muestra una manera de mirar si hay algn otro;
busque en espera 2 ints ; JMP TB_HND
SLAU144J-diciembre de 2004-2013 Julio Timer_B revisado 389 Enviar
Timer_B
Timer_B registra 13,3
Timer_B Registros registros son los indicados en la Tabla 13-5:
Tabla 13-5.
Registros
Registro Timer_B www.ti.com forma corta
Timer_B TBCTL Timer_B control TBR Timer_B contador captura/comparacin 0
control Timer_B TBCCTL0 capture/compare 0 Timer_B TBCCR0 capture/compare
1 control Timer_B TBCCTL1 capture/compare 1 Timer_B TBCCR1
capture/compare 2 control Timer_B TBCCTL2 capture/compare 2 Timer_B
TBCCR2 capture/compare 3 control Timer_B TBCCTL3 capture/compare 3
Timer_B TBCCR3 capture/compare 4 control Timer_B TBCCTL4 capture/compare
4 Timer_B TBCCR4 capture/compare 5 control Timer_B TBCCTL5
capture/compare 5 Timer_B TBCCR5 capture/compare 6 control Timer_B
TBCCTL6 captura/comparacin TBCCR6 6 vectores de interrupcin Timer_B
TBIV
Timer_B 390
Restablecer con POR Lectura/escritura 0182h Restablecer con POR
Lectura/escritura 0192 h Restablecer con POR Lectura/escritura 0184h
Restablecer con POR Lectura/escritura 0194h con POR Reset
Lectura/escritura con 0186h Reset POR Lectura/escritura 0196h Restablecer
con POR Lectura/escritura 0188h Restablecer con POR Lectura/escritura
0198h Restablecer con POR Lectura/escritura 018Ah Restablecer con POR
Lectura/escritura 019Ah Restablecer con POR Lectura/escritura 018Ch
Restablecer con POR Lectura/escritura 019Ch Restablecer con POR
Lectura/escritura 018Eh POR Restablecer con lectura/escritura 019Eh
Restablecer con POR
slo lectura 011Eh Restablecer con POR
www.ti.com Timer_B
Timer_B 13.3.1 Registros Registro de Control TBCTL
15 14 13 12 11 10 9 8 No utilizar TBCLGRPx CNTLx TBSSELx rw- (0) rw- (0)
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0
Utilizar idx MCx TBCLR TBIE TBIFG
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) w- (0) rw- (0) rw- (0) 15 bits no
utilizados no utilizados 14-13 Bits TBCLGRP TBCLx grupo
00 Cada TBCLx cargas del pestillo independientemente 01 TBCL1+TBCL2
(TBCCR1 bits de control CLLDx la actualizacin) TBCL3+TBCL4 (TBCCR3 bits
de control CLLDx la actualizacin) TBCL5+TBCL6 (TBCCR5 bits de control

CLLDx la actualizacin) TBCL0 independiente
10 TBCL1+TBCL2+TBCL3 (TBCCR1 bits de control CLLDx la actualizacin)
TBCL4+TBCL5+TBCL6 (TBCCR4 bits de control CLLDx la actualizacin) TBCL0
independiente
11 TBCL0+TBCL1+TBCL2+TBCL3+TBCL4+TBCL5+TBCL6 (TBCCR1 bits de control
CLLDx la actualizacin)
CNTLx Bits 12-11 contador longitud
00 16-bit, ROC(max) = 0FFFFh 01 12-bits, ROC(max) = 0FFFh 10 10bits,
ROC(max) = 03FFh 11 8bits, TBR(max) = 0FFh
Bit sin usar 10 Bits utilizado TBSSELx Timer_B reloj 9-8 seleccin de la
fuente.
00 TBCLK ACLK 01 10 11 SMCLK INCLK (INCLK es especfica para cada
dispositivo y es asignado a la invertida TBCLK) (ver el dispositivo, hoja
de datos especfica)
idx Bits 7-6 divisor de entrada. Estos bits seleccione el divisor para la
entrada clock.00 /101 /210 /411 /8 MCx Bits 5-4 control de Modo. Ajuste
MCx = 00h cuando Timer_B no est en uso ahorra energa.
00 Modo de parada: el temporizador se detiene de modo 01: la cuenta atrs
10 TBCL0 modo Continuo: la cuenta atrs hasta el valor fijado por CNTLx
11 up/down mode: cuenta atrs del TBCL0 y hasta 0000h
Bit sin usar 3 bits no utilizados 2 Timer_B TBCLR claro. Este bit se
restablece de TBR, el divisor de reloj, y la direccin de contador. La
TBCLR poco se restablece automticamente y siempre es de lectura como
cero.
Bit 1 Timer_B TBIE enable interrupcin. Este bit permite al TBIFG
peticin de interrupcin.
Bit 0 Timer_B TBIFG bandera de interrupcin.
SLAU144J-diciembre 2004-Revisado Timer_B 2013 Julio 391 Enviar
Timer_B www.ti.com Registros

13.3.2 TBR, Timer_B Registro
15 14 13 12 11 10 9 8
TBRx
2 1 0
rw TBRx- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
Bits 15-0 TBRx Timer_B registro. El TBR registrar es el recuento de
Timer_B.
13.3.3 TBCCRx, Timer_B Capture/Compare Registro x
15 14 13 12 11 10 9 8
TBCCRx
2 1 0
rw TBCCRx- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
Bits 15-0 TBCCRx Timer_B captura/comparacin registro.
Modo de comparacin: Comparacin de los datos se escriben en cada TBCCRx
y transferidos automticamente a TBCLx. TBCLx contiene los datos para la
comparacin con el valor del temporizador en el Timer_B Registro,
REGLAMENTO.
Modo de captura: El Registro Timer_B, ROC, se copia en la TBCCRx registro
cuando se realice una captura.
www.ti.com Timer_B
TBCCTLx 13.3.4 Registros, Captura/Comparar Registro de Control
15 14 13 12 11 10 9 8
CMx CCISx SCS CLLDx PAC
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r- (0) rw- (0) 7 6 5 4 3
2 1 0
ECI OUTMODx CCIE DE COV CCIFG
rw- (0) rw- (0) rw- (0) rw- (0) r rw- (0) rw- (0) rw- (0)
CMx Bits 15-14 modo de captura
00 captura 01 captura el borde de subida 10 captura el borde de cada 11
Captura de valores de subida y de bajada
CCISx 13-12 bits captura/comparacin seleccin de entrada. Estos bits
TBCCRx seleccione la seal de entrada. Ver el dispositivo de hoja de
datos especfica para determinadas conexiones de seal.
00 CCIxA CCIxB 01 10 GND 11 VCC
SCS 11 Sincronizar origen de captura. Este bit se utiliza para
sincronizar la seal de entrada con el reloj.
0 1 Captura asincrnica sincrnica
CLLDx captura poco 10-9 Comparar seguro carga. Estos bits comparar
seleccione el evento load del pestillo.
00 TBCLx cargas sobre escribir en TBCCRx TBCLx las cargas cuando 01
recuentos de TBR 0 10 TBCLx las cargas cuando TBR countsto 0 (o modo
continuo) las cargas cuando TBCLx countsto TBCL TBR0 o a 0 (up/down mode)
11 TBCLx las cargas cuando TBR countsto TBCLx
EL Bit 8 modo de captura
0 modo de comparar 1 modo de captura
OUTMODx Bits 7-5 modo de salida. Los Modos 2, 3, 6 y 7 no son tiles
porque EQUx TBCL0 = EQU0.
000 Poco valor 001 010 Juego Cambiar/restablecer 011 Set/reset Reset 100
101 110 Cambiar Cambiar/establecer 111 Reset/
CCIE Bit set 4 Captura/comparacin enable interrupcin. Este bit permite
la peticin de interrupcin de la correspondiente CCIFG bandera.
Bit 3 ICC Captura/comparacin de entrada. La seal de entrada se puede
leer en este bit.
Salida de 2 bits. A modo de salida 0, este bit controla directamente el
estado de la salida.
Salida 0 Salida alta baja 1
COV poco 1 Captura de desbordamiento. Este bit indica un exceso de

captura. COV se debe restablecer con el software.
Captura 0 Captura 1 ha producido desbordamiento ha producido
desbordamiento
CCIFG Bit 0 Captura/comparacin
Timer_B
TBIV 13.3.5 Registros, vectores de interrupcin Timer_B Registro
15 14 13 12 0 0 0 0 r0 r0 r0 r0 7 6 5 4 0 0 0 0 r0 r0 r0 r0 Bits 15-0
TBIVx Timer_B vector de interrupcin TBIV valor Fuente de interrupcin
Contenido bandera de interrupcin 00h sin interrupcin pendiente - 02h
Captura y comparar 1 TBCCR CCIFG 04h1 Captura y comparar 2 CCIFG TBCCR2
(1) 06h Capture/compare 3 CCIFG TBCCR3
(1) 08h Capture/compare 4 CCIFG TBCCR4
(1) 0Ah Capture/compare 5 CCIFG TBCCR5
(1) 0Ch Capture/compare 6 TBCCR6
0Eh CCIFG TBIFG Temporizador de desbordamiento
(1) No disponible en todos los dispositivos
394 Timer_B
www.ti.com
11 10 9 8 0 0 0 0 r0 r0 r0 r0 3 2 1 0
0 TBIVx
r- (0) r (0) r (0) r0
ms baja prioridad de interrupcin mayor
Documentacin
instrumentos incorporados
Captulo 14
Interfaz Serie Universal (UT)
La interfaz serie Universal (USI) mdulo proporciona SPI y 2I C
comunicacin serie con un mdulo de hardware. En este captulo se
analizan ambos modos.
Tema ... ... ... .
USI 14,1 Pgina Introduccin ... ... ... ... ... ... ... 396 14.2 USI
Operacin ... ... ... ... ... ... ... . USI 399 14,3
registros ... ... ... ... ... ... ... . 405
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz Serie
Universal (USI) 395 presentar documentacin comentarios
Introduccin www.ti.com USI

USI 14,1 Introduccin
La USI mdulo proporciona la funcionalidad bsica de apoyo comunicacin
serial sincrnica. En su forma ms simple, se trata de un 8o registro de
desplazamiento de 16 bits que se puede utilizar para flujos de datos de
salida, o cuando se combina con mnima de software, puede implementar
comunicacin serie. Adems, la USI incluye funcionalidad del hardware
para facilitar la aplicacin de SPI y 2I C comunicacin. La USI mdulo
tambin incluye interrumpe para reducir an ms los gastos de software
para la comunicacin en serie y para mantener la ultra-bajo-potencia las
capacidades de los MSP430.
La USI las caractersticas del mdulo se incluyen:
Tres cables de modo SPI apoyo 2I C compatibilidad con el modo
Variable longitud de datos funcionamiento esclavo en LPM4; no necesita
reloj interno seleccionable o MSB LSB orden de datos arranque y
parada de deteccin 2I C modo automtico con control SCL Arbitraje
perdido deteccin en modo master generacin de reloj programable reloj
polaridad seleccionable y control de fase
La Figura 14-1 muestra la USI mdulo en modo SPI. La Figura 14-2 muestra
la USI mdulo en 2I C modo.
396 Interfaz Serie Universal (USI) SLAU144J entre diciembre de 2004 y
USII www.ti.com2C = 0
UT16B
8/16 bits USILSB Registro de desplazamiento
EN USISR
USICNTx USIIFGCC
poco Contador USIIFG
USI Introduccin
USIGE USIOE USIPE6
D
G Q SDO
SDI
USISWRST USIPE7 EN
Cambio USICKPH USICKPL Reloj
SCLK USISSELx 1 0 000 001 USIDIVx ACLK SMCLK 010 Divisor de Reloj SMCLK
1/011/2... /128 100 ESPERA USISWCLK TA0 TA1 101 110 111 TA2
USIIFG
Figura 14-1. USI
USIPE5 Bloque
1 SCLK USIMST USICLK
Diagrama 0: Modo SPI
Interfaz Serie Universal (USI) 397
USI Introduccin
USIOE USII2C = 1 = 1 USICKPL USICKPH USILSB = 0 = 0 UT16B = 0
Q G D USIGE
MSB LSB
www.ti.com
Conjunto USIAL, D Q Claro USIOE
USIPE7
8 !poco Registro de desplazamiento
EN USISRL
USICNTx USIIFGCC
poco Contador USIIFG
SDA
USISWRST
USICKPH USICKPL EN
desplazamiento de reloj 1
0
USISTTIFG USIIFG SCL
USISCLREL USISSELx USIMST espera
iniciar USISTTIFG Detectar
TOPE USISTP Detectar
USIPE6
SCL
SCLK USIDIVx ACLK 000 001 010 MANTENGA SMCLK SMCLK 011 Divisor de Reloj
SWCLK 1/100/2... /128 101 TA0 TA1 TA2 111 110
Figura 14-2. USI
USICLK Bloque 1 0
Diagrama: 2I C
398 Modo Interfaz Serie Universal (USI)
la Documentacin
www.ti.com USI
USI Operacin Operacin 14,2
La USI mdulo es un registro de desplazamiento y contador de bits que

incluye la lgica de SPI y 2I C comunicacin. La USI registro de
desplazamiento (USISR) es directamente accesible por software y contiene
los datos que se transmiten o los datos que ha recibido.
El contador de bits cuenta el nmero de juegos y puntas muestra la USI
bandera de interrupcin USICNTx USIIFG cuando el valor sea cero, por
disminuir o directamente por escrito a la USICNTx cero bits.
Escribir USICNTx con un valor > 0 se borra automticamente cuando
USIIFG USIIFGCC = 0, de lo contrario USIIFG no se ve afectado. La fueza
USICNTx bits parada cuando se convierten en 0. No subdesbordamiento de
0FFh.
El contador y el registro de desplazamiento son accionados por el mismo
desplazamiento de reloj. En cambio un aumento reloj borde, USICNTx USISR
muestras disminuye y el siguiente bit de entrada. El pestillo conectado a
la salida del registro de desplazamiento retrasa el cambio de la salida
en el borde de cada de desplazamiento de reloj. Que se puede hacer ms
transparente el USIGE poco. Esta configuracin se muestra inmediatamente
la MSB LSB de USISR o a la ordenanza, en funcin de la USILSB poco.
14.2.1 USI
USI Inicializacin, mientras el software reset bit, USISWRST, est
establecido, las banderas USIIFG, USISTTIFG, USISTP y USIAL se celebrar
en su estado de restablecimiento. USISR y USICNTx no estn sincronizadas
y sus contenidos no se ven afectados.
En 2I C modo, la lnea SCL tambin es liberado a estado inactivo por la
USI hardware.
Para activar la funcionalidad de los puertos USI USIPEx bits
correspondientes en la USI registro de control deben ser establecidos.
En este ejemplo, se seleccionan la USI funcin para el pasador y mantiene
la PxIN PxIFG y funciones para el polo.
Con esta funcin, el puerto de entrada los niveles se puede leer a travs
del registro PxIN por un software y el flujo de datos entrante puede
generar interrupciones en puerto datos transiciones. Esto es til, por
ejemplo, para generar una interrupcin en un inicio.
14.2.2 Generacin de Reloj
La USI USI generador de reloj contiene una seleccin de reloj
multiplexor, un divisor, y la capacidad de seleccionar el reloj
polaridad, tal como se muestra en los diagramas de bloques La Figura 14-1
y 14-2.
El origen del reloj pueden ser seleccionados a partir de los relojes
internos ACLK o SMCLK, de un reloj externo SCLK, as como de la captura y
comparar resultados de Timer_A. Adems, es posible que el mdulo de reloj
mediante el software USISWCLK poco cuando USISSELx = 100.
La USIDIVx bits se puede utilizar para dividir el reloj por una potencia
de 2 a 128. El reloj, USICLK, se detiene cuando USIIFG = 1 o cuando el
mdulo funciona en modo esclavo.
La USICKPL bit se utiliza para seleccionar la polaridad de USICLK. Cuando
USICKPL = 0, el inactivo nivel de USICLK es baja. Cuando USICKPL = 1 el
inactivo nivel de USICLK es alta.
USI www.ti.com
14.2.3 Operacin modo SPI
La USI mdulo est configurado en modo SPI cuando USII2C = 0. Bit de
Control USICKPL selecciona el inactivo de la SPI USICKPH selecciona el
reloj mientras el reloj borde en el que se actualiza y SDO SDI es
muestreado. La Figura 14-3 muestra el reloj/relacin de datos de 8 bits
MSB de transferencia. USIPE5, USIPE6 y USIPE7 debe estar configurado para
permitir que el SCLK, SDO, y SDI funciones portuarias.
USI USI USICNTx 0 8 7 6 5 4 3 2 1 0 0 0 CKPH CKPL SCLK
SCLK 0 1
1 0
1 1 SCLK SCLK
0 X SDO/SDI MSB LSB
1 X SDO/SDI MSB LSB
USICNTx
USIIFG Carga
Figura 14-3.
14.2.3.1 Distribucin SPI SPI Modo Maestro La USI mdulo SPI est
configurado como maestro por el maestro poco USIMST y borrar el bit C 2I
USII2C. Desde que el maestro proporciona el reloj al esclavo(s) una
adecuada fuente de reloj debe estar seleccionada y configurada como
salida SCLK. Cuando USIPE5 = 1, SCLK se configura automticamente como
una salida.
Cuando USIIFG USICNTx = 0 y > 0, generacin de reloj est activado y
el maestro se empezar en registro/salida datos utilizando USISR.
Ha recibido los datos debe ser ledo desde el registro de desplazamiento
antes de que los nuevos datos se escriben en l para la transmisin. En
una aplicacin tpica, la USI software leer datos recibidos desde USISR,
escribir nuevos datos que se transmitirn a USISR y activar el mdulo
para la prxima transferencia por escrito el nmero de bits que se
transferirn a USICNTx.
14.2.3.2 SPI Modo esclavo La USI mdulo SPI se configura como esclavo por
el centro y el USII USIMST2C bits. En este modo, cuando USIPE SCLK5 = 1
se configura automticamente como entrada y la USI recibe el reloj
externo del maestro.
Si la USI es para la transmisin de datos, el registro de desplazamiento
se debe cargar con los datos antes de que el maestro es el primer reloj.
La salida debe ser habilitada por ajuste USIOE. Cuando USICKPH = 1, el
MSB sern visibles en SDO inmediatamente despus de cargar el registro de
desplazamiento.
El SDO pin puede ser desactivado por borrar la USIOE poco. Esto es til
si el esclavo no es abordado en un entorno con varios esclavos en el bus.
Una vez todos los bits son recibidas, se deben leer los datos de USISR y
de los nuevos datos cargados en USISR antes del prximo reloj borde del
maestro. En una aplicacin normal, despus de recibir los datos, la USI
software USISR leer el registro, escribir nuevos datos en USISR que se
van a transmitir, y permitir que la USI mdulo para la prxima
transferencia por escrito el nmero de bits que se transfieren a USICNTx.
www.ti.com USI
USISR 14.2.3.3 Operacin Operacin El 16bits USISR se compone de 8 bits,
registros y USISRH USISRL. Bit de Control UT16B selecciona el nmero de
bits de USISR que se utilizan para transmitir y recibir datos. Cuando
UT16B = 0, slo los 8 bits ms bajos, USISRL, se utilizan.
Para transferir < 8 Bits, los datos debern cargarse en USISRL bits no
utilizados, que no se saca. Los datos deben ser MSB y LSB-alineados en
funcin de USILSB. La Figura 14-4 muestra un ejemplo de 7 bits de datos.
7-Bit modo SPI, MSB primero 7-bit modo SPI, LSB en primer lugar
transmitir datos en la memoria de los datos de la memoria
7 bits de datos 7 bits
de datos con el software Mover
TX TX
RX RX USISRL USISRL USISRL USISRL
Mover con software
7-bits de datos 7 bits Los datos
recibidos los datos de la memoria datos recibidos en la memoria
Figura 14-4. Ajuste de datos de 7 bits de datos SPI
cuando UT16B = 1, los 16 bits se utilizan para el tratamiento de datos.
Cuando se utiliza para tener acceso a las dos USISR USISRL y USISRH, es
preciso que los datos sean correctamente ajustado cuando < 16 bits se
utilizan de la misma manera como se muestra en la Figura 14-4.
14.2.3.4 SPI interrumpe
hay un vector de interrupcin asociada con la USI mdulo y una bandera de
interrupcin, USIIFG, pertinentes para SPI. Cuando USIIE y el bit GIE se
establezca, la bandera de interrupcin se generar una peticin de
interrupcin.
USIIFG USICNTx se establece cuando se hace cero, ya sea mediante el
recuento o directamente por escrito a la USICNTx 0 bits. USIIFG se borra
al escribir un valor > 0 bits a la USICNTx cuando USIIFGCC = 0, o
directamente por el software.
USI Operacin www.ti.com

14.2.4 2I C Modo
mdulo La USI se configura en 2I C modo cuando USII2C =1, USICKPL = 1, y
= 0 USICKPH. Para 2I C compatibilidad de los datos, y USI USILSB16B debe
ser borrada. USIPE6 y USIPE7 debe ser configurado para permitir que el
SCL y SDA funciones portuarias.
14.2.4.1 2I C modo Master para configurar la USI como un mdulo 2I C
master la USIMST bit debe ser establecido. En modo master, los relojes
son generados por la USI mdulo y salida a la lnea SCL mientras USIIFG =
0. Cuando USIIFG = 1, el SCL se detendr en el ralent, o alta, nivel.
Multi-master se admite como se describe en la seccin Arbitraje.
El maestro es compatible con esclavos que sujetan la lnea SCL baja slo
cuando USIDIVx > 0. Cuando USIDIVx es /reloj 1 divisin (USIDIVx = 0),
conectados los esclavos no debe mantener la lnea SCL baja durante la
transmisin de datos. De lo contrario, la comunicacin puede fallar.
14.2.4.2 2I C Modo esclavo para configurar la USI como un mdulo 2I C
esclavo la USIMST bit debe ser borrado. En modo esclavo, SCL se mantiene
baja si USIIFG = 1, USISTTIFG = 1 o si USICNTx = 0. USISTTIFG deben ser
borrados por el software una vez que el esclavo est configurado y listo
para recibir la direccin de esclavo de un maestro.
14.2.4.3 2I C transmisor en el modo de transmisor, los datos se carga por
primera vez en USISRL. La salida se habilita al establecer USIOE y la
transmisin se inicia al escribir 8 en USICNTx. Esto borra USIIFG y SCL
se genera en modo master o libertad de baja en modo esclavo. Despus de
la transmisin de los 8 bits, USIIFG se establece, y la seal de reloj en
SCL es detenido en modo master o baja celebr en la prxima fase baja en
modo esclavo.
Para recibir el 2I C bit de acuse, el USIOE poco se borra con software y
USICNTx est cargado con 1. Esto borra USIIFG y el bit es recibido en
USISRL. Cuando USIIFG se puede establecer una vez ms, el LSB de USISRL
es la recibi poco reconocimiento y que se puede probar en el software.
Mango si NACK... otra cosa, manejar ACK ; Test bit ACK recibido JNZ
HANDLE_NACK ; Prueba USIIFG JZ TEST_USIIFG BIT.B # 01h, &USISRL ;
USICNTx TEST_USIIFG BITS = 1.B #USIIFG, &USICTL1 ; SDA entrada MOV.B
# 01h, &USICNT ; Recibir ACK/NACK BIC.B #USIOE, &USICTL0 ;
402 interfaz Serie Universal (USI) SLAU144J-diciembre 2004-Revisado 2013
www.ti.com USI Operacin

14.2.4.4 2I C Receptor en 2I C modo de receptor la salida debe ser
desactivada por compensacin y la USI USIOE modulo esta preparado para la
recepcin de la grabacin 8 en USICNTx. Esto borra USIIFG y SCL se genera
en modo master o libertad de baja en modo esclavo. La USIIFG poco se
establecer despus de 8 relojes. Este se detiene la seal de reloj en
SCL en modo master o tiene SCL baja en la prxima fase baja en modo
esclavo.
Para transmitir un reconocer o no reconocer, el MSB del registro de
desplazamiento est cargado con 0 o 1, el USIOE bit se configura con el
software para permitir la salida y 1 se escribe en los USICNTx bits. Tan
pronto como el MSB poco se ha sacado, USIIFG se convertirn en conjunto y
el mdulo puede ser preparado para la recepcin de los siguientes 2 I C
byte de datos.
JZ TEST_USIIFG USIIFG Prueba... continuar... ; USICNTx TEST_USIIFG = 1
BITS.B #USIIFG, &USICTL1 ; MSB = 0 MOV.B # 01h, &USICNT ; SDA
salida MOV.B # 00h, &USISRL ; Generar ACK BIS.B #USIOE,
&USICTL0 ;
Prueba USIIFG JZ TEST_USIIFG... continuar... ; USICNTx TEST_USIIFG = 1
BITS.B #USIIFG, &USICTL1 ; MSB = 1 MOV.B # 01h, &USICNT ; SDA
salida MOV.B # 0FFh, USISRL ; Generar NACK BIS.B #USIOE, &USICTL0 ;
14.2.4.5 Condicin INICIAR
UNA condicin de arranque es una transicin de alta a baja en SDA y SCL

es alta. La condicin de arranque puede ser generada por el MSB del
registro de desplazamiento de 0. Ajuste de la USIGE y USIOE bits permite
el cierre de salida transparente y el MSB del registro de desplazamiento
se presenta inmediatamente al SDA y tira de la lnea baja. Compensacin
USIGE reanuda el reloj de funcin de traba y tiene el 0 CED hasta que los
datos se saca con SCL adecuado.
Pestillo discapacidad... continuar... ; Bloqueo/SDA salida habilitada
BIC.B #USIGE, &USICTL0 ; MSB = 0 BIS.B #USIGE+USIOE, &USICTL0 ;
Generar INICIO MOV.B # 000h, &USISRL ;
14.2.4.6 Condicin de parada
es una condicin de parada una transicin de alta a baja en SDA y SCL es
alta. Para finalizar el bit de acuse y tire SDA baja para preparar el
estado de parada generacin requiere borrar el MSB en el registro de
desplazamiento y carga en USICNTx 1. Esto se genera un pulso bajo de SCL
y durante la fase baja SDA es baja. SCL se detiene en el ralent, o muy
alta, ya que el mdulo est en modo master. Para generar la baja y
transicin de alta, el MSB se encuentra en el registro de desplazamiento
y USICNTx est cargado con 1. El USIGE y USIOE bits permite el cierre de
salida transparente y el MSB de comunicados USISRL SDA a estado inactivo.
Compensacin USIGE almacena el MSB en el cierre de salida y la salida es
desactivada por compensacin USIOE.
SDA permanece alta hasta que una condicin de arranque se genera porque
el exterior de pullup.
Pestillo Transparente habilitado BIC.B #USIGE+USIOE, &USICTL;
Bloqueo/SDA salida desactivada... continuar... ; USISRL = 1 unidad de SDA
BIS alto.B #USIGE, &USICTL0 ; MOV.B # 0FFh, &USISRL ; USIIFG JZ
test_USIIFG ; USICNT = 1 para un reloj TEST_USIIFG BIT.B #USIIFG,
&USICTL1 ; MSB = 0 MOV.B # 001h, &USICNT ; SDA=salida MOV.B #
000h, &USISRL ; Generar DETENER BIS.B #USIOE, &USICTL0 ;
USI www.ti.com
14.2.4.7 Operacin Liberacin
USISCLREL SCL el bit de SCL si se est llevando a cabo bajo mdulo de la
USI USIIFG sin necesidad de ser borrado. La USISCLREL poco se borrar
automticamente si una condicin de arranque se ha recibido y la lnea
SCL se celebrar bajo el siguiente reloj.
En funcionamiento esclavo este bit se debe utilizar para evitar SCL de
baja cuando el esclavo ha detectado que no fue dirigida por el maestro.
En el siguiente inicio estado USISCLREL ser borrado y el USISTTIFG.
14.2.4.8 La USI Arbitraje mdulo puede detectar un perdido arbitraje en
multi-master 2I C sistemas. La 2I C procedimiento de arbitraje utiliza
los datos que se presentan sobre las dimensiones sociales de los
transmisores. El primer transmisor principal que genera una lgica alta
pierde el arbitraje de la oposicin maestro genera una baja lgica. La
prdida del arbitraje es detectado en la USI mdulo comparando el valor
que se presenta en el bus y la lectura del valor del bus. Si los valores
no son iguales y arbitraje se pierde el arbitraje perdido bandera,
USIAL,. Tambin borra el bit de habilitacin de salida y la USI USIOE

mdulo ya no impulsa el bus. En este caso, el usuario debe verificar la
USIAL USIIFG pabelln junto con y configurar la yodacin universal de la
sal para arbitraje receptor cuando se pierde. La USIAL bandera debe ser
borrado por el software.
Para evitar que los dems maestros ms rpida de generar los relojes
durante el procedimiento de arbitraje SCL baja si se celebra otro maestro
en el bus y unidades USIIFG SCL baja o USISTTIFG se establece, o si
USICNTx = 0.
14.2.4.9 2I C interrumpe
hay un vector de interrupcin asociada con la USI mdulo con dos banderas
de interrupcin 2I C, USIIFG y USISTTIFG. Cada bandera de interrupcin
tiene su propio enable interrupcin poco, USIIE y USISTTIE. Cuando una
interrupcin est activada y el bit GIE, una bandera de interrupcin se
generar una peticin de interrupcin.
USIIFG USICNTx se establece cuando se hace cero, ya sea mediante el
recuento o directamente por escrito a la USICNTx 0 bits. USIIFG se borra
al escribir un valor > 0 bits a la USICNTx cuando USIIFGCC = 0, o
directamente por el software.
USISTTIFG se establece cuando una condicin de arranque es detectado. La
USISTTIFG bandera debe ser borrado por el software.
La recepcin de una condicin de parada se indica con la bandera USISTP
pero no hay ninguna funcin de interrupcin USISTP asociada con la
bandera. USISTP se borra al escribir un valor > 0 bits a la USICNTx
cuando USIIFGCC = 0 o directamente por medio de un software.
www.ti.com
USI USI registra 14,3 Registros
registros La USI se enumeran en la Tabla 14-1.
Tabla 14-1. USI Registros
Registro Formulario Registro Direccin de Tipo Estado inicial
USI 0 registro de control USICTL0 Lectura/escritura 078h 01h con PUC USI
1 registro de control USICTL1 Lectura/escritura 079h 01h con PUC USI
control de reloj USICKCTL Lectura/escritura 07Ah Restablecer con PUC USI
contador de bits USICNT Lectura/escritura 07Bh Restablecer con PUC USI
byte bajo registro de desplazamiento USISRL Lectura/escritura 07Ch ha
cambiado USI byte alto registro de desplazamiento USISRH
Lectura/escritura 07Dh sin cambios,
la USI registros pueden acceder con la palabra instrucciones que se
indican en la Tabla 14-2.
Tabla 14-2. Acceso a Palabras de USI Registros
Registro forma corta Low-Byte High-Byte Registro Registro
registro de control Direccin USI USICTL USICTL1 USICTL0 078h USI reloj y
contador de registro USICCTL USICNT USICKCTL 07Ah USI registro de
desplazamiento USISRH USISR USISRL 07Ch
USI Registros
14.3.1 www.ti.com USICTL0, USI Registro de Control 0
7 6 5 4 3 2 1 0
USIPE7 USIPE6 USIPE5 USILSB USIMST USIGE USIOE USISWRST rw-0 rw-0 rw-0
rw-0 rw-0 rw-0 rw-0 rw-1 USIPE7 Bit 7 USI SDI/SDA activacin de puerto.
Entrada en modo SPI, la entrada o salida de drenaje abierto en 2I C modo.
0 USI USI funcin desactivada 1 activa la funcin
USIPE6 Bit 6 USI SDO/SCL activacin de puerto. Salida en modo SPI, la
entrada o salida de drenaje abierto en 2I C modo.
USIPE5 Bit 5 USI SCLK activacin de puerto. Entrada en SPI modo esclavo,
o 2I C modo SPI, la salida en modo master.
USILSB 4 bits LSB primero seleccionar. Este bit controla la direccin de
la recepcin y transmisin registro de desplazamiento.
0 MSB LSB primero primero 1
bits USIMST 3 Master
0 seleccione modo Esclavo 1 modo maestro
USIGE 2 bits Salida
0 control de cierre cierre de salida que depende de desplazamiento de
reloj 1 cierre de salida siempre activada y transparente
USIOE 1 bits salida de datos habilitar
0 Salida desactivada 1
bits Salida 0 activada USISWRST USI
USI 0 reset de software lanzado para la operacin.
1 USI lgica en estado de restablecimiento.
406 Interfaz Serie Universal (USI) SLAU144J-diciembre de 2004 y revisada
www.ti.com USI Registros

14.3.2 USICTL1, USI Registro de Control 1
7 6 5 4 3 2 1 0
USICKPH USII USISTTIE2C USIIE USIAL USISTP USISTTIFG USIIFG rw-0 rw-0 rw0 rw-0 rw-0 rw-0 rw-0 rw-1 USICKPH Bit 7 fase de reloj seleccione
0 se cambian los datos en la primera SCLK y capturado en el siguiente
canto.
1 Los datos son capturados en el primer canto SCLK y cambiado en el
siguiente canto.
USII2Bit C I C 6 2
0 2 activacin del modo I modo C 1 2 I C activado el modo
5 bits USISTTIE INICIO estado de interrupcin
Interrupcin de habilitar 0 discapacitados 1 condicin de arranque
Interrupcin en condicin de arranque activado
USIIE USI Bit 4 contador
0 enable interrupcin Interrupcin Interrupcin activada desactivada 1
Bit 3 USIAL Arbitraje
arbitraje No perdido 0 1 Arbitraje condicin perdida perdido

USISTP Bit 2 estado de parada. USISTP se borran automticamente si
USICNTx est cargado con un valor > 0 cuando USIIFGCC = 0.
Condicin de PARADA 0 PARADA 1
bits recibidos USISTTIFG condicin DE ARRANQUE 1
0 bandera de interrupcin No condicin de arranque. No hay interrupcin
pendiente.
1 Condicin de arranque. Interrupcin pendiente.
USI USIIFG contador 0 bits bandera de interrupcin. Cuando la USICNTx =
0. Borra automticamente si USICNTx est cargado con un valor > 0
cuando USIIFGCC = 0.
SLAU144J-diciembre 2004-Revisado 2013 Julio Interfaz Serie Universal
(USI) 407 presentar documentacin comentarios
USI Registros
14.3.3 www.ti.com USICKCTL, USI Reloj Registro de Control
7 6 5 4 3 2 1 0
USIDIVx USISSELx USICKPL USISWCLK
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 USIDIVx Bits 7-5 divisor de reloj
seleccione
Dividir por 000 1 001 Dividir por 2 010 Dividir por 4 011 Dividir por 8
dividir por 16 100 101 32 110 Dividir por dividir por 64 111
USISSELx dividir por 128 Bits 4-2 fuente de reloj. No se utiliza en modo
esclavo.
SCLK 000 (no se utiliza en modo SPI) 001 010 ACLK SMCLK SMCLK 011 100 101
bits USISWCLK TACCR0 110 111 TACCR1 TACCR2 (Reservado el MSP430F20xx
dispositivos)
USICKPL polaridad Reloj Bit 1 seleccione
0 estado inactivo es baja 1 estado inactivo es alta
USISWCLK Bit 0 reloj del Software
0 reloj de entrada es baja 1 reloj de entrada es alta
14.3.4 USICNT, USI poco registro de contador
7 6 5 4 3 2 1 0
USISCLREL UT16B USIIFGCC USICNTx
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 USISCLREL SCL de 7 bits. El SCL
se ha lanzado la lnea de baja a ralent. USISCLREL se borra si una
condicin de arranque es detectado.
0 Lnea SCL es baja si se establece 1 USIIFG SCL se ha lanzado la lnea
UT16B Bit 6 registro de desplazamiento de 16 bits permiten
0 registro de desplazamiento de 8 bits. Byte bajo registro USISRL se
utiliza.
1 Registro de desplazamiento de 16 bits. Tanto de alta como de baja y
byte USISRH USISRL registros se utilizan. Direcciones USISR los 16 bits
simultneamente.
Bit 5 USIIFGCC USI bandera de interrupcin de control. Cuando USIIFGCC =
1, la USIIFG no se borrarn automticamente cuando USICNTx est escrito
con un valor > 0.
0 USIIFG borra automticamente en USICNTx actualizacin 1 USIIFG no es
borrado automticamente
IODIZACIN USICNTx Bits 4-0 recuento de bits. La USICNTx bits establece

el nmero de bits que se van a recibir o transmitir.
408 Interfaz Serie Universal (USI) SLAU144J-diciembre de 2004 y revisada
www.ti.com USI Registros

14.3.5 USISRL, USI Byte bajo Registro de desplazamiento
7 6 5 4 3 2 1 0
USISRLx
rw rw rw rw rw rw rw rw USISRLx Bits 7-0 Contenido de la USI byte bajo
USISRH 14.3.6 registro de desplazamiento, USI Byte Alto Registro de
desplazamiento
7 6 5 4 3 2 1 0
USISRHx
rw rw rw rw rw rw rw rw USISRHx Bits 7-0 Contenido de la USI byte alto
registro de desplazamiento. Ignorar al UT16B = 0.
Captulo 15
SLAU144J-diciembre de 2004-2013 Julio Revisado
Universal Interfaz de comunicacin serie UART,
universal El Modo interfaz de comunicacin serie (USCI) admite mltiples
modos de comunicacin serie con un mdulo de hardware. Este captulo se
analiza la operacin del modo asncrono UART.
Tema ... ... ... . Pgina
15,1 USCI Resumen ... ... ... ... ... ... ... 411 15.2 USCI Introduccin:
Modo UART ... ... ... ... ... ... ... ... 411 15.3 USCI operacin: Modo
UART ... ... ... ... ... ... ... .. 413 15,4 USCI Registros: Modo
UART ... ... ... ... ... ... ... .. 428
410 Interfaz de comunicacin serie Universal, UART Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio presentar documentacin comentarios
Resumen
15.1 USCI www.ti.com USCI Descripcin
La interfaz de comunicacin serie universal (USCI) mdulos de serie
soporte mltiples modos de comunicacin. Diferentes mdulos USCI apoyo
modos diferentes. Cada mdulo se denomina USCI con una letra diferente.
Por ejemplo, USCI_A es diferente de USCI_B, etc. Si hay ms de una
idntica USCI mdulo se implementa en un solo dispositivo, los mdulos se
denominan con nmeros incremento. Por ejemplo, si un dispositivo tiene
dos mdulos USCI_A, ellos se denominan USCI_A0 y USCI_A1. Ver el
dispositivo especfico de hoja de datos para determinar qu mdulos USCI,

si los hubiere, son aplicadas en determinados dispositivos.
Los mdulos USCI_Ax apoyo:
modo UART morfologa de pulsos de comunicaciones IrDA deteccin
automtica de velocidad en baudios para LIN comunicaciones modo SPI La
USCI_Bx mdulos:
2I C modo modo SPI
15,2 USCI Introduccin: Modo UART
en modo asincrnico, la USCI_Ax mdulos se conectan el MSP430 con un
sistema externo mediante dos pasadores exteriores, UCAxRXD y UCAxTXD. Se
selecciona el modo UART cuando el UCSYNC poco se ha borrado.
Modo UART incluye:
7 u 8 bits de datos con impar, par, o sin paridad independientes
transmitir y recibir registros de desplazamiento Separe transmitir y
recibir influencia registros LSB MSB de primera o de transmisin de
datos y recibir incorporado idle-lnea y la direccin de los protocolos
de comunicacin para sistemas multiprocesador Receptor de deteccin de
bordes para auto-despertar de LPMx modos programables tasa de baudios
con la modulacin de la velocidad en baudios de apoyo indicadores de
estado para la deteccin de errores y la represin indicadores de
estado para deteccin de direccin independiente interrumpir capacidad
para recibir y transmitir
la Figura 15-1 muestra la USCI_Ax UART cuando est configurado para modo.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Interfaz de
comunicacin serie Universal, UART 411 Modo presentar documentacin
comentarios
USCI Introduccin: Modo UART

UCMODEx UCSPB UCDORM
www.ti.com
UCRXEIE UCRXERR Error
2 Banderas
recibir del Estado La Mquina
Bfer de recepcin UC0RXBUF
Recibir Registro de desplazamiento
UCPAR UCPEN UCMSB UC7BIT
UCRXBRKIE UCPE UCFE
establecer indicadores UCOE RXIFG Juego Juego
Juego UC0RXIFG UCBRK
Conjunto UCADDR/UCIDLE
UCIREN
UCIRRXPL UCIRRXFLx UCIRRXFE UCLISTEN 6 1 0 1 Decodificador IrDA UC0RX 0 0
1
Velocidad en baudios Recibir UCABEN UCSSELx Generador
UC UC0BRx0CLK 00 16 01 ACLK Divisor/Divisor SMCLK BRCLK
SMCLK 10 11
4 3 Modulador UCBRFx UCBRSx UCOS16
recepcin de reloj
Reloj de Transmisin
UCPEN UCPAR UCMSB UC7BIT
transmitir
bfer de transmisin Registro de desplazamiento UC 0TXBUF
Transmitir
2 Mquina de estado
UCMODEx UCSPB
Figura 15-1. Diagrama de bloques USCI_Ax:
UCIREN
0 1 UC0TX IrDA
6 Codificador
UCIRTXPLx
Conjunto UC0TXIFG
UCTXBRK UCTXADDR
Modo UART (UCSYNC = 0)
412 Interfaz de comunicacin serie Universal, UART Mode
Comentarios
www.ti.com USCI operacin: Modo UART

15,3 USCI operacin: Modo UART
en modo UART, la USCI transmite y recibe caracteres a la tasa de bits
asincrnico a otro dispositivo.
Calendario de cada carcter se basa en la velocidad en baudios
seleccionada de USCI. El transmitir y recibir las funciones, use la misma
velocidad en baudios frecuencia.
15.3.1 USCI Inicializacin y restablecer
la USCI cero se realiza por una PUC o el establecimiento de la UCSWRST
poco. Despus de la PUC, el UCSWRST poco se establece automticamente,
manteniendo la USCI en una condicin restablecer. Cuando se establece, la
UCSWRST poco restablece el UCAxRXIE, UCAxTXIE, UCAxRXIFG, UCRXERR, UCBRK,
UCPE, UCOE, UCFE, UCSTOE UCBTOE y juegos y puntas UCAxTXIFG el bit.
Compensacin UCSWRST libera la USCI para su funcionamiento.
NOTA: Inicializacin o Re-Configuring la USCI Mdulo
recomendado USCI La inicializacin/re-proceso de configuracin es la
siguiente:
1. Conjunto UCSWRST (BIS.B #UCSWRST, &UCAxCTL1) 2. Inicializar todos
USCI registra con UCSWRST = 1 (incluyendo UCAxCTL1) 3. Configurar los
puertos.
4. Claro UCSWRST a travs de software (BIC.B #UCSWRST, &UCAxCTL1) 5.
Habilitar interrupciones (opcional) a travs UCAxRXIE y/o UCAxTXIE
15.3.2 Formato de caracteres
formato de caracteres La UART, se muestra en la Figura 15-2, consiste en
un bit de inicio, siete u ocho bits de datos, un par/impar/ningn bit de
paridad, bit de la direccin (direccin de modo de bits), y uno o dos
bits de parada. La UCMSB poco controla la direccin de la transferencia y
selecciona LSB o MSB primero. LSB-en primer lugar se requiere
generalmente de comunicacin UART.
Mark ST D0 D6 D7 AD PA SP SP Espacio
[ 2 bit de parada, UCSPB = 1] [Bit de paridad, UCPEN = 1]
[Bits de la Direccin, UCMODEx = 10] [Opcional poco, condicin] [8 Bit de
Datos, UC7BIT = 0]
Figura 15-2. Formato de caracteres
15.3.3 Formatos Comunicacin asncrona
cuando dos dispositivos comunicarse asincrnicamente, no se requiere
formato multiprocesador para el protocolo.
Cuando tres o ms los dispositivos se comunican, la USCI apoya el idlelnea y direccin de multiprocesador de formatos de comunicacin.
15.3.3.1
Cuando Idle-Line Multiprocesador UCMODEx Formato = 01, el loco
multiprocesador lnea se selecciona el formato. Bloques de datos estn
separados por un tiempo de inactividad en el transmitir o recibir las
tuberas, como se muestra en la Figura 15-3. Una lnea de recepcin es
detectedwhen 10 o ms continuos (marcas) se reciben despus de la uno o
dos bits de parada de un carcter. La velocidad en baudios generador est
apagado despus de la recepcin de una lnea inactiva hasta la prxima
vez que inicie se detecta el borde. Cuando una lnea inactiva es
detectada, la UCIDLE poco.
El primer carcter recibido tras un perodo de inactividad es un carcter
de direccin. La UCIDLE bit se utiliza como una etiqueta de direccin
para cada bloque de caracteres. En idle-lnea formato multiprocesador,
este bit se establece cuando un carcter es una direccin.
comentarios
USCI operacin: Modo UART www.ti.com

Bloques de Caracteres
UCAxTXD/RXD
perodos de inactividad de 10 bits o ms
UCAxTXD/RXD Ampliado
UCAxTXD/RXD ST ST Datos Direccin SP SP SP ST Datos
Primer carcter dentro del bloque carcter carcter dentro del bloque
dentro del bloque es la direccin. El siguiente perodo de inactividad de
10 bits o ms Perodo de inactividad menos de 10 Bits
Figura 15-3.
La UCDORM Idle-Line formato bit se utiliza para el control de recepcin
de datos de lnea formato multiprocesador. Cuando UCDORM = 1, a todos los
no-direccin caracteres se montan pero no se transfieren a la UCAxRXBUF y
las interrupciones no se generan. Cuando un carcter de direccin es
recibido, el carcter se transfiere al UCAxRXBUF, UCAxRXIFG est
establecido, y cualquier indicador de error se establece cuando UCRXEIE =
1. Cuando UCRXEIE = 0 y un carcter de direccin es recibido, pero tiene
un error de encuadre o error de paridad, el personaje no es transferido a
UCAxRXBUF UCAxRXIFG y no se ha establecido.
Si una direccin es recibido, el usuario software puede validar la
direccin y debe restablecer UCDORM para seguir recibiendo datos. Si
UCDORM se mantiene, slo direccin personajes sern recibidos. Cuando

UCDORM se borra durante la recepcin de un carcter distintivo la
interrupcin de recepcin ser definido despus de la recepcin. La
UCDORM poco no es modificado por la USCI hardware automticamente.
De la direccin de ralent de transmisin de lnea formato
multiprocesador, precisa un perodo de inactividad pueden ser generados
por la USCI para generar identificadores en carcter de direccin
UCAxTXD. El de doble bfer UCTXADDR bandera indica si el siguiente
carcter cargado en UCAxTXBUF es precedida por una lnea inactiva de 11
bits. UCTXADDR se borran automticamente cuando el bit de inicio se
genera.
15.3.3.2 Se transmita un marco vaco El procedimiento siguiente enva un
bastidor para indicar un carcter de direccin seguida de datos
asociados:
1. Conjunto UCTXADDR, a continuacin, escriba el carcter de direccin a
UCAxTXBUF. UCAxTXBUF debe estar preparada para los nuevos datos
(UCAxTXIFG = 1).
Esto genera un perodo de inactividad de exactamente 11 bits seguido por
el carcter de direccin. UCTXADDR se restablece automticamente cuando
el carcter de direccin se transfiere de UCAxTXBUF al registro de
desplazamiento.
2. Escritura de caracteres de datos deseado UCAxTXBUF. UCAxTXBUF debe
estar preparada para los nuevos datos (UCAxTXIFG = 1).
Los datos escritos en UCAxTXBUF es transferido al registro de
desplazamiento y se transmite tan pronto como el registro de
desplazamiento est listo para los nuevos datos.
El idle-tiempo de la lnea no se debe sobrepasar entre direccin y
transmisin de datos o entre las transmisiones de datos. De lo contrario,
los datos transmitidos se mal interpretado como una direccin.
414 Interfaz de comunicacin serie Universal, UART Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentacin
comentarios

Multiprocesador Address-Bit 15.3.3.3 Formato
UCMODEx Cuando = 10, la direccin de bit se selecciona el formato
multiprocesador. Procesa cada personaje contiene un bit extra utilizado
como un indicador de la direccin se muestra en la Figura 15-4. El primer
carcter de un bloque de caracteres es un conjunto de bits que indica que
el personaje es una direccin. La USCI UCADDR poco es aquella en que un
personaje ha recibido sus bits de la direccin y es trasladado a
UCAxRXBUF.
La UCDORM bit se utiliza para el control de recepcin de datos la
direccin de bit formato multiprocesador. Cuando UCDORM, caracteres de
datos con la direccin bit = 0 son reunidas por el receptor pero no se
transfieren a UCAxRXBUF y no se generan las interrupciones. Cuando un
personaje que contiene un conjunto de bits es recibido, el carcter es
transferido a UCAxRXBUF, UCAxRXIFG est establecido, y cualquier error de
aplicacin cuando se ha establecido el indicador UCRXEIE = 1. Cuando
UCRXEIE = 0 y un carcter que contiene un conjunto bits de la direccin

es recibido, pero tiene un error de encuadre o error de paridad, el
personaje no es transferido a UCAxRXBUF y UCAxRXIFG no est establecida.
direccin y debe restablecer UCDORM para seguir recibiendo datos. Si
UCDORM se mantiene, slo caracteres con direccin direccin bit = 1 ser
recibido.
La UCDORM poco no es modificado por la USCI hardware automticamente.
Cuando UCDORM = 0 caracteres recibidos se ajuste el modo de recepcin
UCAxRXIFG bandera de interrupcin. Si UCDORM se borra durante la
recepcin de un carcter distintivo la interrupcin de recepcin ser
definido despus de la recepcin.
Para la direccin de transmisin en la direccin de bit modo de
multiprocesador, los bits de la direccin de un personaje es controlada
por el UCTXADDR poco. El valor de los bits UCTXADDR es cargado en el bit
de la direccin del personaje de UCAxTXBUF a transmitir registro de
desplazamiento. UCTXADDR se borran automticamente cuando el bit de
inicio se genera.
UCAxTXD/UCAxRXD
perodos de inactividad de ninguna importancia
UCAxTXD/UCAxRXD
UCAxTXD ampliado/UCAxRXD Direccin ST ST Datos 1 SP SP 0 SP 0 ST Datos
Primer carcter dentro del bloque de bits es 0 para una direccin. AD Bit
Es 1 Datos dentro del bloque. Tiempo de inactividad no es importante
la Figura 15-4. Multiprocesador Address-Bit Formato
15.3.3.4 Romper Recepcin y Generacin
Cuando UCMODEx = 00, 01 o 10, el receptor detecta una pausa cuando todos
los datos, paridad y bits de parada es baja, independientemente de la
paridad, modo de direccin, o de otra ndole. Cuando se detecta una
interrupcin, el bit est establecido UCBRK. Si la interrupcin interrupt
bit de habilitacin, UCBRKIE, est definido, la bandera de interrupcin
UCAxRXIFG recibir tambin. En este caso, el valor de UCAxRXBUF es 0h
desde todos bits de datos fueron iguales a cero.
Para transmitir un descanso el UCTXBRK bits, a continuacin, escriba 0h a
UCAxTXBUF. UCAxTXBUF debe estar preparada para los nuevos datos
(UCAxTXIFG = 1). Esto genera una ruptura con todos los bits baja.
UCTXBRK se borran automticamente cuando el bit de inicio se genera.
comentarios

15.3.4 Deteccin automtica de velocidad en baudios
= 11 Cuando UCMODEx modo UART con deteccin automtica de velocidad en
baudios. De deteccin automtica de velocidad en baudios, una trama de
datos est precedida por una sincronizacin secuencia que consta de una
ruptura y una sincronizacin. Se ha detectado una interrupcin cuando 11
o ms ceros continua (espacios) son recibidas. Si la longitud de la
ruptura excede los 22 tiempos de bit la ruptura UCBTOE bandera error de

tiempo de espera. La sinc. campo sigue al salto como se muestra en la
Figura 15-5.
Romper Delimitador Sincronizacin
Figura 15-5. Deteccin automtica de velocidad en baudios - Secuencia
de sincronizacin/LIN conformidad el formato de los caracteres debe
ajustarse a 8 bits de datos, LSB primero, sin paridad y un bit de parada.
Bit de la direccin no est disponible.
Este campo est formado por los datos 055h bytes dentro de un campo como
se muestra en la Figura 15-6. La sincronizacin se basa en la medicin
del tiempo entre el primer borde de cada y el ltimo borde de cada del
patrn.
El generador de velocidad se utiliza para la medicin si deteccin
automtica de velocidad en baudios se habilita al establecer UCABDEN. De
lo contrario, el patrn es recibido, pero no se miden. El resultado de la
medicin sea transferido a la misma velocidad en baudios UCAxBR0
registros de control, UCAxBR1 y UCAxMCTL. Si la longitud de la sinc.
campo que excede el tiempo medible la sincronizacin bandera UCSTOE error
de tiempo de espera.
Sincronizacin
8 Bit
Start Stop 0 1 2 3 4 5 6 7 bits
Figura 15-6. Deteccin automtica de velocidad en baudios Sincronizacin
del Campo UCDORM bit se utiliza para controlar los datos recepcin en
este modo. Cuando UCDORM, todos los personajes son recibidas, pero no se
transfiere a la UCAxRXBUF, e interrumpe no se generan. Cuando una
ruptura/sinc. se detecta el campo UCBRK bandera. El carcter que sigue a
la ruptura/sinc. campo se transfiere en UCAxRXBUF UCAxRXIFG y la bandera
de interrupcin. Cualquier indicador de error tambin se ajusta. Si el
UCBRKIE bit est establecido, la recepcin de la break/sinc. establece la
UCAxRXIFG. La UCBRK poco se restablece por parte de software de usuario o
por la lectura de la memoria intermedia de recepcin UCAxRXBUF.
Cuando una ruptura/sinc. campo es recibido, el usuario debe restablecer
UCDORM software para seguir recibiendo datos. Si UCDORM sigue, slo el
carcter despus de la prxima recepcin de un salto/sinc. campo ser
recibido.
La UCDORM poco no es modificado por la USCI hardware automticamente.
Cuando UCDORM = 0 caracteres recibidos se ajuste el modo de recepcin
UCAxRXIFG bandera de interrupcin. Si UCDORM se borra durante la
recepcin de un carcter distintivo la interrupcin de recepcin se
establecer despus de la recepcin.
La deteccin automtica de velocidad en baudios modo puede utilizarse en
una comunicacin de dplex completo sistema con algunas restricciones. La
USCI no puede transmitir los datos al recibir el descanso/campo de
sincronizacin y si a 0h byte con error de encuadre se recibe los datos
que se transmiten durante este tiempo se ha daado. Este ltimo caso
puede ser descubierto por controlar los datos recibidos y la UCFE poco.
comentarios

15.3.4.1 transmite un descanso/Sinc. Campo El siguiente procedimiento
transmite un break/sinc. campo:
Conjunto con UMODEx UCTXBRK = 11.
Escribir 055h a UCAxTXBUF. UCAxTXBUF debe estar preparada para los
nuevos datos (UCAxTXIFG = 1).
Esto genera un campo de separacin de 13 bits seguida de una pausa
delimitador y el carcter de sincronizacin. La duracin de la pausa
delimitador se controla con el UCDELIMx bits. UCTXBRK se restablece
automticamente cuando el carcter de sincronizacin se transfiere de
UCAxTXBUF al registro de desplazamiento.
Escribir los datos deseados UCAxTXBUF personajes. UCAxTXBUF debe estar
preparada para los nuevos datos (UCAxTXIFG = 1).
Los datos escritos en UCAxTXBUF es transferido al registro de
desplazamiento y se transmite tan pronto como el registro de
desplazamiento est listo para los nuevos datos.
15.3.5 Codificacin y decodificacin IrDA
UCIREN cuando se establezca el IrDA codificador y decodificador estn
habilitados y proporcionar formacin para hardware poco comunicacin
IrDA.
15.3.5.1 Codificacin IrDA el codificador enva un pulso por cada bit
cero en el flujo de bits procedentes de la UART como se muestra en la
Figura 15-7. La duracin de los pulsos se definen por UCIRTXPLx bits
especificando el nmero de perodos de media hora el reloj seleccionado
por UCIRTXCLK.
Start Stop bits Bits de datos Bits
UART
IrDA
Figura 15-7. UART vs IrDA Formato de datos
a fin de establecer el tiempo de pulso de 3/16 bits perodo requerido por
el estndar IrDA la BITCLK16 se selecciona el reloj con UCIRTXCLK = 1 y
la longitud del pulso se establece en 6 ciclos de reloj con UCIRTXPLx = 6
- 1 = 5.
Cuando UCIRTXCLK = 0, la longitud del pulso tPULSE se basa en BRCLK y se
calcula como sigue:
UCIRTXPLx = tPULSE 2 fBRCLK-1
Cuando la longitud del pulso se basa en el divisor BRCLK UCBRx se debe
ajustar a un valor mayor o igual a 5.
15.3.5.2 IrDA para decodificar el decodificador detecta impulsos elevados
cuando UCIRRXPL = 0. De lo contrario, se detecta un bajo impulsos. Adems
de la analgica deglitch filtro de etapa del filtro digital programable
puede ser activado mediante la creacin UCIRRXFE.
Cuando UCIRRXFE, solo impulsos ms tiempo del programado longitud del
filtro. Pulsos ms cortos son descartados. La ecuacin para programar el
filtro UCIRRXFLx longitud es:
UCIRRXFLx = (tPULSE-tWAKE) 2 fBRCLK-4
, donde tPULSE = mnimo ancho de pulso recibir tWAKE = tiempo de
activacin de cualquier modo de bajo consumo. MSP430 cero cuando est en
el modo activo.

comentarios

15.3.6 Deteccin de errores automtico
Fallo impide que la supresin de USCI por accidente. Cualquier impulso en
UCAxRXD deglitch ms corto que el tiempo t 2 (alrededor de 150 ns) sern
ignorados. Ver el dispositivo especfico de hoja de datos de los
parmetros.
Cuando un perodo a la baja en UCAxRXD supera votacin para el bit de
inicio. Si el voto de la mayora no puede detectar un bit de inicio la
USCI t 2 la mayora se detiene carcter recepcin y espera para el
prximo perodo a la baja en UCAxRXD. El voto de la mayora se utiliza
tambin para cada bit en un personaje para evitar errores de bit.
La USCI detecta automticamente errores de trama, errores de paridad,
errores de saturacin, y romper las condiciones al recibir caracteres.
Los bits UCFE, UCPE, UCOE y UCBRK se establecen cuando sus respectivos se
ha detectado una condicin. Cuando el indicador de error UCFE, UCPE o
UCOE se establecen UCRXERR tambin se establecen. Las condiciones de
error se describen en la Tabla 15-1.
Tabla 15-1. Recibir las Condiciones de error
Error Error Descripcin del indicador
se produce un error de encuadre cuando una baja bit de parada es
detectado. Cuando dos bits de parada se utilizan, tanto error de encuadre
UCFE bits de parada se comprueban para error de encuadre. Cuando un error
de encuadre es detectado, el UCFE bit est establecido.
Un error de paridad es la falta de correspondencia entre el nmero de 1s
en un personaje y el valor del error de paridad UCPE bit de paridad.
Cuando el bit de direccin est incluido en el carcter, que se incluye
en el clculo de paridad. Cuando un error de paridad es detectado, el
UCPE bit est establecido.
Un error de desbordamiento se produce cuando un personaje est cargado en
UCAxRXBUF Recibir antes de la saturacin carcter UCOE se ha ledo.
Cuando se produce un exceso, el UCOE bit est definido.
Cuando no se est utilizando deteccin automtica de velocidad en
baudios, la ruptura se detecta cuando todos los datos, la paridad, y
romper estado UCBRK bits de parada son bajos. Cuando la ruptura se ha
detectado, el UCBRK poco. Un descanso tambin puede establecer la bandera
de interrupcin si la interrupcin UCAxRXIFG enable interrupcin UCBRKIE
bit est establecido.
Cuando UCRXEIE = 0 y un error de encuadre, o error de paridad es
detectado, sin carcter en UCAxRXBUF. Cuando UCRXEIE = 1, los personajes
se reciben en UCAxRXBUF y cualquier bit de error.
Cuando UCFE, UCPE, UCOE, UCBRK, o UCRXERR se establece, el bit permanece
hasta que se restablece el software de usuario o UCAxRXBUF es leer. UCOE
debe restablecer UCAxRXBUF lectura. De lo contrario, no funcionar
correctamente. Fiable para detectar desbordamientos, el siguiente flujo
se recomienda. Despus de un carcter y UCAxRXIFG se establece, en primer
lugar, leer UCAxSTAT para comprobar el indicador de error incluido el

indicador de desbordamiento UCOE.
Leer UCAxRXBUF siguiente. Esto borrar todas banderas salvo error UCOE,
si UCAxRXBUF se sobrescribi entre el acceso de lectura a UCAxSTAT y
UCAxRXBUF. La UCOE bandera debe ser verificado despus de leer UCAxRXBUF
para detectar esta condicin. Tenga en cuenta que, en este caso, el
UCRXERR bandera no est definida.
15.3.7 USCI Recibir
La USCI mdulo est habilitado mediante el borrado de la UCSWRST poco y
el receptor est listo y en un estado de inactividad.
El generador de velocidad de transmisin se encuentra en el estado
preparado pero no se registra ni producir cualquier relojes.
El borde de cada del bit de inicio permite que el generador de velocidad
de transmisin y la UART comprobaciones de la mquina de estado vlido un
bit de inicio. Si no hay bit de inicio se detecta el UART mquina de
estado vuelve a su estado de reposo y la velocidad en baudios generador
est apagado. Si un bit de inicio se detecta un carcter ser recibido.
El ralent de modo de multiprocesador se selecciona con UCMODEx = 01 el
UART mquina de estado busca un lnea inactiva despus de recibir un
carcter. Si un bit de inicio se detecta otro carcter. De lo contrario,
el indicador est establecido UCIDLE despus de 10 son recibidas y la
UART mquina de estado vuelve a su estado de reposo y la velocidad en
baudios generador est apagado.
comentarios

15.3.7.1 Recibir Datos Glitch
Glitch Supresin supresin impide la USCI se marcha accidentalmente.
Cualquier distorsin de UCAxRXD deglitch ms corto que el tiempo de la
USCI y otras medidas se inici como se muestra en t 2 (aproximadamente
150 ns) ser ignorado Figura 15-8. Ver el dispositivo especfico de hoja
de datos de los parmetros.
URXDx
URXS
t!
Figura 15-8. Glitch Represin, USCI recibir no comenz
cuando un fallo es ms largo de lo que poco se produce en UCAxRXD USCI,
la operacin de recepcin se inicia y el voto de la mayora t 2o un
arranque vlido es tomada como se muestra en la Figura 15-9. Si el voto
de la mayora no puede detectar un bit de inicio la USCI detiene carcter
recepcin.
Votacin mayora
URXDx
URXS
t!
Figura 15-9. Glitch, Supresin activa USCI
15.3.8 USCI Transmitir que
La USCI mdulo est habilitado por la UCSWRST poco y el transmisor est

preparado y en un estado de inactividad. El generador de velocidad de
transmisin est preparada, pero no se registra ni producir cualquier
relojes.
La transmisin se inicia mediante la escritura de datos en UCAxTXBUF.
Cuando esto ocurre, el generador de velocidad de transmisin est
activada y los datos de UCAxTXBUF se mueve a la transmisin en el
registro de desplazamiento siguiente BITCLK transmitir despus de que el
registro de desplazamiento est vaca. UCAxTXIFG se establece cuando el
dato nuevo puede ser escrita en UCAxTXBUF.
La transmisin contina, en tanto que nuevos datos disponibles en
UCAxTXBUF al final de la anterior transmisin de bytes. Si los datos
nuevos no est en UCAxTXBUF bytes cuando el anterior ha transmitido, el
transmisor vuelve a su estado inactivo y la velocidad en baudios
generador est apagado.
15.3.9 Velocidad en baudios de UART de
USCI generador de velocidad es capaz de producir las tasas de baudios
estndar de frecuencias estndar de cdigo fuente. Se ofrece dos modos de
funcionamiento seleccionado por los UCOS16 bits.
15.3.9.1 Subaltoparlante generacin La velocidad en baudios de baja
frecuencia cuando se selecciona el modo UCOS16 = 0. Este modo permite la
generacin de las velocidades de transmisin de baja frecuencia fuentes
de reloj (por ejemplo, 9600 baudios de 32768Hz crystal). Mediante el uso
de una menor frecuencia de entrada el consumo de energa del mdulo es
reducida. Con este modo, con frecuencias ms altas y mayor divisor har
que la mayora de los votos que se han de adoptar en una ventana ms
pequea y cada vez ms, por lo tanto, reducen el beneficio de la mayora
de voto.
En baja frecuencia y la velocidad en baudios de generador utiliza un
divisor y un modulador de generar poco reloj calendario. Esta combinacin
fracciones algebraicas fraccionaria de velocidad en baudios generacin.
En este modo, la mxima velocidad en baudios de USCI una tercera parte de
la UART BRCLK. fuente frecuencia de reloj
comentarios

para cada bit de sincronizacin se muestra en la Figura 15-10. Para cada
bit recibido, el voto de la mayora se toma para determinar el valor de
bit. Estas muestras se producen en la N/2, 1/2, N/2 y N/2 + 1/2 BRCLK
perodos, donde N es el nmero de BRCLKs por BITCLK.
Mayora: (m= 0)
(m= 1) bits
BRCLK Inicio
1 N/2 N/ 2 !1 1 N/2 N/ 2 !1 N/ 2 !2 Contador N/2 N/ 2 !1 N/ 2 !2 1 0 N/2
N/ 2 !1 1 0 N/2
BITCLK
INT(N/ 2) + m(= 0) NEVEN: INT(N/ 2)
INT(N/ 2) + m(= 1) NODD : INT(N/ 2) + R(= 1)

Poco Perodo m bits correspondientes de modulacin: R: Resto de N/2,
Figura 15-10. Velocidad en baudios BITCLK UCOS Distribucin con
modulacin16 = 0 se basa en el ajuste UCBRSx como se muestra en la Tabla
15-2. Un 1 en la tabla indica que m = 1 y el correspondiente perodo
BITCLK BRCLK es uno ms de un perodo BITCLK con m = 0. La modulacin se
envuelve en 8 bits, pero despus se reinicia con cada nuevo bit de
inicio.
Tabla 15-2. Patrn de Modulacin BITCLK
UCBRSx Bit 0 Bit 1 Bit 2 Bit 3 Bit 4 Bit 5 Bit 6 Bit 7 (Bit de inicio)
0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 2 0 1 0 0 0 1 0 0 3 0 1 0 1 0 1 0 0 4
0 1 0 1 0 1 0 1 5 0 1 1 1 0 1 0 1 6 0 1 1 1 0 1 1 1 7 0 1 1 1 1 1 1 1
Velocidad en baudios Sobremuestreo 15.3.9.2 Generacin El sobremuestreo
cuando se selecciona el modo UCOS16 = 1. Este modo admite muestras de un
UART con mayor flujo de bits de entrada las frecuencias de reloj. Esto da
como resultado en las votaciones por mayora que siempre son 1/16 de un
bit reloj perodo aparte. Este modo tambin es fcilmente compatible con
IrDA pulsos de 3/16 bits de tiempo cuando el IrDA codificador y
decodificador estn activados.
Este modo utiliza un divisor y un modulador para generar la BITCLK16
reloj que es 16 veces ms rpido que el BITCLK. Un divisor y modulador de
fase genera BITCLK BITCLK16. Esta combinacin de ambas divisiones
fraccional BITCLK BITCLK16 y generacin de velocidad en baudios. En este
modo, la mxima velocidad en baudios de USCI es de 1/16 la UART BRCLK.
fuente frecuencia de reloj Cuando UCBRx est establecida en 0 o 1, la
primera etapa del divisor y modulador BRCLK es anulado y es igual a
BITCLK16.
Modulacin en BITCLK16 se basa en el ajuste UCBRFx como se muestra en la
Tabla 15-3. Un 1 en la tabla indica que el correspondiente perodo
BITCLK16 es una BRCLK perodo ms largo que el perodos m=0. La
modulacin se reinicia con cada nuevo poco tiempo.
Modulacin en BITCLK se basa en la UCBRSx como se indica en la Tabla 15-2
como se describi anteriormente.

Tabla 15-3. Modulacin BITCLK16
nO de patrn de relojes BITCLK16 despus de la ltima cada UCBRFx BITCLK
Borde 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01h 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0
02h 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 03h 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1
04h 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 05h 0 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1
06h 0 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 07h 0 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1
08 0 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 09 0 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0Ah
0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 0 Bh 0 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 0 Ch
0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 0Dh 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 Eh
0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0Fh 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
15.3.10 Establecimiento de una tasa de baudios
de un determinado BRCLK fuente de reloj, la velocidad en baudios

utilizado determina el factor de divisin N:
N = velocidad en baudios fBRCLK
El factor de divisin N es a menudo un valor que no sea entero, por lo
tanto, al menos un divisor y un modulador etapa se utiliza para
satisfacer el factor en la medida de lo posible.
Si N es igual o mayor a 16 la velocidad en baudios de modo de generacin
puede ser elegido por ajuste UCOS16.
15.3.10.1 Subaltoparlante Modo de velocidad en baudios en el modo de baja
frecuencia, la parte entera del divisor es realizado por el divisor:
UCBRx = INT(N)
y la parte decimal es realizado por el modulador nominal con la siguiente
frmula:
UCBRSx = round( ( N - INT(N) ) 8 )
el incremento o decremento UCBRSx por parte de uno puede dar lugar a un
nmero inferior al mximo de error de bit un determinado bit. Para
determinar si es el caso, un detallado clculo de error debe llevarse a
cabo para cada bit para cada UCBRSx.
15.3.10.2 Sobremuestreo Modo Velocidad en baudios en el modo de juego es
el divisor,
N UCBRx = INT( ) 16
y, en la primera fase del modulador se establece en:
N N UCBRFx = ronda ( ( ! INT( ) 16 ) 16
comunicacin serie Universal, UART Modo presentar la documentacin 421
comentarios

cuando se requiere mayor precisin, el modulador UCBRSx tambin puede
llevarse a cabo con valores de 0 a 7. Para encontrar la configuracin que
da el mximo ms bajo ndice de error de bit para un determinado bit, un
detallado clculo de error debe realizarse para todos los valores de
configuracin de UCBRSx de 0 a 7 con el ajuste inicial UCBRFx UCBRFx y
con el ajuste incrementa y decrementa en uno.
15.3.11 De poco calado de
la distribucin para cada uno de los caracteres es la suma de cada uno de
los horarios. Mediante la modulacin de la velocidad en baudios generador
reduce la acumulacin de errores. El ltimo bit error se puede calcular
utilizando los siguientes pasos.
15.3.11.1 Subaltoparlante Modo Velocidad en baudios bits de baja
frecuencia, calcular la longitud de bit i Tb,TX[i] sobre la base de la
UCBRx UCBRSx y ajustes:
1 T [i] = (UCBRx + m [i]) poco,TX UCBRSx fBRCLK
donde, mUCBRSx[i] = Modulacin de bits i de la Tabla 15-2
15.3.11.2 El sobremuestreo de Velocidad en baudios Bits Modo de
distribucin de velocidad en baudios sobremuestreo en modo calcular la
longitud de bit i Tb,TX[i] en funcin de la velocidad en baudios
generador UCBRx, UCBRFx UCBRSx y configuracin:
15 T [i] = 16 + m [i] UCBRx + m [j] 1 ( ) poco,TX UCBRSx UCBRFx

fBRCLK j=0
donde,
15 m UCBRFx [j] j=0 = Suma de los de la fila correspondiente en la
tabla 15-3 Mucbrsx[i] = Modulacin de bit i de la Tabla 15-2 el resultado
en un fin de tiempo de bit tb,TX[i] igual a la suma de todos los
anteriores y los actuales tiempos de bit:
i
t [i] = T [j] bit bit,TX,TX j=0
para calcular errores de bit, esta vez es en comparacin con el ideal
tiempo de bit tb,ideal,TX[i]:
1 t [i] = (i + 1) bits, ideal,TX Velocidad en baudios
Esto tiene como resultado un error normalizado al poco tiempo un ideal
(1/velocidad en baudios):
ErrorTX[i] = (tb,TX[i] - tb,ideal,TX[i]) Velocidad 100%
15.3.12 recibir poco tiempo
Recibir error de sincronizacin consta de dos fuentes de error. El
primero es el bit a bit error de sincronizacin similar al transmitir
poco error de sincronizacin. El segundo es el error entre el inicio y el
borde borde inicio siendo aceptadas por la USCI mdulo. Figura 15-11
muestra el asncrono errores de sincronizacin entre los datos de la
UCAxRXD pin interno y la velocidad de reloj. El resultado es un error de
sincronizacin. El error de sincronizacin entre -0,5 y +0,5 BRCLKs
BRCLKs independiente de la velocidad en baudios seleccionada generacin
tSYNC modo.
comentarios

i 0 1 2 tideal t0 t1
1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 2 3 4
5 6 7
ST BRCLK UCAxRXD D0 D1
RXD sincronizacin. ST D0 D1
itlica t0 t1 t2 Error de sincronizacin 0,5 x
Ejemplo BRCLK RXD sincronizacin.
Votacin mayora mayora Votacin mayora Vote
Figura 15-11. Error de recepcin
El tiempo de muestreo es ideal en el medio de un poco tiempo:
1 t [i] = i + 0.5 ) poco,ideal,RX Velocidad en baudios
La verdadera hora de muestreo es igual a la suma de todas las anteriores
bits segn las frmulas que se muestran en la seccin de distribucin,
ms la mitad de la actual BITCLK bit i, ms el error de sincronizacin
tSYNC.
Lo que se traduce en el siguiente de la baja frecuencia de baudios modo:
i-1 1 1 t [i] = t + T [j] + INT UCBRx + m [i] bit bit SYNC,RX,RX
UCBRSx f 2 BRCLK j=0
Donde,
T [i] = UCBRx + m [i] 1 bits,RX UCBRSx f ( ) BRCLK
mUCBRSx[i] = Modulacin de bit i desde la Tabla 15-2 para el
sobremuestreo modo velocidad en baudios el tiempo de muestreo de poco i
se calcula como:
i-1 7+m [i] UCBRSx t [i] = t + T [j] + 8 + m [i] UCBRx + m [j] 1
bit bit SYNC,RX,RX UCBRSx UCBRFx f( ) BRCLK j=0 j=0
donde,
7+m [i] UCBRSx
15 T [i] = 16 + m [i] UCBRx + m [j] 1 ( ) poco,RX UCBRSx UCBRFx
fBRCLK j=0
m UCBRFx [j] j=0 = la suma de las columnas 0, a partir de la fila
correspondiente en la Tabla 15-3 mUCBRSx[i] = Modulacin de bits i de la
Tabla 15-2 El resultado de un error normalizado al poco tiempo un ideal
(1/velocidad en baudios) de acuerdo con la siguiente frmula:
ErrorRX[i] = (tb,RX[i] -tb,ideal,RX[i]) Velocidad en baudios 100%
SLAU144J-diciembre de 2004-2013 Julio Revisado Interfaz de comunicacin
serie Universal, UART 423 Modo presentar documentacin comentarios

15.3.13 Tpicas tasas de baudios y los errores
estndar de velocidad de transmisin de datos UCBRx, UCBRSx UCBRFx y se
enumeran en la Tabla 15-4 y 15-5 Tabla de 32768Hz cristal ACLK origen
SMCLK tpica y frecuencias. Asegrese de que la seleccin de frecuencia
BRCLK no exceda el dispositivo especfico de USCI mxima frecuencia de
entrada (ver el dispositivo de hoja de datos especficos).
El error es el tiempo acumulado frente al ideal tiempo de exploracin en
el medio de cada bit. El peor error es dada para la recepcin de un
caracteres de 8-bit de paridad y un bit de parada como error de
sincronizacin.
El error es el error de tiempo acumulado en el momento ideal de los bits.
El peor de los casos se da error por la transmisin de un caracteres de
8-bit de paridad, bit de parada.
Tabla 15-4. Comnmente se utilizan tasas de baudios, ajustes, y los
errores, UCOS16 = 0
Velocidad en baudios BRCLK UCBRx UCBRSx UCBRFx Frecuencia mxima TX Error
[ %] Mximo RX error [ %] [Velocidad] [Hz] 2 27 1200 32.768 1-0-2 32.768
2400 13 6 6-0-8 32.768 6 7 4800 5-0-19 32.768 9600 3 3 15-0-21 9600 109 2
1.048.576 0-0-0 1.048.576 19200 54 5 1-0-2 1.048.576 38400 27 2 1-0-2
56000 1.048.576 18 6 1-0-5 1.048.576 115200 9 1 10-0-11 1.048.576 128000
8 1 7-0-14 1.048.576 256000 4 1 25-0-38 1.000.000 9600 104 1 0-0-1 19200
1.000.000 52 0 0-0-0 38400 1.000.000 26 0 0-0-1 56000 1.000.000 17 7 0-03 1.000.000 115200 8 6 6-0-16 1.000.000 128000 7 6-0-11 1.000.000 256000
3 7 0-0-5 4.000.000 9600 4 16 6 0-0-0 4.000.000 208 19200 3 0-0-0
4.000.000 104 38400 1 0-0-1 56000 4.000.000 71 4 1-0-1 4.000.000 34 6
115200 0-0-3 4.000.000 31 2 128000 1-0-2 4.000.000 15 5 256000 3-0-5 9600
833 2 8.000.000 0-0-0 8.000.000 416 19200 6 0-0-0 8.000.000 208 38400 3
0-0-0 8.000.000 142 56000 7 0-0-0 8.000.000 69 4 115200 0-0-1 8.000.000
62 4 128000 0-0-1 256000 8.000.000 31 2 0 2,0 -0,8 1,6 -3,6 12.000.000
9600 1250 0 0 0 0 -0,05 0,05

12.000.000 4 312 38400 0-0-0
424 Interfaz de comunicacin
diciembre de 2004 y revisada
comentarios
12.000.000 625 19200 0 0 0 0 -0.2 0

12.000.000 214 2 56000 0-0-0
serie Universal, UART Modo SLAU144J2013 Julio presentar documentacin
www.ti.com
Tabla 15-4. Comnmente se utilizan tasas de baudios,
USCI Operacin:
Configuracin del modo UART, y los errores, UCOS16 = 0 (continuacin)
Frecuencia de baudios BRCLK UCBRx UCBRSx UCBRFx TX Error mximo [ %]
mximo Error de RX [ %] [Velocidad] [Hz] 12.000.000 12.000.000 1 104
115200 128000 256000 93 46 6 7 12.000.000 16.000.000 16.000.000 6 9600
1666 19200 38400 833 416 2 16.000.000 16.000.000 6 16.000.000 6 56000 285
115200 138 128000 125 7 16.000.000 16.000.000 0 256000 62 4
Tabla 15-5. Suele utilizarse en baudios
Velocidad en baudios BRCLK Frecuencia UCBRx UCBRSx UCBRFx
0-0-1 0-0-0 0-0-2 0-0-0 0-0-0 0-0-0 0-0-0 0-0-0 0 0 0 0 -0.8 0-0-1
tasas, ajustes, y los errores, UCOS16 = 1,
mximo TX Error [ %] Mximo RX error [ %] [Velocidad] [Hz]
1.048.576 1.048.576 0 6 9600 19200 9600 3 1 6 0 1.000.000 1.000.000
1.000.000 0 19200 57600 3 1 7 0 26 9600 4.000.000 4.000.000 4.000.000 13
0 19200 38400 57600 6 0 4 5 4.000.000 4.000.000 3 4.000.000 2 115200
230400 1 7 0 52 9600 8.000.000 8.000.000 8.000.000 0 19200 26 13 38400
57600 0 8 0 8.000.000 8.000.000 5 8.000.000 4 115200 230400 460800 2 3 1
7 8.000.000 12.000.000 12.000.000 0 9600 78 39 19200 38400 19 0
12.000.000 12.000.000 0 12.000.000 0 57600 13 115200 230400 6 0 3 0
12.000.000 16.000.000 16.000.000 0 9600 104 19200 52 0 38400 26 0
16.000.000 16.000.000 16.000.000 0 57600 17 115200 230400 16.000.000 8 0
4 5 2 3 16.000.000 460800
comentarios
0-13-0 3-6-4 0-8-0 0-4-0 0-0-0 1 0 0,9 0 1.1 0-0-0 0-8-0 3-3-6 4-2-7 0-00 0-1-0 1 0,9 0 1,1 0 0-0-0 11 0 0,88 1,6 0 3-3-6 4-2-7 0-0-0 2 0 0 0,05
-0,05 1 0 0 0 0.2 0-8-0 0-0-0 0-8-0 0-4-0 3 0,2 0 0,3 0 0-1-0 1 0,9 0 1,1
0 0,9 0 0,1 6 1,0 0 0,9 0 11 3 1,6 3,5 3,2 6,4 -1,8 4-2-7
Interfaz de comunicacin serie Universal, UART Mode 425

15.3.14 mediante el Mdulo de USCI Modo UART Modos de Baja Potencia
La USCI mdulo proporciona reloj automtico de activacin SMCLK para el
uso con modos de baja potencia. Cuando SMCLK USCI es la fuente de reloj,
y est en el estado "inactivo" porque el dispositivo est en modo de bajo
consumo, el mdulo USCI se activa automticamente cuando sea necesario,
independientemente del control de configuracin de bits para el origen

del reloj.
El reloj permanece activo hasta que el mdulo USCI vuelve a su estado de
ralent. Despus de la USCI mdulo vuelve al estado de ralent, el
control de la fuente de reloj vuelve a la configuracin de sus bits de
control. Activacin automtica del reloj no est previsto ACLK.
Cuando se activa el mdulo USCI inactivo fuente de reloj, el origen del
reloj se activa de todo el equipo y los dispositivos perifricos
configurados para utilizar la fuente de reloj puede verse afectada. Por
ejemplo, un temporizador con SMCLK se incrementar mientras la USCI
mdulo SMCLK las fuerzas activas.
15.3.15 USCI interrumpe
la USCI tiene un vector de interrupcin de la transmisin y un vector de
interrupcin para la recepcin.
15.3.15.1 USCI Interrupciones de Transmisin UCAxTXIFG La bandera de
interrupcin se establece por el transmisor UCAxTXBUF para indicar que
est listo para aceptar otro carcter. Una peticin de interrupcin se
genera si UCAxTXIE GIE y tambin se establecen. UCAxTXIFG se restablece
automticamente si un personaje est escrito a UCAxTXBUF.
UCAxTXIFG se establece despus PUC o cuando UCSWRST = 1. UCAxTXIE se
restablecer despus de PUC o cuando UCSWRST = 1.
15.3.15.2 USCI Recibir UCAxRXIFG Interrumpir la bandera de interrupcin
se establece cada vez que un personaje es recibido y cargado en
UCAxRXBUF. Una peticin de interrupcin se genera si UCAxRXIE GIE y
tambin se establecen. UCAxRXIE UCAxRXIFG y se restablecen por un
restablecimiento del sistema PUC UCSWRST seal o cuando = 1. UCAxRXIFG se
restablece automticamente cuando UCAxRXBUF es leer.
Interrupt control adicional incluye:
Cuando UCAxRXEIE = 0 caracteres errneos no se establece UCAxRXIFG.
Cuando UCDORM = 1, no-direccin caracteres no se establezca UCAxRXIFG
modos de multiprocesador. UART en modo normal, no se generar UCAxRXIFG
caracteres.
Cuando UCBRKIE = 1 un descanso estado establecer el UCBRK UCAxRXIFG
bits y la bandera.
15.3.15.3 USCI Interrumpir Uso
USCI_Bx USCI_Ax y comparten los mismos vectores de interrupcin. La
interrupcin de recepcin y banderas UCAxRXIFG UCBxRXIFG se dirige a un
vector de interrupcin, las interrupciones de transmisin y banderas
UCAxTXIFG UCBxTXIFG compartir otro vector de interrupcin.
Ejemplo 15-1 muestra un extracto de una rutina de servicio de
interrupcin para manejar interrupciones de recepcin de datos USCI_A0 en
modo UART y SPI o USCI_B0 en modo SPI.
Ejemplo 15-1. Vectores de interrupcin Software Compartido Ejemplo,
recepcin de datos
USCI_A0 Interrupcin de recepcin? ; USCIA0_RX_USCIB0_RX_ISR BIT.B
#UCA0RXIFG, IFG2
JNZ USCIA0_RX_ISR USCIB0_RX_ISR?
Leer UCB0RXBUF (borra UCB0RXIFG) ... ;
Lea UCA0RXBUF (borra UCA0RXIFG) ... ; RETI USCIA0_RX_ISR
RETI
comentarios

interrupcin para manejar interrupciones de transmisin de datos USCI_A0
en UART o modo SPI y USCI_B0 en modo SPI.
Ejemplo 15-2. Vectores de interrupcin Software Compartido Ejemplo,
transmisin de datos
USCI_A0 Interrupciones de transmisin? ; USCIA0_TX_USCIB0_TX_ISR BIT.B
#UCA0TXIFG, IFG2
Escribir UCB0TXBUF (borra UCB0TXIFG) ... ; JNZ USCIA0_TX_ISR
USCIB0_TX_ISR
Escribir UCA0TXBUF (borra UCA0TXIFG) ... ; RETI USCIA0_TX_ISR
RETI
comunicacin serie Universal, UART Modo presentar la documentacin 427
comentarios
USCI Registros: Modo UART www.ti.com

15,4 USCI Registros: Modo UART
La USCI registros aplicables en modo UART se enumeran en la Tabla 15-6 y
Tabla 15-7.
Tabla 15-6. USCI_A0 Control y Registros del Estado
breve formulario Registro Tipo de registro Direccin Estado inicial
USCI_A0 registro de control 0 UCA0CTL0 Lectura/escritura 060h Restablecer
con PUC USCI_A0 registro 1 UCA0CTL1 Lectura/escritura 061h 001h con PUC
USCI_A0 registro de control de velocidad en baudios 0 UCA0BR0
Lectura/escritura 062h Restablecer con PUC USCI_A0 registro de control de
velocidad en baudios 1 UCA0BR1 Lectura/escritura 063h Restablecer con PUC
USCI_A0 registro control de modulacin UCA0MCTL Lectura/escritura 064h
Restablecer con PUC USCI_A0 registro de estado UCA0STAT Lectura/escritura
065h Restablecer con PUC USCI_A0 bfer de recepcin registro UCA0RXBUF
Leer 066h Restablecer con PUC USCI_A0 transmit buffer register UCA0TXBUF
Lectura/escritura 067h Restablecer con PUC USCI_A0 registro de control
automtica de baudios UCA0ABCTL Lectura/escritura 05Dh Restablecer con
PUC USCI_A0 registro de control de transmisin IrDA UCA0IRTCTL
Lectura/escritura 05Eh Restablecer con PUC USCI_A0 IrDA Recibir registro
de control UCA0IRRCTL Lectura/escritura 05Fh Restablecer con PUC
SFR enable interrupcin registro 2 IE2 de lectura/escritura 001h
Restablecer con PUC FR registro bandera de interrupcin 2 IFG2 de
lectura/escritura 003h 00Ah con PUC
NOTA: La modificacin SFR bits
para evitar modificar bits de control de otros mdulos, se recomienda
para establecer o eliminar los bits IFGx iex y con BIS.B o BIC.B
Tabla 15-7. USCI_A1 Control y Registros del Estado
USCI_A1 registro de control 0 UCA1CTL0 read/write 0D0h Restablecer con

PUC USCI_A1 registro de control 1 UCA1CTL1 read/write 0D1h 001h con PUC
USCI_A1 registro de control de velocidad en baudios 0 UCA1BR0 read/write
0D2h Restablecer con PUC USCI_A1 registro de control de velocidad en
baudios 1 UCA1BR1 read/write 0D3h Restablecer con PUC USCI_A1 registro
control de modulacin UCA1MCTL read/write 0D4h Restablecer con PUC
USCI_A1 registro de estado UCA1STAT Lectura/escritura 0D5h Restablecer
con PUC USCI_A1 bfer de recepcin registro UCA1RXBUF Leer 0D6h
Restablecer con PUC USCI_A1 transmit buffer register UCA1TXBUF read/write
0D7h Restablecer con PUC USCI_A1 registro de control automtica de
baudios UCA1ABCTL Lectura/escritura 0CDh Restablecer con PUC USCI_A1
registro de control de transmisin IrDA UCA1IRTCTL Lectura/escritura 0ceh
Restablecer con PUC USCI_A 1 IrDA Recibir registro de control UCA1IRRCTL
Lectura/escritura 0CFh Restablecer con PUC
USCI_A1/B1 enable interrupcin registro UC1IE Lectura/escritura 006h
Restablecer con PUC USCI_A1/B1 bandera de interrupcin registro UC1IFG
Lectura/escritura 007h 00Ah con PUC
comentarios
www.ti.com USCI Registros: Modo UART

15.4.1 UCAxCTL0, USCI_Ax Registro de Control 0
7 6 5 4 3 2 1 0
UCPEN UCPAR UCMSB UC7BIT UCSPB UCMODEx UCSYNC rw-0 rw-0 rw-0 rw-0 rw-0
rw-0 rw-0 rw-0 UCPEN 7 bits Paridad
Paridad habilitar 0 desactivado.
1 Paridad habilitadas. Bit de paridad se genera (UCAxTXD) y esperado
(UCAxRXD). En la direccin de bit modo de multiprocesador, los bits de
la direccin se incluye en el clculo de paridad.
6 Bit Paridad UCPAR seleccionar. UCPAR no se utiliza en paridad est
desactivado.
0 Paridad Impar paridad Par 1
Bit 5 UCMSB MSB primero seleccione. Controla la direccin de la recepcin
y transmisin registro de desplazamiento.
0 1 MSB LSB primero en primer lugar
UC7BIT Bit 4 longitud de caracteres. Selecciona 7 u 8 bits longitud de
caracteres.
0 Datos de 8 bits 1 7-bit
UCSPB datos Bit 3 bit de parada. Nmero de bits de parada.
0 Un bit de parada 1 dos bits de parada
UCMODEx Bits 2-1 modo USCI. El UCMODEx bits seleccione el modo asncrono
cuando UCSYNC = 0.
00 UART modo inactivo 01 lnea 10 direccin modo de multiprocesador de 11
bits modo de multiprocesador modo UART con deteccin automtica de
velocidad en baudios
UCSYNC Bit 0 modo sincrnico que
0 1 modo Asincrnico modo Sincrnico

comentarios

15.4.2 UCAxCTL1, USCI_Ax Registro de Control 1
7 6 5 4 3 2 1 0
UCSSELx UCRXEIE UCBRKIE UCDORM UCTXADDR UCTXBRK UCSWRST
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 Bits 7-6 USCI UCSSELx fuente de
reloj. Estos bits BRCLK fuente seleccione el reloj.
00 01 UCLK ACLK SMCLK 10 11
Bit 5 SMCLK UCRXEIE errneas de carcter de interrupcin que
0 caracteres errneos UCAxRXIFG rechazado y no se ha establecido 1
caracteres errneos recibidos conjunto UCAxRXIFG
UCBRKIE Bit 4 Recibir caracteres de interrupcin interrupcin de
habilitar
0 recibido caracteres de interrupcin no configura UCAxRXIFG.
1 Recibi descanso UCAxRXIFG juego de caracteres.
Bit 3 UCDORM latente. Pone USCI en modo de reposo.
0 No est inactivo. Los caracteres recibidos se UCAxRXIFG.
1 Latente. Slo caracteres que estn precedidos por un loco o en la lnea
de juego de direccin establecer UCAxRXIFG. En modo UART con deteccin
automtica de velocidad en baudios slo la combinacin de un salto y se
sincronizan campo UCAxRXIFG.
Bit 2 Transmitir UCTXADDR direccin. Fotograma siguiente que se va a
transmitir ser marcado como direccin en funcin del modo de
multiprocesador.
0 La siguiente trama transmitida es datos 1 siguiente trama transmitida
es una direccin
UCTXBRK Transmitir 1 bits. Transmite una ruptura con la siguiente
escritura en el bfer de transmisin. En modo UART con deteccin
automtica de velocidad en baudios 055h debe ser escrito en UCAxTXBUF
para generar la necesaria interrupcin/sinc. campos.
De lo contrario 0h debe ser escrito en el bfer de transmisin.
0 La siguiente trama transmitida no es una ruptura 1 siguiente trama
transmitida es una ruptura o una rotura/sinc.
UCSWRST Bit 0 reset de software activar
0 Desactivado. Reset USCI lanzado para la operacin.
1 Habilitado. USCI lgica en estado de restablecimiento.
15.4.3 UCAxBR0 USCI_Ax, Registro de Control de Velocidad en baudios 0
7 6 5 4 3 2 1 0
UCBRx
rw rw rw rw rw rw rw rw
15.4.4 UCAxBR1, USCI_Ax Registro de Control de Velocidad en baudios 1
7 6 5 4 3 2 1 0
UCBRx
rw rw rw rw rw rw rw rw UCBRx precontador 7-0 Reloj de la velocidad en
baudios de generador. El valor de 16 bits (UCAxBR0 + UCAxBR1 256)
constituye el valor del divisor.

UCAxMCTL 15.4.5 Modulacin USCI_Ax, Registro de Control
7 6 5 4 3 2 1 0
UCBRFx UCBRSx UCOS16
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCBRFx Bits 7-4 Primera etapa,
seleccione modulacin. Estos bits determinar el patrn de modulacin
BITCLK16 cuando UCOS16 = 1. Ignora con UCOS16 = 0. Tabla 15-3 muestra la
modulacin patrn.
UCBRSx Bits 3-1 Segunda etapa, seleccione modulacin. Estos bits
determinar el patrn de modulacin BITCLK. Tabla 15-2 muestra la
modulacin patrn.
UCOS16 0 bits Sobremuestreo
0 Desactivado activado el modo 1 activado
15.4.6 UCAxSTAT, USCI_Ax Registro de estado
7 6 5 4 3 2 1 0
UCLISTEN UCFE UCOE UCPE UCBRK UCRXERR UCADDR UCBUSY UCIDLE
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r-0 Bits UCLISTEN 7 Escucha activa. El
UCLISTEN poco selecciona modo bucle cerrado.
0 Desactivado 1 habilitado. UCAxTXD est internamente enva de regreso a
el receptor.
Bit 6 UCFE error de encuadre pabelln
0 Sin error 1 Carcter recibido con bajos
Bit bit de parada UCOE pabelln 5 error de desbordamiento. Este bit se
configura cuando un personaje est transferido a UCAxRXBUF antes el
carcter anterior. UCOE se borra automticamente cuando UCxRXBUF es leer,
y no debe ser borrado por el software. De lo contrario, no funcionar
correctamente.
0 Sin error 1 error de desbordamiento ocurrido
UCPE Paridad 4 Bit flag de error. Cuando UCPEN = 0, UCPE se lee como 0.
0 Sin error 1 Carcter recibido con error de paridad
3 bits UCBRK deteccin de ruptura pabelln
0 condicin 1 sin interrupcin se produjo Ruptura
UCRXERR Bit 2 Recibir flag de error. Este bit indica un personaje fue
recibido con error(s). Cuando UCRXERR = 1, o ms indicador de error
(UCFE, UCPE, UCOE) tambin se establece. UCRXERR UCAxRXBUF se borra
cuando se lee.
0 No reciben los errores detectados 1 reciben
UCADDR error detectado Bit 1 direccin que recibe en la direccin de bit
modo de multiprocesador.
0 Los datos recibidos se recibieron 1 carcter es una direccin
UCIDLE lnea inactiva detectado en ralent de modo de multiprocesador.
0 Se ha detectado ninguna lnea inactiva 1 lnea inactiva detectado
Bit 0 USCI UCBUSY ocupado. Este bit indica si el transmitir o recibir
operacin est en curso.
0 USCI inactivo 1 USCI transmite o recibe

comentarios

15.4.7 UCAxRXBUF USCI_Ax Bfer de recepcin, registro de
7 6 5 4 3 2 1 0
UCRXBUFx
rw rw rw rw rw rw rw rw UCRXBUFx Bits 7-0 La recepcin-buffer de datos es
accesible para el usuario y contiene recibi el ltimo carcter de la
recibir registro de desplazamiento. Lectura UCAxRXBUF restablece el
recibir bits de error, el UCADDR o UCIDLE poco y UCAxRXIFG.
En 7-bit modo de datos, UCAxRXBUF es LSB MSB est justificada y la
siempre se restablece.
15.4.8 UCAxTXBUF, USCI_Ax Bfer de transmisin Registro de
7 6 5 4 3 2 1 0
UCTXBUFx
rw rw rw rw rw rw rw rw UCTXBUFx Bits 7-0 La transmisin de datos buffer
es accesible para el usuario y mantiene los datos a la espera de ser
trasladado a la transmisin registro de desplazamiento y se transmiten
por UCAxTXD. Por escrito a la transmisin de datos buffer borra
UCAxTXIFG. El MSB de UCAxTXBUF no se usa para 7 bits de datos y se
restablece.
15.4.9 UCAxIRTCTL USCI_Ax IrDA, Registro de Control de Transmisin
7 6 5 4 3 2 1 0
UCIRTXPLx UCIRTXCLK UCIREN
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCIRTXPLx Bits 7-2 longitud de
impulsos. Longitud del pulso tPULSE = (UCIRTXPLx + 1) / (2 fIRTXCLK)
UCIRTXCLK IrDA 1 bits de impulsos clock select
1 0 BRCLK BITCLK16 cuando UCOS16 = 1. De lo contrario, BRCLK
UCIREN IrDA 0 bits codificador/decodificador.
IrDA 0 codificador/decodificador IrDA 1 codificador/decodificador
activado
15.4.10 UCAxIRRCTL, IrDA USCI_Ax Recibir Registro de Control
7 6 5 4 3 2 1 0
UCIRRXFLx UCIRRXPL UCIRRXFE
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCIRRXFLx Recibir Bits 7-2
longitud del filtro. La longitud de pulso mnima para recibir est dada
por: tmin = (UCIRRXFLx + 4) / (2 fIRTXCLK)
UCIRRXPL Bit 1 recibir la entrada IrDA UCAxRXD polaridad
0 transceptores IrDA proporciona un pulso alto cuando un pulso de luz se
ve 1 transceptores IrDA proporciona un pulso bajo cuando un pulso de luz
se ve
UCIRRXFE Bit 0 IrDA recibir est habilitado el filtro
desactivado el filtro 0 Recibir 1 reciben
432 est habilitado el filtro Universal Interfaz de comunicacin serie
UART, Modo SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar

15.4.11 UCAxABCTL USCI_Ax Automtico, Registro de Control de Velocidad en
baudios
7 6 5 4 3 2 1 0
Reservado reservado UCDELIMx UCSTOE UCBTOE UCABDEN
r-0 r-0 rw-0 rw-0 rw-0 rw-0 Rw-0 r-0 Bits Reservados Reservados UCDELIMx
Bits 7-6 5-4 Break/sincronizacin longitud delimitador
00 1 2 01 tiempo de bit 10 bit 3 bit 11 bit 4
Bit 3 veces UCSTOE campo sinc. de error
0 Sin error 1 Longitud de la sincronizacin campo superaba mensurables.
UCBTOE Bit 2 tiempo de pausa de error
0 Sin error 1 La duracin del campo de separacin superior a 22 bits.
Reservado bit 1 bits Reservados UCABDEN 0 deteccin automtica de
velocidad en baudios activar
0 Velocidad en baudios deteccin desactivada. Longitud de ruptura y
sincroniza campo no se mide.
1 Habilitada la opcin de deteccin de velocidad en baudios. Longitud de
ruptura y sincroniza campo es medido y la velocidad en baudios de
configuracin se ha modificado en consecuencia.
7 6 5 4 3 2 1 0
UCA UCA0TXIE0RXIE
rw-0 rw-0
Bits 7-2 Estos bits se pueden utilizar con otros mdulos (ver el
dispositivo de hoja de datos especficos).
UCA0TXIE USCI_A0 Bit 1 interrupciones de transmisin habilitar
0 interrupcin Interrupcin activada desactivada 1
UCA0RXIE 0 bits USCI_A0 interrupcin de recepcin habilitar
7 6 5 4 3 2 1 0
UCA UCA0TXIFG0RXIFG
rw-1 rw-0
dispositivo especfico).
UCA0TXIFG 1 bits USCI_A0 transmitir bandera de interrupcin. UCA0TXIFG se
establece cuando UCA0TXBUF est vaca.
UCA0RXIFG 0 bits USCI_A0 recibir bandera de interrupcin. UCA0RXIFG se
establece cuando UCA0RXBUF ha recibido un carcter completo.
comentarios

15.4.14 UC1IE, USCI_A1 Enable Interrupcin Registro
7 6 5 4 3 2 1 0
Utilizar UCA UCA1TXIE1RXIE
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits no utilizados
3-2 7-4 Bits no utilizados estos bits pueden ser usados por otros mdulos
USCI (vase el dispositivo especfico).
UCA1RXIE USCI_A 0 Bit1 recibe
15.4.15 UC1IFG, USCI_A1 Registro bandera de interrupcin
7 6 5 4 3 2 1 0
Utilizar UCA UCA1TXIFG1RXIFG
rw-0 rw-0 rw-0 rw-0 rw-1 rw-0 Bits no utilizados
3-2 7-4 Bits no utilizados estos bits pueden ser usados por otros mdulos
USCI (vase el dispositivo especfico).
establece cuando UCA1TXBUF est vaca.
UCA1RXIFG USCI_A 0 Bit1 recibe bandera de interrupcin. UCA1RXIFG se
434 Interfaz de comunicacin serie Universal, UART Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio Enviar comentarios sobre la
Documentacin
Captulo 16
SLAU144J-diciembre de 2004-2013 Julio Revisado
Universal Interfaz de comunicacin serie, modo SPI
La interfase de comunicacin serial universal (USCI) admite mltiples
analiza la operacin del interfaz de perifricos sincrnico o modo SPI.
Tema ... ... ... . Pgina
Modo SPI ... ... ... ... ... ... ... .. 436 16.3 USCI operacin: Modo SPI
... ... ... ... ... ... 438 16.4 USCI Registros: Modo SPI ... ... ... ...
... ... 444
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Universal Interfaz
de comunicacin serie, modo SPI 435 presentar documentacin comentarios
USCI Resumen www.ti.com

16,1 USCI Descripcin general
La interfaz de comunicacin serie universal (USCI) mdulos de serie
modos diferentes. Cada mdulo se denomina USCI con una letra diferente
(por ejemplo, USCI_A es diferente de USCI_B). Si hay ms de una idntica
USCI mdulo se implementa en un dispositivo, los mdulos se denominan con
nmeros incremento. Por ejemplo, si un dispositivo tiene dos mdulos

USCI_A, ellos se denominan USCI_A0 y USCI_A1. Ver el dispositivo
especfico de hoja de datos para determinar qu mdulos USCI, si los
hubiere, son aplicadas en cada uno de los dispositivos.
USCI_Bx mdulos:
2I C modo modo SPI
16,2 USCI Introduccin: Modo SPI
en modo sincrnico, el USCI conecta el MSP430 con un sistema externo a
travs de tres o cuatro patas:
UCxSIMO, UCxSOMI, UCxCLK y UCxSTE. Se selecciona el modo SPI cuando el
bit se pone UCSYNC y modo SPI (3-pin o 4-pin) es seleccionado con el
UCMODEx bits.
Modo SPI incluye:
7 u 8 bits longitud de datos LSB MSB de primera o de transmisin de
datos y recibir 3 y 4 pines SPI operacin Master o slave
independiente transmitir y recibir registros de desplazamiento Separe
transmitir y recibir influencia continua registros transmitir y recibir
operacin polaridad Seleccionable reloj y control de fase frecuencia
de reloj programable en modo master interrupcin Independiente
capacidad para recibir y transmitir funcionamiento esclavo en LPM4
La Figura 16-1 muestra la USCI cuando se configura de modo SPI.
436 Universal Interfaz de comunicacin serie, modo SPI SLAU144J entre
diciembre de 2004 y revisada 2013 Julio presentar documentacin
comentarios
www.ti.com
Recibir Estado Mquina
UCxRXBUF Bfer de recepcin
Recibir Registro de desplazamiento
UC7BIT UCMSB
USCI Introduccin: Modo SPI
UCOE Conjunto
Conjunto UCxRXIFG
UCLISTEN UCMST
UCxSOMI 1 0 0 1
bits UCSSELx
UCxBRx Generador de reloj N/A 00 16 01 ACLK Divisor/Divisor SMCLK BRCLK
SMCLK 10 11
UC7BIT UCMSB
UCCKPH UCCKPL
UCxCLK Direccin Reloj, Fase y polaridad
transmitir
bfer de transmisin Registro de desplazamiento UC xTXBUF
Transmitir Mquina de estado
Figura 16-1. Bloque USCI
UCxSIMO
UCMODEx
UCxSTE
Transmitir 2 Conjunto de control permiten
establecer UCxTXIFG UCFE
Diagrama: Modo SPI
Universal Interfaz de comunicacin serie, modo SPI 437
USCI operacin: Modo SPI www.ti.com

16,3 USCI operacin: Modo SPI
en modo SPI, datos en serie es transmitida y recibida por varios
dispositivos mediante un reloj comn proporcionada por el maestro. Un
pasador adicional, UCxSTE, se proporciona para permitir que un
dispositivo para recibir y transmitir datos y es controlada por el
maestro.
Tres o cuatro seales se usan para intercambio de datos SPI:
UCxSIMO: esclavo, maestro - modo maestro: UCxSIMO es la salida de
datos.
- Modo esclavo: UCxSIMO es la entrada de datos.
UCxSOMI: esclavo, maestro en: modo maestro: UCxSOMI es la entrada de
datos.
- Modo esclavo: UCxSOMI es la salida de datos.
UCxCLK: USCI reloj SPI - modo maestro: UCxCLK es una salida.
- Modo esclavo: UCxCLK es una entrada.
UCxSTE: esclavo permiten transmitir en modo 4-pin para permitir que
varios maestros en un solo bus. No se utiliza en modo 3-pin. Tabla 16-1
UCxSTE describe la operacin.
Tabla 16-1. Funcionamiento
Activo UCxSTE UCxSTE UCMODEx UCxSTE Amo Estado
Inactivo Activo 01 0 1 0 Activo Inactivo Activo Inactivo 10 Bajo 1
Inactivo Activo
USCI 16.3.1 Inicializacin y restablecer
la USCI cero se realiza por una o por la PUC UCSWRST poco. Despus de la
PUC, el UCSWRST poco se establece automticamente, manteniendo la USCI en
una condicin restablecer. Cuando se establece, la UCSWRST poco
restablece el UCxRXIE, UCxTXIE, UCxRXIFG, UCOE y UCFE juegos y puntas
UCxTXIFG la bandera. Compensacin UCSWRST libera la USCI para su
funcionamiento.
NOTA: Inicializacin o Re-Configuring la USCI Mdulo
recomendado USCI La inicializacin/re-proceso de configuracin es la
siguiente:
1. Conjunto UCSWRST (BIS.B #UCSWRST, &UCxCTL1) 2. Inicializar todos
USCI registra con UCSWRST=1 (incluyendo UCxCTL1) 3. Configurar los
puertos 4. Claro UCSWRST a travs de software (BIC.B #UCSWRST,
&UCxCTL1) 5. Habilitar interrupciones (opcional) a travs UCxRXIE y/o
UCxTXIE
Universal 438 Interfaz de comunicacin serie, modo SPI SLAU144J-diciembre
2004-Revisado 2013 Julio presentar documentacin comentarios
www.ti.com USCI operacin: Modo SPI

La USCI mdulo en modo SPI soporta 7-bit y 8-bit longitudes de caracteres
seleccionados por el UC7bits. En 7-bits modo de datos, UCxRXBUF es LSB
MSB est justificada y la siempre se restablece. La UCMSB poco controla
la direccin de la transferencia y selecciona LSB o MSB primero.
NOTA: Por defecto
el formato de caracteres por defecto es transmisin de caracteres SPI LSB
primero. Para la comunicacin con otros SPI interfaces que MSB de modo
primero sea necesario.
NOTA: Formato de caracteres para las figuras
Las figuras a lo largo de este captulo se utilizan MSB primer formato.
16.3.3 Modo Maestro
La Figura 16-2 muestra la USCI como maestro en 3 y 4 polos
configuraciones. USCI inicia la transferencia de datos cuando los datos
se trasladan a transmitir datos buffer UCxTXBUF. La UCxTXBUF datos se
mueven a la TX registro de desplazamiento cuando el TX registro de
desplazamiento est vaca, el inicio de transferencia de datos UCxSIMO
comenzando con el ms importante o menos importante dependiendo de la
configuracin UCMSB. Datos sobre UCxSOMI se cambia a la recepcin en el
registro de desplazamiento reloj borde opuesto. Cuando el personaje es
recibida, la recepcin de datos se traslada de la RX registro de
desplazamiento de los datos recibidos de amortiguacin y el recibir
UCxRXBUF bandera de interrupcin, UCxRXIFG, se establece, lo que indica
que el RX/TX se ha completado.
MAESTRO ESCLAVO UCxSIMO
Bfer de recepcin SIMO Transmit Buffer Bfer de recepcin SPI UCxRXBUF
UCxTXBUF
Px.x STE SS UCxSTE Puerto.x
UCX y Be SOMI SOMI Recibir Registro de desplazamiento Transmitir datos
Registro de desplazamiento Registro de desplazamiento (DSR)
UCxCLK SCLK MSP430 SPI USCI COMN
Figura 16-2. USCI Maestro Auxiliar externo y
un conjunto de bandera de interrupcin, UCxTXIFG, indica que los datos se
ha movido de UCxTXBUF a TX UCxTXBUF y registro de desplazamiento est
listo para los nuevos datos. No se indica RX/TX.
Para recibir datos en la USCI en modo maestro, los datos se deben
escribir en UCxTXBUF porque recibir y transmitir operaciones operar
simultneamente.
de comunicacin serie, modo SPI 439 Enviar comentarios sobre la
Documentacin
USCI operacin: Modo SPI

SPI Four-Pin www.ti.com 16.3.3.1 Modo Maestro de 4-pin modo maestro,
UCxSTE se usa para prevenir los conflictos con otro maestro y controla el
master como se describe en la Tabla 16-1. Cuando UCxSTE se encuentra en
el master de estado inactivo:
UCxSIMO UCxCLK y se establece en las entradas y ya no la unidad de bus
El bit de error UCFE indica una violacin a la integridad comunicacin
a ser manipulado por el usuario.
El estado interno las mquinas se restablece y el cambio se anular la
operacin.
Si los datos se escriben en UCxTXBUF mientras el maestro se mantiene
inactivo por UCxSTE, que ser enviada a la brevedad como UCxSTE
transiciones al maestro de estado activo. Si una transferencia activa
UCxSTE es anulada por la transicin a la master-estado inactivo, los
datos deben ser re-escrito en UCxTXBUF a transferirse al UCxSTE las
transiciones al maestro-estado activo. La UCxSTE seal de entrada no se
usa en 3-pin modo maestro.
16.3.4 Modo esclavo
La Figura 16-3 muestra la USCI como un esclavo en tanto 3 y 4 pines
configuraciones. UCxCLK se utiliza como entrada para el SPI reloj y debe
ser suministrado por el maestro externo. La velocidad de transferencia de
datos se determina por el reloj y no por el interior poco generador de
reloj. Los datos que se escriben en UCxTXBUF y se traslad a la TX
registro de desplazamiento antes del inicio de UCxCLK se transmite en
UCxSOMI. Los datos sobre UCxSIMO se cambia en el modo de recepcin
registro de desplazamiento en el borde opuesto de UCxCLK y se traslad a
UCxRXBUF cuando el nmero de conjunto de bits recibidos. Cuando los datos
se trasladan de la RX a UCxRXBUF registro de desplazamiento, la bandera
de interrupcin UCxRXIFG se establece, lo que indica que los datos se han
recibido. El error de desbordamiento poco, UCOE, se establece cuando el
recibido con anterioridad no se leen los datos de UCxRXBUF antes de que
los nuevos datos se mueven a UCxRXBUF.
MAESTRO ESCLAVO SIMO UCxSIMO
SPI Transmit Buffer Bfer de recepcin Bfer de recepcin UCxTXBUF
UCxRXBUF
Px.x
STE Puerto UCxSTE SS.x Datos SOMI SOMI UCX y Be Registro de
desplazamiento de Registro de desplazamiento DSR Recibir Registro de
desplazamiento
COMN SCLK UCxCLK MSP430 SPI USCI
Figura 16-3. USCI Esclavo y maestro externo
16.3.4.1 Four-Pin SPI Modo esclavo en 4-pin modo esclavo, UCxSTE es usado
por el esclavo para que el las operaciones de transmisin y recepcin y
es proporcionado por el SPI master. Cuando UCxSTE est en la trata de
esclavos estado activo, el receptor funciona con normalidad.
Cuando UCxSTE est en el esclavo- estado inactivo:
Cualquier operacin de recepcin de los trabajos sobre UCxSIMO se
detiene UCxSOMI est establecida en la direccin de entrada La
operacin de desplazamiento est suspendido hasta que la lnea UCxSTE las
transiciones en el esclavo transmitir estado activo.
La UCxSTE seal de entrada no se usa en 3-pin modo esclavo.
comentarios

SPI 16.3.5
USCI que cuando el mdulo est habilitado por la remocin UCSWRST poco
est listo para recibir y transmitir. En modo master el poco generador de
reloj est listo, pero no se registra ni producir cualquier relojes. En
el modo de esclavo el poco generador de reloj est desactivada y el reloj
es proporcionada por el maestro.
Transmitir o recibir una operacin se indica por UCBUSY = 1.
LA PUC o UCSWRST poco desactiva la USCI inmediatamente y cualquier
transferencia activa ha terminado.
16.3.5.1 Permiten transmitir en modo master, por escrito a UCxTXBUF
activa el bit generador de reloj y los datos se comenzar a transmitir.
En modo esclavo, la transmisin se inicia cuando un maestro proporciona
un reloj y, en modo 4-pin, cuando el UCxSTE est en la trata de esclavos
estado activo.
16.3.5.2 Recibir que el SPI recibe datos cuando una transmisin est
activo. Recibir y transmitir operaciones operar simultneamente.
16.3.6 Control de Reloj Serie
UCxCLK proporcionada por el maestro en el bus SPI. Cuando UCMST = 1, el
bit reloj es proporcionada por la USCI poco generador de reloj en el
UCxCLK pin. El reloj utilizado para generar el bit se selecciona el reloj
con el UCSSELx bits. Cuando UCMST = 0, el reloj despertador USCI se
encuentra en el UCxCLK pin por el capitn, el poco generador de reloj no
se utiliza, y la UCSSELx bits son no me importa. El SPI receptor y el
transmisor funciona en paralelo y utilizar la misma fuente de reloj para
la transferencia de datos.
El valor de 16 bits de UCBRx en el bit rate control registros UCxxBR
UCxxBR1 y0 es el factor de divisin de la USCI fuente de reloj, BRCLK. El
mximo de horas que se pueden generar en modo maestro est BRCLK.
Modulacin no se utiliza en modo SPI y UCAxMCTL debera borrarse cuando
se utiliza en modo SPI USCI_A. La UCAxCLK/UCBxCLK frecuencia est dada
por:
f = BitClock fBRCLK UCBRx
USCI operacin: Modo SPI www.ti.com

16.3.6.1 Serie Polaridad y reloj Fase la polaridad y la fase de UCxCLK se
configurar de forma independiente a travs del UCCKPL UCCKPH y bits de
control de la USCI. Calendario de cada caso se muestra en la Figura 16-4.
Ciclo# 1 2 3 4 5 6 7 8 UC UC CKPH CKPL
UCxCLK 0 0
0 1
1 0 UCxCLK UCxCLK
1 1 UCxCLK
UCxSTE UCxSIMO 0 X UCxSOMI UCxSIMO MSB LSB MSB LSB 1 X UCxSOMI UCxTXBUF
de
datos TX
RX ha sacado puntos de muestreo
Figura 16-4. Distribucin con SPI USCI UCMSB = 1
16.3.7 utilizando el modo SPI con modos de baja potencia
la USCI mdulo proporciona reloj automtico de activacin SMCLK para el
uso con modos de baja potencia. Cuando SMCLK USCI es la fuente de reloj,
y est en el estado "inactivo" porque el dispositivo est en modo de bajo
consumo, el mdulo USCI se activa automticamente cuando sea necesario,
independientemente del control de configuracin de bits para el origen
del reloj.
ejemplo, un temporizador con SMCLK incrementos mientras que el mdulo
USCI SMCLK las fuerzas activas.
En SPI modo esclavo, reloj interno no es necesaria una fuente porque el
reloj es proporcionada por el maestro externo. Es posible hacer funcionar
la USCI en SPI modo esclavo mientras el dispositivo se encuentra en LPM4
y todas fuentes de reloj estn desactivadas. El recibir o transmitir
interrupciones pueden despertar la CPU de cualquier modo de bajo consumo.
16.3.8 SPI interrumpe
la USCI tiene un vector de interrupcin de la transmisin y un vector de
16.3.8.1 Operacin SPI Interrupciones de Transmisin UCxTXIFG La bandera
de interrupcin es establecido por el transmisor UCxTXBUF para indicar
que est listo para aceptar otro carcter. Una peticin de interrupcin
se genera si UCxTXIE GIE y tambin se establecen. UCxTXIFG se restablece
automticamente si un personaje est escrito a UCxTXBUF. UCxTXIFG se
establece despus PUC o cuando UCSWRST = 1. UCxTXIE se restablecer
despus de PUC o cuando UCSWRST = 1.
NOTA: por escrito a UCxTXBUF en modo SPI
datos escritos en UCxTXBUF cuando UCxTXIFG = 0 puede resultar en
transmisin de datos errneos.
comentarios

SPI Interrupcin de Recepcin 16.3.8.2 Operacin UCxRXIFG La bandera de
interrupcin se establece cada vez que un personaje es recibido y cargado
en UCxRXBUF. Una peticin de interrupcin se genera si UCxRXIE GIE y
tambin se establecen. UCxRXIE UCxRXIFG y se restablecen por un
restablecimiento del sistema PUC UCSWRST seal o cuando = 1. UCxRXIFG se

restablece automticamente cuando UCxRXBUF es leer.
16.3.8.3 USCI Interrumpir Uso
USCI_Bx USCI_Ax y comparten el mismo vectores de interrupcin. La
interrupcin de recepcin y banderas UCAxRXIFG UCBxRXIFG se dirige a un
vector de interrupcin, las interrupciones de transmisin y banderas
UCAxTXIFG UCBxTXIFG compartir otro vector de interrupcin.
interrupcin para manejar interrupciones de recepcin de datos USCI_A0 en
modo UART y SPI o USCI_B0 en modo SPI.
Ejemplo 16-1. Comparte Recibir vectores de interrupcin Software Ejemplo
USCI_A0 Interrupcin de recepcin? ; USCIA0_RX_USCIB0_RX_ISR BIT.B
#UCA0RXIFG, IFG2
JNZ USCIA0_RX_ISR USCIB0_RX_ISR?
Leer UCB0RXBUF (borra UCB0RXIFG) ... ;
Lea UCA0RXBUF (borra UCA0RXIFG) ... ; RETI USCIA0_RX_ISR
RETI
interrupcin para manejar interrupciones de transmisin de datos USCI_A0
en modo UART y SPI o USCI_B0 en modo SPI.
Ejemplo 16-2. Compartida de vectores de interrupcin Software Ejemplo
USCI_A0 Interrupciones de transmisin? ; USCIA0_TX_USCIB0_TX_ISR BIT.B
#UCA0TXIFG, IFG2
Escribir UCB0TXBUF (borra UCB0TXIFG) ... ; JNZ USCIA0_TX_ISR
USCIB0_TX_ISR
Escribir UCA0TXBUF (borra UCA0TXIFG) ... ; RETI USCIA0_TX_ISR
RETI
USCI Registros: Modo SPI www.ti.com

16,4 USCI Registros: Modo SPI
La USCI registros aplicables en modo SPI para USCI_A0 y USCI_B0 se
enumeran en la Tabla 16-2. Registros aplicables en modo SPI para USCI_A1
y USCI_B1 se indican en la Tabla 16-3.
Tabla 16-2. USCI_A0 y USCI_B0 Control y Registros del Estado
USCI_A0 registro de control 0 UCA0CTL0 Lectura/escritura 060h Restablecer
con PUC USCI_A0 registro 1 UCA0CTL1 Lectura/escritura 061h 001h con PUC
USCI_A0 registro de control de velocidad en baudios 0 UCA0BR0
Lectura/escritura 062h Restablecer con PUC USCI_A0 registro de control de
velocidad en baudios 1 UCA0BR1 Lectura/escritura 063h Restablecer con PUC
USCI_A0 registro control de modulacin UCA0MCTL Lectura/escritura 064h
Restablecer con PUC USCI_A0 registro de estado UCA0STAT Lectura/escritura
065h Restablecer con PUC USCI_A0 bfer de recepcin registro UCA0RXBUF
Leer 066h Restablecer con PUC USCI_A0 transmit buffer register UCA0TXBUF
Lectura/escritura 067h Restablecer con PUC USCI_B0 0 registro de control
UCB0CTL0 Lectura/escritura 068h 001h con PUC USCI_B0 1 registro de
control UCB0CTL1 Lectura/escritura 069h 001h con PUC USCI_B0 bits
Registro de control tipo 0 UCB0BR0 read/write 06Ah Restablecer con PUC
USCI_B0 bit rate control registro 1 UCB0BR1 read/write 06Bh Restablecer

con PUC USCI_B0 registro de estado UCB0STAT Lectura/escritura 06Dh
Restablecer con PUC USCI_B0 bfer de recepcin registro UCB0RXBUF Leer
06Eh Restablecer con PUC USCI_B0 transmit buffer register UCB0TXBUF
Lectura/escritura 06Fh Restablecer con PUC
SFR enable interrupcin registro 2 IE2 de lectura/escritura 001h
Restablecer con PUC SFR registro bandera de interrupcin 2 IFG2 de
Tabla 16-3. USCI_A1 y USCI_B1 Control y Registros del Estado
USCI_A1 registro de control 0 UCA1CTL0 read/write 0D0h Restablecer con
PUC USCI_A1 registro de control 1 UCA1CTL1 read/write 0D1h 001h con PUC
USCI_A1 registro de control de velocidad en baudios 0 UCA1BR0 read/write
0D2h Restablecer con PUC USCI_A1 registro de control de velocidad en
baudios 1 UCA1BR1 read/write 0D3h Restablecer con PUC USCI_A1 registro
control de modulacin UCA10MCTL read/write 0D4h Restablecer con PUC
USCI_A1 registro de estado UCA1STAT Lectura/escritura 0D5h Restablecer
con PUC USCI_A1 bfer de recepcin registro UCA1RXBUF Leer 0D6h
Restablecer con PUC USCI_A1 transmit buffer register UCA1TXBUF read/write
0D7h Restablecer con PUC USCI_B1 0 registro de control UCB1CTL0
read/write 0D8h 001h con PUC USCI_B1 1 registro de control UCB1CTL1
Lectura/escritura 0D9h 001h con PUC USCI_B1 bit Registro de control tipo
0 UCB1BR0 read/write 0Dah Restablecer con PUC USCI_B1 bit rate control
registro 1 UCB1BR1 read/write 0dap Restablecer con PUC USCI_B1 registro
de estado UCB1STAT Lectura/escritura 0ddh Restablecer con PUC USCI_B1
bfer de recepcin registro UCB1RXBUF Leer 0Deh Restablecer con PUC
USCI_B1 transmit buffer register UCB1TXBUF Lectura/escritura 0DFh
Restablecer con PUC
comentarios
www.ti.com USCI Registros: Modo SPI

0, 16.4.1 UCAxCTL0, USCI_Ax UCBxCTL0 USCI_Bx, Control de Registro
Registro 0
7 6 5 4 3 2 1 0
UCCKPH UCCKPL UCMSB UC7BIT UCMST UCMODEx UCSYNC=1 rw-0 rw-0 rw-0 rw-0 rw0 rw-0 rw-0 UCCKPH Bit 7 fase de reloj.
0 Los datos se cambian en el primer UCLK edge y capturado en el siguiente
canto.
1 Los datos son capturados en el primer UCLK borde y cambiar en el
siguiente canto.
Bit 6 Reloj UCCKPL polaridad seleccionar.
0 El estado inactivo es baja.

1 El estado inactivo es alta.
UCMSB 5 bits MSB primero seleccione. Controla la direccin de la
recepcin y transmisin registro de desplazamiento.
0 1 MSB LSB primero en primer lugar
UC7BIT Bit 4 longitud de caracteres. Selecciona 7 u 8 bits longitud de
caracteres.
0 Datos de 8 bits 1 7-bits de datos
3 bits UCMST seleccin de modo maestro
esclavo 0 modo 1
bits modo maestro UCMODEx modo 2-1 USCI. El UCMODEx bits seleccione el
modo sincrnico cuando UCSYNC = 1.
00 3-pin 01 SPI 4 polos con SPI UCxSTE alto activo: esclavo activado
cuando UCxSTE = 1 10 4-pin con SPI UCxSTE bajo activo: esclavo activado
cuando UCxSTE = 0 11 2 I C modo
0 bits UCSYNC modo sincrnico que
1, 16.4.2 UCAxCTL1, USCI_Ax UCBxCTL1, USCI_Bx Control de Registro
Registro 1
7 6 5 4 3 2 1 0
Utilizar UCSSELx UCSWRST
(1) rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1
(2) r0
bits 7-6 USCI UCSSELx reloj seleccin de la fuente. Estos bits BRCLK
fuente seleccione el reloj en modo master. UCxCLK siempre se utiliza en
modo esclavo.
00 NA 01 10 ACLK SMCLK SMCLK 11
Bits no utilizados UCSWRST 5-1 sin utilizar software reset Bit 0 que
(1) UCAxCTL1 (USCI_Ax)
(2) UCBxCTL1 (USCI_Bx)
SLAU144J-diciembre de 2004 y revisada 2013 Julio Universal Interfaz de
comunicacin serie, modo SPI 445 presentar documentacin comentarios

0, 16.4.3 UCAxBR0, USCI_Ax UCBxBR0 Tasa de bits, velocidad de bits
USCI_Bx Control Registro Registro de Control 0
7 6 5 4 3 2 1 0
UCBRx - byte bajo
1, 16.4.4 UCAxBR1, USCI_Ax UCBxBR1 Tasa de bits, velocidad de bits
USCI_Bx Control Registro Registro de Control 1
7 6 5 4 3 2 1 0
UCBRx - byte alto
rw rw rw rw rw rw rw rw UCBRx poco reloj precontador. El valor de 16 bits
(UCxxBR0 + UCxxBR1 256) constituye el valor del divisor.
16.4.5 UCAxSTAT, USCI_Ax Registro de Estado, UCBxSTAT, USCI_Bx Registro
de estado
7 6 5 4 3 2 1 0
UCLISTEN UCFE UCOE UCBUSY no utilizados

(1) rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r-0
(2) r0
UCLISTEN 7 bits permiten escuchar. El UCLISTEN poco selecciona modo bucle
cerrado.
0 Desactivado 1 habilitado. La salida del transmisor se alimenta
internamente vuelta al receptor.
Bit 6 UCFE bandera error de encuadre. Este bit indica un conflicto en bus
4-wire modo maestro. UCFE no se usa en 3-wire master o de cualquier modo
esclavo.
Error 1 0 No ha habido conflicto
UCOE Bus 5 bits bandera error de desbordamiento. Este bit se configura
cuando un personaje est transferido a UCxRXBUF antes el carcter
anterior. UCOE se borra automticamente cuando UCxRXBUF es leer, y no
debe ser borrado por el software. De lo contrario, no funcionar
correctamente.
0 Sin error error de desbordamiento se ha producido 1
Bits no utilizados UCBUSY 4-1 sin utilizar 0 bits USCI ocupado. Este bit
indica si el transmitir o recibir operacin est en curso.
0 USCI inactivo 1 USCI transmite o recibe
(1) UCAxSTAT (USCI_Ax)
(2) UCBxSTAT (USCI_Bx)
16.4.6 UCAxRXBUF USCI_Ax Bfer de recepcin, registro, UCBxRXBUF USCI_Bx
Bfer de recepcin, registro de
7 6 5 4 3 2 1 0
UCRXBUFx
r r r r r r r r
UCRXBUFx Bits 7-0 El recibir de bfer de datos es accesible para el
usuario y contiene recibi el ltimo carcter de la recibir registro de
desplazamiento. Lectura UCxRXBUF restablece el recibir bits de error y
UCxRXIFG. En 7-bit modo de datos, UCxRXBUF es LSB MSB est justificada y
la siempre se restablece.
comentarios
www.ti.com USCI Registros: Modo SPI

16.4.7 UCAxTXBUF, USCI_Ax Transmit Buffer Register, UCBxTXBUF, USCI_Bx
Transmit Buffer Register
7 6 5 4 3 2 1 0
UCTXBUFx
es accesible para el usuario y contiene los datos esperando a que se
transmiten en el registro de desplazamiento y se transmite. Por escrito a
la transmisin de datos buffer borra UCxTXIFG. El MSB de UCxTXBUF no se
usa para 7 bits de datos y se restablece.
16.4.8 IE2, interrupcin permiten registrar 2
7 6 5 4 3 2 1 0
UCB0TXIE UCB0RXIE UCA UCA0TXIE0RXIE
rw-0 rw-0 rw-0 rw-0
Bits 7-4 bits pueden ser utilizados por otros mdulos (ver el dispositivo
especfico de hoja de datos).
UCB0TXIE USCI_B0 Bit 3 interrupciones de transmisin habilitar
UCB0RXIE 2 bits USCI_B0 interrupcin de recepcin habilitar
UCA0RXIE 0 bits USCI_A0 interrupcin de recepcin habilitar
7 6 5 4 3 2 1 0
UCB0TXIFG UCB0RXIFG UCA UCA0TXIFG0RXIFG
rw-1 rw-0 rw-1 rw-0
especfico).
UCB0TXIFG 3 bits USCI_B0 transmitir bandera de interrupcin. UCB0TXIFG se
establece cuando UCB0TXBUF est vaca.
UCB0RXIFG 2 bits USCI_B0 recibir bandera de interrupcin. UCB0RXIFG se
establece cuando UCB0RXBUF ha recibido un carcter completo.
establece cuando UCA0TXBUF vaco.
UCA0RXIFG 0 bits USCI_A0 recibir bandera de interrupcin. UCA0RXIFG se

16.4.10 UC1IE, USCI_A1/USCI_B1 Enable Interrupcin Registro
7 6 5 4 3 2 1 0
Utiliza UCB1TXIE UCB1RXIE UCA UCA1TXIE1RXIE
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits no utilizados 7-4 No
UCB1RXIE USCI_B 2 Bit1 recibe
UCA1RXIE USCI_A 0 Bit1 recibe
16.4.11 UC1IFG, USCI_A1/USCI_B1 bandera de interrupcin Registro
7 6 5 4 3 2 1 0
Utilizar UCB UCB1TXIFG1RXIFG UCA UCA1TXIFG1RXIFG
rw-0 rw-0 rw-0 rw-0 rw-1 rw-0 rw-1 rw-0 Bits 7-4 no utilicen

UCB1RXIFG USCI_B 2 Bit1 recibe bandera de interrupcin. UCB1RXIFG se
establece cuando UCA1TXBUF vaco.
UCA1RXIFG USCI_A 0 Bit1 recibe bandera de interrupcin. UCA1RXIFG se
448 Universal Interfaz de comunicacin serie, modo SPI SLAU144J-diciembre
Captulo 17
Universal Interfaz de comunicacin serie, 2I C Modo
universal La interfase de comunicacin serial (USCI) admite mltiples
analiza la operacin del 2I C modo.
Tema ... ... ... . Pgina
2I C Modo ... ... ... ... ... ... ... .. 450 17.3 USCI Operacin: 2I C
Modo ... ... ... ... ... ... 451 17.4 USCI Registros: 2I C
Modo ... ... ... ... ... ... 467
de comunicacin serie, 2I C 449 Modo presentar documentacin comentarios
USCI Resumen www.ti.com

17,1 USCI Resumen
La interfase de comunicacin serial universal (USCI) mdulos de serie
modos diferentes. Cada mdulo se denomina USCI con una letra diferente.
Por ejemplo, USCI_A es diferente de USCI_B, etc. Si hay ms de una
idntica USCI mdulo se implementa en un solo dispositivo, los mdulos se
denominan con nmeros incremento. Por ejemplo, si un dispositivo tiene
dos mdulos USCI_A, ellos se denominan USCI_A0 y USCI_A1. Ver el
dispositivo especfico de hoja de datos para determinar qu mdulos USCI,
si los hubiere, son aplicadas en determinados dispositivos.
USCI_Bx mdulos:
2I C modo modo SPI
17,2 USCI Introduccin: 2I C Modo
En 2I C modo, la USCI mdulo proporciona una interfaz entre el MSP430 y
2I C-dispositivos compatibles conectados por medio de los dos hilos 2 I C
bus serie. Los componentes externos conectados al bus I C 2 en serie

transmitir y/o recibir datos en serie a/desde la USCI a travs del mdulo
2-wire 2 I C interfaz.
La 2I C modo caractersticas incluyen:
El cumplimiento de los semiconductores Philips 2I C especificacin v2.1
- 7-bit y 10-bit dispositivo modos de direccionamiento - llamada General
- iniciar/reiniciar/STOP - Multi-master modo transmisor/receptor Receptor/transmisor modo - modo estndar de hasta 100 kbps y modo rpido
hasta 400 kbps apoyo UCxCLK frecuencia programable en modo master
Diseado para bajo consumo de energa receptor para comenzar la
deteccin automtica de la activacin de los modos LPMx funcionamiento
esclavo en LPM4
La Figura 17-1 muestra la USCI cuando se configura en modo C 2I.
450 Universal Interfaz de comunicacin serie, 2I C Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la
Documentacin
www.ti.com USCI Operacin: 2I

10 C Modo UCGCEN UCA
propia Direccin UC1OA
UCxSDA Recibir Registro de desplazamiento
Bfer de recepcin RXBUF UC1
I2C Mquina de estado
Transmit Buffer UC 1TXBUF
Registro de desplazamiento de
direccin de Esclavo UC1SA
10
UCxSCL UCSLA
UCSSELx poco Generador de reloj
UCxBRx UC1CLK 00 16 01 UCMST ACLK Divisor/Divisor SMCLK BRCLK
SMCLK 10 11
Figura 17-1. USCI Diagrama de bloques: 2I C
17,3 Modo USCI Operacin: 2I C Modo
El 2I C modo admite cualquier maestro o esclavo 2I C-dispositivo
compatible. La Figura 17-2 muestra un ejemplo de un
2 bus I C. Cada 2I C es reconocido por una direccin nica y puede
funcionar como un transmisor o receptor. Un dispositivo conectado al bus
I C 2 puede ser considerado como el maestro o el esclavo para realizar
transferencias de datos. Un maestro inicia una transferencia de datos y
genera la seal de reloj SCL adecuado. Cualquier dispositivo dirigido por
un maestro es considerado un esclavo.
2I C los datos se comunican mediante el pin de datos serie (SDA) y la
serie pin reloj (SCL). Tanto SDA y SCL son bidireccionales, y debe estar
conectado a una tensin de alimentacin positiva con un resistor de
actuacin.
NOTA: SDA y SCL niveles
el MSP430 SDA y SCL los polos no se debe tirar por encima de la MSP430
VCC.

USCI Operacin: 2I C www.ti.com

VCC Modo
Dispositivo MSP430 una
serie de datos (SDA) Reloj de serie (SCL)
Dispositivo Dispositivo B C
Figura 17-2. 2 Bus I C
17.3.1 Diagrama de conexin USCI Inicializacin y restablecer
la USCI se restablece por parte de un PUC o el establecimiento de la
UCSWRST poco. Despus de la PUC, el UCSWRST poco se establece
automticamente, manteniendo la USCI en una condicin restablecer. Para
seleccionar 2 I C operacin la UCMODEx bits debe estar establecido en 11.
Tras inicializacin del mdulo, est listo para transmitir o recibir.
Compensacin UCSWRST libera la USCI para su funcionamiento.
Configuracin y reconfiguracin de los USCI mdulo se debe realizar
cuando UCSWRST se establece para evitar un comportamiento impredecible.
Ajuste UCSWRST en 2I C modo tiene los siguientes efectos:
2I C se detiene la comunicacin SDA y SCL son de alta impedancia
UCBxI2CSTAT, bits 6-0 UCBxTXIE se borran y se borran UCBxRXIE
UCBxTXIFG UCBxRXIFG se borran y Todos los dems bits y registros
permanecen sin cambios.
NOTA: Inicializacin o reconfigurar la USCI Mdulo
recomendado USCI la inicializacin o proceso de reconfiguracin es:
1. Conjunto UCSWRST (BIS.B #UCSWRST, &UCxCTL1) 2. Inicializar todos
USCI registra con UCSWRST=1 (incluyendo UCxCTL1) 3. Configurar los
puertos.
4. Claro UCSWRST a travs de software (BIC.B #UCSWRST, &UCxCTL1) 5.
Habilitar interrupciones (opcional) a travs UCxRXIE y/o UCxTXIE
17.3.2 2I C Datos de
una serie de pulsos de reloj es generado por el dispositivo maestro para
cada bit de datos transferidos. La 2I C modo funciona con el byte de
datos. Los datos se transfieren bit ms significativo primero, tal y como
El primer byte despus de una condicin de inicio es de 7 bits direccin
de esclavo y el R/W bit. Cuando R/W = 0, el maestro transmite datos a un
esclavo. Cuando R/W = 1, el maestro recibe los datos de un esclavo. El
bit ACK se enva desde el receptor despus de cada byte en el reloj SCL
9.
SDA MSB Reconocimiento Seal de reconocimiento de seal del receptor del
Receptor
SCL
INICIO 1 2 7 8 9 1 2 8 9 PARADA (S) R/W ACK ACK (P)
Figura 17-3. 2I C
452 Transferencia de datos del mdulo Interfaz de comunicacin serie
Universal, 2I C Modo SLAU144J entre diciembre de 2004 y revisada 2013
Julio Enviar comentarios sobre la Documentacin
www.ti.com USCI Operacin: 2I C Modo

condiciones de inicio y fin son generados por el maestro y se muestran en
la Figura 17-3. Una condicin de arranque es una transicin de alta a
baja en la lnea SDA y SCL es alta. Existe una condicin de parada una
transicin de alta a baja en el SDA lnea mientras SCL es alta. El
autobs bit ocupado, UCBBUSY, se activa despus de un inicio y borra
despus de una parada.
Los datos sobre las dimensiones sociales debe ser estable durante el
periodo con un alto nivel de SCL como se muestra en la Figura 17-4. La
alta y baja estado de SDA slo puede cambiar cuando SCL es baja, de lo
contrario iniciar o detener las condiciones sern generados.
Lnea de datos estable Datos
SDA
SCL
Cambio de datos
Figura 17-4. Transferencia de bits de 2 Bus I C
I C 17.3.3 2 modos de direccionamiento
El 2I C modo soporta 7-bit y 10-bit modos de direccionamiento.
17.3.3.1 7-bit en el 7-bit formato de direccionamiento, que se muestra en
la Figura 17-5, el primer byte es el de 7 bits direccin de esclavo y el
R/W bit. El bit ACK se enva desde el receptor despus de cada byte.
1 1 1 1 1 1 7 8 8
S Direccin de Esclavo R/W Datos Datos ACK ACK ACK P
Figura 17-5. 2I C Mdulo 7 bits
17.3.3.2 Formato de Direccionamiento 10 bits en el direccionamiento 10
bits formato de direccionamiento, que se muestra en la Figura 17-6, el
primer byte es de 11110b adems de los dos financieros de los 10bits
direccin de esclavo y el R/W bit. El bit ACK se enva desde el receptor
despus de cada byte.
El siguiente byte se los 8 bits restantes de los 10-bits direccin de
esclavo, seguido por el bit ACK y los datos de 8 bits.
1 7 1 1 8 1 8 1 1 S Direccin de Esclavo 1er byte R/W ACK Direccin de
Esclavo 2o byte Datos ACK ACK P
1 1 1 1 0 X X
Figura 17-6. Mdulo 2I C 10 Bits
17.3.3.3 Formato de direccionamiento repetidas Condiciones de inicio La
direccin de flujo de datos sobre las dimensiones sociales pueden ser
modificados por el maestro, sin detenerse primero una transferencia,
mediante la emisin de una nueva puesta. Esto se llama un reinicio.
Despus de reiniciar, la direccin de esclavo se volvi a enviar a la
nueva direccin de datos especificada por el R/W bit. Reiniciar el estado
USCI Operacin: 2I C Modo www.ti.com

1 7 1 1 1 1 1 1 1 1 8 7 8
S Direccin de Esclavo R/W Datos ACK ACK S Direccin de Esclavo R/W Datos
ACK ACK P 1 1 Cualquier nmero
Figura 17-7. Mdulo 2I C Formato de direccionamiento con condicin de
arranque
17.3.4 repetidas 2I Mdulo C Modos de funcionamiento
en 2I C modo USCI el mdulo puede funcionar en el modo maestro
transmisor, receptor maestro, esclavo transmisor o receptor. Los modos
son discutidos en las secciones siguientes. Lneas de tiempo se utilizan
para ilustrar los modos.
La Figura 17-8 muestra cmo interpretar la lnea de tiempo. Los datos
transmitidos por el maestro est representado por rectngulos grises, los
datos transmitidos por el esclavo por rectngulos blancos. Los datos
transmitidos por el mdulo USCI, ya sea como maestro o esclavo, se
muestra mediante rectngulos que son ms altas que las otras.
Las medidas adoptadas por la USCI mdulo se muestran en rectngulos
grises con una flecha que indica el lugar en el flujo de datos se
desarrolla la accin. Las acciones que deben ser manejados con el
software se indican con rectngulos blancos con una flecha que seala
hacia donde en el flujo de datos la accin debe tener lugar.
Otro maestro
otro esclavo
Maestro USCI
USCI esclavo
... Bits establecer o restablecer por software
... Bits establecer o restablecer por hardware
Figura 17-8. 2I C Lnea de Tiempo Leyenda
17.3.4.1 Modo esclavo El mdulo USCI se ha configurado como una 2I C
esclavo mediante la seleccin de la 2I C modo con UCMODEx UCSYNC = 11 y =
1 y despejando el UCMST poco.
En un principio, el mdulo USCI se debe configurar en el modo de receptor
mediante la eliminacin de la UCTR poco para recibir la
2I C. Posteriormente, las operaciones de transmisin y recepcin se
controlan automticamente en funcin de la R/W bit recibido junto con la
direccin de esclavo.
La USCI direccin de esclavo est programado con la UCBxI2COA registro.
Cuando UCA10 = 0, 7-bit est seleccionado. Cuando UCA10 = 1, 10 bits est
seleccionado. La UCGCEN poco selecciona si el esclavo responde a una
llamada general.
Cuando una condicin de arranque se detecta en el autobs, USCI mdulo
recibir la direccin transmite y la comparan con su propia direccin
almacenada en UCBxI2COA. El pabelln UCSTTIFG se establece al discurso
coincide con la USCI direccin de esclavo.
454 Universal Interfaz de comunicacin serie, 2I C Modo SLAU144Jdiciembre de 2004 y revisada 2013 Julio presentar documentacin
comentarios
www.ti.com USCI Operacin: 2I C

I C 17.3.4.1.1 2 Modo de Transmisor Receptor transmisor esclavo se entra
en el modo en que la direccin de esclavo transmitida por el maestro es
idntica a la de su propia direccin con un conjunto R/W bit. El
transmisor esclavo cambia la serie de datos sobre las dimensiones
sociales de los pulsos de reloj que se generan por el dispositivo
maestro. El dispositivo esclavo no genera el reloj, pero se espera SCL
baja mientras que la intervencin de la CPU es necesaria despus de una
byte ha sido transmitida.
Si el maestro solicita los datos del esclavo la USCI mdulo se configura
automticamente como un transmisor y UCTR UCBxTXIFG y se establezca. La
lnea SCL se mantiene baja hasta que el primer dato que se enva est
escrito en el bfer de transmisin UCBxTXBUF. A continuacin, la
direccin es reconocido, la bandera UCSTTIFG est desactivada y los datos
transmitidos. Tan pronto como los datos son transferidos al registro de
desplazamiento la UCBxTXIFG se establece de nuevo. Una vez que los datos
se reconoce por el maestro el siguiente byte de datos escrito en
UCBxTXBUF se transmite o si el buffer est vaco, en el bus se ha
estancado durante el ciclo de explotacin SCL baja hasta que se escriben
nuevos datos en UCBxTXBUF. Si el maestro enva un NACK logrado por una
condicin de parada UCSTPIFG el indicador est establecido. Si el NACK es
sucedido por una condicin de arranque repite la USCI 2I C mquina de
estado vuelve a su direccin de recepcin.
La Figura 17-9 muestra el transmisor esclavo.
Recepcin de propia S SLA/R UNA DE DATOS DATOS DATOS direccin DE P y de
transmisin de bytes de datos Grabar datos en UCBxTXBUF UCBxTXIFG=0
UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCSTPIFG= ?0 UCBxTXBUF
descarta UCBxTXIFG=1 UCSTPIFG=1 UCSTTIFG=0
Bus calado (SCL lugar baja) hasta que los datos disponibles
escribir datos en UCBxTXBUF
repite! DATOS DE UN SLA S/R continuar como transmisor esclavo
UCBxTXIFG=0
UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCBxTXBUF descarta
Repetir! DATOS DE UN SLA S/W continuar como receptor
UCBxTXIFG=0
Arbitraje perdido como maestro y UCTR=0 (receptor) UCSTTIFG=1, dirigida
como esclavos
UCALIFG=1 UCMST=0 UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCSTPIFG=0
Figura 17-9. 2I C Modo de transmisor receptor
SLAU144J-diciembre de 2004-Revisado Universal 2013 Julio Interfaz de
comunicacin serie, 2I C 455 Modo presentar documentacin comentarios
USCI Operacin: 2I C Modo

17.3.4.1.2 www.ti.com 2 I C Modo receptor receptor puede entrar en el
modo direccin de esclavo transmitido por el maestro es idntico al de su
propia direccin y una R/W es recibido. Receptor en modo serie, bits de
datos recibidos en SDA se desplazan en con los pulsos de reloj que se
generan en el dispositivo maestro. El dispositivo esclavo no genera el
reloj, pero en ella, se pueden celebrar SCL baja si la intervencin de la
CPU es un byte se ha recibido.
Si el esclavo debe recibir los datos de USCI el maestro y el mdulo se

configura automticamente como un receptor y UCTR se borra. Despus de
que el primer byte de datos se recibi la bandera de interrupcin
UCBxRXIFG. El mdulo USCI reconoce automticamente los datos recibidos y
puede recibir el siguiente byte de datos.
Si los datos anteriores no se ha ledo de la memoria intermedia de
recepcin UCBxRXBUF al final de la recepcin, el bus est detenido por
explotacin SCL baja. Tan pronto como UCBxRXBUF es leer los nuevos datos
se transfieren a UCBxRXBUF, reconocer se enva al maestro, y la siguiente
informacin puede ser recibida.
Ajuste de la UCTXNACK bit hace un NACK para que se transmita a los master
durante el ciclo siguiente confirmacin. Un NACK es UCBxRXBUF incluso si
no est preparado para recibir la informacin ms actualizada. Si el bit
est establecido UCTXNACK mientras SCL se celebra bajo el autobs saldr,
un NACK es transmitida inmediatamente y UCBxRXBUF est cargada con el
ltimo datos recibidos. Debido a que los datos anteriores no se ha ledo
los datos se perdern. Para evitar la prdida de datos la UCBxRXBUF para
ser ledo antes UCTXNACK est establecido.
Cuando el maestro genera una condicin de parada UCSTPIFG el indicador
est establecido.
Si el maestro genera una condicin de arranque la USCI 2I C mquina de
estado vuelve a su estado de recepcin.
Figura 17-10 muestra el 2I C receptor.
comentarios
www.ti.com USCI Operacin: 2I C Modo

de recepcin propio S SLA/W UNA DATOS DATOS DATOS DE UN P o S direccin y
bytes de datos. Todos son reconocidos.
UCBxRXIFG=1 UCTR=0 (receptor) UCSTTIFG=1 UCSTPIFG=0 Bus calado (SCL lugar
baja) si no UCBxRXBUF leer
Leer datos de UCBxRXBUF
Consultar:
!transmisor esclavo!
Diagrama de distribucin
ltimo byte no es UN P o S reconocido.
UCTXNACK=1 UCTXNACK=0
El autobs no ha calado an si UCBxRXBUF no leer Recepcin del Gen
llamada una llamada general.
UCTR=0 (receptor) UCSTTIFG=1 UCGC=1
Arbitraje perdido como un maestro y esclavo como
UCALIFG=1 UCMST=0 UCTR=0 (receptor) UCSTTIFG=1 (UCGC=1 si llamada
general) UCBxTXIFG=0 UCSTPIFG=0
Figura 17-10. 2I C Modo receptor

17.3.4.1.3 www.ti.com Esclavo 2I C 10 bits el Modo de direccionamiento 10
bits modo de direccionamiento es seleccionado cuando UCA10 = 1 y es la
que se muestra en la Figura 17-11. En 10 bits modo de direccionamiento,
el esclavo est en el modo de recepcin despus de la direccin completa.
La USCI mdulo indica esta configuracin a travs de la bandera mientras
UCSTTIFG la UCTR poco se borra. Para cambiar el modo esclavo en el
transmisor el master enva una repetida condicin de arranque junto con
el primer byte de la direccin, pero con el R/W bit. Esto establecer la
bandera UCSTTIFG si fue previamente aprobada por el software y la USCI
mdulos cambia a modo de transmisor con UCTR = 1.
Recepcin de Receptor de 11110 xx/W UN SLA (2.) LOS DATOS DE LOS DATOS DE
UN P o S direccin y bytes de datos. Todos son reconocidos.
UCBxRXIFG=1 UCTR=0 (receptor) UCSTTIFG=1 UCSTPIFG=0
Recepcin de la llamada Generacin DE DATOS DE DATOS DE P o S direccin
de llamada general.
UCBxRXIFG=1 UCTR=0 (receptor) UCSTTIFG=1 UCGC=1
transmisor receptor
de recepcin propio S 11110 xx/W UN SLA (2.) 11110 xx/R A LOS DATOS EN UN
P o S direccin y transmisin de bytes de datos UCSTTIFG=0 UCTR=0
(receptor) UCSTTIFG=1 UCSTPIFG=0
UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCSTPIFG=0
Figura 17-11. 2I C esclavo 10-bit Modo de direccionamiento
Universal 458 Interfase de comunicacin Serial, 2I C Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio presentar documentacin comentarios

17.3.4.2 Modo Modo Maestro La USCI mdulo se configura como un 2 I C
master seleccionando la 2I C modo con UCMODEx UCSYNC = 11 y = 1 y la
configuracin del UCMST poco. Cuando el maestro es parte de un multisistema maestro, UCMM debe ser conjunto y a su propia direccin debe ser
programado en la UCBxI2COA registro. Cuando UCA10 = 0, 7-bit est
seleccionado. Cuando UCA10 = 1, 10 bits est seleccionado. La UCGCEN poco
selecciona si la USCI mdulo responde a una llamada general.
17.3.4.2.1 2 I C Master Modo de Transmisor despus de la inicializacin,
el maestro modo de transmisor se inicia con la redaccin de la deseada a
la direccin de esclavo UCBxI2CSA registro, seleccin del tamao de la
direccin de esclavo con el UCSLA10 bits UCTR, ajuste de modo de
transmisor, y UCTXSTT para generar una condicin de arranque.
La USCI mdulo comprueba si el bus est disponible, genera la condicin
de arranque, y transmite la direccin de esclavo. La UCBxTXIFG poco se
establece cuando la condicin de arranque se genera y los primeros datos
que se van a transmitir puede ser escrita en UCBxTXBUF. Tan pronto como
el esclavo reconoce la direccin que el UCTXSTT poco se borra.
Los datos escritos en UCBxTXBUF se transmite de que el arbitraje no se

pierde durante la transmisin de la direccin de esclavo. UCBxTXIFG se
establece de nuevo tan pronto como los datos se transfieren desde el rea
de influencia en el registro de desplazamiento.
Si no hay datos cargados de UCBxTXBUF ciclo antes de la confirmacin, el
bus se lleva a cabo durante el ciclo con SCL baja hasta que los datos se
escriben en UCBxTXBUF. Los datos se transmiten o el bus es tanto tiempo
como el UCTXSTP UCTXSTT poco o poco no est configurado.
Ajuste UCTXSTP generar una condicin de parada despus de la prxima de
los esclavos. Si UCTXSTP se establece durante la transmisin de la
direccin del esclavo o mientras la USCI mdulo espera que los datos sean
escritos en UCBxTXBUF, una condicin de parada se genera incluso si se ha
transmitido ningn dato sobre el esclavo. Cuando se transmite un nico
byte de datos, el UCTXSTP bit debe establecerse mientras el byte se
transmiten, o en cualquier momento despus de la transmisin comienza,
sin necesidad de escribir nuevos datos en UCBxTXBUF. De lo contrario,
slo la direccin ser transmitida. Cuando los datos se transfieren desde
el contenido del buffer en el registro de desplazamiento, UCBxTXIFG se
convertir en indica transmisin de datos ha comenzado y la UCTXSTP poco.
Ajuste UCTXSTT generar una nueva puesta. En este caso, UCTR se puede
activar o desactivar para configurar transmisor o receptor, y una
diferente direccin de esclavo se puede escribir en UCBxI2CSA si as lo
desea.
Si el esclavo no reconoce los datos transmitidos no reconocer UCNACKIFG
bandera de interrupcin. El maestro debe reaccionar con una condicin de
parada o repeticin condicin de arranque. Si los datos ya estaba escrito
en UCBxTXBUF que sern descartadas. Si esta informacin debe transmitirse
despus de una nueva puesta debe ser escrito en UCBxTXBUF nuevamente.
Cualquier conjunto UCTXSTT se descarta. Para activar la repeticin
UCTXSTT necesidades inicio volver a establecer.
La Figura 17-12 muestra el 2I C master funcionamiento del transmisor.

SLA www.ti.com xito del S/W DE DATOS DE DATOS DE DATOS de transmisin
UNA P a un receptor
UCTXSTT=0 UCTXSTP=0 1) UCTR=1 (transmisor) 2) UCTXSTT=1 UCBxTXIFG=1
UCBxTXIFG=1 UCBxTXBUF descarta UCTXSTP=1 UCBxTXIFG=0 la
siguiente comenzara la transferencia
Bus calado (SCL lugar baja) hasta que los datos disponibles DATOS DE UN
SLA S/W con una repetida inicio escribir datos en UCBxTXBUF condicin
1) UCTR=1 (transmisor) 2) UCTXSTT=1
DATOS DE UN SLA S/R=0 UCTXSTT UCNACKIFG=1 UCBxTXIFG=0 UCBxTXBUF descarta
UCTXSTP=1 1) UCTR=0 (receptor) 2) UCTXSTT=1 3) UCBxTXIFG=0
no reconocer un esclavo P recibi despus UCTXSTP=0 direccin
1) UCTR=1 (transmisor) 2) UCTXSTT=1 S SLA/W UCBxTXIFG UCBxTXBUF=1
No descarta aceptar una S SLA/R recibidos despus de un byte de datos 1)
UCTR=0 (receptor) 2) UCTXSTT=1
UCNACKIFG=1 UCBxTXIFG=0 UCBxTXBUF descarta

Arbitraje perdido en otros maestro contina direccin de esclavo o byte
de datos
Otros maestro contina UCALIFG=1 UCMST=0 (UCSTTIFG= 0)
UCALIFG=1 UCMST=0 (UCSTTIFG= 0)
Arbitraje perdido y otra maestro contina como esclavo
UCALIFG=1 UCMST=0 UCTR=0 (receptor) UCSTTIFG=1 (UCGC=1 si llamada
general) UCBxTXIFG=0 UCSTPIFG=0
USCI contina como receptor
Figura 17-12. 2I C Master
460 Modo de Transmisor universal Interfaz de comunicacin serie, 2I C
Modo SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios sobre
la Documentacin

17.3.4.2.2 Modo 2I C Modo de receptor principal despus de la
inicializacin, el maestro receptor se inicia el modo de escribir la
direccin de esclavo a la UCBxI2CSA registro, seleccin del tamao de la
direccin de esclavo con el UCSLA10 bits, compensacin UCTR modo para que
el receptor, y UCTXSTT para generar una condicin de arranque.
La USCI mdulo comprueba si el bus est disponible, genera la condicin
de arranque, y transmite la direccin de esclavo. Tan pronto como el
esclavo reconoce la direccin que el UCTXSTT poco se borra.
Despus de que el reconocimiento de la direccin del esclavo el primer
byte de datos del esclavo es recibido y confirmado UCBxRXIFG y el
indicador est establecido. Los datos se reciben desde el esclavo
mientras UCTXSTP ss UCTXSTT o no se ha establecido. Si UCBxRXBUF no es
leer el master del bus durante la recepcin de los ltimos bits de datos
y hasta el UCBxRXBUF es leer.
Si el esclavo no se reconoce la direccin transmite el no-reconocimiento
UCNACKIFG bandera de interrupcin. El maestro debe reaccionar con una
condicin de parada o repeticin condicin de arranque.
Ajuste de la UCTXSTP poco generar una condicin de parada. Despus de
configurar un NACK UCTXSTP, seguida de una condicin de parada se genera
despus de la recepcin de los datos del esclavo, o inmediatamente si la
USCI mdulo est actualmente a la espera de UCBxRXBUF para leer.
Si un maestro quiere recibir un solo byte, el bit UCTXSTP debe
establecerse mientras que el byte es recibido. Para este caso, el UCTXSTT
pueden ser requeridos para determinar cuando est desactivada:
BIS.B #UCTXSTT, &UCBOCTL1 ;Transmitir INICIO cond.
POLL_STT BIT.B #UCTXSTT, &UCBOCTL1 ;Encuesta bit UCTXSTT JC
POLL_STT ;Cuando est desactivada, BIS.B #UCTXSTP, UCB0CTL1 ;transmitir
DETENER cond.
Ajuste UCTXSTT generar una nueva puesta. En este caso, UCTR se puede
activar o desactivar para configurar transmisor o receptor, y una
diferente direccin de esclavo se puede escribir en UCBxI2CSA si as lo
desea.
Figura al 17-13 ganado muestra el 2I C receptor maestro.
NOTA: Maestro consecutivos sin repetir las operaciones Inicio
cuando realiza varias consecutivas 2I C master las transacciones

repetidas sin la funcin de arranque, la operacin debe ser completada
antes de que el siguiente se inicia. Esto se puede hacer para que la
condicin de parada de bandera UCTXSTP es antes de la prxima transaccin
2I C se inicia con la configuracin UCTXSTT = 1. De lo contrario, la
transaccin actual puede verse afectada.

SLA www.ti.com xito del S/R UNA DE DATOS DATOS DATOS P recepcin de un
transmisor esclavo
UCTXSTT=0 UCBxRXIFG=1 UCTXSTP=1 UCTXSTP=0 1) UCTR=0 (receptor) 2)
UCTXSTT=1
siguiente comenzara la transferencia DE DATOS DE UN SLA/W con una
condicin de arranque
1) UCTR=1 (transmisor) 2) UCTXSTT=1
DATOS DE UN SLA S/R
UCTXSTP=1 1) UCTR=0 (receptor) 2) UCTXSTT=1
no reconocer un esclavo P recibi despus UCTXSTP=0 direccin
UCTXSTT=0 UCNACKIFG=1 S SLA/W 1) UCTR=1 (transmisor) 2) UCTXSTT=1
UCBxTXIFG=1
S SLA/R 1) UCTR=0 (receptor) 2)
Arbitraje UCTXSTT=1 perdido en otros maestro contina direccin de
esclavo o byte de datos
Otro maestro Sigue UCALIFG=1 UCMST=0 (UCSTTIFG= 0)
UCALIFG=1 UCMST=0 (UCSTTIFG= 0)
Arbitraje perdido y otra maestro contina como esclavo
UCALIFG=1 UCMST=0 UCTR=1 (transmisor) UCSTTIFG=1 UCBxTXIFG=1 UCSTPIFG=0
USCI contina como transmisor esclavo
Figura 17-13. 2I C Master
462 Modo de Receptor Universal Interfaz de comunicacin serie, 2I C Modo
comentarios

17.3.4.2.3 Modo 2I C Master 10-Bit El Modo de direccionamiento 10 bits
modo de direccionamiento es seleccionado cuando UCSLA10 = 1 y se muestra
en la Figura 17-14.
Transmisor Principal
con xito la transmisin a una S 11110 xx/W UN SLA (2.) LOS DATOS LOS
DATOS A UN receptor
UCTXSTT P=0 UCTXSTP=0 1) UCTR=1 (transmisor) 2) UCTXSTT=1 UCBxTXIFG=1
UCTXSTP=1 UCBxTXIFG=1
receptor maestro
con xito la recepcin de un S 11110 xx/W UN SLA (2.) S 11110 xx/R UNA DE
DATOS DATOS P transmisor esclavo
UCTXSTT=0 UCBxRXIFG=1 UCTXSTP=0 1) UCTR=0 (receptor) 2) UCTXSTT=1
UCTXSTP=1
Figura 17-14. 2I C Master 10-bit Modo de direccionamiento
17.3.4.2.4 Arbitraje, si dos o ms transmisores maestro iniciar
simultneamente una transmisin en el bus, un procedimiento de arbitraje
se invoca. La Figura 17-15 muestra el procedimiento de arbitraje entre
dos dispositivos. El procedimiento de arbitraje utiliza los datos que se
presentan sobre las dimensiones sociales de los transmisores. El primer
transmisor principal que genera una lgica alta es anulado por la
oposicin a maestro genera una baja lgica. El procedimiento de arbitraje
da prioridad al dispositivo que transmite la secuencia de datos en serie
con el menor valor binario. El transmisor principal que perdi arbitraje
cambia al modo receptor, y establece el arbitraje UCALIFG bandera
perdida. Si dos o ms dispositivos enviar idntico primeros bytes, el
arbitraje sigue en la posterior bytes.
Lnea de autobs SCL
n Dispositivo Perdido 1 Arbitraje y apaga los datos desde el dispositivo
1 1
0 0 0 Los datos desde el dispositivo 2 1 1 1
0 0 0 Bus de la lnea SDA 1 1 1
Figura 17-15. Procedimiento de arbitraje entre dos transmisores
si el procedimiento de arbitraje en curso" cuando una condicin de
arranque o de PARADA se transmite en SDA, el maestro los transmisores de
arbitraje debe enviar las reiteradas condicin de arranque o de parada en
la misma posicin en el bastidor de formato. Arbitraje no est permitido
entre:
Una condicin de arranque y un bit de datos una condicin de parada y
un bit de datos repetir la condicin de arranque y una condicin de
parada

17.3.5 www.ti.com 2 I C Generacin de reloj y la sincronizacin
del reloj 2I C SCL es proporcionada por el maestro en el 2bus I C. Cuando
la USCI est en modo master, BITCLK es proporcionada por la USCI poco
generador de reloj y se selecciona la fuente del reloj con el UCSSELx
bits. En el modo de esclavo el poco generador de reloj no se utiliza y el
UCSSELx bits son que no te preocupes.
El valor de 16 bits en los registros de UCBRx UCBxBR1 y UCBxBR0 es el
factor de divisin de la USCI fuente de reloj, BRCLK. El mximo de horas
que se pueden utilizar en modo maestro est fBRCLK/4. En multi-modo
maestro los bits mxima fBRCLK reloj/8. La BITCLK frecuencia est dada
por:
f = BitClock fBRCLK UCBRx
El mnimo perodos altos y bajos de la SCL se
UCBRx / 2 t = t = BAJA,ALTA,MIN MIN fBRCLK cuando UCBRx es an y

UCBRx ! 1) / 2 t = t = BAJA,ALTA,MIN MIN fBRCLK UCBRx cuando es impar.
La USCI reloj y la frecuencia de la fuente del divisor UCBRx ajuste debe
elegirse de tal manera que la alta y baja mnimo perodo de la 2I C
especificacin.
Durante el transcurso del procedimiento de arbitraje los relojes de los
diferentes maestros deben estar sincronizados. Un dispositivo que genera
primero un perodo a la baja en SCL anula los otros dispositivos les
obliga a iniciar sus propios perodos de.
SCL es, a continuacin, celebr baja por el dispositivo con el ms largo
perodo a la baja. El resto de dispositivos deben esperar a SCL para ser
liberado antes de iniciar su alta. La Figura 17-16 muestra la
sincronizacin del reloj. Esto permite una lenta esclavo para frenar un
maestro.
Estado de espera iniciar periodo con un alto nivel
de SCL
SCL Dispositivo 1 dispositivo 2 de
Bus de la lnea SCL
Figura 17-16. Sincronizacin de dos 2I C Generadores de seal de reloj
Reloj durante el arbitraje 17.3.5.1 se extiende la USCI mdulo reloj es
compatible con estiramiento y tambin hace uso de esta funcin, como se
describe en el modo de funcionamiento.
La UCSCLLOW poco se puede utilizar para observar si algn otro
dispositivo tira SCL baja, mientras que el mdulo USCI SCL ya liberado
debido a las siguientes condiciones:
USCI est actuando como maestro y un esclavo conectado unidades SCL
baja.
USCI est actuando como maestro y otro maestro unidades SCL baja
durante el arbitraje.
La UCSCLLOW bit tambin es activo si la USCI SCL es baja debido a que
est esperando como transmisor de datos que se escriben en UCBxTXBUF o
como receptor para la lectura de datos de UCBxRXBUF.
El UCSCLLOW poco podra tener durante un breve perodo de tiempo con cada
borde SCL porque la lgica externa observa el SCL y lo compara con el
generado internamente SCL adecuado.
comentarios
www.ti.com USCI Operacin: 2I

17.3.6 c modo mediante el Mdulo de USCI 2I C Modo con modos de baja
potencia
la USCI mdulo proporciona reloj automtico de activacin de SMCLK para
utilizar con modos de baja potencia. Cuando SMCLK USCI es la fuente de
reloj, y est en el estado "inactivo" porque el dispositivo est en modo
de bajo consumo, el mdulo USCI se activa automticamente cuando sea
necesario, independientemente del control de configuracin de bits para
el origen del reloj.

ejemplo, un temporizador con SMCLK se incrementar mientras la USCI
mdulo SMCLK las fuerzas activas.
En 2I C modo esclavo sin reloj interno es necesaria una fuente porque el
reloj es proporcionada por el maestro externo. Es posible hacer funcionar
la USCI en 2I C modo esclavo mientras que el dispositivo se encuentra en
L/M4 y que todas las fuentes de reloj estn desactivadas. El recibir o
transmitir interrupciones pueden despertar la CPU de cualquier modo de
bajo consumo.
17.3.7 USCI interrumpe en 2I C Modo
existen dos vectores de interrupcin para el mdulo de USCI 2I C modo. Un
vector de interrupcin est asociada con la transmisin y recepcin
banderas interrupcin. El otro vector de interrupcin est asociado con
el cambio de estado interrupcin cuatro banderas. Cada bandera de
interrupcin tiene su propia interrupcin bit de habilitacin. Cuando una
interrupcin est activada y el bit GIE est establecida, la bandera de
interrupcin se generar una peticin de interrupcin. Las transferencias
DMA son controlados por el UCBxTXIFG UCBxRXIFG y banderas en dispositivos
con un controlador de DMA.
17.3.7.1 2I C Interrupciones de Transmisin UCBxTXIFG Operacin La
bandera de interrupcin es establecido por el transmisor UCBxTXBUF para
indicar que est listo para aceptar otro carcter. Una peticin de
interrupcin se genera si UCBxTXIE GIE y tambin se establecen. UCBxTXIFG
se restablece automticamente si un personaje est escrito a UCBxTXBUF o
si un NACK es recibido. UCBxTXIFG se establece cuando UCSWRST = 1 y el
modo 2 I C est seleccionada. UCBxTXIE se restablecer despus de PUC o
cuando UCSWRST = 1.
17.3.7.2 2I C UCBxRXIFG Interrumpir la bandera de interrupcin se
establece cuando un personaje est recibido y cargado en UCBxRXBUF. Una
peticin de interrupcin se genera si UCBxRXIE GIE y tambin se
establecen. UCBxRXIE UCBxRXIFG y se restablecer despus de PUC seal o
cuando UCSWRST = 1. UCxRXIFG se restablece automticamente cuando
UCxRXBUF es leer.
17.3.7.3 2I C Cambio de estado interrumpir operacin
Tabla 17-1 se describe la 2I C cambio de estado banderas interrupcin.
Tabla 17-1. Cambio de estado Banderas
bandera de interrupcin Interrupcin Interrupcin
Arbitraje condicin perdida. Arbitraje puede perderse cuando dos o ms
transmisores iniciar una transmisin al mismo tiempo, o cuando la USCI
funciona como maestro, como un esclavo de otro maestro en el sistema. La
UCALIFG UCALIFG bandera arbitraje se establece cuando se pierde. Cuando
UCALIFG UCMST es establecer el bit es eliminado y el controlador 2I C se
convierte en un esclavo.
No reconocer interrupcin. Este indicador se establece cuando un
reconocimiento se espera, pero no se recibi. UCNACKIFG UCNACKIFG se
borran automticamente cuando una condicin de arranque.
Condicin de arranque detectado interrupcin. Este indicador se establece
cuando el mdulo 2I C detecta una condicin de arranque UCSTTIFG junto
con su propia direccin mientras que en modo esclavo. UCSTTIFG se utiliza
en modo esclavo y slo se borran automticamente cuando existe una

condicin de parada.
No se ha detectado una condicin interrupcin. Este indicador se
establece cuando el 2I C mdulo detecta una condicin de parada UCSTPIFG
mientras que en modo esclavo. UCSTPIFG se utiliza en modo esclavo y slo
se borran automticamente cuando una condicin de arranque.

vector de interrupcin www.ti.com 17.3.7.4 Asignacin
USCI_Bx USCI_Ax y comparten el mismo vector de interrupciones. En 2I C
modo, el cambio de estado banderas UCSTTIFG interrupcin, UCSTPIFG,
UCNACKIFG, UCALIFG de USCI_Bx UCAxRXIFG de USCI_Ax y se dirige a un
vector de interrupcin. La 2I C transmitir y recibir interrupciones y
UCBxRXIFG UCBxTXIFG banderas de USCI_Bx y UCAxTXIFG USCI_Ax de compartir
otro vector de interrupcin.
Ejemplo 17-1 muestra un extracto de la rutina de servicio de interrupcin
para manejar interrupciones de recepcin de datos USCI_A0 en UART o modo
SPI y cambio de estado interrumpe de USCI_B0 en 2I C modo.
Ejemplo 17-1. Comparte Recibir vectores de interrupcin Software Ejemplo
USCI_A0 Interrupcin de recepcin? ; USCIA0_RX_USCIB0_E2C_STATE_ISR BIT.B
#UCA0RXIFG, IFG2
I2C decodificar los cambios de estado... ; JNZ USCIA0_RX_ISR
USCIB0_E2C_STATE_ISR
Decodificar I2C cambios de estado... ;
...
Leer UCA0RXBUF... - Borra UCA0RXIFG... ; RETI USCIA0_RX_ISR
RETI
Ejemplo 17-2 muestra un extracto de la rutina de servicio de interrupcin
que gestiona los datos de interrupciones de USCI_A0 en UART o modo SPI y
la transferencia de datos de interrupciones USCI_B0 en 2I C modo.
Ejemplo 17-2. Compartida de vectores de interrupcin Software Ejemplo
USCI_A0 Interrupciones de transmisin? ; USCIA0_TX_USCIB0_E2C_DATA_ISR
BIT.B #UCA0TXIFG, IFG2
Escribir UCB0TXBUF... - Borra UCB0TXIFG... ; JNZ USCIA0_TX_ISR
USCIB0_E2C_DATA_ISR BIT.B #UCB0RXIFG, IFG2 JNZ USCIB0_E2C_RX
USCIB0_E2C_TX
UCB0RXBUF leer... - Borra UCB0RXIFG... ; RETI USCIB0_E2C_RX
Escribir UCA0TXBUF... - Borra UCA0TXIFG... ; RETI USCIA0_TX_ISR
RETI
466 Universal Interfaz de comunicacin serie, 2I C Modo SLAU144J entre
diciembre de 2004 y revisada 2013 Julio Enviar comentarios sobre la
Documentacin
www.ti.com USCI Registros: 2I C
17,4 Modo USCI Registros: 2I C Modo

registros La USCI aplicable en 2I C modo de USCI_B0 se enumeran en la
Tabla 17-2, y para USCI_B1 en la Tabla 17-3.
Tabla 17-2. USCI_B0 Control y Registros del Estado
USCI_B0 0 registro de control UCB0CTL0 Lectura/escritura 068h 001h con
PUC USCI_B0 1 registro de control UCB0CTL1 Lectura/escritura 069h 001h
con PUC USCI_B0 bit rate control registro 0 UCB0BR0 read/write 06Ah
Restablecer con PUC USCI_B0 bit rate control registro 1 UCB0BR1
read/write 06Bh Restablecer con PUC USCI_B0 2I interrupcin C permiten
registrar UCB0I2CIE Lectura/escritura 06Ch Restablecer con PUC USCI_B0
registro de estado UCB0STAT Lectura/escritura 06Dh Restablecer con PUC
USCI_B0 bfer de recepcin registro UCB0RXBUF Leer 06Eh Restablecer con
PUC USCI_B0 transmit buffer register UCB0TXBUF Lectura/escritura 06Fh
Restablecer con PUC USCI_B0 2I C propia direccin registro UCB0I2COA
Lectura/escritura 0118h Restablecer con PUC USCI_B0 2I C direccin de
esclavo registro UCB0I2CSA Lectura/escritura 011Ah Restablecer Con PUC
FR.enable interrupcin registro 2 IE2 de lectura/escritura 001h
Restablecer con PUC SFR registro bandera de interrupcin 2 IFG2 de
Tabla 17-3. USCI_B1 Control y Registros del Estado
USCI_B1 0 registro de control UCB1CTL0 read/write 0D8h Restablecer con
PUC USCI_B1 1 registro de control UCB1CTL1 read/write 0D9h 001h con PUC
USCI_B1 registro de control de velocidad en baudios 0 UCB1BR0 read/write
0Dah Restablecer con PUC USCI_B1 registro de control de velocidad en
baudios 1 UCB1BR1 read/write 0dap Restablecer con PUC USCI_B1 2I C
registro enable interrupcin UCB1I2CIE Lectura/escritura 0dch Restablecer
con PUC USCI_B1 registro de estado UCB1STAT Lectura/escritura 0ddh
Restablecer con PUC USCI_B1 bfer de recepcin registro UCB1RXBUF Leer
0Deh Restablecer con PUC USCI_B1 transmit buffer register UCB1TXBUF
Lectura/escritura 0DFh Restablecer con PUC USCI_B1 2I C propio registro
de direcciones UCB1I2COA Lectura/escritura 017Ch Restablecer con PUC
USCI_B1 2I C direccin de esclavo registro UCB1I2CSA Lectura/escritura
017Eh Restablecer Con PUC
USCI Registros: 2I C Modo

17.4.1 www.ti.com UCBxCTL0, USCI_Bx Registro de Control 0
7 6 5 4 3 2 1 0 UCA10 UCSLA10 UCMM UCMST UCMODEx No=11 UCSYNC=1 rw-0 rw-0
rw-0 rw-0 rw-0 rw-0 rw-0 r-1 UCA10 bits 7 propio modo de direccionamiento
seleccione
0 propia direccin es de 7-bit 1 direccin propia direccin es una

direccin de 10 bits
UCSLA10 bits 6 Esclavo
0 seleccione modo de direccionamiento direccin esclavo con 7 bits 1
direccin Direccin esclavo con direccin de 10 bits
UCMM poco 5 Multi-master medio ambiente seleccione
0 single master medio ambiente. No hay ningn otro maestro en el sistema.
La direccin comparar unidad est desactivada.
1 Multi-master medio ambiente
sin utilizar 4 bits 3 bits sin usar UCMST seleccin de modo principal.
Cuando un maestro pierde el arbitraje en un entorno con varios maestros
de (UCMM = 1) la UCMST poco se borra automticamente y el mdulo acta
como esclavo.
0 Modo esclavo 1 modo maestro
UCMODEx Bits 2-1 Modo USCI. El UCMODEx bits seleccione el modo sincrnico
cuando UCSYNC = 1.
00 3-pin 01 SPI 4 pines SPI (maestro/esclavo activado si STE = 1) 10 4pin SPI (maestro/esclavo activado si STE = 0) 11 2I C modo
0 bits UCSYNC modo sincrnico que
Universal 468 Interfase de comunicacin Serial, 2I C Modo SLAU144Jdiciembre 2004-Revisado 2013 Julio presentar documentacin comentarios

17.4.2 Modo UCBxCTL1, USCI_Bx Registro de Control 1
7 6 5 4 3 2 1 0
Utilizar UCSSELx UCTR UCTXNACK UCTXSTP UCTXSTT UCSWRST
rw-0 rw-0 r0 rw-0 rw-0 rw-0 rw-0 rw-1 Bits 7-6 USCI UCSSELx fuente de
reloj. Estos bits BRCLK fuente seleccione el reloj.
00 UCLKI ACLK 01 10 11 SMCLK SMCLK
Bit sin usar 5 bits sin usar UCTR 4 transmisor/receptor
0 Receptor transmisor
UCTXNACK 1 Bit 3 Transmitir un NACK. UCTXNACK se borra automticamente
despus de un NACK es transmitida.
0 Reconocer normalmente 1 Generar NACK
UCTXSTP Transmisin 2 Bits parada en modo master. Ignorado en modo
esclavo. En el modo de receptor principal condicin de paro est
precedida por un NACK. UCTXSTP se borra automticamente tras la detencin
se genera.
0 1 No hay tope generado
UCTXSTT Generar STOP Bit 1 Transmitir condicin de arranque en modo
master. Ignorado en modo esclavo. En modo de receptor principal condicin
de arranque la repeticin es precedida por un NACK. UCTXSTT se borra
automticamente despus de la puesta y la direccin de estado se
transmite. Ignorado en modo esclavo.
0 No generan condicin DE ARRANQUE 1 Generar condicin de arranque
UCSWRST Bit 0 reset de software activar
17.4.3 UCBxBR0 USCI_Bx, Registro de Control de Velocidad en baudios 0
7 6 5 4 3 2 1 0
UCBRx - byte bajo
17.4.4 UCBxBR1, USCI_Bx Registro de Control de Velocidad en baudios 1
7 6 5 4 3 2 1 0
UCBRx - byte alto
rw rw rw rw rw rw rw rw UCBRx poco reloj precontador. El valor de 16 bits
(UCBxBR0 + UCBxBR1 256) constituye el valor del divisor.
USCI Registros: 2I C Modo

17.4.5 www.ti.com UCBxSTAT, USCI_Bx Registro de estado
7 6 5 4 3 2 1 0
Utilizar UCGC UCSCLLOW UCBBUSY UCNACKIFG UCSTPIFG UCSTTIFG UCALIFG rw-0
rw-0 r-0 r-0 rw-0 rw-0 rw-0 rw-0 7 bits no utilizados.
Bit 6 UCSCLLOW SCL
SCL baja 0 no se mantiene bajo 1 SCL es celebrada bajo
UCGC Bit 5 direccin de llamada general. UCGC se borran automticamente
cuando una condicin de arranque.
0 Direccin de llamada general recibi 1 General direccin de llamada
recibida
UCBBUSY Bus 4 Bit ocupado
inactivo 1 Bus 0 Bus
3 bits UCNACKIFG ocupado no reconocer recibi bandera de interrupcin.
UCNACKIFG se borran automticamente cuando una condicin de arranque.
Bit 2 UCSTPIFG Parada bandera de interrupcin. UCSTPIFG se borran
automticamente cuando una condicin de arranque.
Bit 1 UCSTTIFG condicin de arranque bandera de interrupcin. UCSTTIFG se
borran automticamente si existe una condicin de parada.
Bit 0 Arbitraje UCALIFG perdido
17.4.6 UCBxRXBUF USCI_Bx Bfer de recepcin, registro de
7 6 5 4 3 2 1 0
UCRXBUFx
r r r r r r r r
UCRXBUFx Bits 7-0 El recibir de bfer de datos es accesible para el
desplazamiento. Lectura UCBxRXIFG UCBxRXBUF se restablece.
17.4.7 UCBxTXBUF, USCI_Bx Bfer de transmisin Registro de
7 6 5 4 3 2 1 0
UCTXBUFx
es accesible para el usuario y mantiene los datos a la espera de ser
trasladado a la transmisin y registro de desplazamiento. Por escrito a
la transmisin de datos buffer borra UCBxTXIFG.

comentarios

17.4.8 Modo UCBxI2COA, USCIBx 2I C propia Direccin Registro
15 14 13 12 11 10 9 8
UCGCEN 0 0 0 0 0 I2coaxial rw-0 r0 r0 r0 r0 r0 rw-0 rw-0 7 6 5 4 3 2 1 0
I2coaxial
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 UCGCEN Bit 15 llamada General
0 respuesta que no responden a una llamada general 1 Responder a una
llamada general
I2cable coaxial Bits 9-0 2I C propia direccin. El I2cable coaxial bits
contienen la direccin local de la USCI_Bx 2I C controlador. La direccin
es justificado a la derecha. En el 7-bit modo de direccionamiento, el bit
6 es el MSB, y los bits 9-7 son ignorados. En 10 bits modo de
direccionamiento, el bit 9 es el MSB.
17.4.9 UCBxI2CSA, USCI_Bx 2I C Direccin de Esclavo Registro
15 14 13 12 11 10 9 8 0 0 0 0 0 0 I2CSAx r0 r0 r0 r0 r0 r0 rw-0 rw-0 7 6
5 4 3 2 1 0
I2CSAx
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 I2CSAx Bits 9-0 2I C direccin de
esclavo. El I2CSAx bits contienen la direccin de esclavo del dispositivo
externo a ser abordadas por el mdulo USCI_Bx. Slo se utiliza en modo
master. La direccin es justificado a la derecha. En el 7-bit esclavo
modo de direccionamiento, el bit 6 es el MSB y los bits 9-7 son
ignorados. En 10bits esclavo modo de direccionamiento, el bit 9 es el
MSB.
17.4.10 UCBxI2CIE, USCI_Bx Interrupcin C 2I permiten registrar
7 6 5 4 3 2 1 0
Reservado UCNACKIE UCSTPIE UCSTTIE UCALIE
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits 7-4 reservado reservado
UCNACKIE 3 bits no reconocer enable interrupcin
Interrupcin 0 discapacitados 1 Interrupcin activada
UCSTPIE 2 Bits parada enable interrupcin
Interrupcin 0 1 Interrupcin activada
UCSTTIE Bit 1 condicin de arranque
Bit 0 Arbitraje UCALIE perdido enable interrupcin
Interrupcin 0 discapacitados 1 Interrupcin activada
SLAU144J-diciembre de 2004-2013 Julio Revisado Universal Interfaz de
comunicacin serie, 2I C 471 Modo presentar documentacin comentarios
USCI Registros: 2I C
17.4.11 www.ti.com modo IE2, interrupcin permiten registrar 2
7 6 5 4 3 2 1 0
UCB0TXIE UCB0RXIE
rw-0 rw-0
UCB0RXIE 2 bits USCI_B0 interrupcin de recepcin habilitar
bits 1-0 Estos bits se pueden utilizar con otros mdulos (ver el
7 6 5 4 3 2 1 0
UCB0TXIFG UCB0RXIFG
rw-1 rw-0
de hoja de datos especficos).
UCB0RXIFG 2 bits USCI_B0 recibir bandera de interrupcin. UCB0RXIFG se
17.4.13 UC1IE1 Enable Interrupcin USCI_B Registro
7 6 5 4 3 2 1 0
Utilizar UCB UCB1TXIE1RXIE
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits 7-4 no utilicen UCB1TXIE USCI_B1 Bit 3
interrupciones de transmisin habilitar
UCB1RXIE USCI_B 2 Bit1 recibe
bits 1-0 bits pueden ser usados por otros mdulos USCI (vase el
dispositivo especfico).
comentarios

17.4.14 Modo UC1IFG, USCI_B1 Registro bandera de interrupcin
7 6 5 4 3 2 1 0
Utilizar UCB UCB1TXIFG1RXIFG
rw-0 rw-0 rw-0 rw-0 rw-1 rw-0 Bits no utilizados 7-4 sin utilizar.
UCB1RXIFG USCI_B 2 Bit1 recibe bandera de interrupcin. UCB1RXIFG se
Captulo 18
SLAU144J-diciembre de 2004 y revisada 2013 Julio
USART Interfaz de perifricos, UART
El modo sncrono/asncrono universal transmitir/recibir (USART) interfaz
de perifricos admite dos modos de serie con un mdulo de hardware. Este
captulo se analiza la operacin del modo asncrono UART. USART0 se
implementa en el MSP430AFE2xx dispositivos.
Tema ... ... ... . Pgina
18,1 USART Introduccin: Modo UART ... ... ... ... ... ... ... ... 475
18.2 USART operacin: Modo UART ... ... ... ... ... ... ... ... 476 18.3
USART Registros: Modo UART ... ... ... ... ... ... ... ... 490
474 Interfaz de perifricos USART, Modo UART SLAU144J-diciembre 2004Revisado 2013 Julio presentar documentacin comentarios
www.ti.com USART Introduccin: Modo UART

USART 18,1 Introduccin: Modo UART
en modo asincrnico, la USART conecta el MSP430 con un sistema externo a
travs de dos pasadores exteriores, URXD y UTXD. Se selecciona el modo
UART cuando SYNC poco se ha borrado.
Modo UART incluye:
7 u 8 bits de datos paridad impar, paridad par o sin paridad
independientes transmitir y recibir registros de desplazamiento
transmisin separados y bfer de recepcin LSB registros de transmisin
de datos y recibir incorporado idle-lnea y direccin de protocolos de
comunicacin para sistemas multiprocesador Receptor de deteccin de
bordes para auto-despertar de LPMx modos programables tasa de baudios
con la modulacin de la velocidad en baudios indicadores de estado
apoyo para la deteccin de errores y la represin y deteccin de
direccin independiente interrumpir capacidad para recibir y transmitir
la Figura 18-1 muestra la USART cuando est configurada en modo UART.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Peripheral
Interface, Modo UART 475 presentar documentacin comentarios
USART operacin: Modo UART www.ti.com

SWRST URXEx URXEIE URXWIE
SYNC= 0 URXIFGx
FE OE PE BRK Recibir el Control

Recibir Estado Receptor UxRXBUF Buffer ESCUCHAR MM SYNC
0 1 1 receptor RXERR RXWAKE SOMI Registro de desplazamiento
1 0 0 SSEL1 SSEL0 SPB CHAR 1 PEV PEA URXD
UCLKS UCLKI 00 baudios!0 Generador de velocidad
01 STE ACLK Divisor/Divisor UxBRx SMCLK
SMCLK 11 10 Modulacin UTXD UxMCTL
SPB CHAR
1 PEV PEA WUT Transmitir Registro de desplazamiento
0 1 SIMO TXWAKE 0 Transmit Buffer UxTXBUF
UTXIFGx Transmitir Control
SYNC CKPH CKPL
SWRST UTXEx TXEPT STC UCLK UCLKI Fase de reloj y de la polaridad
ver los datos especficos de cada dispositivo Hoja de SFR.
La Figura 18-1. USART Diagrama de bloques: Modo UART
USART 18,2 Funcionamiento: Modo UART
en modo UART, la USART transmite y recibe caracteres a la tasa de bits
asincrnico a otro dispositivo. Calendario de cada carcter se basa en la
velocidad en baudios seleccionada de la USART. El transmitir y recibir
las funciones, use la misma velocidad en baudios frecuencia.
18.2.1 Inicializacin USART y restablecer
la USART se pone a cero por la PUC o el establecimiento de la SWRST poco.
Despus de la PUC, el SWRST poco se establece automticamente,
manteniendo la USART en una condicin restablecer. Cuando se establece,
la SWRST poco restablece el URXIEx, UTXIEx, URXIFGx, RXWAKE, TXWAKE,
RXERR, BRK, PE, OE, y FE juegos y puntas y TXEPT UTXIFGx los bits. El
recibir y transmitir que banderas, URXEx y UTXEx, no se altera por SWRST.
Compensacin SWRST libera la USART para su funcionamiento. Vase tambin
el captulo Mdulo USART, 2I C modo de reconfiguracin USART0 cuando de
2I C modo de modo UART.
Interfaz de perifricos 476 USART, Modo UART SLAU144J entre diciembre de
www.ti.com USART operacin: Modo UART

NOTA: Inicializacin o reconfigurar el mdulo USART
La USART inicializacin/proceso de reconfiguracin es:
1. Conjunto SWRST (BIS.B #SWRST, &UxCTL) 2. Inicializar todos USART
registra con SWRST = 1 (incluyendo UxCTL) 3. Habilitar mdulo a travs de
la USART MEx francos suizos (URXEx y/o UTXEx) 4. Claro SWRST a travs de
software (BIC.B #SWRST, &UxCTL) 5. Habilitar interrupciones
(opcional) a travs del intercambio inico francos suizos (URXIEx y/o
UTXIEx) la
falta de seguir este proceso puede dar lugar a comportamientos
impredecibles USART.
El UART formato de caracteres, como se muestra en la Figura 18-2,
consiste en un bit de inicio, siete u ocho bits de datos, un
par/impar/ningn bit de paridad, bit de la direccin (direccin de modo
poco), y uno o dos bits de parada. Al poco tiempo se define por la fuente
de reloj y la configuracin de la velocidad en baudios registros.
Mark ST D0 D6 D7 AD PA SP SP Espacio
[ 2 bit de parada, SPB = 1] [Bit de paridad, PEA = 1] [Bits de la
Direccin, MM = 1] [Opcional Bits, condicin] [8 Bit de Datos, CHAR = 1]
La Figura 18-2. Formato de caracteres
18.2.3 Formatos Comunicacin asncrona
Cuando dos dispositivos comunicarse asincrnicamente, el idle-formato de
lnea se utiliza para el protocolo. Cuando tres o ms dispositivos se
comunican, la USART es compatible con el rgimen de direccin y lnea de
multiprocesador de formatos de comunicacin.
18.2.3.1 Idle-Line Formato Multiprocesador
Cuando MM = 0, el rgimen de ralent de multiprocesador. Bloques de datos
estn separados por un tiempo de inactividad en el transmitir o recibir
las tuberas, como se muestra en la Figura 18-3. Una lnea de recepcin
es detectedwhen 10 o ms continuos (marcas) son recibidas despus de que
el primer bit de parada de un carcter. Cuando dos bits de parada se
utilizan para la lnea inactiva el segundo bit de parada se cuenta como
la primera marca poco el perodo de inactividad.
El primer carcter recibido tras un perodo de inactividad es un carcter
de direccin. La RXWAKE bit se utiliza como una etiqueta de direccin
para cada bloque de caracteres. En el formato de multiprocesador, este
bit se configura cuando un carcter es una direccin y es trasladado a
UxRXBUF.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Interfaz de
perifricos, UART 477 Modo presentar documentacin comentarios

UTXDx/URXDx
perodos de inactividad de 10 bits o ms
UTXDx/URXDx
UTXDx ampliado/URXDx Direccin SP ST ST Datos Datos de ST SP SP
Primer carcter dentro del bloque carcter carcter dentro del bloque
dentro del bloque es la direccin. El siguiente perodo de inactividad de
10 bits o ms Perodo de inactividad menos de 10 Bits
Figura 18-3.
La URXWIE Idle-Line formato bit se utiliza para el control de recepcin
de datos de lnea formato multiprocesador. Cuando el bit URXWIE, todos
los personajes son de direccin montado pero no transferidas al UxRXBUF y
las interrupciones no se generan. Cuando un carcter de direccin es
recibido, el receptor est activado temporalmente para transferir el
carcter de UxRXBUF URXIFGx y establece la bandera de interrupcin.
Cualquier indicador de error tambin se ajusta. A continuacin, el
usuario puede validar la direccin.
direccin y debe restablecer URXWIE para seguir recibiendo datos. Si
URXWIE se mantiene, slo caracteres direccin. La URXWIE poco no es
modificado por la USART hardware automticamente.
De la direccin de ralent de transmisin de lnea formato

multiprocesador, precisa un perodo de inactividad pueden ser generados
por la USART para generar identificadores en carcter de direccin UTXDx.
El wake-up temporal (WUT) bandera es un indicador interno de doble bfer
con el usuario TXWAKE poco accesibles. Cuando el transmisor est cargado
de UxTXBUF, WUT tambin est cargado de TXWAKE TXWAKE el restablecimiento
de los bits.
El procedimiento que se indica a continuacin enva un bastidor para
indicar un carcter de direccin:
1. Conjunto TXWAKE, a continuacin, escriba cualquier carcter para
UxTXBUF. UxTXBUF debe estar preparada para los nuevos datos (UTXIFGx =
1).
La TXWAKE valor cambia a WUT y el contenido de UxTXBUF se desplaza al
registro de desplazamiento transmitir cuando el registro de
desplazamiento est listo para nuevos datos. Esto establece WUT, que
suprime el inicio, datos y bits de paridad de una transmisin normal, a
continuacin, transmite un perodo de inactividad de exactamente 11 bits.
Cuando dos bits de parada se utilizan para la lnea inactiva, el segundo
bit de parada se cuenta como la primera marca poco el perodo de
inactividad.
TXWAKE se restablece automticamente.
2. Escribir direccin deseada UxTXBUF carcter. UxTXBUF debe estar
preparada para los nuevos datos (UTXIFGx = 1).
El nuevo carcter de la direccin especificada se saca despus del
discurso de identificacin UTXDx en perodo de inactividad. Escribiendo
la primera "no importa" de carcter UxTXBUF es necesaria a fin de cambiar
la WUT TXWAKE poco a ralent y generar una lnea de estado. Estos datos
se descarta, por lo que no aparece en UTXDx.
18.2.3.2 Address-Bit Formato Multiprocesador
Cuando MM = 1, la direccin de bit se selecciona el formato
multiprocesador. Procesa cada personaje contiene un bit extra utilizado
como un indicador de la direccin se muestra en la Figura 18-4. El primer
carcter de un bloque de caracteres es un conjunto de bits que indica que
el personaje es una direccin. La USART RXWAKE poco se establece cuando
un personaje es un carcter vlido de direcciones y es trasladado a
UxRXBUF.
Interfaz de perifricos 478 USART, Modo UART SLAU144J-diciembre 2004Revisado 2013 Julio presentar documentacin comentarios

URXWIE el bit se utiliza para el control de recepcin de los datos la
direccin de bit formato multiprocesador. Si URXWIE, caracteres de datos
(bits de la direccin = 0) se han reunido por el receptor, pero no se
transfieren a UxRXBUF y no se generan las interrupciones. Cuando un
personaje que contiene un conjunto de bits es recibido, el receptor est
activado temporalmente para transferir el carcter de UxRXBUF URXIFGx y
conjunto. Todos los indicadores de estado error tambin se establecen.
Si una direccin es recibido, el usuario debe restablecer URXWIE software
para seguir recibiendo datos. Si URXWIE se mantiene, slo caracteres
direccin (direccin bit = 1) se reciben. La URXWIE poco no es modificado

por la USART hardware automticamente.
UTXDx/URXDx
perodos de inactividad de ninguna importancia
UTXDx/URXDx
UTXDx ampliado/URXDx Direccin ST ST Datos 1 SP SP 0 SP 0 ST Datos
Primer carcter dentro del bloque de bits es 0 para una direccin. AD Bit
Es 1 Datos dentro del bloque.
Tiempo de inactividad no es importante
la Figura 18-4. Multiprocesador Address-Bit Formato
de transmisin para la direccin en la direccin de bit modo de
multiprocesador, los bits de la direccin de un personaje puede ser
controlada mediante la escritura en el TXWAKE poco. El valor de los bits
TXWAKE es cargado en el bit de la direccin del personaje de UxTXBUF a
transmitir, automticamente borrar la TXWAKE poco.
TXWAKE no debe ser borrado por el software. Es por USART hardware borrado
despus de que se transfieren a WUT SWRST. o por la configuracin
Deteccin automtica de errores 18.2.3.3
Glitch represin impide que la USART de ser por accidente. Cualquier baja
de nivel en URXDx deglitch ms corto que el tiempo t 2 (aproximadamente
300 ns) se ignora. Ver el dispositivo especfico de hoja de datos de los
parmetros.
Cuando un perodo a la baja en URXDx supera votacin para el bit de
inicio. Si el voto de la mayora no puede detectar un bit de inicio la
USART t 2 la mayora se detiene carcter recepcin y espera para el
prximo perodo a la baja en URXDx. El voto de la mayora se utiliza
tambin para cada bit en un personaje para evitar errores de bit.
El mdulo USART detecta automticamente errores de trama, errores de
paridad, errores de saturacin, y romper las condiciones al recibir
caracteres. Los bits FE, PE, OE, y BRK se establecen cuando sus
respectivos se ha detectado una condicin. Cuando cualquiera de estos
errores se establecen indicadores, RXERR tambin est. Las condiciones de
error se describen en la Tabla 18-1.

Tabla 18-1. Recibir las Condiciones de error
Error Descripcin
se produce un error de encuadre cuando una baja bit de parada es
detectado. Cuando dos bits de parada se utilizan solamente el primer
error de encuadre bit de parada est marcada por error de encuadre.
Cuando un error de encuadre es detectado, la FE est definido.
Un error de paridad es la falta de correspondencia entre el nmero de 1s
en un carcter y el valor de la paridad bit error de paridad. Cuando el
bit de direccin est incluido en el carcter, que se incluye en el
clculo de paridad. Cuando un error de paridad es detectado, el PE bit
est establecido.
Un error de desbordamiento se produce cuando un personaje est cargado en

UxRXBUF carcter antes de la recepcin ha sido error de desbordamiento.
Cuando se produce un exceso, el OE bit est establecido.
Una condicin es un perodo de 10 o ms bits de baja despus de una falta
URXDx bit de parada.
Romper cuando la ruptura se ha detectado, el bit se pone freno. Un
descanso tambin puede establecer la bandera de interrupcin cuando
URXIFGx URXEIE = 0.
Cuando URXEIE = 0 y un error de encuadre, error de paridad, o se rompe,
se detect una condicin no es recibido en carcter UxRXBUF. Cuando
URXEIE = 1, los personajes se reciben en UxRXBUF y cualquier bit de
error.
Cuando alguno de los FE, PE, OE, BREAK, o RXERR bits se establecen, el
bit permanece hasta que se restablece el software de usuario o UxRXBUF es
leer.
18.2.4
La USART Recibir Permitir recibir activar bits, URXEx, activa o desactiva
URXDx recepcin de informacin como se muestra en la Figura 18-5.
Desactivacin de la USART receptor se detiene la operacin de recepcin
despus de la terminacin de cualquier carcter que se estn recibiendo o
inmediatamente si no hay ninguna operacin de recepcin est activo. El
bfer de datos de recepcin, UxRXBUF, contiene el carcter de la RX
registro de desplazamiento despus de que el carcter.
Bit de Inicio No Vlida URXEx = 0 No se ha completado
URXEx URXEx = 1 = 1 Estado de reposo inicial vlido recibir poco Receptor
de interrupcin (receptor recoge Desactivar Condiciones) Carcter
Carcter URXEx
URXEx = 0 = 1
= 0 recibido URXEx
Figura 18-5. Diagrama de estado del receptor que
NOTA: Al habilitar el receptor (Ajuste URXEx): Modo UART
cuando el receptor est desactivado (URXEx = 0), re-activacin del
receptor (URXEx = 1) es asncrono a cualquier flujo de datos que pueden
estar presentes en URXDx en el momento.
La sincronizacin se puede realizar por la prueba de condicin de la
lnea de reposo antes de recibir un carcter vlido (vase URXWIE).
18.2.5 USART
UTXEx Transmitir que cuando se establece, el UART transmisor est
activado. La transmisin se inicia mediante la escritura de datos en
UxTXBUF. A continuacin, los datos se mueven a la transmisin en el
registro de desplazamiento siguiente BITCLK despus del TX registro de
desplazamiento est vaca, y la transmisin se inicia. Este proceso se
Cuando el UTXEx poco se restablece el transmisor est parado. Los datos
que se trasladaron a UxTXBUF y cualquier activo actualmente la
transmisin de datos en el registro de desplazamiento antes de borrar
UTXEx continuar hasta que todas las transmisiones de datos se ha
completado.
www.ti.com USART: Modo UART

UTXEx = 0 No Los datos que se escriben en bfer de transmisin no se ha
completado
UTXEx
UTXEx = 1 = 1 Los datos escritos en estado inactivo Transmit Buffer de
transmisin de interrupcin (Emisor Deshabilitar Active Condiciones)
UTXEx
UTXEx = 0 caracteres = 1 transmite
UTXEx = 0 y la ltima entrada de bfer se transmite
la Figura 18-6. Diagrama de estado del transmisor que
cuando el transmisor est activado (UTXEx = 1), los datos no se debera
escribir en UxTXBUF a menos que est listo para nuevos datos indican por
UTXIFGx = 1. Violacin puede dar como resultado una transmisin errnea
si los datos de UxTXBUF se modifica ya que se traslada a la TX registro
de desplazamiento.
Es recomendable que el transmisor (UTXEx = 0) slo despus de cualquier
transmisin activa est completa. Esto se indica mediante un conjunto de
transmisor vaco (TXEPT = 1). Todos los datos escritos en UxTXBUF
mientras que el transmisor est desactivado se celebr en el bfer, pero
no se mueven a la transmisin o registro de desplazamiento. Una vez UTXEx
se establece, los datos en el bfer de transmisin se cargan
inmediatamente en el registro de desplazamiento y el carcter se reanuda
la transmisin.
18.2.6 Generacin USART Velocidad en baudios
La USART generador de velocidad es capaz de producir las tasas de baudios
estndar de frecuencias estndar de cdigo fuente. La velocidad en
baudios generador utiliza un divisor/divisor y un modulador como se
muestra en la Figura 18-7. Esta combinacin fracciones algebraicas
fraccionaria de velocidad en baudios generacin. La mxima velocidad en
baudios USART es un tercio de la UART BRCLK. fuente frecuencia de reloj
AGRADECEZCO SSEL0 N1 = 215... 28 27... 20
SP_NEW1 SP_NEW0
UCLKI ACLK 00 8 8 01 16 !BRCLK contador de bits R SMCLK SMCLK 10 11
Q15 ... ... ... ... ... ... ... .. Q0
+0 o 1 Comparar (0 o 1) Alternar BITCLK FF R
Modulacin Cambio Datos Registro R (LSB)
mX 8 m7 m0
UxMCTL poco Inicio
Figura 18-7. MSP430 Generador de velocidad de transmisin
para cada bit de sincronizacin se muestra en la Figura 18-8. Para cada
bit recibido, el voto de la mayora se toma para determinar el valor de
bit. Estas muestras se producen en la N/ 2-1, N/2 y N/ 2+1 BRCLK
perodos, donde N es el nmero de BRCLKs por BITCLK.
USART: Modo UART www.ti.com
Mayora: (m= 0)
(m= 1) bits
BRCLK Inicio
1 N/2 N/ 2 !1 1 N/2 N/ 2 !1 N/ 2 !2 Contador N/2 N/ 2 !1 N/ 2 !2 1 0 N/2
N/ 2 !1 1 0 N/2
BITCLK
INT(N/ 2) + m(= 0) NEVEN: INT(N/ 2)
INT(N/ 2) + m(= 1) NODD : INT(N/ 2) + R(= 1)
Perodo m bits correspondientes de modulacin: R: Resto de N/2 divisin
Figura 18-8. Velocidad en baudios BITCLK
18.2.6.1 Distribucin de Velocidad en baudios Bits de la primera etapa
del generador de velocidad de transmisin es el de 16 bits contador y
comparacin. Al principio de cada bit transmitido o recibido, el contador
se carga con INT(N/ 2) donde N es el valor almacenado en la combinacin
de SP_NEW0 y UxBR1. El contador vuelve a cargar INT(N/ 2) para cada bit
perodo medio ciclo, lo que da un total de N bits BRCLKs. Para un
determinado BRCLK fuente de reloj, la velocidad en baudios utilizado
determina el factor de divisin N:
BRCLK N = Tasa de baudios
el factor de divisin N es a menudo un valor que no sea entero de que la
porcin entera puede ser obtenido por el divisor/divisor. La segunda fase
del generador de velocidad de transmisin, la modulacin, se utiliza para
cumplir con la parte fraccionaria en la medida de lo posible. El factor N
se define como:
n!1
i 1 N = SP_NEW + m n i=0
Donde, N = factor de divisin SP_NEW = representacin de 16 bits de los
registros SP_NEW SP_NEW0 y1 i = posicin de bit en el carcter n = nmero
total de bits en el carcter mi = Datos correspondientes de modulacin de
cada bit (1 o 0)
n!1
i
BRCLK BRCLK Velocidad en baudios = + N 1 SP_NEW + m n i=0
La BITCLK se puede ajustar de bit a bit con el modulador para satisfacer
requisitos de sincronizacin cuando un no divisor entero es necesario.
Distribucin de cada bit se ampli en un ciclo de reloj BRCLK si el
modulador bit est establecido. Cada vez que un bit es recibida o
transmitida, el siguiente bit en el control de la modulacin registrar mi
determina la sincronizacin para que el bit. Un conjunto de bits aumenta
el factor de divisin en uno a la vez que una modulacin poco mantiene el
factor de divisin de SP_NEW.
El calendario del bit de inicio se determina por SP_NEW plus m0, el
siguiente bit est determinada por SP_NEW plus m1, y as sucesivamente.
La modulacin secuencia comienza con LSB. Cuando el personaje es superior
a 8 bits, la modulacin secuencia se reinicia con m0 y contina hasta que
todos los bits son procesados.

18.2.6.2 determinar el valor que
determina la modulacin modulacin valor es un proceso interactivo. Error
de sincronizacin con la frmula proporcionada, comenzando con el bit de
inicio, el individuo se calculan errores de bit con el correspondiente
juego de modulacin y borrarse. La modulacin poco valor con el menor
error es seleccionado y el siguiente bit error es calculado.
Este proceso contina hasta que todos los errores de un solo bit se
reducen al mnimo. Cuando un personaje tiene ms de 8 bits, la modulacin
bits repetir. Por ejemplo, el noveno bit de un personaje utiliza
modulacin bit 0.
18.2.6.3 De poco calado de la distribucin para cada uno de los
caracteres es la suma de cada uno de los horarios. Modulando cada bit, la
acumulacin de errores se reduce. El ltimo bit error puede calcularse
por:
j velocidad en baudios Error [ %] = (j + 1) SP_NEW + m !
(J + 1) 100% i BRCLK i=0
donde, tasa en baudios = velocidad en baudios deseada BRCLK = frecuencia
de entrada - UCLKI, ACLK o SMCLK j = posicin de bit - 0 para el bit de
inicio, 1 bits de datos D0, y as sucesivamente SP_NEW = factor de
divisin en los registros SP_NEW1 y SP_NEW0
Por ejemplo, los errores en la transmisin de las siguientes condiciones
se calculan:
tasa de baudios = 2400 = 32 BRCLK 768 Hz (ACLK) SP_NEW = 13, ya que el
ideal es factor de divisin 13,65 UxMCTL = 6Bh: m7 = 0 m6 = 1 m5 = 1 m4 =
0 m3 = 1 m2 = 0 m1 = 1 Y m0 = 1. El LSB de UxMCTL se utiliza en primer
lugar.
USART: Modo UART www.ti.com

100 % =2,54 % tasa de baudios bit de inicio Error [ % ] =( )
( ) 0+1 SP_NEW+1 -1
100% = 5,08 % tasa de baudios bits de datos D0 Error [ % ] =(
( ) ( ) 1+1 SP_NEW+2 -2
100 % =0,29 % tasa de baudios bits de datos D1 Error [ % ] =(
( ) ( ) 2+1 SP_NEW+2 -3
( ) ( ) 3+1 SP_NEW+3 -4
100% = -1,95% tasa de baudios bits de datos D3 Error [ % ] =(
( ) ( ) 4 +1 SP_NEW+3 -5
100 % =0,59 % Velocidad en baudios bits de datos D4 Error [ %
BRCLK ( ) ( ) 5+1 SP_NEW+4 -6
( ) ( ) 6+1 SP_NEW+5 -7
100% = -1.66% tasa de baudios bits de datos D6 Error [ % ] =(
( ) ( ) 7+1 SP_NEW+5 -8
( ) ( ) 8+1 SP_NEW+6 -9
BRCLK ( )
) BRCLK
) BRCLK
) BRCLK
) BRCLK
] =( )
) BRCLK
) BRCLK
) BRCLK
100% = 3,42 % tasa de baudios bits de paridad Error [ % ] =( ) BRCLK (

) ( ) 9+1 SP_NEW+7-10
100% = -1,37% tasa de baudios bits de parada 1 Error [ % ] =( ) BRCLK
( ) ( ) 10+1 SP_NEW+7-11
Los resultados muestran el mximo por cada error de bits a 5,08 % de un
BITCLK perodo.
www.ti.com USART: Modo UART

Recibir Bits 18.2.6.4 Distribucin
distribucin recibir est sujeto a dos fuentes de error. El primero es el
bit a bit error de sincronizacin. El segundo es el error entre el inicio
y el borde borde inicio siendo aceptadas por la USART. La Figura 18-9
muestra los errores de sincronizacin asncrona entre datos en URXDx pin
interno y la velocidad de reloj.
i 0 1 2 tideal t0 t1
1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 2 3 4 5 6 7 8 9 10 11 12 13 14 1 2 3 4
5 6 7
ST BRCLK URXDx D0 D1
D0 URXDS ST
itlica D1 t0 t1 t2 Error de sincronizacin 0,5 x BRCLK
URXDS Muestra Int(SP_NEW/ 2) + m0 = SP_NEW +m1 = 13+1 = 14 SP_NEW +m2 =
13+0 = 13 Int (13/2)+1 = 6+1 = 7
Mayora Votacin mayora Votacin mayora Vote
Figura 18-9. Error en la recepcin
del bit de inicio de distribucin ideal es la mitad de la velocidad de
sincronizacin de la bit es probado en la mitad de su perodo. El ideal
tideal(0) velocidad de sincronizacin para las tbaudrate, porque
caracteres restantes bits es la velocidad en baudios tbaudrate de
distribucin.
Los errores de bit puede ser tideal(i) calculado por:
j
velocidad en baudios SP_NEW Error [ %] = 2
m0 + int + i SP_NEW + m ! 1 ! J 100% BRCLK i 2
i=1
donde, tasa en baudios = la velocidad de transmisin requerida BRCLK = la
frecuencia de entrada, seleccionado para UCLK, ACLK o SMCLK j = 0 para el
bit de inicio, 1 bits de datos D0, y as sucesivamente SP_NEW = el factor
de divisin en los registros SP_NEW SP_NEW1 y0
Por ejemplo, el recibir los errores de las siguientes condiciones se
calculan:
tasa de baudios = 2400 = 32 BRCLK 768 Hz (ACLK) SP_NEW = 13, ya que el
ideal es factor de divisin 13,65 UxMCTL = 6B: m7 = 0 m6 = 1 m5 = 1 m4 =
0, m3 = 1 m2 = 0 m1 = 1 y m0 = 1. El LSB de UxMCTL se utiliza en primer
lugar.

100 % =0,29 % tasa de baudios bits de datos D1 Error [ % ] =( ) BRCLK
[ ] 2x( ) 1 +6 +2 SP_NEW+1 1-2
[ ] 2x( ) 1 +6 +3+2 -1-3 SP_NEW
100% = -1,95% tasa de baudios bits de datos D3 Error [ % ] =( ) BRCLK
[ ] 2x( ) 1 +6 +4+2 -1-4 SP_NEW
[ ] 2x( ) 1+6 +5 SP_NEW+3 -1-5
[ ] 2x( ) 1 +6 +6 SP_NEW+4 -1-6
100% = -1.66% tasa de baudios bits de datos D6 Error [ % ] =( ) BRCLK
[ ] 2x( ) 1 +6 +7 SP_NEW+4 -1-7
[ ] 2x( ) 1+6 +8 SP_NEW+5 -1-8
100 % =3,42 % tasa de baudios bits de paridad Error [ % ] =( ) BRCLK
[ ] 2x( ) 1+6 (+ 9 SP_NEW+6 -1-9
100% = -1,37% tasa de baudios bits de parada 1 Error [ % ] =( ) BRCLK
[ ] 2x( ) 1+6 (+ 10 SP_NEW+6 -1-10
100 % =2,54 % tasa de baudios bit de inicio Error [ % ] =( ) BRCLK
[ ] 2x( ) 1 +6 +0 SP_NEW+0 desde 0-0-1-0 hasta
[ ] 2x( ) 1 +6 +1 SP_NEW+1 -1-1
Los resultados muestran la mxima por errores de bit de 5,08 % De BITCLK
perodo.
18.2.6.5 Tpico Velocidades de transmisin y los errores
estndar de velocidad en baudios datos de frecuencias UxMCTL UxBRx y se
enumeran en la Tabla 18-2 para un 32 768-Hz cristal de reloj (ACLK) y una
tpica 1 048 576-Hz SMCLK.
El error es el tiempo acumulado frente al ideal tiempo de exploracin en
el medio de cada bit. El error es el error de tiempo acumulado en el
momento ideal de los bits.
Tabla 18-2. Comnmente se utilizan velocidades de transmisin de datos,
la velocidad de transmisin en baudios, y
dividir los errores de UNA: BRCLK = 32 768 Hz B: BRCLK = 1 048 576 Hz
1200 873,81 27,31 03 0 1B -4/3 -4/3 2 03 69 FF 0/0,3 2 2400 13,65 0
436,91 0D 6B -6/3 -6/3 4 01 B4 FF 0/0,3 2 4800 218,45 0 6,83 06 6F
-9/11 -9/11 7 0 DA 55 0/0,4 2 3,41 9600 109,23 0 03 4A -21/12 -21/12
15 0 6D 03 -0.4/1 2 % % % % Error Error Error % Tasa de baudios
Sincronizacin RX TX Max Max Max Max RX TX A: B: SP_NEW1 SP_NEW UxMCTL
RX0 Error1 SP_NEW SP_NEW UxMCTL0 Error
19 200 0 36 54,61 6B -0.2/2 2 38 400 27,31 03 0 1B -4/3 2 76 13,65 0
800 0D 6B -6/3 4 9,1 0 115 200 09 08
486 7 -5/7 USART Interfaz de perifricos, Modo UART SLAU144J-diciembre
www.ti.com USART:
18.2.7 Modo UART USART interrumpe
la USART tiene un vector de interrupcin de la transmisin y un vector de
18.2.7.1 Funcionamiento Interrupciones de Transmisin USART UTXIFGx La
bandera de interrupcin es establecido por el transmisor UxTXBUF para
indicar que est listo para aceptar otro carcter. Una peticin de
interrupcin se genera si UTXIEx GIE y tambin se establecen. UTXIFGx se
restablece automticamente si la peticin de interrupcin se repara o si
un personaje est escrito a UxTXBUF.
UTXIFGx se establece despus PUC o cuando SWRST = 1. UTXIEx se
restablecer despus de PUC o cuando SWRST = 1. La operacin se muestra
la Figura 18-10.
Claro Q
PUC UTXIEx SWRST o
interrumpir el servicio solicitado UTXIFGx VCC D Q
personaje de Registro de desplazamiento de influencia clara SWRST
UxTXBUF datos escritos en SCI IRQA
Figura 18-10.
18.2.7.2 Funcionamiento Interrupciones de Transmisin USART Interrupcin
de Recepcin La bandera de interrupcin URXIFGx se establece cada vez que
un personaje es recibido y cargado en UxRXBUF. Una peticin de
interrupcin se genera si URXIEx GIE y tambin se establecen. URXIEx
URXIFGx y se restablecen por un restablecimiento del sistema PUC SWRST
seal o cuando = 1. URXIFGx se restablece automticamente si la
interrupcin pendiente se sirve (cuando URXSE = 0) o cuando UxRXBUF es
leer. La operacin se muestra en la Figura 18-11.
Bit de arranque vlido SINCRONIZACIN URXS S receptor recoge URXSE de
carcter URXD !
Claro
carcter errneo Rechazo
URXIEx interrumpir el servicio solicitado PE FE BRK URXEIE S URXIFGx
URXWIE RXWAKE SWRST claro
carcter carcter PUC Marcaci n abreviada UxRXBUF Rechazo o
ruptura detectado URXSE Leer
SCI IRQA
Figura 18-11. Interrupcin de Recepcin Operacin

URXEIE se utiliza para activar o desactivar caracteres errneos de
URXIFGx. Cuando se utilizan varios procesadores, URXWIE modos de
direccionamiento se utiliza para detectar automticamente direcciones
vlidas y no deseado caracteres caracteres de datos.
Dos tipos de caracteres no se URXIFGx:
caracteres errneos cuando URXEIE = 0 No abordar personajes cuando

URXWIE = 1
Cuando URXEIE = 1 un descanso condicin establece el BRK URXIFGx bits y
la bandera.
18.2.7.3 Operacin Receive-Start Deteccin de bordes El URXSE poco
permite que el inicio de funcin deteccin de bordes. El uso recomendado
de la recibir- borde BRCLK caracterstica es cuando es alimentado por la
Contralora y cuando la Contralora est desactivado porque de modo de
bajo consumo. La ultra-rpida de giro de la DCO permite caracteres inicio
recepcin despus de la deteccin de bordes.
Cuando URXSE, URXIEx y AIE, y el borde inicio se produce en URXDx, la
seal interna URXS. Cuando URXS es definido, un recibir peticin de
interrupcin es generado, pero URXIFGx no est establecida. Software de
usuario en la rutina de servicio de interrupcin puede probar URXIFGx
para determinar el origen de la interrupcin. Cuando URXIFGx = 0 borde de
inicio se ha detectado, y cuando URXIFGx = 1 un carcter vlido (o
romper) fue recibida.
Cuando el ISR determina la peticin de interrupcin se canto desde el
inicio, software de usuario alterna URXSE, y debe permitir que la fuente
BRCLK al regresar de la ISR en modo activo o a un modo de bajo consumo
cuando la fuente est activa. Si el ISR regresa a un modo de bajo consumo
de potencia en la fuente BRCLK est inactivo, el personaje no es
recibido. Alternar URXSE URXS borra la seal y vuelve a activar la
funcin de deteccin perimetral inicio para los futuros personajes.
Consulte el captulo Sistema Se resetea, interrupciones, as como los
modos de funcionamiento para informacin sobre cmo ingresar y salir
modos de baja potencia.
El activo ahora permite a la USART BRCLK para recibir el saldo del
carcter. Despus de que el carcter es recibido y se trasladaron a
UxRXBUF, URXIFGx es establecer un servicio de interrupcin y se solicit
una vez ms. Entrada al ISR, URXIFGx = 1 indica un carcter fue recibido.
La URXIFGx pabelln se borra cuando el usuario software lee UxRXBUF.
Carcter recibir. BRCLK = la Contralora. ; Controlador de interrupcin
para arranque y ;
; bfer de lectura... ; Si iniciar o carcter MOV.B &UxRXBUF,dst ;
Prueba para determinar JZ URXIFGx ST_COND ; U0RX_Int BIT.B #URXIFG0,
&IFG1
; RETI
; Habilitar BRCLK = DCO RETI ; Re-activar deteccin de bordes BIC
#SCG0+SCG1,0 (SP); seal clara URXS BIS.B #URXSE, &U0TCTL ; ST_COND
BIC.B #URXSE, &U0TCTL
NOTA: deteccin de ruptura con reloj detenido UART
cuando se utiliza el inicio de funcin deteccin de bordes, una ruptura
no puede ser detectada cuando el BRCLK origen est desactivado.

Receive-Start 18.2.7.4 Deteccin de bordes Condiciones
Cuando URXSE = 1, fallo tcnico represin impide que la USART de ser por
accidente. Cualquier baja de nivel en URXDx ms corto que el tiempo
deglitch 300 ns) es ignorada por la USART y ninguna peticin de
interrupcin se genera (ver t 2 (aproximadamente figura 18-12). Ver el
dispositivo especfico de hoja de datos de los parmetros.
URXDx
URXS
t!
Figura 18-12. Glitch Represin, USART recibir no comenz
cuando un fallo es ms largo de lo que poco se produce en URXDx, la USART
operacin de recepcin se inicia y el voto de la mayora t 2o un arranque
vlido es tomado como se muestra en la Figura 18-13. Si el voto de la
mayora no puede detectar un bit de inicio, la USART se detiene carcter
recepcin.
Si se detiene carcter recepcin, un activo BRCLK no es necesario. Un
periodo de tiempo de espera ms largo que el personaje reciba duracin
puede ser utilizado por el software para indicar que un personaje no se
recibi en el tiempo previsto, y el software puede desactivar BRCLK.
Votacin mayora
URXDx
URXS
t!
Figura 18-13. Glitch Represin, USART Activado
USART Registros: Modo UART

USART www.ti.com 18,3 Registros: Modo UART
Tabla 18-3 muestra una lista de los registros de todos los dispositivos
que implementan un mdulo USART. Tabla 18-4 slo se aplica a los
dispositivos con un segundo mdulo USART, USART1.
Tabla 18-3. USART0 Control y Registros del Estado
USART registro de control U0CTL Lectura/escritura 070h 001h con PUC
registro control de transmisin U0TCTL Lectura/escritura 071h 001h con
PUC recibir registro de control U0RCTL Lectura/escritura 072h 000h, con
control de Modulacin PUC registro U0MCTL Lectura/escritura 073h sin
cambios
de velocidad en baudios 0 registro de control U0BR0 Lectura/escritura
074h sin registro de control de velocidad en baudios 1 U0BR1
Lectura/escritura 075h registro sin bfer de recepcin U0RXBUF Leer 076h
sin bfer de transmisin registro U0TXBUF Lectura/escritura 077h sin
interrupcin SUIZOS que registro 1 IE1 Lectura/escritura 000h 000h con
PUC SFR registro bandera de interrupcin 1 IFG1 Lectura/escritura 002h
082h con PUC
Transmitir registro de control U1TCTL Lectura/escritura 079h 001h con PUC
recibir registro de control U1RCTL Lectura/escritura 07Ah 000h, con
control de Modulacin PUC registro U1MCTL Lectura/escritura 07Bh sin

cambios
de velocidad en baudios 0 registro de control U1BR0 read/write 07Ch sin
cambios de velocidad en baudios 1 registro de control U1BR1 read/write
07Dh ha cambiado bfer de recepcin registro U1RXBUF Leer 07Eh Cambiado
Transmit buffer register U1TXBUF Lectura/escritura 07Fh
FR.enable interrupcin sin registrar 2 IE2 de lectura/escritura 001h 000h
con PUC SFR registro bandera de interrupcin 2 IFG2 de lectura/escritura
003h 020h con PUC
para establecer o eliminar El iex y IFGx bits mediante BIS.B o BIC.B
Interfaz de perifricos 490 USART, Modo UART SLAU144J-diciembre de 2004 y
www.ti.com USART Registros: Modo UART

18.3.1 UxCTL, USART Registro de Control
7 6 5 4 3 2 1 0 PEA PEV SPB CHAR ESCUCHAR SYNC MM SWRST rw-0 rw-0 rw-0
rw-0 rw-0 rw-0 rw-0 rw-1
PEA Bit 7 habilitar
0 Paridad Paridad 1 paridad habilitadas. Bit de paridad se genera (UTXDx)
y esperado (URXDx). En la direccin de bit modo de multiprocesador, los
bits de la direccin se incluye en el clculo de paridad.
PEV 6 bits Paridad seleccionar. PEV no se utiliza en paridad est
desactivado.
0 Paridad Impar paridad Par 1
SPB Bit 5 bit de parada. Nmero de bits de parada. El receptor siempre
comprueba la existencia de un bit de parada.
0 Un bit de parada dos bits de parada 1
CHAR Bit 4 longitud de caracteres. Selecciona 7 u 8 bits longitud de
caracteres.
0 7-bits de datos 1 datos de 8 bits
3 bits ESCUCHAR escuchar. El ESCUCHAR poco selecciona modo bucle cerrado.
0 Desactivado 1 habilitado. UTXDx est internamente enva de regreso a el
receptor.
SINCRONIZACIN 2 Bit Sncrono
0 UART habilitacin del modo modo modo SPI 1
MM 1
0 seleccionar modo de multiprocesador de Ralent protocolo
multiprocesador lnea 1 direccin de protocolo multiprocesador
SWRST Bit 0 reset de software activar
0 Desactivado. USART restablecer lanzado para la operacin 1. USART
lgica en estado de restablecimiento
SLAU144J-diciembre 2004-Revisado 2013 Julio USART Interfaz de
perifricos, Modo UART 491 Enviar comentarios sobre la Documentacin
USART Registros: Modo UART www.ti.com

18.3.2 UxTCTL, USART Transmitir Registro de Control
7 6 5 4 3 2 1 0
Utilizar SSELx CKPL URXSE TXWAKE TXEPT rw-0 no rw-0 rw-0 rw-0 rw-0 rw-0
rw-0 rw-1 utilizado CKPL Bit 7 Bit 6 sin usar reloj
UCLKI polaridad seleccione 0 1 = UCLK UCLKI = invertida
SSELx UCLK Bits 5-4 seleccin de la fuente. Estos bits BRCLK fuente
seleccione el reloj.
00 01 UCLKI ACLK SMCLK 10 SMCLK
URXSE 11 Bit 3 UART recibir. El bit permite a la UART inicio
caractersticas de vanguardia.
0 Desactivado Activado 1
Bit 2 transmisor TXWAKE tras
0 la siguiente trama transmitida es datos 1 siguiente trama transmitida
es una direccin
Bit sin usar 1 bits utilizado TXEPT bandera vaco 0 transmisor
0 UART es transmisin de datos y/o datos que se espera en UxTXBUF 1
transmisor UxTXBUF y registro de desplazamiento estn vacos o SWRST = 1
492 Interfaz de perifricos USART, Modo UART SLAU144J-diciembre 2004Revisado 2013 Julio presentar documentacin comentarios
www.ti.com USART Registros: Modo UART

18.3.3 UxRCTL, USART Recibir Registro de Control
7 6 5 4 3 2 1 0 FE OE PE BRK URXEIE URXWIE RXWAKE RXERR rw-0 rw-0 rw-0
rw-0 rw-0 rw-0 rw-0 rw-0
FE Bit 7 error de encuadre pabelln
0 Sin error 1 carcter Recibido con bajo
PE Bit bit de parada 6 bandera error de paridad. Cuando PEA = 0, PE se
lee como 0.
0 Sin error 1 Carcter recibido con error de paridad
5 Bit OE bandera error de desbordamiento. Este bit se configura cuando un
personaje est transferido a UxRXBUF antes el carcter anterior.
0 Sin error 1 error de desbordamiento ocurrido
BRK Bit 4 deteccin de ruptura pabelln
0 condicin 1 sin interrupcin se produjo Ruptura
URXEIE 3 bits errneas de carcter de interrupcin que
0 caracteres errneos URXIFGx rechazado y no se establece 1 caracteres
errneos recibieron URXIFGx
URXWIE Bit 2 Recibir wake-up de interrupcin. Este bit permite URXIFGx
cuando un carcter de direccin. Cuando URXEIE = 0, un carcter de
direccin no establece URXIFGx si es recibido con errores.
Todos recibieron 0 juego de caracteres URXIFGx direccin slo recibi 1
juego de caracteres URXIFGx
RXWAKE tras recibir 1 Bit indicador de
carcter ha recibido 0 1 datos recibidos es una direccin
RXERR Bit 0 Recibir flag de error. Este bit indica un personaje fue
recibido con error(s). Cuando RXERR = 1, error o ms banderas (FE, PE,
OE, BRK) tambin se ajusta. RXERR UxRXBUF se borra cuando se lee.
0 Sin recibir errores detectados 1
18.3.4 Recibir error detectado UxBR0, USART Registro de Control de

Velocidad en baudios 0
7 6 5 4 3 2 1 0
72 62 52 42 32 22 12 02 rw rw rw rw rw rw rw rw
18.3.5 UxBR1, USART Registro de Control de Velocidad en baudios 1
7 6 5 4 3 2 1 0
152 142 132 122 112 102 92 82 rw rw rw rw rw rw rw rw UxBRx vlida la
velocidad en baudios de intervalo de control es 3UxBR0FFFFh, donde
SP_NEW = (SP_NEW1 + SP_NEW0). Impredecible recibir y transmitir SP_NEW
distribucin ocurre si < 3.

UxMCTL 18.3.6 Control de modulacin, USART Registro
7 6 5 4 3 2 1 0 m7 m6 m5 m4 m3 m2 m1 m0 rw rw rw rw rw rw rw rw UxMCTLx
Modulacin bits. Estos bits para seleccionar la modulacin BRCLK.
18.3.7 UxRXBUF, USART Receive Buffer Register
7 6 5 4 3 2 1 0
72 62 52 42 32 22 12 02 r r r r r r r r
UxRXBUFx Bits 7-0 El recibir de bfer de datos es accesible para el
desplazamiento. Lectura UxRXBUF restablece el recibir bits de error, el
RXWAKE poco y URXIFGx. En 7-bit modo de datos, UxRXBUF es LSB MSB est
justificada y la siempre se restablece.
18.3.8 UxTXBUF, USART Transmit Buffer Register
7 6 5 4 3 2 1 0
72 62 52 42 32 22 12 02 rw rw rw rw rw rw rw rw UxTXBUFx Bits 7-0 La
transmisin de datos buffer es accesible para el usuario y contiene los
datos esperando a que se transmiten en el registro de desplazamiento y se
transmiten por UTXDx. Por escrito a la transmisin de datos buffer borra
UTXIFGx. El MSB de UxTXBUF no se usa para 7 bits de datos y se
restablece.
Interfaz de perifricos 494 USART, Modo UART SLAU144J-diciembre 2004Revisado 2013 Julio presentar documentacin comentarios
www.ti.com USART Registros: UART

18.3.9 modo IE1, Enable Interrupcin Registro 1
7 6 5 4 3 2 1 0
UTXIE0 URXIE0 rw-0 rw-0 UTXIE0 Bit 7 USART0 activar interrupciones de
transmisin. Este bit permite al UTXIFG0 interrupcin.
URXIE0 Bit 6 USART0 interrupcin de recepcin. Este bit permite al
URXIFG0 interrupcin.
7 6 5 4 3 2 1 0
UTXIE1 URXIE1 rw-0 rw-0
Bits 7-6 Estos bits podrn ser utilizados por otros mdulos. Ver datos
UTXIE1 Bit 5 USART1 activar interrupciones de transmisin. Este bit
permite al UTXIFG1 interrupcin.
7 6 5 4 3 2 1 0
UTXIFG0 URXIFG0 rw-1 rw-0 UTXIFG0 Bit 7 USART0 transmitir bandera de
interrupcin. UTXIFG0 cuando U0TXBUF est vaca.
URXIFG0 Bit 6 USART0 recibir bandera de interrupcin. URXIFG0 cuando
U0RXBUF ha recibido un carcter completo.

18.3.12 IFG2, bandera de interrupcin Registro 2
7 6 5 4 3 2 1 0
UTXIFG1 URXIFG1 rw-1 rw-0
Bits 7-6 Estos bits puede ser utilizado por otros mdulos. Ver datos
UTXIFG1 Bit 5 USART1 transmitir bandera de interrupcin. UTXIFG1 se
establece cuando U1TXBUF vaco.
URXIFG1 Bit 4 USART1 recibe bandera de interrupcin. URXIFG1 se establece
cuando U1RXBUF ha recibido un carcter completo.
Captulo 19
SLAU144J-diciembre de 2004-Revisado 2013 Julio

USART Interfaz de perifricos, modo SPI
El universal sncrono/asncrono transmitir/recibir (USART) interfaz de
perifricos admite dos modos serie con un mdulo de hardware. Este
captulo se analiza la operacin del interfaz de perifricos sincrnico o
modo SPI. USART0 se implementa en el MSP430AFE2xx dispositivos.
Tema ... ... ... . Pgina
19,1 USART Introduccin: Modo SPI ... ... ... ... ... ... ... ... 498
19.2 USART operacin: Modo SPI ... ... ... ... ... ... ... .. 499 19.3
USART Registros: Modo SPI ... ... ... ... ... ... ... .. 506
Interface, modo SPI 497 presentar documentacin comentarios
USART Introduccin: Modo SPI www.ti.com

19,1 USART Introduccin: Modo SPI
en modo sincrnico, la USART se conecta el MSP430 con un sistema externo
a travs de tres o cuatro patas:
SIMO, SOMI, UCLK y STE. Se selecciona el modo SPI cuando la
sincronizacin y poco se ha establecido el bit I2C se borra.
Modo SPI incluye las siguientes funciones:
7 u 8 bits de datos longitud 3 y 4 pines SPI operacin Master o
slave independiente transmitir y recibir registros de desplazamiento
Separe transmitir y recibir influencia UCLK registros polaridad
seleccionable y control de fase UCLK frecuencia programable en modo
master interrupcin Independiente capacidad para recibir y transmitir
la Figura 19-1 muestra la USART cuando est configurada en modo SPI.
SWRST USPIEx URXEIE URXWIE
SYNC= 1 URXIFGx
FE OE PE BRK Recibir el Control
Recibir Estado Bfer del Receptor UxRXBUF ESCUCHAR MM SYNC
0 1 1 receptor RXERR RXWAKE SOMI Registro de desplazamiento
1 0 0 SSEL1 SSEL0 SPB CHAR 1 PEV PEA URXD
UCLKS UCLKI 00 Generador de Velocidad Velocidad en baudios!0 01 STE ACLK
Divisor/Divisor UxBRx SMCLK
SMCLK 11 10 Modulacin UTXD UxMCTL
SPB CHAR
1 PEV PEA WUT Transmitir Registro de desplazamiento
0 1 0 SIMO TXWAKE Transmit Buffer UxTXBUF
UTXIFGx Transmitir Control
SYNC CKPH CKPL
SWRST USPIEx TXEPT STC UCLK UCLKI Fase de reloj y la polaridad
ver el dispositivo especfico para SFR.
La Figura 19-1. USART Diagrama de bloques: Modo SPI
498 Interfaz de perifricos USART, modo SPI SLAU144J-diciembre 2004Revisado 2013 Julio Enviar comentarios sobre la Documentacin
www.ti.com USART operacin: Modo SPI

19,2 USART operacin: Modo SPI
en modo SPI de serie, los datos son transmitidos y recibidos por varios
dispositivos mediante un reloj comn proporcionada por el maestro. Un
pasador adicional, ENSEANZA DE LA CIENCIA Y LA TECNOLOGA, se ofrece
como para permitir que un dispositivo para recibir y transmitir datos y
es controlada por el maestro.
Tres o cuatro seales se usan para intercambio de datos SPI:
SIMO: esclavo, maestro - modo maestro: SIMO es la salida de datos.
- Modo esclavo: SIMO es la entrada de datos.
SOMI: esclavo, maestro en: modo maestro: SOMI es la entrada de datos.
- Modo esclavo: SOMI es la salida de datos.
UCLK: USART reloj SPI - modo maestro: UCLK es una salida.
- Modo esclavo: UCLK es una entrada.
STE: Trata de activar. Utilizado en modo 4-pin para permitir que varios
maestros en un solo bus. No se utiliza en modo 3-pin.
- 4-pin modo maestro:
Cuando STE es alta, SIMO y UCLK funcionan normalmente.
Cuando STE es baja, SIMO y UCLK se ajustan en la direccin de entrada.
- 4-pin modo esclavo:
Cuando STE es alta, RX/TX funcionamiento del esclavo est desactivado y
SOMI es forzada a la direccin de entrada.
Cuando STE es baja, RX/TX funcionamiento del esclavo est habilitado y
SOMI funciona con normalidad.
19.2.1 Inicializacin USART y restablecer
la USART se pone a cero por la PUC o por el SWRST poco. Despus de la
PUC, el SWRST poco se establece automticamente, manteniendo la USART en
una condicin restablecer. Cuando se establece, la SWRST poco restablece
el URXIEx, UTXIEx, URXIFGx, OE, y FE juegos y puntas UTXIFGx la bandera.
La USPIEx poco no se ve alterada por SWRST. Compensacin SWRST libera la
USART para su funcionamiento.
NOTA: Inicializacin o reconfigurar la USART
El mdulo USART inicializacin/proceso de reconfiguracin es:
1. Conjunto SWRST (BIS.B #SWRST, &UxCTL) 2. Inicializar todos USART
registra con SWRST=1 (incluyendo UxCTL) 3. Habilitar mdulo a travs de
la USART MEx francos suizos (USPIEx) 4. Claro SWRST a travs de software
(BIC.B #SWRST, &UxCTL) 5. Habilitar interrupciones (opcional) a
travs del intercambio inico francos suizos (URXIEx y/o UTXIEx) la
falta de seguir este proceso puede dar lugar a comportamientos
impredecibles USART.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Perifricos
de interfaz, modo SPI 499 presentar documentacin comentarios
USART operacin: Modo SPI www.ti.com

19.2.2 Modo Maestro
La Figura 19-2 muestra la USART como maestro tanto en 3 y 4 polos
configuraciones. La USART inicia una transferencia de datos cuando los
datos se trasladan a transmitir datos buffer UxTXBUF. La UxTXBUF datos se
mueven a la TX registro de desplazamiento cuando el TX registro de

desplazamiento est vaca, el inicio de transferencia de datos a partir
de SIMO el bit ms significativo. Datos de SOMI es trasladado al recibir
registro de desplazamiento en el borde opuesto del reloj, comenzando por
el bit ms significativo. Cuando el personaje es recibida, la recepcin
de datos se traslada de la RX registro de desplazamiento de los datos
recibidos de amortiguacin y el recibir UxRXBUF bandera de interrupcin,
URXIFGx, se establece, lo que indica que el RX/TX se ha completado.
SIMO SIMO MAESTRO ESCLAVO
UxRXBUF Bfer de recepcin Transmit Buffer Memoria intermedia de
recepcin UxTXBUF SPI
Px.x STE STE Puerto SS.x
SOMI SOMI Recibir Registro de desplazamiento Registro de desplazamiento
Transmitir datos Registro de desplazamiento (DSR)
MSB LSB MSB LSB MSB LSB
UCLK SCLK MSP430 SPI USART COMN
Figura 19-2. USART Maestro Auxiliar externo y
un conjunto de bandera de interrupcin, UTXIFGx, indica que los datos se
ha movido de UxTXBUF a TX UxTXBUF y registro de desplazamiento est listo
para los nuevos datos. No se indica RX/TX. En modo master, la realizacin
de una transmisin activa se indica mediante un conjunto de transmisor
vaco TXEPT = 1.
Para recibir datos en la USART en modo maestro, los datos se deben
escribir en UxTXBUF porque recibir y transmitir operaciones operar
simultneamente.
19.2.2.1 Four-Pin SPI Modo Maestro de 4-pin modo maestro, STE se utiliza
para evitar conflictos con otro maestro. El maestro funciona normalmente
cuando STE es alta. Cuando STE es baja:
UCLK SIMO y se establece en las entradas y ya no la unidad de bus El
bit de error FE indica una comunicacin violacin a la integridad de ser
manipulados por el usuario una seal baja STE no restablece el mdulo
USART. La STE seal de entrada no se usa en 3-pin modo maestro.
19.2.3 Modo esclavo
La Figura 19-3 muestra la USART como un esclavo en tanto 3 y 4 pines
configuraciones. UCLK se utiliza como entrada para el SPI reloj y debe
ser suministrado por el maestro externo. La tasa de transferencia de
datos es determinado por el reloj, no por el generador de velocidad de
transmisin interna. Los datos escritos en UxTXBUF y se traslad a la TX
registro de desplazamiento antes del inicio de UCLK es transmitido a
SOMI. Los datos de SIMO se cambia en el modo de recepcin registro de
desplazamiento en el borde opuesto de UCLK y se traslad a UxRXBUF cuando
el nmero de conjunto de bits recibidos. Cuando los datos se trasladan de
la RX a UxRXBUF registro de desplazamiento, la bandera de interrupcin
URXIFGx se establece, lo que indica que los datos se han recibido. El
error de desbordamiento poco, OE, es decir, cuando la recibi
anteriormente no se leen los datos desde antes de que la nueva UxRXBUF
los datos se mueven a UxRXBUF.
Interfaz de perifricos 500 USART, SPI Modo SLAU144J entre diciembre de

MAESTRO ESCLAVO SIMO SIMO
SPI recibe influencia UxTXBUF Transmit Buffer Bfer de recepcin UxRXBUF
Px.x STE STE Puerto SS.x
Datos SOMI SOMI DSR Registro de desplazamiento de Registro de
desplazamiento Recibir Registro de desplazamiento
MSB LSB MSB LSB MSB LSB
SCLK UCLK COMN MSP430 SPI USART
Figura 19-3. USART Esclavo y maestro externo
19.2.3.1 Four-Pin SPI Modo esclavo en 4-pin modo esclavo, STE es usado
por el esclavo para permitir la transmisin y recepcin de operaciones y
es proporcionado por el SPI master. Cuando STE es baja, el receptor
funciona con normalidad. Cuando STE es elevado:
Cualquier operacin de recepcin de SIMO es detenido SOMI es el
sentido de entrada una seal alta STE no se restablecer el mdulo USART.
La STE seal de entrada no se usa en 3-pin modo esclavo.
19.2.4
El SPI SPI permiten transmitir/recibir USPIEx bit de habilitacin activa
o desactiva la USART en modo SPI. Cuando USPIEx = 0, la USART deja de
funcionar despus de la transferencia de corriente se completa, o
inmediatamente si no se activa. LA PUC o SWRST poco desactiva la USART
inmediatamente y cualquier transferencia activa ha terminado.
19.2.4.1 Transmitir
Cuando USPIEx = 0, cualquier otra escritura de UxTXBUF no transmitir. Los
datos escritos en UxTXBUF comenzar a transmitir cuando USPIEx = 1 y el
BRCLK fuente est activa. La Figura 19-4 y la Figura 19-5 muestra el
estado de activacin de esquemas elctricos.
USPIEx = 0 No Los datos escritos en Memoria de transferencia no
completado
USPIEx = 1,
USPIEx = 1 Los datos escritos en estado de inactividad Bfer de
transmisin Transmisin (Transmisor de interrumpir la transmisin
Desactivar activado) Activa las Condiciones
USPIEx = 0 caracteres SWRST USPIEx = 1 transmite PUC
USPIEx = 0 y la ltima influencia USPIEx = 0 Entrada Se Transmite
Figura 19-4. Maestro Diagrama de estado permiten transmitir
USART operacin: Modo SPI www.ti.com

USPIEx = 0 No en el Reloj UCLK No completado
USPIEx = 1 Estado de inactividad USPIEx = 1 Transmitir (Transmisor de
interrumpir la transmisin Desactivar Condiciones) Reloj externo activo
USPIEx = 0 Carcter presente SWRST USPIEx = 1 transmite PUC
USPIEx = 0
Figura 19-5. Esclavo permiten transmitir
recibir 19.2.4.2 Diagrama de estado que el SPI recibir diagramas de
estado que se muestran en la Figura 19-6 y la Figura 19-7. Cuando USPIEx
= 0, UCLK est deshabilitado el cambio los datos en la RX registro de

desplazamiento.
USPIEx = 0 No Los datos escritos en UxTXBUF No completado
USPIEx = 1 Estado de inactividad Recibir USPIEx = 1 Manija del Receptor
(Receptor recoge Desactivar Condiciones) Datos carcter escrito USPIEx
UxTXBUF = 0 Carcter SWRST recibido PUC USPIEx
USPIEx = 1 = 0
Figura 19-6. SPI Master Receive-Enable
USPIEx Diagrama de estado = 0 No en el Reloj UCLK No completado
USPIEx = 1 Estado de inactividad Recibir USPIEx = 1 Manija del receptor
(Recibir Recopila Desactivar Condiciones) Reloj Externo USPIEx = 0
carcter carcter presente SWRST USPIEx = 1 recibi PUC
USPIEx = 0
Figura 19-7. SPI Esclavo Receive-Enable
Serie 19.2.5 Diagrama de estado Control de Reloj
UCLK proporcionada por el maestro en el bus SPI. Cuando MM = 1, BITCLK es
proporcionada por la USART generador de velocidad de transmisin en el
UCLK pin como se muestra en la Figura 19-8. Cuando MM = 0, la USART reloj
se encuentra en el UCLK pin por el maestro y el generador de velocidad de
transmisin y no se utiliza la SSELx bits son "don't care".
El SPI receptor y el transmisor funciona en paralelo y utilizar la misma
fuente de reloj para la transferencia de datos.

AGRADECEZCO SSEL0 N1 = 215... 28 27... 20
SP_NEW1 SP_NEW0
UCLKI ACLK 00 8 8 01 16 !BRCLK contador de bits R SMCLK SMCLK 10 11
Q15 ... ... ... ... ... ... ... .. Q0
Comparar (0 o 1) Alternar BITCLK
Datos Modulacin FF R R Registro de desplazamiento (LSB primero)
mX m7 m0 8
bits UxMCTL Inicio
Figura 19-8. SPI Generador de velocidad
el valor de 16 bits de SP_NEW0+SP_NEW1 es el factor de divisin de la
USART fuente de reloj, BRCLK. La velocidad de transmisin mxima que se
puede generar de modo maestro est BRCLK/2. La velocidad de transmisin
mxima que se puede generar de modo esclavo es BRCLK El modulador en la
USART generador de velocidad de transmisin no se usa para modo SPI y se
recomienda establecer a 000h. La UCLK frecuencia est dada por:
BRCLK Velocidad en baudios = con SP_NEW= [UxBR1, SP_NEW0] SP_NEW
19.2.5.1 Serie Polaridad Reloj y Fase la polaridad y la fase de UCLK se
configurar de forma independiente a travs del CKPL CKPH y bits de
control de la USART. Calendario de cada caso se muestra en la Figura 199.
Ciclo# 1 2 3 4 5 6 7 8
0 0 CKPH CKPL UCLK
UCLK 0 1
1 0
1 1 UCLK UCLK
STE SIMO/ 0 X MSB LSB SOMI SIMO con 1 MSB LSB de SOMI UxTXBUF
datos TX
RX ha sacado puntos de muestreo
Figura 19-9. Distribucin SPI USART
SLAU144J-diciembre de 2004 y revisada 2013 Julio USART Peripheral
USART operacin: Modo SPI

SPI www.ti.com 19.2.6 interrumpe
la USART tiene un vector de interrupcin de la transmisin y un vector de
19.2.6.1 Operacin SPI Interrupciones de Transmisin UTXIFGx La bandera
de interrupcin es establecido por el transmisor UxTXBUF para indicar que
est listo para aceptar otro carcter. Una peticin de interrupcin se
genera si UTXIEx GIE y tambin se establecen. UTXIFGx se restablece
automticamente si la peticin de interrupcin se repara o si un
personaje est escrito a UxTXBUF.
UTXIFGx se establece despus PUC o cuando SWRST = 1. UTXIEx se
restablecer despus de PUC o cuando SWRST = 1. La operacin se muestra
la Figura 19-10.
UTXIEx Q SYNC = 1
Claro
PUC o
interrumpir el servicio solicitado SWRST UTXIFGx VCC D Q
personaje Mueve De SWRST Buffer de Registro de desplazamiento
se traslad a Borrar Datos SCI IRQA UxTXBUF
Figura 19-10. Interrupciones de Transmisin
Nota de operacin: por escrito a UxTXBUF en modo SPI
datos escritos en UxTXBUF cuando UTXIFGx USPIEx = 0 y = 1 puede resultar
en transmisin de datos errneos.

SPI Interrupcin de Recepcin 19.2.6.2 Operacin URXIFGx La bandera de
interrupcin se establece cada vez que un personaje es recibido y cargado
en UxRXBUF como se muestra en la Figura 19-11 y la Figura 19-12. Una
peticin de interrupcin se genera si URXIEx GIE y tambin se establecen.
URXIEx URXIFGx y se restablecen por un restablecimiento del sistema PUC
SWRST seal o cuando = 1. URXIFGx se restablece automticamente si la
interrupcin pendiente o cuando se sirve UxRXBUF es leer.
Bit de arranque vlido SINCRONIZACIN URXS SYNC = 1 receptor recoge

personaje
de URXD URXSE
!
Claro
URXIEx interrumpir el servicio solicitado PEFE BRK URXEIE (S) URXIFGx
URXWIE RXWAKE SWRST claro
carcter recibido PUC UxRXBUF URXSE Leer SCI IRQA
Figura 19-11. Interrupcin de Recepcin
SWRST Operacin = 1
Espere a la siguiente URXIFGx URXIEx Inicio = 0 = 0 = 1 Recibir SWRST
Carcter USPIEx USPIEx = 0 = 0 PUC Interrupcin de Recepcin USPIEx
USPIEx = 1 = 1 y el carcter Servicio comenz, URXIFGx = 1 finalizado
URXIEx = 1 y = 0
GIE GIE = 1 y 0 = URXIFGx
Prioridad Prioridad Tambin vlido GIE = 0 bajo
la figura 19-12. Interrupcin de Recepcin Diagrama de estado
USART Registros: Modo SPI www.ti.com

19,3 USART Registros: Modo SPI
Tabla 19-1 muestra una lista de los registros de todos los dispositivos
que implementan un mdulo USART. Tabla 19-2 slo se aplica a los
dispositivos con un segundo mdulo USART, USART1.
recibir registro de control U0RCTL Lectura/escritura 072h 000h, con
control de Modulacin PUC registro U0MCTL Lectura/escritura 073h sin
registro de control de velocidad en baudios 0 U0BR0 Lectura/escritura
074h sin cambios de velocidad en baudios 1 registro de control U0BR1
Lectura/escritura 075h registro sin bfer de recepcin U0RXBUF Leer 076h
sin bfer de transmisin registro U0TXBUF Lectura/escritura
FR 077h sin habilitacin del mdulo registro 1 ME1 Lectura/escritura 004h
000h con PUC SFR enable interrupcin registro 1 IE1 Lectura/escritura
000h 000h con PUC SFR registro bandera de interrupcin 1 IFG1
Lectura/escritura 002h 082h con PUC
recibir registro de control U1RCTL Lectura/escritura 07Ah 000h, con
control de Modulacin PUC registro U1MCTL Lectura/escritura 07Bh sin
cambios
de velocidad en baudios 0 registro de control U1BR0 read/write 07Ch sin
cambios de velocidad en baudios 1 registro de control U1BR1 read/write
07Dh bfer de recepcin sin registro U1RXBUF Leer 07Eh Cambiado Transmit
buffer register U1TXBUF Lectura/escritura 07Fh ha cambiado
SFR habilitacin del mdulo registro 2 ME2 Lectura/escritura 005h 000h

con PUC SFR enable interrupcin registro 2 IE2 de lectura/escritura 001h
000h con PUC FR registro bandera de interrupcin 2 IFG2 de
lectura/escritura 003h 020h con PUC
NOTA: Modificacin del SFR bits
para evitar la modificacin Bits de control para que el resto de los
mdulos, se recomienda establecer o borrar el iex y IFGx bits mediante
BIS.B o BIC.B instrucciones, en lugar de MOV.B o CLR.B instrucciones.
Interfaz de perifricos 506 USART, SPI Modo SLAU144J-diciembre de 2004 y
www.ti.com USART Registros: Modo SPI

19.3.1 UxCTL, USART Registro de Control
7 6 5 4 3 2 1 0
Utilizar I2C CHAR ESCUCHAR SYNC MM SWRST
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-1 Bits no utilizados 7-6 sin
utilizar
I2C Bit 5 2 I C mode enable. Este bit selecciona 2 I C o SPI cuando SYNC
= 1.
0 Modo SPI 1 2I C
CHAR modo 4 bits
0 longitud de caracteres 7-bit 1 datos datos de 8-bit
Bit 3 ESCUCHAR escuchar. El ESCUCHAR poco selecciona el modo bucle
cerrado
0 desactivado 1 habilitado. La seal de transmisin es internamente enva
de regreso al receptor.
SINCRONIZACIN 2 Bit Sncrono
0 UART habilitacin del modo modo modo SPI 1
Bit 1 MM modo maestro
esclavo 0 USART 1 USART es el maestro
SWRST Bit 0 reset de software activar
0 Desactivado. USART restablecer lanzado para la operacin.
1 Habilitado. USART lgica en estado de restablecimiento.
19.3.2 UxTCTL, USART Transmitir Registro de Control
7 6 5 4 3 2 1 0 Utilizar CKPH CKPL SSELx STC TXEPT rw-0 rw-0 rw-0 rw-0
rw-0 rw-0 rw-0 rw-1
CKPH Bit 7 fase de reloj.
0 Los datos se cambian en el primer UCLK edge y capturado en el siguiente
canto.
1 Los datos son capturados en el primer UCLK borde y cambiar en el
siguiente canto.
Bit 6 Reloj CKPL polaridad
0 seleccione el estado inactivo es baja.
1 El estado inactivo es alta.
SSELx Bits 5-4 seleccin de la fuente. Estos bits BRCLK fuente seleccione
el reloj.
00 UCLK externo (vlido slo para modo esclavo) 01 ACLK (vlido para modo
master slo) 10 SMCLK (vlido para modo master slo) 11 SMCLK (vlido
slo para modo maestro)
sin usar bits 3-2 sin utilizar
esclavos STC 1 bits de control de transmisin.

0 4-pin modo SPI: STE activado.
1 3-pin modo SPI: STE discapacitados.
Bit 0 transmisor TXEPT bandera vaca. La TXEPT pabelln no se utiliza en
modo esclavo.
0 Transmisin activa y/o datos a la espera de UxTXBUF UxTXBUF y TX 1
registro de desplazamiento estn vacos
SLAU144J-diciembre 2004-Revisado 2013 Julio USART Interfaz de
perifricos, modo SPI 507 presentar documentacin comentarios

19.3.3 UxRCTL, USART Recibir Registro de Control
7 6 5 4 3 2 1 0 FE OE no utilizados no rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0
rw-0
FE 7 bits bandera error de encuadre. Este bit indica un conflicto bus
cuando MM = 1 y STC = 0. FE es utilizada en modo esclavo.
0 1 No se detect un conflicto de flanco negativo producido en STE,
indicando bus
6 Bit sin usar conflicto sin usar
5 bits OE bandera error de desbordamiento. Este bit se configura cuando
un personaje est transferido a UxRXBUF antes el carcter anterior. LA OE
se restablece automticamente cuando UxRXBUF es leer, cuando SWRST = 1, o
se puede restablecer con software.
0 Sin error error de desbordamiento se ha producido 1
Bits no utilizados por 4-0
19.3.4 UxBR0 no utilizados, USART Registro de Control de Velocidad en
baudios 0
7 6 5 4 3 2 1 0
72 62 52 42 32 22 12 02 rw rw rw rw rw rw rw rw
19.3.5 UxBR1, USART Registro de Control de Velocidad en baudios 1
7 6 5 4 3 2 1 0
152 142 132 122 112 102 92 82 rw rw rw rw rw rw rw rw UxBRx La velocidad
en baudios de generador utiliza el contenido de {SP_NEW1+SP_NEW0} para
establecer la velocidad en baudios. SPI impredecible funcionamiento
ocurre si SP_NEW < 2.
19.3.6 UxMCTL, USART Control de la modulacin Registro de
7 6 5 4 3 2 1 0 m7 m6 m5 m4 m3 m2 m1 m0 rw rw rw rw rw rw rw rw UxMCTLx
Bits 7-0 La modulacin registro de control no se utiliza de modo SPI y se
debe definir a 000h.
19.3.7 UxRXBUF, USART Receive Buffer Register
7 6 5 4 3 2 1 0
72 62 52 42 32 22 12 02 r r r r r r r r
UxRXBUFx Bits 7-0 El recibir de bfer de datos es accesible para el
desplazamiento. Lectura UxRXBUF restablece el OE y URXIFGx bandera. En 7bit modo de datos, UxRXBUF es LSB MSB est justificada y la siempre se
restablece.
Interfaz de perifricos 508 USART, SPI Modo SLAU144J-diciembre de 2004 y
www.ti.com USART Registros: Modo SPI

19.3.8 UxTXBUF, USART Transmit Buffer Register
7 6 5 4 3 2 1 0
72 62 52 42 32 22 12 02 rw rw rw rw rw rw rw rw UxTXBUFx Bits 7-0 La
transmisin de datos buffer es accesible para el usuario actual y
contiene los datos que se transmitan. Cuando caracteres de siete bits de
longitud se utiliza, los datos se MSB justificada antes de ser trasladado
a UxTXBUF. Los datos se transmiten MSB primero. Por escrito a UxTXBUF
borra UTXIFGx.
19.3.9 MODELOS ME1, Habilitacin del Mdulo Registro 1
7 6 5 4 3 2 1 0
rw-0 USPIE0
Bit 7 Este bit puede ser usado por otros mdulos. Ver datos especficos
de cada dispositivo.
USPIE0 Bit 6 USART0 SPI enable. Este bit permite el modo SPI para USART0.
Mdulo 0 1 mdulo habilitado no habilitado
estos bits 5-0 bits pueden ser utilizados por otros mdulos. Ver datos
19.3.10 ME2, Habilitacin del Mdulo Registro 2
7 6 5 4 3 2 1 0
1 rw-0 USPIE
USPIE1 Bit 4 USART1 SPI enable. Este bit permite el modo SPI para USART1.
Mdulo 0 1 mdulo habilitado no habilitado
estos bits 3-0 bits pueden ser utilizados por otros mdulos. Ver datos
19.3.11 IE1, Interrumpir Habilitar registro 1
7 6 5 4 3 2 1 0
UTXIE0 URXIE0 rw-0 rw-0 UTXIE0 Bit 7 USART0 interrupciones de transmisin
habilitar. Este bit permite al UTXIFG0 interrupcin.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio USART Perifricos
de interfaz, modo SPI 509 Enviar comentarios sobre la Documentacin

19.3.12 IE2, Enable Interrupcin Registro 2
7 6 5 4 3 2 1 0
UTXIE1 URXIE1 rw-0 rw-0
UTXIE1 Bit 5 USART1 activar interrupciones de transmisin. Este bit

permite al UTXIFG1 interrupcin.
7 6 5 4 3 2 1 0
UTXIFG0 URXIFG0 rw-1 rw-0 UTXIFG0 Bit 7 USART0 transmitir bandera de
interrupcin. UTXIFG0 cuando U0TXBUF est vaca.
URXIFG0 Bit 6 USART0 recibir bandera de interrupcin. URXIFG0 cuando
U0RXBUF ha recibido un carcter completo.
19.3.14 IFG2, bandera de interrupcin Registro 2
7 6 5 4 3 2 1 0
UTXIFG1 URXIFG1 rw-1 rw-0
Bits 7-6 Estos bits se pueden utilizar con otros mdulos. Ver datos
UTXIFG1 Bit 5 USART1 transmitir bandera de interrupcin. UTXIFG1 se
establece cuando U1TXBUF vaco.
URXIFG1 Bit 4 USART1 recibe bandera de interrupcin. URXIFG1 se establece
cuando U1RXBUF ha recibido un carcter completo.
Captulo 20
OA
La OA es un amplificador operacional general. Este captulo describe la
OA. Dos mdulos de OA estn implementadas en el MSP430x22x4 dispositivos.
Tema ... ... ... .
OA 20,1 Pgina Introduccin ... ... ... ... ... ... ... OA 512 20,2
Funcionamiento ... ... ... ... ... ... ... . OA 513 20,3
registros ... ... ... ... ... .. 520
SLAU144J entre diciembre de 2004 y revisada 2013 Julio OA 511 presentar
OA www.ti.com
20,1 Introduccin Introduccin
La OA OA amplificadores operacionales apoyo de acondicionamiento de seal
analgica antes de conversin analgica-digital.
Caractersticas de la OA incluyen:
alimentacin simple, de bajo funcionamiento actual salida rail-torail programable tiempo de estabilizacin vs. consumo de energa
Software configuraciones disponibles seleccionable por software
comentarios escalera de resistencias en el PGA implementaciones
NOTA: varios mdulos de OA
Algunos dispositivos pueden integrar ms de un OA mdulo. Si hay ms de
un OA est presente en un dispositivo, los mltiples mdulos de OA
funcione de manera idntica.
A lo largo de este captulo, aparece como nomenclatura OAxCTL0 para
describir nombres de registro. Cuando esto ocurre, la x se utiliza para
indicar que OA mdulo se est discutiendo. En los casos donde la
operacin es idntica, el registro slo se hace alusin a OAxCTL0.
El diagrama de bloques de la OA mdulo se muestra en la Figura 20-1.
OA 512 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com Operacin
OAPx OA
= 3 OAxI OAPx0 00 OAFCx = 6 OA0I1 = 3 01 OANx OAxIA 10 0 OAPMx OA1TOCA
(OA0) OAxIB 11 OA2TAP (OA1) 1 OA0TOCA (OA2) + OA2OUT (OA0) 0 Oax OA0
(OA1) 1 OA1 (OA2) !
OAFCx = 6 = 5 OANx OAFCx OANEXT
OAxI0 00 1 A1 (OA0) OAxI1 01 000 A3 (OA1) OAxIA 10 A5 (OA2) 001 11 OAxIB
OAFCx OAxRBOTTOM otro A1/OA0O A3/OA1O 3 A5/OA2O OARRIP
000 A12 (OA0) A13 (OA1) 001 OAFBRx GRUPO A14 (OA2) 010 3 0 1 A12/OA0S
OAxRTOP 011 1 0 A13/OA1S 000 100 4R A14/OA2O
101 001 4R matriz de conmutacin Recepcin OAxOUT
OA1R (OA0) 110 010 FONDO OA2R (OA1) 111 2R PARTE INFERIOR OA0R (OA2) 011
final 2R OAxTAP 3 100 2 000 R 101 R 110 OAADCx OAFCx = 0 001 111 R 010 R
011 OAFBRx OAxRBOTTOM > 0 100
101 1 110 OANx
OAxI OAxI0 00 111 1 01 10 OAxIA OAxFB OA2OUT (OA0) 11 OA0 (OA1) OA1
(OA2)
Figura 20-1. Diagrama de bloque
20,2 OA OA
OA La Operacin mdulo est configurado con software de usuario. La
configuracin y el funcionamiento de la OA se discute en las secciones
siguientes.
OA Operacin www.ti.com
20.2.1 Amplificador OA
La OA es una configurable, de baja intensidad, salida rail-to-rail
amplificador operacional. Puede configurarse como un amplificador
inversor, o un amplificador no inversor, o puede ser combinada con otros
mdulos de OA en amplificadores diferenciales. La salida velocidad de
ascenso/descenso de la OA se puede configurar para optimizar tiempo de
asentamiento vs consumo de energa con el OAPMx bits. Cuando OAPMx = 00
de la OA est apagado y la salida es de alta impedancia. Cuando OAPMx
> 0, la OA es. Ver el dispositivo especfico de hoja de datos de los
parmetros.
OA 20.2.2 Entrada
configurable El OA ha seleccin de la entrada. Las seales de los + y entradas han sido seleccionados individualmente con el OANx y OAPx bits y
puede ser seleccionado como seales externas o seales internas. OAxI
OAxI0 y1 son las seales externas de cada mdulo OA. OA0I1 proporciona
una no-entrada de inversin que unida internamente para todos mdulos de
OA. OAxIB OAxIA y proporcionar insumos dependientes del dispositivo. Ver
hoja de datos del dispositivo para las conexiones de seal.
Cuando la entrada de inversin externa no es necesaria para un modo,
establecer el bit OANEXT interna hace que la entrada de inversin externa
disponible.
OA 20.2.3 Salida de Enrutamiento y Comentarios
El OA ha salida configurable seleccin controlada por el OAADCx OAFCx
bits y las puntas. Las seales de salida se pueden enrutar a entradas ADC
A12 (OA0), A13 (OA1), o A14 (OA2) internamente, o puede ser dirigido a
estas entradas ADC externos y sus patas. Las seales de salida tambin
puede dirigirse a entradas ADC A1 (OA0), A3 (OA1), o A5 (OA2) y el pin
externo correspondiente. La OA salida tambin se conecta a un interno Rescalera con el OAFCx bits. El R-escalera toque es seleccionado con el
OAFBRx bits para proporcionar funcionalidad amplificador de ganancia
programable.
Tabla 20-1 muestra la OA de salida las configuraciones de enrutamiento y
la retroalimentacin. Cuando OAFCx = 0 la OA se encuentra en modo de
propsito general y de la informacin se logra externamente en el
dispositivo. Cuando OAFCx > 0 y cuando OAADCx = 00 o el 11, la salida
de la OA se almacenan de manera interna en el dispositivo. Cuando OAFCx
OAADCx > 0 y = 01 o 10, la OA salida se dirige tanto a nivel interno
como externo.
Tabla 20-1. Configuraciones de salida OA
OA OAFCx OAADCx Produccin y enrutamiento Comentarios
= 0 x0 OAxOUT externo conectado a los pasadores y entrada de ADC A1, A3 o
A5.
= 0 X1 OAxOUT externa conectada a los pasadores y entrada de ADC A12,
A13, A14.
> 0 00 OAxOUT utilizado slo para enrutamiento interno.
> 0 OAxOUT 01 pines externo conectado a entrada de ADC y A12, A13,
A14.
> 0 OAxOUT 10 pines externo conectado a entrada de ADC y A1, A3 o A5.
OAxOUT conectado internamente a entrada de ADC A12, A13 o A14. De A12,
A13, A14 o pin > 11 conexiones 0 estn desconectados de la ADC.
20.2.4 OA Las configuraciones que
los OA se pueden configurar para diferentes funciones del amplificador

con el OAFCx bits como se indican en la Tabla 20-2.
Tabla 20-2. OA
OA OAFCx Seleccin de modo 000 Modo de propsito general 001 opamp que
Unidad de bfer de ganancia de tres opamp que amplificador diferencial
010 Unidad bfer de ganancia 100 011 Comparacin de no invertir en
Cascada 101 PGA amplificador no inversor amplificador 110 PGA PGA
amplificador inversor amplificador diferencial
514 111 OA SLAU144J entre diciembre de 2004 y revisada 2013 Julio Enviar
www.ti.com OA Operacin
20.2.4.1 Objetivo General Opamp que Modo de resistencia los comentarios
la escalera est aislado de la Oax y el OAxCTL0 bits definir el recorrido
de la seal. El Oax las entradas se seleccionan con la OAPx y OANx bits.
El Oax salida est conectada al canal de entrada ADC segn lo
seleccionado por el OAxCTL0 bits.
20.2.4.2 Modo de Ganancia Unidad de Amplificador diferencial en este modo
la salida de la Oax est conectado a la entrada de inversin de Oax
proporcionando un bfer de ganancia unidad. La no entrada de inversin es
seleccionada por el OAPx bits. La conexin externa para la entrada de
inversin est inhabilitado y el OANx bits son que no te preocupes. La
salida de la Oax tambin se enva a travs de la resistencia como parte
de la escalera de tres opamp que amplificador diferencial. Este modo slo
es para la construccin de los tres- opamp que amplificador diferencial.
20.2.4.3 Modo de Ganancia Unidad En este modo la salida de la Oax est
conectado a la entrada de inversin de Oax proporcionando un bfer de
ganancia unidad. La no entrada de inversin es seleccionada por el OAPx
bits. La conexin externa para la entrada de inversin est inhabilitado
y el OANx bits son que no te preocupes. El Oax salida est conectada al
canal de entrada ADC segn lo seleccionado por el OAxCTL0 bits.
20.2.4.4 Modo comparador En este modo la salida de la Oax es aislado de
la resistencia la escalera. RLA PARTE SUPERIOR est conectado a la
conexin de la resistencia y la escalera AVSS OAxTAP RBOTTOM se conecta
una seal est conectado al grupo cuando OARRIP = 0. Cuando OARRIP = 1,
es a la inversa. RLA PARTE SUPERIOR est conectado al grupo y RBOTTOM
est conectado a AVSS. A la entrada de inversin de la Oax proporcionar
un comparador con una tensin umbral programable seleccionada por el
OAFBRx bits. La no entrada de inversin es seleccionada por el OAPx bits.
La histresis puede ser aadido por una retroalimentacin positiva
resistencia externa. La conexin externa para la entrada de inversin
est inhabilitado y el OANx bits son que no te preocupes. El Oax salida
est conectada al canal de entrada ADC segn lo seleccionado por el
OAxCTL0 bits.
20.2.4.5 Modo no inversor PGA en este modo la salida de la Oax est
conectado a la seal est conectado a la entrada de inversin de la RLA
PARTE SUPERIOR y RBOTTOM est conectado a AVSS. La OAxTAP Oax de
configuracin del amplificador inversor con una ganancia programable
[ 1+OAxTAP relacin]. La OAxTAP selecciona el ndice OAFBRx bits. Si el
OAFBRx bits = 0, la ganancia es la unidad. La no entrada de inversin es
seleccionada por el OAPx bits. La conexin externa para la entrada de

inversin est inhabilitado y el OANx bits son que no te preocupes. El
Oax salida est conectada al canal de entrada ADC segn lo seleccionado
por el OAxCTL0 bits.
20.2.4.6 En cascada Controlaror PGA Este modo permite enrutamiento
interno de la OA las seales para conectar en cascada dos o tres OA en
modo no inversor. En este modo, la no entrada de inversin de Oax est
conectado a OA2OUT (OA0), OA0 (OA1), u OA1 (OA2) cuando OAPx = 11. El Oax
salidas estn conectadas a la ADC como canal de entrada seleccionado por
el OAxCTL0 bits.
20.2.4.7 Inversin Modo PGA en este modo, la salida de la Oax est
conectado y multiplexor que permite multiplexar el OAxI0, OAxI1, OAxIA, o
el RLA PARTE SUPERIOR RBOTTOM de salida est conectado a un analgico uno
de los restantes Oea, seleccionado con el OANx bits. La OAxTAP seal est
conectada a la entrada de inversin de la Oax proporcionando un
amplificador inversor con una ganancia de -OAxTAP relacin. La OAxTAP
selecciona el ndice OAFBRx bits. La no entrada de inversin est
seleccionada de la OAPx bits. El Oax salida est conectada al canal de
entrada ADC segn lo seleccionado por el OAxCTL0 bits.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio OA 515 Enviar
NOTA: Utilizando Oax comentarios negativos al mismo tiempo como entrada
de ADC
cuando el pasador conectado a la entrada del negativo multiplexor se
utiliza tambin como un aporte a la ADC, errores de conversin de hasta 5
mV puede ser observada debido a cadas de tensin cableado interno.
20.2.4.8 Amplificador diferencial Este modo permite enrutamiento interno
de la OA las seales de dos opamp que o tres opamp que amplificador de
instrumentacin. La Figura 20-2 muestra un opamp que configuracin de OA0
y OA1. En este modo, la salida de la Oax est conectado a RLA PARTE
SUPERIOR mediante el enrutamiento ajeno a travs de otro Oax en la
inversin modo PGA. RBOTTOM es un bfer de ganancia unidad. Este tampn
se combina con uno o dos restantes Oax para formar el amplificador
diferencial. El Oax salida est conectada al canal de entrada ADC segn
lo seleccionado por el OAxCTL0 bits.
La Figura 20-2 muestra un ejemplo de un opamp que amplificador
diferencial con OA0 y OA1. Los valores del registro de control y se
muestran en la Tabla 20-3. La ganancia del amplificador es seleccionada
por el OAFBRx bits de OA1 y se muestra en la Tabla 20-4. El Oax las
interconexiones se muestran en la Figura 20-3.
Tabla 20-3. Control del amplificador diferencial Two-Opamp Registro
Registro Ajustes (binario)
OA0CTL0 xx xx xx 0 0 OA0CTL1 000 111 0 x0 OA1CTL 11 xx xx x x OA1CTL1 xxx
110 0 x
Tabla 20-4. Ganancia del amplificador diferencial Two-Opamp
OA1 OAFBRx ganar
000 0 001 1 011 010 1/3 2/3 1 100 3 101 4 110 7 111 1/3 15
V2 +
OA1 ! (V2 ! V1) R2
V1 + Vdiff = R1 OA0 ! R1 R2
Figura 20-2. Amplificador diferencial Two-Opamp
OA 516 SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com
OAxI OAPx0 00 OA0I1 01 10 OAxIA OAxIB 11 0 1
OAxI OAPx0 00 OA0I1 01 10 0 OAxIA OAPMx
OAxIB 11 1 + 0 OA0 1 !
000 000 001 001 010 otra cosa OAxRTOP 011 000 100 101 001 110 010 111 011
100 101 110 111 00 01 10 11
Figura 20-3.
OA Funcionamiento Diferencial Two-Opamp
OAPMx 0 1 +
OA1
!
000 001
000 001 otra OAFBRx OAxRTOP 010 3 011 000 100 101 001 4R 4R 110 010 111
011 2R 2 2R OAADCx 3 100 000 R 101 R 110 R 001 R 011 010 111
100 101 110 111
Amplificador OAxFB Oax Interconexiones
Instruments Incorporated 517 OA
La Figura 20-4 muestra un ejemplo de un tres-opamp que amplificador
diferencial con OA0, OA1 y OA2 (Tres opamps no estn disponibles en todos
los dispositivos. Ver datos especficos de cada dispositivo hoja de
aplicacin. ). Configuracin del registro de control se muestran en la
Tabla 20-5. La ganancia del amplificador es seleccionada por el OAFBRx
bits de OA0 y OA2. La configuracin de los OAFBRx OA0 y OA2 deben ser
iguales. Los ajustes de ganancia se muestran en la Tabla 20-6. El Oax las
interconexiones se muestran en la Figura 20-5.
Tabla 20-5. Control del amplificador diferencial Three-Opamp Registro
Registro Ajustes (binario)
OA0CTL0 xx xx xx 0 0 OA0CTL1 xxx 001 0 x OA1CTL0 xx xx xx 0 0 OA1CTL1 000
111 0 x OA2CTL0 11 11 xx x x OA2CTL1 xxx 110 0 x
Tabla 20-6. Ganancia del amplificador diferencial Three-Opamp

OA0/OA2 OAFBRx ganar 000 0 001 1 011 010 1/3 2/3 1 100 3 101 4 110 7 111
1/3 15
V2 + R1 R2 OA0
!
+
OA2
! (V2 ! V1)
Vdiff R2 =
V1 + R1
OA1
! R1 R2
Figura 20-4. Amplificador diferencial Three-Opamp
OA 518 SLAU144J-diciembre de 2004 y revisada 2013 Julio
www.ti.com
OAxI OAPx0 00 OA0I1 01 10 OAxIA 0 +
OA Operacin
OAPMx
OAxIB 11 OAFBRx 1 000 0 001 !
OA0
1 010 3 000
011 001 000 100 001 otra cosa 4R 4R 101 110 010 111 011 2R 2R 100 R 101 R
000 R 010 110 001 111 011
100 101 R 110
00 111 OAxI OAPx0 00 01 OA0I1 10 01 10 11 OAxIA OAxIB 11 000 0 001 1 0
010 1 OAxRTOP 011 000 100 101 001 +
000 OA1
OAPMx
0 OA0TOCA (OA2) + 1 OA2
! OAFBRx 000 000
3 001 010 001 011 otra OAxRTOP 000 4R 100 001 101 010 110 4R 2R 2R 111
011 101 000 100 R 110 R 001 R 010 R 100 111 011 101 110 2 111 OAADCx
OAxFB
OAPMx
110 010 001 ! 111 011
100 101 110 otra 111
Figura 20-5. Amplificador diferencial Three-Opamp Oax Interconexiones
SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar la
Instruments Incorporated 519 OA
OA
OA 20,3 www.ti.com Registros Registros
registros La OA se indican en la Tabla 20-7.
Tabla 20-7. OA Registros
Registro Formulario Registro Direccin de tipo
OA0 Estado inicial registro de control 0 OA0CTL0 read/write 0C0h
Restablecer con POR OA0 registro de control 1 OA0CTL1 read/write 0C1h
Restablecer con POR OA2 control registro 1 OA2CTL1 read/write 0C5h
Restablecer con POR
520 OA SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com OA
20.3.1 Registros OAxCTL0, Opamp que Registro de Control 0
7 6 5 4 3 2 1 0
OANx OAPx OAPMx OAADCx
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0
OANx Bits 7-6 Invertir seleccin de entrada. Estos bits seleccione la
seal de entrada para el OA.
00 OAxI0 01 10 OAxIA OAxI1 (vase el dispositivo de hoja de datos
especficos de seal conectado) 11 OAxIB (vase el dispositivo especfico
de seal)
OAPx Bits 5-4 No seleccionar. Estos bits seleccione la seal de entrada
para el OA no entrada de inversin.
00 OAxI0 01 OA0I1 10 OAxIA (vase el dispositivo especfico de seal) 11
OAxIB (vase el dispositivo especfico para seal conectada)
OAPMx Bits 3-2 velocidad de rotacin. Estos bits seleccione la velocidad
de ascenso/descenso frente al consumo de corriente para la OA.
00, Salida 01 Z alta media baja 10 11
Bits 1-0 Rpido OAADCx OA seleccin de salida. Estos bits, junto con el
OAFCx bits, controlar el encaminamiento de la Oax salida cuando OAPMx
> 0.
Cuando OAFCx = 0:00
OAxOUT externo conectado a los pasadores y entrada de ADC A1, A3, A5 o 01
OAxOUT externo conectado a los pasadores y entrada de ADC A12, A13, A14 o
10 OAxOUT externo conectado a los pasadores y entrada de ADC A1, A3, A5 o
OAxOUT 11 pines externo conectado a entrada de ADC y A12, A13, A14 o
cuando OAFCx > 0:00
OAxOUT para enrutamiento interno OAxOUT slo 01 pines externo conectado a
entrada de ADC y A12, A13, A14 o 10 OAxOUT externa conectada a los
pasadores y entrada de ADC A1, A3, A5 o 11 OAxOUT conectado internamente
a entrada de ADC A12, A13 o A14. De A12, A13, A14 o las conexiones de las
patillas estn desconectados de la ADC.
OA
20.3.2 Registros www.ti.com OAxCTL1, Opamp que Registro de Control 1
7 6 5 4 3 2 1 0
OAFBRx OAFCx OANEXT OARRIP
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Bits 7-5 Oax OAFBRx resistencia
comentarios seleccionar
000 toca 0 - 0R/ 16R 001 (1 - 4R/ 12R 010 toca 2 - 8R/ 8R 011 toca 3 10R/ 6R 100 toca 4 - 12R/ 4R 101 toca 5 - 13R/ 3R 110 toca 6 - 14R/ 2R
111 toca 7 - 15R/ 1R
OAFCx Bits 4-2 Oax control de funcin. Este bit selecciona la funcin de
Oax
000 001 opamp que propsito General Unidad de bfer de ganancia de tres
opamp que amplificador diferencial 010 Unidad bfer de ganancia 100 011
Comparacin de no invertir en Cascada PGA 101 amplificador no inversor
amplificador 110 PGA PGA amplificador inversor amplificador diferencial
OANEXT 111 Bit 1 Oax entrada de inversin exterior. Este bit, si se
establece, se conecta el inversor Oax entrada externa para el pin cuando
el resistencia integrada se utiliza la red.
0 Oax entrada de inversin exterior no disponible 1 Oax entrada de
inversin externa disponible
OARRIP Oax 0 bits conexin de resistencia inversa en modo comparador
0 RLA PARTE SUPERIOR est conectado a RBOTTOM AVSS y est conectado al
grupo cuando OAFCx = 3 1 RLA PARTE SUPERIOR est conectado al grupo y
RBOTTOM est conectado a AVSS cuando OAFCx = 3.
OA 522 SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar
Captulo 21
Comparator_A+
Comparator_A+ es un comparador de tensin analgica. Este captulo
describe el funcionamiento del Comparator_A+ de la familia 2xx.
Tema ... ... ... .
21,1 Comparator_A+ Pgina Introduccin ... ... ... ... ... ... ... .. 524
21.2 Comparator_A+ Operacin ... ... ... ... ... ... 21,3 525 Registros
Comparator_A+ ... ... ... ... ... ... 530
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Comparator_A+ 523
Comparator_A+ Introduccin www.ti.com

21,1 Comparator_A+ Introduccin
La Comparator_A+ mdulo admite precisin pendiente conversin analgica a

digital, tensin de alimentacin supervisin y control externo de las
seales analgicas.
Caractersticas de Comparator_A+ incluyen:
Inversin y no inversin multiplexor terminal de entrada
seleccionable por software RC-filtro para la comparacin de salida
Salida de entrada captura Timer_A Software de control del puerto de
entrada de interrupcin tensin de referencia seleccionable
generador generador Comparador y referencia se puede apagar el
multiplexor de entrada Comparator_A+ diagrama de bloques se muestra en
la Figura 21-1.
P2CA4 P2CA0
00 VCC 0V CA0 CA1 10 01 1 0 CANON SE CAEX CA2 11
0 CAF 1 ICC1B CASHORT ++ 0 0
! ! 1 1 CAOUT 000
001 0 1 CA1 CA2 010 Set_CAIFG Tau ~ 2.0ns CA3 CA4 011 100 0V CA5 101
CA6 CA7 110 111 1 0
CAREFx
P2CA3 P2CA2 P2CA1 CARSEL
0,5 xVCC CAREF ofrecieron 0000 V 0
1 0101 1010
1111 0,25 xVCC
D G S
Figura 21-1. Diagrama de bloques Comparator_A+
NOTA: MSP430G2210: Los canales 2, 5, 6 y 7 estn disponibles. Otros
canales no debe ser habilitado.
524 Comparator_A+ SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com Comparator_A+ funcionamiento

21,2 Comparator_A+
La Operacin mdulo Comparator_A+ est configurado con software de
usuario. La configuracin y el funcionamiento del Comparator_A+ est
explicado en las siguientes secciones.
21.2.1
La administracin pblica utilizada en la comparacin se compara la
tensin analgica en el + y - terminales de entrada. Si el terminal + es
ms positivo que el terminal, la comparacin CAOUT salida es alta. La
comparacin se puede encender o apagar con bit de control CANON SE. La
comparacin debe ser apagado cuando no est en uso para reducir el
consumo de corriente. Cuando la comparacin es apagado, el CAOUT siempre
es baja.
21.2.2
La Entrada analgica entrada analgica Interruptores interruptores
conectar o desconectar los dos terminales de entrada comparacin de
patillas del puerto con el P2Cax bits. Comparacin tanto entradas de
terminal pueden ser controlados en forma individual. La P2Cax bits
permiten:
La aplicacin de una seal externa a los terminales + y - de la

comparacin El enrutamiento de una tensin de referencia interna de un
puerto de salida pin
Internamente, el interruptor de entrada se construye como un T-switch
para suprimir la distorsin en la ruta de la seal.
NOTA: Conexin de entrada utilizada
cuando la comparacin, los terminales de entrada debe estar conectado a
una seal, potencia, o en el suelo. De lo contrario, los niveles flotante
puede causar interrupciones inesperadas y aumento del consumo corriente.
NOTA: MSP430G2210: comparacin los canales 0, 1, 3 y 4 se aplican pero no
est disponible en el pin del dispositivo. Para evitar entradas
flotantes, estos insumos comparacin no debe ser habilitado.
La CAEX poco controla la entrada multiplexor, intercambiar que las
seales de entrada estn conectadas a la base de comparacin terminales +
y -. Adems, cuando la comparacin se intercambian los terminales, la
seal de salida del comparador se invierte. Esta opcin permite que el
usuario determine o para compensar la tensin de offset de entrada
utilizada.
Comparator_A+ Operacin www.ti.com

21.2.3 Cortocircuito de entrada Cambiar
El CASHORT poco cortos la comparator_A+ entradas. Esto se puede utilizar
para construir una muestra sencilla y mantener pulsado para la
comparacin, como se muestra en la Figura 21-2.
Muestreo Condensador, Cs
CASHORT
Entradas analgicas
Figura 21-2. Sample-And Comparator_A+ -Mantener
el tiempo de muestreo es proporcional al tamao del condensador de
entrada muestreo conmutadores en serie con el interruptor y la
resistencia interna es tpicamente en el (Ri), de 2 de 100 pF. El (RI)
constante de tiempo, Tau, para cargar la siguiente ecuacin:
Tau =
(CS), la resistencia de la resistencia de la fuente externa (RS). Un
total de 10 k
. El muestreo condensador CS debe ser mayor muestreo condensador CS se
pueden calcular con el
(RI + RS) x CS
en funcin de la precisin requerida 3 a 10 Tau debe utilizarse como un
tiempo de muestreo. Con 3 condensadores Tau la toma de muestras se carga
a aproximadamente el 95% de las seales de entrada nivel de tensin, con
5 Tau es responsable de ms del 99% y con 10 Tau muestra la tensin es
suficiente para 12 bits.
21.2.4 Filtro de salida
La salida del comparador puede utilizarse con o sin filtro interno.
Cuando el control de la CAF se ha establecido, la salida es filtrada con
un chip RC-filtro.
Cualquier comparacin de salida oscila si la diferencia de tensin en los

bornes de entrada es pequeo. Parsitos internos y externos y los efectos
de acoplamiento y entre lneas de seal, las lneas de suministro de
energa, y otras partes del sistema son responsables de este
comportamiento como se muestra en la Figura 21-3. La comparacin de
oscilacin de salida reduce la precisin y la resolucin de los
resultados de la comparacin. Seleccionar el filtro de salida puede
reducir los errores asociados a comparacin de oscilacin.
www.ti.com Comparator_A+ Operacin

Terminal +
! Terminal
de salida Comparacin Comparacin entradas sin filtrar en comparacin
CAOUT CAOUT salida filtrada en
la Figura 21-3. RC-respuesta de filtro en la salida del comparador
de voltaje de referencia 21.2.5 Generador
generador La tensin de referencia se utiliza para generar se puede
aplicar al terminal de entrada utilizada. La CAREFx bits controlar la
salida VCAREF,que de la tensin generador. La CARSEL comparacin poco
selecciona el terminal al que se aplican a los terminales de entrada
utilizada, el interno se aplica VCAREF. Si las seales externas
referencia generador debe estar desactivado para reducir el consumo de
corriente. La tensin de referencia generator puede generar una fraccin
del dispositivo de VCC o un transistor tensin de umbral fijo de ~0,55 V.
21.2.6 Comparator_A+, Deshabilitar puerto LA CAPD
El Registro de entrada y salida comparacin funciones son multiplexados
con el asociado puerto de E/S pins, que son las puertas CMOS digitales.
Cuando se aplican las seales analgicas a digitales puertas CMOS,
parasitarias corriente puede fluir de VCC y GND (tierra). Este parsito
se produce corriente si la tensin de entrada est cerca del nivel de
transicin de la puerta.
La desactivacin del puerto de amortiguacin pin elimina la parasitosis y
flujo de corriente, por lo tanto reduce el consumo de corriente.
La CAPDx bits, si se establece, desactivar el pin correspondiente bferes
de entrada y salida como se muestra en la Figura 21-4. Cuando consumo de
corriente es crtica, cualquier pasador puerto conectado a las seales
analgicas deben ser personas con discapacidad, con su CAPDx poco.
Seleccin de una patilla de entrada a los sueldos de la administracin
pblica federal con el multiplexor P2Cax bits desactiva automticamente
los bferes de entrada y salida para que la patilla, independientemente
del estado del bit CAPDx asociados.
VCC
VI VO ICC
ICC
VI 0 VCC VCC
LA CAPD.x = 1 VSS
Figura 21-4. Transferencia caracterstica y disipacin de potencia en un

Inversor CMOS/Buffer
NOTA: MSP430G2210:Los canales 0, 1, 3, 4 son ejecutados por no
disponibles en las clavijas. Para evitar estas entradas entradas
flotantes no deben utilizarse.
Comparator_A+
21.2.7 Operacin www.ti.com Comparator_A+ interrumpe
una bandera de interrupcin y un vector de interrupcin estn asociados
con el Comparator_A+ como se muestra en la Figura 21-5. La bandera de
interrupcin CAIFG se establece en el borde de subida o cada de la base
de comparacin de salida, seleccionados por los CAIES poco. Si tanto el
CAIE y el GIE bits son, entonces la bandera CAIFG genera una peticin de
interrupcin. La CAIFG pabelln se restablece automticamente cuando la
peticin de interrupcin se repara o se puede restablecer con software.
VCC CAIE
CAIES IRQ, interrumpir el servicio solicitado D Q 0
1 Reset SET_CAIFG
Figura 21-5. Interrupcin Comparator_A+ Sistema
21.2.8 Comparator_A + utilizada para medir elementos resistivos
El Comparator_A+ puede ser optimizado para medir de forma precisa
mediante elementos resistivos analgico solo pendiente de conversin
digital. Por ejemplo, la temperatura se puede convertir en datos
digitales mediante un termistor, comparando el termistor de tiempo de
descarga del condensador de resistencia de referencia como se muestra en
la Figura 21-6. Una referencia resistencia Rref en comparacin con Rmeas.
Rref Px.x
Rmeas Px.y
CA0 ICC1B ++ Entradas de Captura! ! De Timer_A
0,25 xVCC
Figura 21-6. Sistema de Medicin de Temperatura
el MSP430 recursos utilizados para calcular la temperatura detectada por
Rmeas son:
digital de dos pines de E/S de carga y descarga del condensador.
I/O para fijar la salida alta (VCC) para cargar condensador,
restablecer a la aprobacin de la gestin.
I/O cambiado a de alta impedancia de entrada CAPDx cuando no est en
uso.
Una salida los cargos y las descargas a travs del condensador Rref.
Una salida Rmeas vertidos a travs de capacitor.
El terminal + se conecta al terminal positivo del condensador.
El terminal est conectado a un nivel de referencia, por ejemplo x 0,25
VCC
El filtro de salida se debe utilizar para reducir al mnimo ruido de
conmutacin.
CAOUT utilizado hasta la puerta Timer_A ICC1B, captura tiempo descarga

del condensador.
Ms de un elemento resistivo puede ser medido. Elementos adicionales
estn conectados a CA0 con pines de E/S y se conecta a alta impedancia
cuando no se mide.
www.ti.com
El termistor medicin se basa en una
operacin ratiomtrico Comparator_A+
conversin principio. La proporcin de dos veces descarga de
condensadores se calcula como se muestra en la Figura 21-7.
VC VCC
0.25 VCC
Fase I: Fase II:
Carga y Descarga
tref
Figura 21-7. Distribucin de Temperatura
Rmeas Rref
Fase III: Fase IV: Carga y Descarga
tmeas t
Sistemas de medicin
del valor del condensador debe permanecer constante durante el proceso de
conversin, pero no son crticos y VCC tensin ya que cancelar en la
relacin:
V ref. N !R C ln cam cam V CC = N V ref. ref !R C ln ref V CC
N R cam cam = N R ref ref
Nmeas R = R meas ref Nref
comentarios
Comparator_A+ 529
Comparator_A+ registra
21,3 www.ti.com Comparator_A+ registra
el Comparator_A+ registros se enumeran en la Tabla 21-1.
Tabla 21-1. Registros
Registro Comparator_A+ forma corta Tipo de registro Direccin Estado
inicial
Comparator_A registro de control+ 1 CACTL1 Lectura/escritura 059h Reset
Comparator_A con POR registro de control+ 2 CACTL2 de lectura/escritura
05Ah Restablecer con POR desactivacin de puertos Comparator_A+ LA CAPD
Lectura/escritura 05Bh Restablecer con POR

www.ti.com Comparator_A+ Registros

21.3.1 CACTL1, Comparator_A+ Registro de Control 1
7 6 5 4 3 2 1 0 CANON SE CAEX CARSEL CAREFx CAIE CAIES CAIFG rw- (0) rw(0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
7 Bit CAEX Comparator_A+ exchange. Este bit intercambios entradas la
comparacin comparacin e invierte el resultado.
Bit 6 CARSEL Comparator_A+ referencia seleccionar. Este bit selecciona
qu terminal se aplica en VCAREF.
Cuando CAEX = 0:0
VCAREF se aplica a la terminal + 1 VCAREF se aplica al terminal
Cuando CAEX = 1:0
VCAREF se aplica al terminal 1 VCAREF se aplica a la terminal +
CAREF ofrecieron Bits 5-4 Comparator_A+ referencia. Estos bits seleccione
la tensin de referencia VCAREF.
00 Referencia Interna. Una referencia externa puede ser aplicado.
01 0,25
0,50 10 VCC
11 VCC Diodo referencia
CANON se ha seleccionado 3 bits Comparator_A+. Este bit se convierte en
la base de comparacin. Cuando la comparacin est apagado, no consume
corriente.
Los circuitos de referencia est activado o desactivado
independientemente.
0 De 1 en
2 bits CAIES Comparator_A+ interrumpir borde
borde ascendente seleccione 0 1 borde de cada
CAIE Comparator_A+ 1 Bit enable interrupcin
0 Desactivado Activado
CAIFG 1 Bit 0 La bandera de interrupcin Comparator_A+
0 1 Interrupcin interrupcin pendiente pendiente
SLAU144J-diciembre de 2004 y revisada 2013 Julio Comparator_A+ 531
Comparator_A+ Registros
21.3.2 www.ti.com CACTL2, Comparator_A+, Registro de Control
7 6 5 4 3 2 1 0
CASHORT P2CA4 P2CA3 P2CA2 P2CA1 P2CA0 CAF CAOUT rw- (0) rw- (0) rw- (0)
rw- (0) rw- (0) rw- (0) rw- (0) r- (0) 7 Bit CASHORT cortocircuito de
entrada. Este bit cortometrajes el + y - terminales de entrada.
0 Entradas 1 entradas no est en cortocircuito cortocircuito
P2CA4 Bit 6 seleccin de entrada. Este bit junto con P2CA0 selecciona el
terminal + entrada al CAEX = 0 y el terminal de entrada al CAEX = 1.
(1) P2CA3 bits 5-3 seleccin de entrada. Estos bits seleccione el

terminal de entrada al CAEX = 0 y el terminal + entrada al CAEX = 1.
P2CA2 000 sin conexin P2CA1 CA1 001
010 011 CA2 CA3 CA4 100 101 110 CA5 CA6 CA7 111
P2CA0 Bit 2 seleccin de entrada. Este bit, junto con P2CA4, selecciona
el terminal + entrada al CAEX = 0 y el terminal de entrada al CAEX = 1.
No hay conexin 01 00 CA0 10 CA1 CA2 11
Bit 1 CAF Comparator_A+ filtro de salida
0 salida Comparator_A+ no es filtrada salida 1 Comparator_A+ se filtra
CAOUT Comparator_A+ 0 bits de salida. Este bit indica el valor de la
comparacin. Escribir este bit no tiene efecto.
(1) MSP430G2210: Slo los canales 2, 5, 6 y 7 estn disponibles. Otros
canales no debe estar seleccionada.
21.3.3 LA CAPD, Comparator_A+, Deshabilitar puerto Registro de
7 6 5 4 3 2 1 0
LA CAPD7 LA CAPD6 LA CAPD5 LA CAPD4 LA CAPD3 LA CAPD2 LA CAPD1 LA CAPD0
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
(1) CAPDx Comparator_A+ Bits 7-0 desactivacin de puertos. Estos bits
deshabilitar individualmente el bfer de entrada para las patas del
puerto asociado con Comparator_A+. Por ejemplo, si CA0 es el pin P2.3,
el CAPDx bits se puede utilizar para activar o desactivar individualmente
cada P2.x pin buffer. LA CAPD0 deshabilita P2.0, P2.11 deshabilita la
CAPD, etc.
0 El bfer de entrada est activada.
El bfer de entrada 1 se desactiva.
(1) MSP430G2210: Los canales 2, 5, 6 y 7 estn disponibles. Otros canales
no debe estar desactivado.
Captulo 22
ADC 2013 Julio10
El ADC10 es un mdulo de alto rendimiento a 10-bit del convertidor
analgico-digital. Este captulo describe el funcionamiento del mdulo
ADC10 de la familia 2xx en general. Hay dispositivo con menos de ocho
canales de entrada externa.
Tema ... ... ... .
22,1 ADC10 Pgina Introduccin ... ... ... ... ... ... 22,2 534 ADC10
Operacin ... ... ... ... ... ... ... ... 536 ADC10 registra 22,3 ... ...
... ... ... ... ... ... 552
SLAU144J entre diciembre de 2004 y revisada 2013 Julio10 533 ADC
ADC10 Introduccin www.ti.com

22,1 ADC10 Introduccin
La ADC10 mdulo admite rpido, 10bits conversin analgica a digital. El

mdulo implementa un 10-bit SAR, muestra control select, referencia
generador, transferencia de datos y control (DTC).
El DTC permite ADC10 las muestras que se convierte y almacenar en
cualquier parte de la memoria sin intervencin de la CPU. El mdulo puede
ser configurado con software de usuario para dar soporte a un gran nmero
de aplicaciones.
ADC10 incluye:
Ms de 200 ksps mxima tasa de conversin monot convertidor de 10
bits sin falta Muestra los cdigos y con periodos de muestreo
programables Conversin por software o iniciacin Timer_A
seleccionable por software en el chip de generacin tensin de referencia
(1,5 V o 2,5 V) seleccionable por software interno o externo de
referencia hasta ocho canales de entrada externa (doce en MSP430F22xx
dispositivos) Conversin de canales sensor de temperatura interno, VCC
y referencias externas conversin Seleccionable fuente de reloj canal
nico, repetido de un canal, secuencia y secuencia repetida conversin
ADC modos bsicos y de tensin de referencia se puede apagar por separado
transferencia de datos controlador de almacenamiento automtico de los
resultados de la conversin del diagrama de bloque de la ADC10 se muestra
en la Figura 22-1.
534 ADC SLAU144J10 de diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com ADC10 Introduccin

VeREF+
REFBURST ADC REFOUT SREF10SR1 2_5V REFON INCHx= 0Ah 0 VREF+ 1 1 0 1.5V o
2.5V GRUPO Referencia
VREF! /VeREF! GRUPO Ref_x INCHx SREF1 4 11 10 01 00
Auto CONSEQx SREF0 AVSS ADC10OSC
0000 SREF2 1 ADC 0 ADC10A10SSELx 0001 0001 0010 ADC10DIVx Muestra VR
0011. VR+ 0000 0100 0101 0101 y el divisor ACLK 10 !poco SAR 0110
espera /1... /8 1010 MCLK
A0# A1# A2# A3# A4# A5# A6# A7# 0111 1000 S/H Convertir SMCLK 1111
ADC10CLK 1001 1010 1011 OCUPADO SHSx ISSH 1101 0000 1100 ENC10SC 1110 ADC
SAMPCON SHI Temporizador de Ejemplo
# 0 A12A13A14# # A15No 1111 0101 TA1 / 4/8/1 16/64 pulgadas Sync 1010
1111 TA0 TA2" GRUPO ADC ADC10DF10SHTx MSC
INCHx= 0Bh ADC10MEM
Ref_x
R n Controlador Transferencia de datos RAM, Flash, cualquier otro
perifrico
ADC10SA R
10CT AVSS ADC ADC ADC10TB10B1
# MSP430F22xx slo los dispositivos. Canales A12-A15 estn disponibles en
los canales A12-A15 a11 en canal A otros dispositivos. No todos los
canales estn disponibles en todos los dispositivos.
"TA1 de MSP430F20x2, MSP430G2x31, y MSP430G2x30 dispositivos
Figura 22-1. Diagrama de bloques ADC10

ADC10 Operacin www.ti.com

22,2 ADC10 Funcionamiento
del mdulo ADC10 est configurado con software de usuario. La
configuracin y el funcionamiento del ADC10 se discute en las secciones
siguientes.
22.2.1 10 Bits
ADC ADC El Ncleo ncleo convierte una entrada analgica a la digital de
10 bits representacin y almacena el resultado en la ADC10MEM registro.
El ncleo utiliza dos programable/seleccionar los niveles de tensin los
lmites superior e inferior de la conversin. La salida digital est
escala completa (VR+ y 03FFh) VR-) para definir si la seal de entrada es
igual o superior a cero cuando la seal de entrada (NADC por sus siglas
en ingls) seal es igual o inferior al canal de entrada y la referencia
VR+, y los niveles de tensin se definen en la conversin de VR-. La
memoria.
Los resultados de la conversin puede ser en lnea recta (VR+ y VR-)
formato binario o 2s-complemento formato. La frmula de la conversin
para el ADC resultado cuando se usa el modo de pasadas rectas formato
binario es:
V ! V EN R! N = 1023 ADC V ! V R+ R!
El ADC10 core est configurado por dos registros de control, ADC10CTL0 y
ADC10CTL1. El ncleo est habilitado con el ADC10EN bit. Con pocas
excepciones, la ADC10 bits de control slo puede ser modificado cuando
ENC = 0. ENC debe ajustarse a 1 antes de que cualquier conversin puede
tener lugar.
22.2.1.1 Seleccin de reloj La conversin ADC10CLK se utiliza tanto como
la conversin y el reloj para generar el perodo de muestreo. El ADC10
fuente se selecciona el reloj utilizando el ADC10SSELx bits y puede ser
dividida de 1 a 8 utilizando el ADC10DIVx bits. Posible ADC10CLK SMCLK
fuentes, MCLK, ACLK y oscilador interno ADC10OSC .
El ADC10OSC, generado internamente, se encuentra en el rango 5-MHz, sino
que vara con cada uno de los dispositivos, la tensin de alimentacin, y
la temperatura. Ver el dispositivo de hoja de datos especfica para la
ADC10OSC las especificaciones.
El usuario debe asegurarse de que el reloj elegido para ADC10CLK
permanece activo hasta el final de la conversin. Si el reloj se retira
durante una conversin, la operacin no se completa, y cualquier
resultado no es vlido.
22.2.2 ADC10 entradas y multiplexor
externo El ocho y cuatro internos las seales analgicas son
seleccionados como el canal en la conversin a la entrada analgica
multiplexor. El multiplexor de entrada es una rotura de tipo a fin de
reducir de entrada a inyeccin ruido de entrada que puede ser el
resultado de cambiar de canal (ver Figura 22-2). El multiplexor de
entrada tambin es un T-switch para minimizar el acoplamiento entre los
canales. Canales a los que no estn seleccionados se encuentran aisladas
del A/D, y el nodo intermedio est conectado a tierra analgica (VSS) de

modo que la capacitancia de desviacin est conectado a tierra para
ayudar a eliminar la interferencia.
El ADC10 utiliza la carga mtodo de redistribucin. Cuando las entradas
estn internamente, la accin de conmutacin puede causar oscilaciones en
la seal de entrada. Estos fenmenos transitorios caries y resolver antes
de causar andante conversin.
R ~ 100Ohm
Entrada INCHx Ax
proteccin ESD
Figura 22-2. Multiplexor analgico
SLAU 536 ADC144J10 de diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com ADC10 Operacin

Puerto analgico 22.2.2.1 Seleccin el ADC10 insumos externos Ax, con E/S
de propsito general, que son digitales CMOS gates (vase el VeREF+ ,y
VREF- compartir terminales especficos del dispositivo hoja de datos).
Cuando se aplican las seales analgicas a digitales puertas CMOS,
parasitarias corriente puede fluir de VCC y GND (tierra). Este parsito
se produce corriente si la tensin de entrada est cerca del nivel de
transicin de la puerta. La desactivacin del puerto de amortiguacin pin
elimina la parasitosis y flujo de corriente, por lo tanto reduce el
consumo de corriente. El ADC10AEx bits proporcionan la capacidad de
deshabilitar el puerto pin bferes de entrada y salida.
P2.3 ADC10 y activar ; P2.3 el MSP430F22xx dispositivo configurado para
la entrada analgica BIS.B # 08h, ADC10AE0 ;
dispositivos que no tienen todos los ADC10 canales de entrada externa
hacha o pin de dispositivos disponibles en no deben alterar el registro
de bits predeterminada VeREF+ /VREF+ y VeREF- /VREF- configuracin de la
no disponible los pasadores. Ver hoja de datos especficos del
dispositivo.
Generador de tensin de referencia 22.2.3
El ADC10 mdulo contiene una referencia de tensin seleccionable con dos
niveles de voltaje. Ajuste REFON = 1 permite la referencia interna.
Cuando REF2_5V = 1, el nmero de referencia interna es de 2,5 V. Cuando
REF2_5V = 0, la referencia es de 1,5 V. La tensin de referencia interna
puede ser utilizada internamente (REFOUT = 0) y, cuando REFOUT = 1, en el
exterior en el pin VREF+. REFOUT = 1 slo debe utilizarse si el pin
VREF+y VREF- estn disponibles como los pin de los dispositivos.
Referencias externas pueden ser suministrados para cuando se utilizan las
referencias externas, o cuando VCC es VR+ y se utiliza como VR- a travs
de los terminales A4 y A3 respectivamente.
referencia, el nmero de referencia interna puede ser apagado para
ahorrar energa.
Una referencia positiva externa puede ser compensada mediante ajuste
SREF0 = 1 y SREF1 = 1 (slo los dispositivos con VeREF+ permite utilizar
una referencia externa con una gran resistencia interna en el costo de la
VeREF+ pin). Esta rea de influencia actual. Cuando REFBURST = 1 el
aumento del consumo corriente se limita a la muestra y perodo de

conversin.
Capacidad almacenamiento externo no es necesario para el ADC10 como
fuente de referencia en el ADC12.
22.2.3.1 Caractersticas de baja potencia Referencia Interna El ADC10
generador interno de referencia est diseado para aplicaciones de baja
potencia. La referencia incluye una banda generador de tensin de la
fuente y una influencia independiente. El consumo de corriente de cada
uno de ellos es especificado por separado en el dispositivo especfico de
hoja de datos. Cuando REFON = 1, ambos estn habilitados y cuando REFON =
0 ambos estn deshabilitados. El tiempo de asentamiento cuando REFON se
puede establecer es de aproximadamente 30 s.
Cuando REFON = 1, pero no hay conversin est activa, el bfer se
desactiva automticamente y automticamente re- activar cuando sea
necesario. Cuando el bfer est desactivado, no consume nada corriente.
En este caso, la banda sigue siendo fuente de tensin.
Cuando REFOUT = 1, el bit REFBURST controla el funcionamiento de los
tampones de referencia interna. Cuando REFBURST = 0, el rea de
influencia est encendido de forma continua, lo que permite que el
voltaje de referencia para estar presentes continuamente fuera del
dispositivo. Cuando REFBURST = 1, el rea de influencia se desactiva
automticamente cuando el ADC10 no se converta activamente y se activa
automticamente cuando sea necesario.
El bfer interno de referencia tambin tiene velocidad seleccionable y
ajustes de potencia. Cuando el mximo ndice de conversin es por debajo
de los 50 ksps, ADC10SR = 1, se reduce el consumo de corriente de los
buffer aproximadamente el 50 %.
22.2.4 Auto Apagado
El ADC10 est diseado para aplicaciones de baja potencia. Cuando el
ADC10 no est activamente la conversin, el ncleo se desactiva
automticamente y se activa automticamente cuando sea necesario. El
ADC10OSC tambin se activa automticamente cuando es necesario y los
discapacitados cuando no es necesario. Cuando el ncleo o oscilador est
desactivado, no consume nada corriente.
ADC10
22.2.5 Operacin www.ti.com muestra Distribucin y Conversin
una conversin analgica a digital se inicia con un borde de subida de
seal de entrada muestra SHI. La fuente de SHI es seleccionado con el
SHSx bits e incluye los siguientes:
El ADC10SC poco El Timer_A Unidad de salida 1 El Timer_A Unidad de
salida 0 Los Timer_A Unidad de salida 2 La polaridad de la fuente de la
seal de SHI puede ser invertida con la ISSH poco. El SHTx bits
seleccione el perodo de la muestra 16 o 64 ciclos ADC10CLK. El
temporizador establece muestreo SAMPCON tsample alto para el de 4, 8,
muestra seleccionada perodo despus de la sincronizacin con
ADC10CLK.Total tiempo de muestreo es ms alta a baja SAMPCON transicin
comienza la conversin analgica-digital, que requiere 13 tsync

tsample.El ADC10CLK ciclos, tal y como se muestra en la Figura 22-3.
Start Stop Iniciar la conversin Conversin muestreo El muestreo completo
SHI
SAMPCON 13 x ADC10CLKs
tsample tconvert
tsync
ADC10CLK
Figura 22-3.
22.2.5.1 Distribucin Muestra Muestra consideraciones de oportunidad
cuando SAMPCON Ax = 0 todas las entradas son de alta impedancia. Cuando
SAMPCON = 1, el seleccionado de entrada Ax se puede modelar como una RC
filtro de paso bajo durante el tiempo de muestreo, como se muestra en la
Figura 22-4. Un MUX de resistencia de entrada en serie con tsample, el
condensador de la fuente. El cargo de CI dentro de media (27 pF) es LSB
de la tensin de la fuente para un correcto VS
RI (2 k
) tensin condensador CI VC debe ser de 10-bits conversin.
MSP430 VI = tensin de entrada en la patilla Ax
RS VS = tensin de fuente externa VI RI VS RS= fuente Externa resistencia
interna RI = VC MUX de resistencia de entrada CI CI = capacitancia de
entrada VC = capacitancia-tensin de carga
Figura 22-4. Entrada Analgica circuito equivalente
la resistencia de la fuente .Las siguientes ecuaciones se puede utilizar
para calcular el mnimo tiempo de muestreo para un RS y RI afectan
tsample 10-bit conversion.
tsample > (RS + RI) 11 ln(2) CI
sustituyendo los valores de RI y CI dada anteriormente, la ecuacin se
convierte en:
tsample > (RS + 2 k
) 7,625 27 pF
538 ADC10 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar

Por ejemplo, si R es de 10 k
, tsample debe ser superior a 2,47 s.
Cuando el bfer de referencia se utiliza en modo rfaga, el tiempo de
muestreo debe ser mayor que el tiempo de muestreo y el tiempo de
asentamiento de la zona de memoria, tREFBURST:
t >
11 muestras (R + R ) ln(2) C A S I I {tREFBURST
Por ejemplo, si V y de 2,47 s ADC10SR = 0, o 2,5 s cuando VRef es de
1,5 ADC10SR = 1. RS es de 10 k
, tsample debe ser mayor el dispositivo de hoja de datos especficos de
los parmetros.
Para calcular el rea de influencia tiempo de estabilizacin cuando
utilice una referencia externa, la frmula es la siguiente:
tREFBURST = SR VRef-0,5 s
Donde:
SR = velocidad de ascenso/descenso de amortiguacin ( ~1 s/V ADC10SR = 0
y ~2 s/V ADC10SR = 1) VRef = tensin de referencia externa
Modos 22.2.6 Conversin
ADC10 tiene cuatro modos de funcionamiento seleccionado por el CONSEQx
bits como se indica en el Cuadro 22-1.
Tabla 22-1. Modo de
operacin en modo Resumen CONSEQx
00 canal nico de conversin simple un nico canal se convierte una vez.
01 Secuencia de canales una secuencia de canales se convertir una vez.
Un solo canal 10 repetir un solo canal convertido varias veces.
11 Repite la secuencia de canales una secuencia de canales se convertir
repetidamente.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio 539 ADC10 Enviar

Single-Conversion 22.2.6.1 Modo de un canal nico canal seleccionado por
INCHx se muestrea y se convierte una vez. El ADC resultado se escribe en
ADC10MEM. La Figura 22-5 muestra el flujo de canal nico, nico modo de
conversin. Cuando ADC10SC desencadena una conversin, las conversiones
sucesivas pueden ser desencadenados por la ADC10SC. En el caso de que
otra fuente de disparo se utiliza, ENC debe cambiarse entre cada
conversin.
CONSEQx = 00 ADC10 ENC = ADC10= 1
x = INCHx esperar que ENC = SHS = 0 y ENC =
ENC = 1 o y ADC10SC = Esperar a desencadenar
SAMPCON = ENC = 0 (4/8/ 16/64) x ADC10CLK
Muestra, canal de entrada ENC = 0!
12 X ADC10CLK
Convertir
ENC = 0!
1 X ADC10CLK conversin finaliz, resultado de ADC10MEM, ADC10IFG es
x = canal de entrada Ax
! Conversin resultado es impredecible
la Figura 22-5. Modo Canal nico Single-Conversion
SLAU 540 ADC144J10 de diciembre de 2004 y revisada 2013 Julio

22.2.6.2 Secuencia de modo Canales una secuencia de los canales es
convertido y muestra una vez. La secuencia comienza con el canal
seleccionado por INCHx y disminuye al canal A0. Cada resultado se escribe
ADC a ADC10MEM. La secuencia se detiene despus de la conversin del
canal A0. La Figura 22-6 muestra la secuencia de canales. Cuando ADC10SC

desencadena una secuencia, secuencias sucesivas puede ser activado por el
ADC10SC. En el caso de que otra fuente de disparo se utiliza, ENC debe
cambiarse entre cada secuencia.
CONSEQx = 01 ADC10
ADC10= 1 =
x = ENC INCHx esperar que ENC = SHS = 0 y ENC =
SAMPCON = x = 0
(4/8/ 16/64) x ADC10CLK Muestra, canal de entrada Ax si x > 0,
entonces x = x !1 si x > 0, entonces x = x !1
12 x ADC10CLK MSC = 1 y Convertir MSC = 0 x ! 0 Y x ! 0
1 X10CLK
Conversin ADC, resultado de ADC10MEM, ADC10IFG es
Figura 22-6. Secuencia de modo Canales
SLAU144J-diciembre de 2004 y revisada 2013 Julio 541 ADC10 Enviar
ADC10 Operacin
22.2.6.3 www.ti.com Repeat-Single -Modo de canal un nico canal
seleccionado por INCHx se muestrea y se convierte continuamente. Cada
resultado se escribe ADC a ADC10MEM. La Figura 22-7 muestra la repeticin
de modo de canal nico.
CONSEQx = 10 ADC10 ADC10= 1 =
x = ENC INCHx esperar que ENC = SHS = 0 y ENC =
SAMPCON = ENC = 0
(4/8/ 16/64) ADC10CLK muestra, el canal de entrada Ax
12 x ADC10CLK
MSC MSC = 1 = 0 Convertir y ENC ENC = 1 = 1
1 x ADC10CLK
conversin finaliz, resultado de ADC10MEM, ADC10IFG es
Figura 22-7. Repeat-Single -Modo de canal

22.2.6.4 Repeat-Sequence de modo Canales una secuencia de canales se
realiza un muestreo y convertirse repetidamente. La secuencia comienza
con el canal seleccionado por INCHx y disminuye al canal A0. Cada
resultado se escribe ADC a ADC10MEM. La secuencia termina despus de la
conversin del canal A0, y la siguiente seal de disparo comienza de

nuevo la secuencia.
La Figura 22-8 muestra la repeticin de secuencia de canales.
CONSEQx = 11 ADC10
ADC10= 1 =
x = ENC INCHx esperar que ENC = SHS = 0 y ENC = ENC = 1 o y ADC10SC =
Esperar a desencadenar
SAMPCON =
(4/8/ 16/64) x ADC10CLK Muestra Canal de entrada Ax Si x = 0, entonces x
= PULGADAS ms x = x !1
Si x = 0, entonces x = PULGADAS ms x = x !1 12 x ADC10CLK ENC = 0 y MSC
= 0 x = 0 Convertir y
MSC = 1 (ENC = 1 y o (ENC = 1 1 x ADC10CLK x ! 0)
O x ! 0) Conversin finaliz, resultado de ADC10MEM, ADC10IFG es
Figura 22-8. Repeat-Sequence -de modo Canales
SLAU144J-diciembre 2004-Revisado 2013 Julio 543 ADC10 presentar

22.2.6.5 mediante el MSC poco a configurar el conversor para realizar las
conversiones sucesivas automticamente y lo antes posible, un mltiple de
la muestra y funcin de conversin. Cuando MSC CONSEQx = 1 y > 0, el
primer flanco ascendente de la seal activa SHI la primera conversin.
Las conversiones sucesivas se activan automticamente en cuanto la
conversin previa se ha completado. Un aumento adicional en los bordes
SHI se ignoran hasta que la secuencia se completa en un solo modo de
secuencia o hasta que el ENC poco se coloca en la repeticin de un nico
canal o repetido de modos de secuencia. La funcin de la ENC bit es
invariable cuando se usa el MSC.
22.2.6.6 Detener Las conversiones
ADC10 actividad Parada depende del modo de funcionamiento. Los mtodos
recomendados para detener una conversin activa o la conversin secuencia
son:
Restablecer ENC en un solo canal de conversin simple modo de
conversin se detiene inmediatamente y los resultados son impredecibles.
Para obtener resultados correctos, sondear la ADC10bit ocupado hasta que
reinicie antes de borrar ENC.
Restablecer ENC en la repeticin de un nico canal se detiene la
operacin del convertidor al final de la conversin actual.
Restablecer ENC durante una secuencia o modo repetir la secuencia se
detiene el convertidor al final de la secuencia.
Puede que el modo de conversin se detiene de inmediato mediante el
establecimiento de la CONSEQx = 0 y restablecimiento de la ENC. Datos de
conversin es fiable.
22.2.7 Transferencia de datos ADC10 Controlador
el ADC10 incluye un controlador transferencia de datos (DTC) para
transferir automticamente los resultados de la conversin de ADC10MEM a
otros en posiciones de memoria chip. El DTC se habilita al establecer el
ADC10DTC1 registro a un valor distinto de cero.
Cuando el cdigo est activado, cada vez que el ADC10 realiza una
conversin y carga el resultado a ADC10MEM, la transferencia de datos
est activado. No se requiere intervencin de software para administrar
el ADC10 hasta la cantidad predefinida de datos de conversin ha sido
transferida. Cada DTC transferencia requiere una CPU MCLK. A fin de
evitar cualquier contencin de bus durante el DTC transferencia, la CPU
se detiene, si est activo, para el uno MCLK necesario para la
transferencia.
UN DTC transferencia no deben iniciarse mientras el ADC10 est ocupado.
Software debe asegurarse de que no hay conversin activa o secuencia est
en "en curso" cuando el cdigo est configurado:
continuar con el proceso de configuracin ; Seguro MOV.B #xx,
&ADC10DTC1 ; MOV.W #xxx, &ADC10SA ; JNZ busy_test ; busy_test
BIT.W #OCUPADO, ADC10CTL1 ; ADC10 prueba de actividad BIC.W #ENC,
&ADC10CTL0 ;

One-Block 22.2.7.1 Modo de transferencia, el modo de bloqueo de uno est
seleccionada si el ADC10TB se restablece. El valor de n en ADC10DTC1
define el nmero total de transferencias de un bloque. La direccin de
inicio se define en cualquier parte del MSP430 rango de direcciones
mediante el registro de 16 bits ADC10SA. El bloque termina en ADC10SA +
2n - 2. El modo de transferencia de bloque se muestra en la Figura 22-9.
TB=0
"n" transferencia de ADC10SA+2n!2
ADC10SA+2n!4
DTC
2 transferencia ADC10SA+2 1 transmisin ADC10SA
Figura 22-9. One-Block Transferir
la direccin interna puntero es inicialmente igual a ADC10SA y la
transferencia interna contador es inicialmente igual a "n". El puntero
interno y el contador no son visibles para el mercado del software. El
DTC transfiere la palabra valor de ADC10MEM puntero a la direccin
ADC10SA. Despus de cada transferencia DTC, la direccin interna puntero
se incrementa en dos y la transferencia interna contador se decrementa en
uno.
El DTC transferencias continan con cada carga de ADC10MEM, hasta la
transferencia interna contador es igual a cero. Las transferencias
adicionales no ocurren hasta que EL CDIGO de escritura en ADC10SA.
Cuando se utiliza el cdigo de diagnstico de anomalas en el modo de
bloqueo de la ADC10IFG bandera es slo despus de un bloque completo se
ha transferido. La Figura 22-10 muestra un diagrama de estado de la modo
de bloque.

n=0 (ADC10DTC1)
DTC restablecer
n ! 0
Esperar para escribir a ADC10SA
n = 0 Preparar Inicializar EL DTC init Direccin de inicio inADC10SA DTC
Escribir a ADC10SA
x = n
n es cerrada AD = SA en la lucha contra "x"
Escribir toADC10SA o esperar untilADC10MEM n = 0 se escribe
EL CDIGO
Escribir loco toADC10MEM concluy
Escribir toADC10SA
Esperar para sincronizar con MCLK CPU ready x > 0
operacin DTC
Escribir a ADC10SA
1 x ciclo MCLK
Transferencia de datos a Direccin AD
AD = AD + 2 x = x ! 1 ADC10TB = 0 y
x = 0 ADC10CT = 1
ADC10TB = 0 y ADC10IFG=1 ADC10CT = 0
Figura 22-10. Diagrama de estado de Control de transferencia de datos en
Modo de Transferencia One-Block

Two-Block 22.2.7.2 Modo de transferencia, el de dos bloques se ha
seleccionado el modo si el ADC10TB bit. El valor de n en ADC10DTC1 define
el nmero de transferencias de la manzana. El rango de direcciones del
primer bloque se define en el MSP430 rango de direcciones con el registro
de 16 bits ADC10SA. El primer bloque termina en ADC10SA+2n-2. El rango de
direcciones para el segundo bloque se define como SA+2n a SA+4n-2. Los
dos bloques de modo de transferencia se muestra en la Figura 22-11.
TB=1
2 x "n" transferencia de ADC10SA+4n!2
ADC10SA+4n!4
DTC "n" transferencia ADC10SA+2n!2
ADC10SA+2n!4
2 transferencia ADC10SA+2 1 transmisin ADC10SA
Figura 22-11. Two-Block Transferir
la direccin interna puntero es inicialmente igual a ADC10SA y la
transferencia interna contador es inicialmente igual a "n". El puntero
interno y el contador no son visibles para el mercado del software. El
DTC transfiere la palabra valor de ADC10MEM puntero a la direccin
ADC10SA. Despus de cada DTC transferencia la direccin interna puntero

se incrementa en dos y la transferencia interna contador se decrementa en
uno.
El DTC transferencias continan, con cada carga de ADC10MEM, hasta la
transferencia interna contador es igual a cero. En este punto, el bloque
uno est llena y el ADC10IFG bandera el ADC10B1 bits. El usuario puede
probar el ADC10B1 bit para determinar que un bloque est lleno.
El DTC sigue con el bloque dos. La transferencia interna contador se
vuelve a cargar automticamente con "n". En la siguiente carga del
ADC10MEM, el DTC comienza transferir los resultados de la conversin para
bloquear dos. Despus de n las transferencias se han completado, el
bloque dos est lleno. El ADC10IFG se ha establecido el indicador y el
ADC10B1 poco se borra.
Software de usuario puede probar la ADC10B1 bit para determinar que
bloquear dos est lleno. La Figura 22-12 muestra un diagrama de estado de
los dos de modo de bloque.

n=0 (ADC10DTC1)
DTC restablecer ADC10B1 = 0 ADC10TB = 1
n ! 0 N = 0 Esperar para escribir a ADC10SA Inicializar Preparar EL DTC
init Direccin de inicio inADC10SA EL DTC
Escribir a ADC10SA
x = n
Si ADC10B1 = 0, entonces AD = SA n est enganchada en la "x"
Escribir toADC10SA o esperar untilADC10MEM n = 0 se escribe
EL CDIGO
Escribir loco toADC10MEM concluy
Escribir toADC10SA
Esperar para sincronizar con CPU ready MCLK x > 0
operacin DTC
Escribir a ADC10SA
1 x ciclo MCLK
Transferencia de datos a Direccin AD AD = AD + 2 x = x ! 1
ADC10B1 = 1 x = 0 o ADC10CT=1
ADC10IFG=1 ADC10CT = 0 y Alternar ADC10B1 = 0 ADC10B1
Figura 22-12. Diagrama de estado de Control de transferencia de datos en
Modo de Transferencia Two-Block
22.2.7.3 Transferencia Continua una continua transferencia est

seleccionado si ADC10CT bit est establecido. El DTC no se detiene
despus de uno (en uno de modo de bloque) o de dos (en dos de modo
bloque) ha sido trasladado. La direccin interna puntero y la
transferencia se establece igual a ADC10SA y n respectivamente.
Transferencias continan a partir de un bloque. Si el ADC10CT bit es
cero, EL DTC transferencias cesar despus de la finalizacin de las
transferencias corrientes en el bloque uno (en un modo de bloqueo de
bloque) o dos (en dos de modo de bloque) han sido transferidos.
22.2.7.4 Transferencia CDIGO Tiempo de ciclo de cada ADC10MEM
transferencia, el DTC requiere MCLK uno o dos ciclos de reloj para
sincronizar, uno para la transferencia real (aunque la CPU est
detenido), y un ciclo de tiempo de espera. Porque el DTC utiliza MCLK, el
DTC ciclo tiempo depende de la MSP430 modo de funcionamiento y
configuracin del sistema reloj.
Si el MCLK fuente est activa, pero el CPU se apaga, el DTC utiliza el
MCLK fuente para cada transferencia, sin volver a habilitar la CPU. Si el
MCLK fuente est desactivado, el DTC se reinicia MCLK temporalmente,
obtenidos con DCOCLK, slo durante una transferencia. La CPU permanece
apagado, y MCLK es de nuevo se desactiva despus de que el DTC
transferencia. El tiempo de ciclo mximo DTC para todos los modos de
funcionamiento se muestran en la Tabla 22-2.
Tabla 22-2. El tiempo de ciclo mximo
Modo de funcionamiento de la CPU fuente de reloj DTC Tiempo de ciclo
mximo
modo Activo MCLK = DCOCLK MCLK 3 ciclos modo Activo MCLK = LFXT1CLK MCLK
3 ciclos modo de bajo consumo LPM0/1 = DCOCLK MCLK MCLK 4 ciclos
(1) modo de baja potencia LPM3/4 MCLK = DCOCLK MCLK 4 ciclos + 2 s
modo de baja potencia LPM0/1 MCLK = LFXT1CLK MCLK 4 ciclos modo de bajo
consumo L/MIN3 MCLK = LFXT1CLK MCLK 4 ciclos
(1) modo de baja potencia LPM4 MCLK = LFXT1CLK MCLK 4 ciclos + 2 s
(1) El adicional de 2 s son necesarios para iniciar la DCOCLK. Ver el
dispositivo especfico de hoja de datos de los parmetros.
22.2.8 Con el sensor de temperatura integrado
para usar el sensor de temperatura del chip, seleccione el canal de
entrada analgica INCHx = 1010. Cualquier otra configuracin se realiza
como si un canal externo fue seleccionado, incluyendo seleccin de la
referencia, la conversin- seleccin de memoria, etc.
El sensor de temperatura tpico funcin de transferencia se muestra en la
Figura 22-13. Cuando se utiliza el sensor de temperatura, el periodo de
muestreo debe ser mayor de 30 s. El sensor de temperatura error de
desviacin es grande.
Los valores de la temperatura absoluta derivada de la aplicacin requiere
calibracin. Ver el dispositivo de hoja de datos especfica para los
parmetros. Consulte la Seccin 24.2.2.1 para la calibracin las
ecuaciones.
Seleccionar el sensor de temperatura se enciende automticamente en el
chip de referencia generador como fuente de tensin para el sensor de
temperatura. Sin embargo, no permitir que las selecciones para la
conversin. La referencia opciones para convertir VREF+ de salida o
afectar a la referencia del sensor de temperatura es la misma que con
cualquier otro canal.

v
1,300
1,200
1,100
1,000
0,900
VTEMP=0,00355 (TEMPC)+0.986
0,800
0,700 grados Centgrados
!50 0 50 100
Figura 22-13. Sensor de temperatura Tpico Funcin de transferencia
ADC10 22.2.9 Conexin a tierra y el ruido
como con cualquier de alta resolucin ADC, circuito impreso de
distribucin de la placa y las tcnicas para conexin a tierra debe
ser seguido para eliminar los bucles a tierra, efectos parsitos no
deseados, y el ruido.
Bucles de masa se forman cuando corriente de retorno de las A/D pasa por
caminos que son comunes con otros circuitos analgicos o digitales. Si no
se tiene cuidado, esta corriente puede generar pequeas tensiones offset
no deseados, que pueden aadir o restar de la referencia o voltajes de
entrada del convertidor A/D. Las conexiones que se indican en la figura
Figura 22-14 y 22-15 ayudar a evitar esto.
Adems de puesta a tierra, rizado y picos de ruido en las lneas de
alimentacin de conmutacin digital debido a fuentes de alimentacin de
conmutacin o puede daar la conversin. Libre de ruido diseo es
importante para lograr una gran precisin.
Fuente de Alimentacin Digital DVCC disociacin DVSS 10uf 100nF Analgico
GRUPO Desconexin de Fuente de alimentacin (si est disponible) AVSS
10uf 100nF
Figura 22-14. ADC10 Tierra Consideraciones y el ruido interno (VREF)
550 ADC10 SLAU144J-diciembre de 2004-Revisado 2013 Julio presentar
www.ti.com
DVCC ADC10 Operacin Desconexin de Fuente de Alimentacin Digital DVSS
10uf 100nF GRUPO Analgico Desconexin de Fuente de alimentacin (si est
disponible) AVSS 10uf 100nF
VREF externo mediante un+ /VeREF+ referencia positiva VREF externo
mediante un- /VeREF de Referencia Negativo
Figura 22-15. ADC10 Tierra Consideraciones y el ruido externo (VREF)
22.2.10 ADC10 interrumpe
una interrupcin y un vector de interrupcin se asocian con el ADC10 como

se muestra en la Figura 22-16. Cuando el cdigo no se utiliza (ADC10DTC1
= 0), el ADC10IFG se establece cuando los resultados de la conversin se
cargan en ADC10MEM. Cuando se utiliza EL CDIGO (ADC10DTC1 > 0),
ADC10IFG se establece cuando se completa una transferencia en bloque y la
transferencia interna de n = 0. Si el ADC10IE y el GIE bits se
establecen, a continuacin, el ADC10IFG bandera genera una peticin de
interrupcin. El ADC10IFG pabelln se restablece automticamente cuando
la peticin de interrupcin se realiza un servicio, o bien se puede
restablecer mediante software.
ADC10IE
Conjunto ADC10IFG IRQ, interrumpir el servicio solicitado D Q !n! = 0
ADC10CLK Reset
Figura 22-16. Sistema ADC10 Interrupcin
ADC10 registra
22,3 ADC10 registra
la ADC10 registros se muestran en la Tabla 22-3.
Tabla 22-3.
Breve Formulario Registro
ADC10 entrada habilitar registro 0 ADC10AE0 ADC10 entrada habilitar
registro 1 ADC10AE1 ADC10 0 registro de control ADC10CTL0 ADC10 1
registro de control ADC10CTL1 ADC10 memoria ADC ADC10MEM10 transferencia
de datos 0 registro de control ADC10DTC0 ADC10 transferencia de datos 1
registro de control ADC10DTC1 ADC10 transferencia de datos direccin de
inicio ADC10SA
552 ADC10
www.ti.com
ADC10 registra
Lectura/escritura 04Ah Restablecer con POR Lectura/escritura 04Bh
Restablecer con POR Lectura/escritura 01B0h Restablecer con POR
Lectura/escritura 01B2h Restablecer con POR Leer 01B4h Cambiado
Restablecer con POR Lectura/escritura 01BCh 0200h con POR
www.ti.com ADC10
22.3.1 Registros ADC10CTL0, Registro de Control ADC10 0
15 14 13 12 11 10 9 8
ADC10SHTx SREFx ADC10SR REFOUT REFBURST
2 1 0 MSC REF2_5V REFON ADC10A10IE ADC ADC ADC10IFG ENC10SC rw- (0) rw(0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
solo puede ser modificado si ENC = 0
bits 15-13 SREFx Seleccione referencia.
000 VR+ = VCC y VR- = VSS
001 VR+ = VREF+ y VR- = VSS
010 VR+ = VeREF+ y VR- = VSS. Los dispositivos con VeREF+ slo.
011 VR+ = Buffer VeREF+ y VR- = VSS. Los dispositivos con VeREF+ slo
pin.
100 VR+ = VCC y VR- = VREF-/ VeREF-. Los dispositivos con VeREF- slo el
pasador.
101 VR+ = VREF+ y VR- = VREF-/ VeREF-. Los dispositivos con VeREF+ /patillas.
110 VR+ = VeREF+ y VR- = VREF-/ VeREF-. Los dispositivos con VeREF+ /patillas.
111 VR+ = Buffer VeREF+ y VR- = VREF-/ VeREF-. Los dispositivos con
VeREF+ /- patillas.
ADC10SHTx Bits 12-11 ADC10 muestra y tiempo de espera
4 00 ADC10CLKs 01 8 10 ADC10CLKs 16 11 ADC10CLKs 64 ADC10CLKs
ADC10SR 10 Bits ADC10 frecuencia de muestreo. Este bit selecciona el
bfer de referencia capacidad de transmisin de la velocidad de muestreo
mxima.
Ajuste ADC10SR reduce el consumo de corriente de los tampones de
referencia.
0 Tampones de Referencia admite hasta ~200 ksps 1 tampones de Referencia
admite hasta ~50 ksps
REFOUT Bit 9 salida de referencia
0 Referencia 1 salida salida de referencia. Los dispositivos con VeREF+ /
VREF+ slo pin.
Bit 8 Referencia REFBURST rfaga.
0 Tampones de referencia de manera continua 1 tampones de Referencia
muestra slo durante y conversin
MSC 7 bits mltiples muestras y la conversin. Vlido slo para la
secuencia o se repiten los modos.
0 La toma de muestras requiere un borde de subida de la SHI seal para
activar cada una de las muestras y conversin.
1 El primer flanco ascendente de la seal SHI temporizador activa el
muestreo, pero muestra ms y las conversiones se realizan de forma
automtica tan pronto como la conversin previa se completa
REF2_5V 6 Bit Referencia de tensin del generador. REFON tambin debe
establecerse.
0 1.5 V 2.5 V
REFON 1 Bit 5 generador de referencia
0 Referencia 1 Referencia en
ADC10EN 4 bits ADC10 en
0 ADC 1 ADC1010 de
ADC10IE 3 bits ADC10
SLAU144J-diciembre 2004-Revisado 2013 Julio10 553 ADC presentar
ADC10 registra www.ti.com

ADC10IFG Bit 2 ADC10 bandera de interrupcin. Este bit se configura si
ADC10MEM est cargado con una conversin. Se restablece automticamente
cuando la peticin de interrupcin es aceptado, o que se puede
restablecer mediante software. Cuando se utiliza el CDIGO este indicador
se establece cuando un bloque de transferencias se ha completado.
bits ENC 1
0 Activar la conversin ADC10 1 ADC
ADC10 activado10SC Bit 0 Iniciar la conversin. Controlado por software
de la muestra y de la conversin. ADC10SC y ENC puede establecerse, junto
con una sola instruccin. ADC10SC se restablece automticamente.
0 Ninguna muestra de conversin inicio 1 Inicio de la muestra y de la
conversin
ADC10 554 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com ADC10
22.3.2 Registros ADC10CTL1, ADC10 Registro de Control 1
15 14 13 12 11 10 9 8
INCHx SHSx ADC10DF ISSH
2 1 0
CC10DIVx ADC10SSELx CONSEQx ADC10OCUPADO
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r-0
bits 15-12 Entrada INCHx seleccin de canales. Estos bits seleccione el
canal para una sola conversin o el ms alto del canal para una secuencia
de conversiones. Slo disponible ADC canales deben ser seleccionados. Ver
hoja de datos especficos del dispositivo.
0000 A0 0001 A1 0010 A2 0011 A3 0100 A4 0101 A5 0110 A6 0111 A7 1000
1001 VeREF+ VREF- /VeREF1010 1011 sensor de temperatura (VCC - VSS) / 2 1100 (VCC - VSS) / 2, A12
de MSP430F22xx 1101 dispositivos (VCC - VSS) / 2, A13 de MSP430F22xx 1110
dispositivos (VCC - VSS) / 2, A14 de MSP430F22xx 1111 dispositivos (VCC VSS) / 2, A15 de MSP430F22xx dispositivos
Muestra SHSx Bits 11-10 y mantener pulsado seleccin de la fuente.
00 Bits ADC10SC
(1) 01 Timer_A.A1
(1) 10 Timer_A.A0
(1) 11 Timer_A.A2 (Timer_A.A1 de MSP430F20x0, MSP430G2x31, y MSP430G2x30
dispositivos)
ADC10DF Bit 9 ADC10 formato de datos
binarios directamente 0 1 2 complemento
8 bits ISSH seal invertida muestra-y0, la muestra de seal de entrada no se invierte.
1 La muestra de seal de entrada est invertida.
ADC10DIVx Bits 7-5 ADC10 divisor de reloj
000 /1 001 /2 010 /3 011 /4 100 /101 5 /6 /7 110 111 /8

ADC10SSELx Bits 4-3 ADC10 seleccin de fuente reloj
00 ADC10OSC 01 10 MCLK ACLK SMCLK 11
(1) Temporizador Temporizador de los activadores son0_Ax si ms de un
mdulo de temporizador existe en el dispositivo.

CONSEQx Bits 2-1 Conversin modo de secuencia seleccionar
00 Un solo canal de conversin simple 01 Secuencia de canales 10
Repeticin de un solo canal 11 Repeticin de secuencia de canales
ADC10Bit ocupado 0 ADC10 ocupado. Este bit indica que est activa una
muestra o
0 operacin de conversin no es activo.
1 Una secuencia, muestra, o conversin est activa.
22.3.3 ADC10AE0, Analgico (Entrada) permiten el control Registro 0
7 6 5 4 3 2 1 0
CC10AE0x
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) ADC10AE0x
Bits 7-0 ADC10 de activar. Estos bits activar el pin correspondiente para
la entrada analgica. BIT0 corresponde a A0, el BIT1 corresponde a la A1,
etc. El analgico de habilitacin de canales no se aplican no debe
programarse para 1.
0 Entrada analgica entrada analgica 1 desactivado activado
22.3.4 ADC10AE1, Analgico (Entrada) permiten el control Registro 1
(MSP430F22xx)
7 6 5 4 3 2 1 0
CC10AE1x, Reservado
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) ADC10AE1x
Bits 7-4 ADC10 de activar. Estos bits activar el pin correspondiente para
la entrada analgica. BIT4 corresponde a A12, BIT5 corresponde a A13, el
BIT6 se corresponde con A14, y BIT7 corresponde a A15. El bit de
habilitacin de analgico no aplican los canales no debe programarse a 1.
0 Entrada analgica entrada analgica 1 desactivado activado
reservado reservado Bits 3-0
22.3.5 ADC10MEM, Conversion-Memory Registro, formato binario
15 14 13 12 11 10 9 8 0 0 0 0 0 0 Los resultados de la conversin r0 r0
r0 r0 r0 r0 r r 7 6 5 4 3 2 1 0
Los resultados de la conversin
r r r r r r r r
la conversin Bits 15-0 10-bit los resultados de la conversin se
justifican a la derecha, recto en formato binario. Bit 9 es el MSB. 15-10
Bits son resultados siempre 0.
www.ti.com ADC10
22.3.6 Registros ADC10MEM, Conversion-Memory Registro, 2 Complemento
Formato
15 14 13 12 11 10 9 8
r r r r r r r r 7 6 5 4 3 2 1 0
Los resultados de la Conversin 0 0 0 0 0 0
r r r0 r0 r0 r0 r0 r0
Bits 15-0 la conversin 10 bits son resultados de conversin justificado
a la izquierda, 2 complemento formato. 15 Bits es el MSB. 5-0 Bits son
siempre los resultados 0.
22.3.7 ADC10DTC0, la transferencia de datos Registro de Control 0
7 6 5 4 3 2 1 0
Reservado ADC ADC10TB10CT10B1 ADC ADC10BUSCAR
r0 r0 r0 r0 rw- (0) rw- (0) r- (0) rw- (0) Reservado Bits 7-4 Reserved.
Siempre lea como 0.
ADC10TB 3 bits ADC10 dos modo de bloqueo de
0 cuadra 1 modo de transferencia de dos bloques modo de transferencia
ADC10CT 2 bits ADC10 continua transferencia
0 transferencia de datos se detiene cuando un bloque (de un modo de
bloque) o dos bloques (dos de modo de bloque) han terminado.
1 Los datos se transfieren permanentemente. EL DTC se detiene slo si
ADC10CT, o ADC10SA es escrito.
ADC10B1 bits ADC10 bloque 1. Este bit indica que dos modo de bloqueo de
bloque que se llena con ADC10 los resultados de la conversin.
ADC10B1 es vlido slo despus ADC10IFG se ha establecido la primera vez
durante operacin DTC. ADC10TB se debe ajustar tambin.
0 Bloque 2 Bloque 1 1 llena est lleno
ADC10BUSCAR Bit 0 Este bit normalmente se restablezca.
22.3.8 ADC10DTC1, la transferencia de datos Registro de Control 1
7 6 5 4 3 2 1 0
Transferencias DTC
bits 7-0 Transferencias DTC DTC transferencias. Estos bits definir el
nmero de transferencias de fondos en cada bloque.
0 DTC est desactivado
01h-0FFh Nmero de transferencias por bloque
ADC10
22.3.9 Registros www.ti.com ADC10SA, Direccin de inicio Registro para la
transferencia de datos
15 14 13 12 11 10 9 8
ADC10Sax
2 1 0
0 CC10Sax
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) r0 ADC10Sax Bits
15-1 ADC10 direccin de inicio. Estos bits son la direccin de inicio
para el diagnstico. Una escritura en registro ADC10SA es necesario para
iniciar el DTC transferencias.
0 Bit sin usar sin usar, de slo lectura. Siempre lea como 0.
558 ADC10 SLAU144J entre diciembre de 2004 y revisada 2013 Julio
Captulo 23
ADC 2013 Julio12
El ADC12 es un mdulo de alto rendimiento de 12 bits del convertidor
analgico-digital. Este captulo describe el ADC12 del MSP430x2xx familia
de dispositivos.
Tema ... ... ... .
23,1 ADC12 Pgina Introduccin ... ... ... ... ... ... 23,2 560 ADC12
Operacin ... ... ... ... ... ... ... ... 562 ADC12 registra 23,3 ... ...
... ... ... ... ... ... 574
ADC12 Introduccin www.ti.com

23,1 ADC12 Introduccin
La ADC12 mdulo admite 12 bits conversin analgica a digital. El mdulo
implementa un 12-bit ncleo SAR, muestra control select, generador
referencia y el 16-palabra conversin y control de bfer. La conversin y
control de bfer permite hasta 16 ADC muestras independientes que se
convierte y almacena sin intervencin de la CPU.
ADC12 incluye:
Ms de 200 ksps mxima tasa de conversin monot 12-bit convertidor
con no faltan cdigos Muestra y con periodos de muestreo programable
controlado por software o temporizadores Conversin inicio por
software, Timer_A o Timer_B seleccionable por software en el chip de
generacin tensin de referencia (1,5 V o 2,5 V) seleccionable por
software interno o externo de referencia configurables individualmente
ocho canales de entrada externa canales Conversin de sensor de
temperatura interno, GRUPO y referencias externas canal independiente
de las fuentes de referencia para seleccionar tanto positivas como
negativas referencias conversin Seleccionable fuente de reloj canal
nico, repeticin de un solo canal, secuencia, y repeticin de secuencia
conversin ADC modos bsicos y tensin de referencia se puede apagar
por separado registro de vectores de interrupcin rpida decodificacin
de interrupciones 18 ADC 16 Conversin de registros de almacenamiento
El diagrama de bloques de la ADC12 se muestra en la Figura 23-1.
www.ti.com
VeREF VREF+
V+ / REF. REF!
INCHx 11 10 01
ADC12 Introduccin
REF2_5V REFON INCHx= 0Ah
de
1,5 V o 2,5 V GRUPO
GRUPO Ref_x Referencia
SREF1 00 4
A0 AVSS 0000 SREF2 1 0 ADC12DE
SREF0 ADC12OSC
A1 0001 A2 0010 A3 0011 muestra VR! VR+ A4 y A5 0100 0101 espera SAR 12bits A6 0110 A7 0111 1000 S/H Convertir 1001 1010 1011 OCUPADO
SSELx ADC12
ADC12DIVx
ACLK 0101 divisor 0000 /1 ... /8 1010 MCLK
SMCLK 1111 ADC12CLK
Flotante Flotante 1100 1101 HOJAS0x SHSx
SHP Flotante
ISSH
ENC 1110 4 1111 muestra flotante Temporizador 0000 ADC12SC SHI 1 /4... /
1024 0101 0
0 4 GRUPO SAMPCON
TA1 1 Sync 1010 TB0
HOJAS1x 1111 TB1
INCHx= 0Bh
R CSTARTADDx Ref_x
CONSEQx R
AVSS
Figura 23-1. ADC12
MSC
ADC12MEM0 ADC12MCTL0
! !
16 X 12 16 x 8 memoria bfer de memoria Control ! !
ADC12ADC12MEM15 MCTL15
Diagrama de bloque
comentarios
Copyright 2004-2013,
ADC12 Texas
Instruments Incorporated 561

23,2 ADC12 Funcionamiento
del mdulo ADC12 est configurado con software de usuario. La
configuracin y el funcionamiento del ADC12 en las siguientes secciones
se describe.
23.2.1 12 Bits
ADC ADC El Ncleo ncleo convierte una entrada analgica a la digital de
12 bits representacin y almacena el resultado en la conversin. El
ncleo utiliza dos programable y puede seleccionar los niveles de tensin
definir los lmites superior e inferior de la conversin. La salida
digital est escala completa (VR+ y VR-) a (0FFFh) cuando la seal de
entrada es igual o mayor que el de la produccin (NADC por sus siglas en
ingls) es igual a cero cuando la seal de entrada sea igual o inferior a
VR+, y el canal digital y la tensin de referencia y los niveles se
definen en la VR-. La conversin de entrada control de memoria. La
frmula de conversin de la ADC (VR+ resultado PVDNA
VR-) es:
V - V EN R- N = 4095 ADC V - V R+ Rel ADC12 core est configurado por dos registros de control, ADC12CTL0 y
ADC12CTL1. El ncleo est habilitado con el ADC12EN bit. El ADC12 se
pueden apagar cuando no estn en uso, para ahorrar energa. Con pocas
excepciones, la ADC12 bits de control slo puede ser modificado cuando
ENC = 0. ENC debe ajustarse a 1 antes de que cualquier conversin puede
tener lugar.
23.2.1.1 Seleccin de reloj La conversin ADC12CLK se utiliza tanto como
la conversin y el reloj para generar el periodo de muestreo cuando el
pulso modo de muestreo est seleccionada. El ADC12 fuente se selecciona
el reloj utilizando el ADC12SSELx bits y se pueden dividir de 1 a 8 con
el Divx ADC12bits. Posible ADC12CLK SMCLK fuentes, MCLK, ACLK y un
oscilador interno ADC12OSC.
El ADC12OSC es generado internamente, que se encuentra en el rango 5-MHz,
pero la frecuencia vara con cada uno de los dispositivos, la tensin de
alimentacin, y la temperatura. Ver el dispositivo de hoja de datos
especfica para la ADC12OSC las especificaciones.
La aplicacin debe asegurarse de que el reloj elegido para ADC12CLK
permanece activo hasta el final de la conversin. Si el reloj se retira
durante una conversin, la operacin no se completa y el resultado no es
vlido.
23.2.2 ADC12 entradas y multiplexor
externo El ocho y cuatro internos las seales analgicas son
seleccionados como el canal en la conversin a la entrada analgica
multiplexor. El multiplexor de entrada es una rotura de tipo a fin de
reducir de entrada a inyeccin ruido de entrada que puede ser el
resultado de cambiar de canal (ver Figura 23-2). El multiplexor de
entrada tambin es un T-switch para minimizar el acoplamiento entre los
canales. Canales a los que no estn seleccionados se encuentran aisladas
del A/D, y el nodo intermedio est conectado a tierra analgica (AVSS) de
modo que la capacitancia dispersa est conectado a tierra para ayudar a
eliminar la interferencia.
El ADC12 utiliza la carga mtodo de redistribucin. Cuando las entradas
estn internamente, la accin de conmutacin puede causar oscilaciones en
la seal de entrada. Estos fenmenos transitorios caries y resolver antes
de causar andante conversin.
R ~ 100 Ohmios ADC12MCTLx.0 !3

entrada Ax
proteccin ESD
Figura 23-2. Multiplexor analgico

Puerto analgico 23.2.2.1 Seleccin el ADC12 entradas son multiplexados
en el puerto P6 pins, que son puertas CMOS digitales. Cuando se aplican
las seales analgicas a digitales puertas CMOS, parasitarias corriente
puede fluir de VCC y GND (tierra). Este parsito se produce corriente si
la tensin de entrada est cerca del nivel de transicin de la puerta. La
desactivacin del puerto de amortiguacin pin elimina la parasitosis y
flujo de corriente, por lo tanto, reduce el consumo de corriente. La
P6SELx bits proporcionan la capacidad de deshabilitar el puerto pin
bferes de entrada y salida.
P6.1 y P6.0 ADC12 funcin ; P6.0 y P6.1 configurado para la entrada
analgica BIS.B # 3h, &P6SEL ;
23.2.3
El Generador de tensin de referencia ADC12 contiene un mdulo de
referencia de tensin con dos niveles de voltaje seleccionable 1,5 V y
2,5 V. Cualquiera de estas tensiones de referencia pueden ser utilizadas
internamente y externamente en el terminal VREF+.
Ajuste REFON = 1 permite la referencia interna. Cuando REF2_5V = 1, el
nmero de referencia interna es de 2,5 V.
Cuando REF2_5V = 0, la referencia es de 1,5 V. La referencia puede ser
apagado para ahorrar energa cuando no est en uso.
Para un correcto funcionamiento, la tensin de referencia interna
generador deber ser suministrado con capacidad de almacenamiento en
combinacin paralela de 10- F y 0.1 - para el generador de tensin de
referencia VREF+ y AVSS. La capacidad de almacenamiento es un F
condensadores. A su vez, un mximo de 17 ms se debe desvirtuar los
condensadores de almacenamiento recomendada. Si el nmero de referencia
interna generador no se utiliza para la conversin, la de los
condensadores no son necesarios.
NOTA: La referencia El desacoplamiento
aproximadamente 200 A es necesario de cualquier referencia utilizada por
la ADC12 mientras que los dos STPS se resuelven durante la conversin. La
combinacin paralela de 10- F y 0,1 F condensadores se recomienda para
cualquier referencia, tal y como se muestra en la Figura 23-11.
Referencias externas pueden ser suministrados para VR+ y VR- a travs de
las patillas VeREF+ y VREF- /VeREF- respectivamente.
23.2.4 Ejemplo de Distribucin y Conversin
conversin analgica-digital se inicia con un flanco ascendente de la
seal de entrada muestra SHI. La fuente de SHI es seleccionado con el
SHSx bits e incluye los siguientes:
El ADC12SC poco El Timer_A Unidad de salida 1 El Timer_B Unidad de
salida 0 Los Timer_B 1 Unidad de salida La polaridad de la fuente de la
seal de SHI puede ser invertida con la ISSH poco. La seal SAMPCON
controla el perodo de muestreo y el inicio de conversin. Cuando SAMPCON

es alta, el muestreo est activo. La alta-baja SAMPCON transicin
comienza la conversin analgica-digital, que requiere 13 ADC12CLK
ciclos. Muestra dos diferentes mtodos de distribucin se definen por bit
de control SHP, muestra y modo modo de pulso.

23.2.4.1 Modo extendido muestra la amplia muestra cuando se selecciona el
modo SHP = 0. El SHI seal controla directamente SAMPCON y define la
duracin del perodo de muestra SAMPCON es alta, el muestreo est activo.
El alto-bajo SAMPCON tsample inicia la transicin. Cuando despus de la
sincronizacin con conversin ADC12CLK (ver Figura 23-3).
SHI
SAMPCON 13 x ADC12CLK
tsample tconvert
ADC12t sincronizacin CLK
Figura 23-3.
23.2.4.2 Modo extendido muestra Modo Pulso muestra el pulso se selecciona
el modo muestra cuando SHP = 1. La seal se usa para activar el muestreo
temporizador.
Las hojas0x y HOJAS1x bits de ADC12CTL0 control del intervalo de muestreo
temporizador que define el perodo de muestreo muestreo SAMPCON
temporizador SAMPCON mantiene alta tras la sincronizacin con AD12CLK de
tsample. El intervalo programado tsample. El tiempo de muestreo es
tsample tsync plus (ver Figura 23-4).
La SHTx bits seleccionar el tiempo de muestreo en mltiplos de 4x
ADC12CLK. HOJAS0x selecciona el tiempo de muestreo de ADC12MCTL0 a 7 y
HOJAS1x selecciona el tiempo de muestreo de ADC12MCTL8 a 15.
SHI
SAMPCON 13 x ADC12CLK
tsample tconvert
tsync
ADC12CLK
Figura 23-4. Modo Pulso muestra

23.2.4.3 muestra las consideraciones relativas a los plazos
cuando SAMPCON = 0, todas las entradas son Ax alta impedancia. Cuando

SAMPCON = 1, el seleccionado de entrada Ax se puede modelar como una RC
filtro de paso bajo durante el tiempo de muestreo se muestra en la Figura
23-5. Un MULTIPLEXOR interno de resistencia de entrada de 2 k
) en serie con tsample, como condensador pF) es visto por la fuente. debe
estar cargada de 1/2 CI (mximo de 40 LSB de la tensin de la fuente (VS)
para una correcta
RI (mximo de tensin del condensador CI (VC) de 12 bits.
MSP430 VI = tensin de entrada en la patilla Ax
RS VS = tensin de fuente externa VI RI VS RS= fuente Externa resistencia
interna RI = VC MUX de resistencia de entrada CI CI = capacitancia de
entrada VC = capacitancia-tensin de carga
la resistencia de la fuente siguiente ecuacin puede ser usado para
calcular el tiempo mnimo de muestreo tsample > (RS + RI) 13 ln(2)
RS y RI afectan tsample. La tsample de 12bits conversin:
CI + 800 ns
sustituyendo los valores de RI y CI dada anteriormente, la ecuacin se
convierte en:
tsample > (RS + 2 k
) 9,011 40 pF + 800 ns por ejemplo, si R es de 10 k
, tsample debe ser mayor que 5.13 s.
23.2.5 Conversin Memoria
hay 16 ADC12MEMx conversin registros de memoria para almacenar los
resultados de la conversin. Cada ADC12MEMx est configurado con un
ADC12MCTLx registro de control. La SREFx bits definir la tensin de
referencia y la INCHx bits seleccionar el canal de entrada. La EOS poco
define el final de una secuencia secuencial cuando se utiliza el modo
conversin. Una secuencia los rodillos de ADC12MEM15 a ADC12MEM0 cuando
el EOS en ADC12MCTL15 no est establecido.
La CSTARTADDx bits definir el primer ADC12MCTLx utilizados para ningn
tipo de conversin. Si la conversin modo de un solo canal o repeticin
de un solo canal de la CSTARTADDx puntos a la ADC12MCTLx que se va a
utilizar.
Si la conversin modo seleccionado es cualquier secuencia de canales o
repeticin de secuencia de canales, CSTARTADDx puntos a la primera
ADC12MCTLx ubicacin para ser utilizados en una secuencia. Un puntero, no
visibles a software, se incrementa automticamente a la siguiente
ADC12MCTLx en una secuencia cuando cada conversin completa. La secuencia
contina hasta una EOS poco en ADC12MCTLx es procesada; este es el ltimo
byte de control.
Cuando los resultados de la conversin se escriben en un seleccionado
ADC12MEMx, el pabelln correspondiente en la ADC12IFGx registro.
23.2.6 Conversin ADC12 Modos
El ADC12 tiene cuatro modos de operacin seleccionada por el CONSEQx bits
tal como se muestra en la Tabla 23-1.
Cuadro 23-1. Modo de
operacin en modo Resumen CONSEQx
00 canal nico de conversin simple un nico canal se convierte una vez.
01 Secuencia de canales una secuencia de canales se convertir una vez.
10 Repeticin de un solo canal con un solo canal se convierte varias
veces.
11 Repeticin de secuencia de canales una secuencia de canales se
convertir repetidamente.

Single-Conversion 23.2.6.1 Modo Canal nico un solo canal se muestrea y
se convierte una vez. El ADC resultado se escribe en la ADC12MEMx
CSTARTADDx definida por la bits. La Figura 23-6 muestra el flujo de canal
nico, nico modo de conversin.
Cuando ADC12SC desencadena una conversin, las conversiones sucesivas
pueden ser desencadenados por la ADC12SC.
En el caso de que otra fuente de disparo se utiliza, ENC debe cambiarse
entre cada conversin.
CONSEQx12 = 00 ADC ADC12= 1 =
x = ENC CSTARTADDx esperar que ENC = SHSx = 0 ENC ENC = y = 1 o y ADC12SC
= Esperar a desencadenar
SAMPCON = ENC = 0
SAMPCON = 1 muestra, el canal de entrada definidos en ADC12MCTLx ENC = 0!
SAMPCON =
12 x ADC12CLK
Convertir
ENC = 0!
1 X ADC12CLK conversin finaliz, Resultado almacenado en ADC12MEMx,
ADC12IFG.x es
x = puntero a MCTLx ADC12! Conversin resultado es impredecible
la Figura 23-6. Un canal , Single-Conversion Modo
SLAU 566 ADC144J12 de diciembre de 2004 y revisada 2013 Julio Enviar

23.2.6.2 Secuencia de modo Canales una secuencia de canales se realiza un
muestreo y se convierte una vez. El ADC los resultados se escriben en la
conversin a partir de los recuerdos ADCMEMx CSTARTADDx definida por la
bits. La secuencia se detiene despus de la medicin de la canal con una
serie EOS. La Figura 23-7 muestra la secuencia de canales.
Cuando ADC12SC desencadena una secuencia, las sucesivas secuencias pueden
ser desencadenados por la ADC12SC. En el caso de que otra fuente de
disparo se utiliza, ENC debe cambiarse entre cada secuencia.
CONSEQx = 01 ADC12 de
ADC12= 1
=
x = ENC CSTARTADDx esperar que ENC = SHSx = 0 y ENC =
SAMPCON = EOS.x = 1
= 1 Muestra SAMPCON, el canal de entrada definido en si x < 15

entonces x = x + 1 ADC12MCTLx si x < 15 entonces x = x + 1 o x = 0 x =
0 else
SAMPCON =
12 x ADC12CLK MSC = 1 y (MSC = 0 Convertir SHP = 1 o
y SHP = 0)
EOS.x = 0 y 1 x ADC12CLK EOS.x = 0
Conversin finaliz, Resultado almacenado en ADC12MEMx, ADC12IFG.x es
x = puntero a ADC12MCTLx
Figura 23-7. Secuencia de modo Canales
ADC12 Operacin
23.2.6.3 www.ti.com Repeat-Single -Modo de canal un nico canal es
muestreado y convertirse continuamente. El ADC los resultados se escriben
en la ADC12MEMx CSTARTADDx definida por la bits. Es necesario leer el
resultado tras la complet la conversin, debido a que slo un ADC12MEMx
se utiliza la memoria y es reemplazado por la siguiente conversin. La
Figura 23-8 muestra repetir de modo de canal nico.
ADC12= 1
=
SAMPCON = ENC = 0
SAMPCON = 1 muestra, el canal de entrada definidos en ADC12MCTLx
SAMPCON = 12 x ADC12CLK MSC = 1 y (MSC = 0 Convertir SHP = 1 o y SHP = 0)
ENC = 1 y 1 x ADC12CLK ENC = 1
Conversin finaliz, Resultado almacenado en ADC12MEMx, ADC12IFG.x es
Figura 23-8. Repeat-Single -Modo de canal
568 ADC12 SLAU144J-diciembre 2004-Revisado 2013 Julio Enviar comentarios

23.2.6.4 Repeat-Sequence -de modo Canales una secuencia de canales se
realiza un muestreo y convertido varias veces. El ADC los resultados se
escriben en la conversin recuerdos a partir de la ADC12MEMx CSTARTADDx
definidos por los bits. La secuencia termina despus de la medicin de la
canal con una serie EOS poco, y la siguiente seal de disparo comienza de
nuevo la secuencia. La Figura 23-9 muestra la repeticin de secuencia de
canales.
ADC12= 1
=
SAMPCON = ENC = 0 y 1 = SAMPCON EOS.x = 1 muestra, el canal de entrada
definida en Si EOS.x = 1 y x = ADC12MCTLx CSTARTADDx else {si x < 15
entonces x = x + 1 else SAMPCON = x = 0} Si EOS.x = 1 y x = 12 x ADC12CLK
CSTARTADDx else {si x < 15 Entonces x = x + 1 persona (MSC = 0 Convert
x = 0} o SHP = 0) = 1 y MSC y SHP = 1 1 x ADC12CLK (ENC = 1
Conversin o y EOS.x = 0) (ENC = 1,
o el resultado almacenado en EOS.x = 0) ADC12MEMx, ADC12IFG.x es
Figura 23-9. Repeat-Sequence -de modo Canales
SLAU144J-diciembre 2004-Revisado 2013 Julio 569 ADC12 Enviar comentarios

23.2.6.5 mediante el mltiple de la muestra y convertir (MSC) configurar
el conversor para realizar las conversiones sucesivas automticamente y
lo antes posible, un mltiple de la muestra y convertir funcin est
disponible. Cuando MSC = 1, CONSEQx > 0, y el temporizador de ejemplo
se utiliza, el primer flanco ascendente de la seal activa SHI la primera
conversin. Las conversiones sucesivas se activan automticamente en
cuanto la conversin previa se ha completado. Un aumento adicional en los
bordes SHI se ignoran hasta que la secuencia se completa en un solo modo
de secuencia o hasta que el ENC poco se coloca en la repeticin de un
nico canal o repetido de modos de secuencia. La funcin de la ENC bit es
invariable cuando se usa el MSC.
23.2.6.6 Detener Las conversiones
ADC12 actividad Parada depende del modo de funcionamiento. Los mtodos
recomendados para detener una conversin activa o la conversin secuencia
son:
Restablecer ENC en un solo canal de conversin simple modo de
conversin se detiene inmediatamente y los resultados son impredecibles.
Para obtener resultados correctos, sondear el bit ocupado hasta que se
restablece antes de ENC.
Restablecer ENC en la repeticin de un nico canal se detiene la
operacin del convertidor al final de la conversin actual.
Restablecer ENC durante una secuencia o repeticin de modo de secuencia
se detiene el convertidor al final de la secuencia.
Puede que el modo de conversin se detiene inmediatamente mediante el
establecimiento de la CONSEQx = 0 y el restablecimiento de la ENC. En
este caso, la conversin de datos son fiables.
NOTA: No hay juego de EOS para la secuencia
si no EOS bit est establecido y modo de secuencia est seleccionada, el
restablecimiento de la ENC poco no se detiene la secuencia. Para detener
la secuencia, en primer lugar, seleccione un modo de canal nico y, a
continuacin, restablezca la ENC.
23.2.7 Con el sensor de temperatura integrado
para usar el sensor de temperatura del chip, seleccione el canal de

entrada analgica INCHx = 1010. Cualquier otra configuracin se realiza
como si un canal externo fue seleccionado, incluyendo seleccin de la
referencia, la conversin- seleccin de memoria, etc.
Figura 23-10. Cuando se utiliza el sensor de temperatura, el periodo de
muestreo debe ser mayor de 30 s. El sensor de temperatura error de
desviacin puede ser grande y necesita ser calibrado para la mayora de
las aplicaciones. Ver el dispositivo especfico de hoja de datos de los
parmetros. Consulte la Seccin 24.2.2.1 para la calibracin las
ecuaciones.
Seleccionar el sensor de temperatura se enciende automticamente en el
chip de referencia generador como fuente de tensin para el sensor de
temperatura. Sin embargo, no permitir que las selecciones para la
conversin. La referencia opciones para convertir VREF+ de salida o
afectar a la referencia del sensor de temperatura es la misma que con
cualquier otro canal.
www.ti.com Operacin
v ADC12
1,300
1,200
1,100
1,000
0,900
VTEMP=0,00355 (TEMPC)+0.986
0,800
!50 0 50 100
ADC12 23.2.8 Conexin a tierra y el ruido
como con cualquier de alta resolucin ADC, circuito impreso de
distribucin de la placa y las tcnicas para conexin a tierra debe
ser seguido para eliminar los bucles a tierra, efectos parsitos no
deseados, y el ruido.
Bucles de masa se forman cuando corriente de retorno de las A/D pasa por
caminos que son comunes con otros circuitos analgicos o digitales. Si no
se tiene cuidado, esta corriente puede generar pequeas tensiones offset
no deseados que pueden aadir o restar de la referencia o voltajes de
entrada del convertidor A/D. Las conexiones que se muestran en la Figura
23-11 ayudar a evitar esto.
Adems de puesta a tierra, rizado y picos de ruido en las lneas de
alimentacin de conmutacin digital debido a fuentes de alimentacin de
conmutacin o puede daar la conversin. Libre de ruido con diseo
analgico y digital independiente tierra aviones con un solo punto de
conexin se recomienda para lograr una gran precisin.


DVCC Digital + Fuente de Alimentacin DVSS disociacin 10 uF 100 nF
AV analgica + CC Desconexin de Fuente de Alimentacin AVSS 10 uF 100 nF
con un exterior Ve + REP+ referencia positiva 10 uF 100 nF
con el interno V + REP+ Referencia Generador 10 uF 100 nF
con un exterior V + REP. / VeREF!
Negativos de Referencia 10 uF 100 nF
Figura 23-11. Puesta a tierra y ADC12
23.2.9 Consideraciones Ruido ADC12 interrumpe
la ADC12 tiene 18 fuentes de interrupcin:
ADC12IFG0 a ADC12IFG15 ADC12OV, ADC12MEMx desbordamiento ADC12TOV,
ADC12 tiempo de conversin El desbordamiento IFGx ADC12bits se establecen
cuando sus correspondientes ADC12MEMx registro de memoria est cargada
con una conversin. Una peticin de interrupcin se genera si la
correspondiente iex ADC12bit bit GIE y la estn establecidos. El ADC12OV
condicin ocurre cuando una conversin resultado se escribe en cualquier
ADC12MEMx anterior antes de su conversin fue ledo. El ADC12TOV estado
se genera cuando otra muestra de conversin sea solicitada antes de la
conversin actual se ha completado. El DMA se activa despus de la
conversin de un solo canal modos o despus de la finalizacin de una
secuencia de modos de canal.
23.2.9.1 ADC12IV, vector de interrupcin Generador Todos ADC12 fuentes de
interrupcin y combinado se da prioridad a la fuente un nico vector de
interrupcin. El vector de interrupcin registro ADC12IV se utiliza para
determinar lo que permiti ADC12 fuente de interrupcin pidi una
interrupcin.
La ms alta prioridad habilitada ADC12 interrupcin genera un nmero en
el ADC12IV registro (consulte la seccin 23.3.7 ). Este nmero puede ser
automticamente el software apropiado rutina. Personas con Discapacidad
ADC12 interrumpe no afectan a la ADC12valor IV.
Cualquier acceso (lectura o escritura) de la ADC12IV registro se
restablece automticamente la ADC12OV o el ADC12TOV estado en caso de que
una fue la mayor interrupcin pendiente. Ni interrumpir condicin tiene
un accesible bandera de interrupcin. El ADC12IFGx banderas no se
restablecen con el ADC12acceso IV. ADC12bits IFGx se restablecen
automticamente accediendo a sus asociados ADC12MEMx registro o se puede
poner a cero con el software.
Si interrumpir otro est pendiente despus de la revisin de una peticin
de interrupcin, se genera una interrupcin. Por ejemplo, si el ADC12OV y
ADC12IFG3 interrupciones estn pendientes cuando la rutina de servicio de
interrupcin accede a la ADC12IV registro, la ADC12OV interrumpir estado
rutina de servicio de interrupcin se ejecuta, la ADC12IFG3 genera una
interrupcin.
572 ADC12 SLAU144J entre diciembre de 2004 y revisada 2013 Julio


23.2.9.2 ADC12 Gestin de interrupciones Software Ejemplo
Ejemplo 23-1 muestra el uso recomendado de ADC12IV y el manejo de gastos
generales. El ADC12IV se agrega valor a la PC para ir directamente a la
rutina.
ADC12IFG0 a ADC12IFG14, ADC12TOV, y ADC12OV: 16 ciclos ADC1215:14
ciclos, el controlador de interrupciones de ADC12IFG15 muestra un modo de
comprobar inmediatamente si una interrupcin mayor prioridad se produjo
durante el procesamiento de ADC12IFG15. Esto ahorra nueve ciclos si otro
ADC12 interrupcin est pendiente.
Ejemplo 23-1. Manejo de interrupciones
para ADC12 controlador de interrupcin. ;
Vectores 8-32 2 ; Vector 6: ADC12IFG0 2... ; Vector 4: ADC desbordamiento
de distribucin 2 JMP ADM0 ; 2 vectores: ADC 2 JMP ADTOV desbordamiento ;
Vector 0: No interrumpir 5 JMP ADOV ; Agregar a PC 3 RETI ; Introducir
Rutina de servicio de interrupcin 6 AGREGAR &ADC12IV,PC ; INT_ADC12
; Vector 34: ADC12IFG14 2 ; Controlador para ADC12IFG15 comienza aqu.
JMP No es necesario. JMP ADM14 ;
otros necesitan instrucciones? ; Avanzar como resultado, la bandera se
restablece... ; ADM15 MOV &ADC12MEM15,xxx
; comprobar otros int pendiente ; JMP INT_ADC12 ; ADC12FFD14-ADC12IFG1
controladores ir aqu ; otros necesitan instrucciones? ; Avanzar como
resultado, la bandera se restablece... ; ADM0 MOV &ADC12MEM0,xxx
; Return 5 ; RETI ; Return 5 ; Conv. tiempo de desbordamiento de RETI ;
Return 5 ADTOV... , Asa ADCMEMx desbordamiento RETI ; ADOV...
ADC12 registra
23,3 www.ti.com ADC12 registra
la ADC12 registros se muestran en la Tabla 23-2.
Tabla 23-2. ADC12 Registros
ADC12 0 registro de control ADC12CTL0 read/write 01A0h Restablecer con
POR registro de control ADC12 1 ADC12CTL1 read/write 01A2h Restablecer
con POR ADC12 bandera de interrupcin registro ADC12IFG Lectura/escritura
01A4h Restablecer con POR ADC12 enable interrupcin registro ADC12IE
read/write 01A6h Restablecer con POR ADC12 vector de interrupcin palabra
ADC12IV Leer 01A8h Reset POR ADC12 con memoria 0 ADC12MEM0
Lectura/escritura ha cambiado ADC 0140h12 memoria 1 ADC12MEM1

Lectura/escritura 0142h ha cambiado ADC12 memoria 2 ADC12MEM2 de
lectura/escritura 0144h ha cambiado ADC12 memoria 3 ADC12MEM 3
lectura/escritura 0146h Cambiado ADC12 memoria 4 ADC12MEM4
Lectura/escritura 0148h ha cambiado ADC12 memoria 5 ADC12MEM5
Lectura/escritura 014Ah Cambiado ADC12 memoria 6 ADC12MEM6
Lectura/escritura 014Ch ha cambiado ADC12 memoria 7 ADC12MEM7
Lectura/escritura 014Eh Cambiado ADC12 memoria 8 ADC12MEM8
Lectura/escritura ha cambiado ADC 0150h12 memoria 9 ADC12MEM9
Lectura/escritura 0152h12 memoria inalterable ADC 10 ADC12MEM10
Lectura/escritura 0158h12 memoria inalterable ADC 13 ADC12MEM13
Lectura/escritura 015Ah Cambiado ADC12 memoria 14 ADC12MEM14
Lectura/escritura 015Ch ha cambiado ADC12 memoria 15 ADC12MEM15
Lectura/escritura 015Eh Cambiado ADC12 memoria 0 control ADC12MCTL0
Lectura/escritura 080h Reset POR ADC12 con memoria 1 control ADC12MCTL1
de lectura/escritura 082h Reset POR ADC12 con memoria 3 control ADC12MCTL
3 lectura/escritura 083h Reset POR ADC12 con memoria 4 control ADC12MCTL4
Leer /Escritura 085h Reset POR ADC12 con memoria 6 control ADC12MCTL6
Lectura/escritura 08Ah Restablecer con POR ADC12 control de memoria 11
ADC12MCTL11 Lectura/escritura 08Bh Restablecer con POR ADC12 control de
memoria 12 ADC12MCTL12 Lectura/escritura 08Ch Restablecer con POR ADC12
control de memoria 13 ADC12MCTL13 Lectura/escritura 08Dh Restablecer con
POR ADC12 control de memoria 14 ADC12MCTL14 Lectura/escritura 08Eh
Restablecer con POR ADC12 control de memoria 15 ADC12MCTL15
Lectura/escritura 08Fh Restablecer con POR
www.ti.com ADC12
15 14 13 12 11 10 9 8
HOJAS1x HOJAS0x
2 1 0 MSC REF2_5V120N REFON ADC ADC12OVIE ADC12TOVIE ENC ADC12SC rw- (0)
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
solo puede ser modificado si LA ENC = 0
HOJAS1x Bits 15-12 Muestra de tiempo de espera. Estos bits definir el
nmero de ciclos ADC12CLK en el perodo de muestreo para los registros
ADC12MEM8 a ADC12MEM15.
0000 ADC12CLK 4 ciclos 8 0001 ADC12CLK 16 ciclos 0010 ciclos ADC12CLK 32
0011 ADC12CLK 0100 ciclos 64 ciclos ADC12CLK 96 0101 ADC12CLK 128 ciclos
0110 ciclos ADC12CLK 192 0111 ADC12CLK 256 ciclos 1000 ciclos ADC12CLK
384 1001 ADC12CLK 512 ciclos 1010 ciclos ADC12CLK 768 1011 ADC12CLK 1100
ciclos 1024 ciclos ADC12CLK 1101 1024 ADC12CLK 1110 ciclos 1024 ciclos
ADC12CLK 1111 1024 ADC12CLK ciclos
HOJAS0x Bits 11-8 muestra y tiempo de espera. Estos bits definir el
nmero de ciclos ADC12CLK en el perodo de muestreo para los registros
ADC12MEM0 a ADC12MEM7.
0000 ADC12CLK 4 ciclos 8 0001 ADC12CLK 16 ciclos 0010 ciclos ADC12CLK 32
0011 ADC12CLK 0100 ciclos 64 ciclos ADC12CLK 96 0101 ADC12CLK 128 ciclos
0110 ciclos ADC12CLK 192 0111 ADC12CLK 256 ciclos 1000 ciclos ADC12CLK
384 1001 ADC12CLK 512 ciclos 1010 ciclos ADC12CLK 768 1011 ADC12CLK 1100
ciclos 1024 ADC12CLK 1101 ciclos 1024 ciclos ADC12CLK 1110 1024 ADC12CLK
1111 ciclos 1024 ciclos ADC12CLK
MSC Bit 7 Varias muestras y conversin. Vlido slo para la secuencia o
se repiten los modos.
El muestreo 0 timer requiere un flanco ascendente de la seal para
activar SHI cada una de las muestras y conversin.
1 El primer flanco ascendente de la seal SHI temporizador activa el
muestreo, pero muestra ms y las conversiones se realizan de forma
automtica tan pronto como la conversin anterior ha terminado.
REF2_5V 6 Bit Referencia tensin del generador. REFON tambin debe
establecerse.
0 1,5 1 2,5 V V

REFON 5 bits generador de referencia
ADC12EN Bit 4 ADC12 en
0 ADC12 1 ADC12 en
OVIE ADC12Bit 3 ADC12MEMx de rebose enable interrupcin. La AIE poco
tambin debe estar configurado para permitir la interrupcin.
Interrupcin de desbordamiento 0 discapacitados 1 desbordamiento
habilitado interrupcin
TOVIE ADC12Bit 2 ADC12 conversin de enable interrupcin de
desbordamiento. La AIE poco tambin debe estar configurado para permitir
la interrupcin.
Tiempo de conversin 0 interrupcin de desbordamiento 1 tiempo de
conversin interrupcin de desbordamiento activado
ENC Bit 1
0 habilitar conversin ADC12 desactivada activada 1 ADC12
ADC12SC Bit 0 Iniciar la conversin. Controlado por software de la
muestra y de la conversin. ADC12SC y ENC puede establecerse, junto con
una sola instruccin. ADC12SC se restablece automticamente.
0 Ninguna muestra de conversin de 1 Inicio de la muestra y de la
conversin
ADC12 576 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com ADC12
15 14 13 12 11 10 9 8
CSTARTADDx SHSx SHP ISSH
2 1 0
DIVx ADC12ADC12SSELx CONSEQx OCUPADO ADC12
bits 15-12 Conversin CSTARTADDx direccin de inicio. Estos bits
seleccione conversin ADC12 de registro de memoria se utiliza para una
sola conversin o para la primera conversin de una secuencia. El valor
de CSTARTADDx es de 0 a 0Fh, correspondiente a ADC12MEM0 a ADC12MEM15.
11-10 Bits SHSx Muestra-y-fuente seleccione
00 bits ADC12SC 01 Timer_A.OUT Timer_B1 10.DE0 11.DE1 Timer_B
SHP Bit 9 Muestra-y-pulso de seleccin de modo. Este bit selecciona el
origen de la seal de muestreo (SAMPCON) para que sea el resultado de la
toma de muestras la muestra o temporizador de seal de entrada
directamente.
0 SAMPCON seal proviene de la muestra de seal de entrada.
1 SAMPCON seal proviene de la toma de muestras del temporizador.
ISSH 8 bits seal invertida muestra-y0 La muestra de seal de entrada no se invierte.
1 La muestra de seal de entrada est invertida.
DIVx ADC12Bits 7-5 ADC12 divisor de reloj
000 /1 001 /2 010 /3 011 /4 100 /5 101 /6 110 /7 111
ADC12/8 bits 4-3 SSELx ADC12 reloj
00 seleccin de fuente ADC12OSC 01 10 MCLK ACLK SMCLK
CONSEQx 11 Bits 2-1 Conversin modo de secuencia seleccionar
00 canal nico, de conversin simple 01 Secuencia de canales 10
Repeticin de un solo canal 11 Repeticin de secuencia de canales
ADC12Bit ocupado 0 ADC12 ocupado. Este bit indica que est activa una
muestra o operacin de conversin.
0 Ninguna operacin est activo.
1 Una secuencia, muestra, o conversin est activa.
ADC12
23.3.3 Registros ADC12MEMx, Conversin ADC12
www.ti.com memoria
registra
15 14 13 12 0 0 0 0 r0 r0 r0 r0 7 6 5 4
11 10 9 Conversin 8
rw rw rw rw 3 2 1 0
rw rw rw rw
Conversin Bits 15-0 12-bit los resultados de la conversin se
justificado a la derecha.
rw rw rw rw Bit 11 es el MSB. 15-12 Bits son siempre 0. Por escrito de
los resultados de registros de memoria daa los resultados.
23.3.4 ADC12MCTLx, Conversin ADC12 registros de control Memoria
7 6 5 4 EOS SREFx rw- (0) rw- (0) rw- (0) rw- (0)
EOS 7 bits final de la secuencia. Indica la ltima conversin
3 2 1 0
rw INCHx- (0) rw- (0) rw-rw (0) de (0)
en una secuencia.
0 No 1 fin de la secuencia final de la secuencia
SREFx Bits 6-4 Seleccione referencia
000 VR+ = GRUPO y VR- = AVSS
001 VR+ = VREF+ y VR- = AVSS
010 VR+ = VeREF+ y VR- = AVSS
011 VR+ = VeREF+ y VR- = AVSS
100 VR+ = GRUPO y VR- = VREF-/ VeREF
101 VR+ = VREF+ y VR- = VREF-/ VeREF110 VR+ = VeREF+ y VR- = VREF-/ VeREF111 VR+ = VeREF+ y VR- = VREF-/ VeREFINCHx Bits 3-0 canal de entrada seleccionar
0000 A0 0001 A1 0010 A2 0011 A3 0100 A4 0101 A5 0110 A6 0111 A7 1000
1001 VeREF+ VREF- /VeREF de
diodo temperatura 1010 1011 GRUPO - AVSS) / 2 1100 GND 1101 1110 GND GND
GND
578 1111 ADC12
www.ti.com ADC12
23.3.5 Registros ADC12IE, ADC12 Enable Interrupcin Registro
15 14 13 12 11 10 9 8
ADC12IE15 ADC12IE14 ADC12IE13 ADC12IE12 ADC12IE11 ADC12IE10 ADC12IFG9
ADC12IE8 rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0)
7 6 5 4 3 2 1 0
ADC12ADC12IE7 IE6 IE5 ADC12ADC12ADC12IE4 IE3 IE2 ADC12ADC12IE1 ADC12IE0
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0 ) Rw- (0)
ADC12Bits 15-0 iex enable interrupcin. Estos bits activar o desactivar
la peticin de interrupcin de la ADC12IFGx bits.
23.3.6 ADC12IFG, ADC12 Registro bandera de interrupcin
15 14 13 12 11 10 9 8
ADC12IFG15 ADC12IFG14 ADC12IFG13 ADC12IFG12 ADC12IFG11 ADC12IFG10
ADC12IFG9 ADC12IFG8
2 1 0
ADC12IFG7 ADC12IFG6 ADC12IFG5 ADC12IFG4 ADC12IFG3 ADC12IFG2 ADC12IFG1

ADC12IFG0
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) ADC12Bits
15-0 IFGx ADC12MEMx bandera de interrupcin. Estos bits se establecen
cuando ADC12MEMx correspondiente se carga con una conversin. El
ADC12IFGx bits son cero si el ADC12MEMx correspondiente se puede acceder,
o se puede restablecer con software.
SLAU144J-diciembre 2004-Revisado 2013 Julio 579 ADC12 presentar
ADC12
23.3.7 Registros www.ti.com ADC12IV ADC12 Registro vector de interrupcin
15 14 13 12 11 10 9 8 0 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2
1 0 0 0 ADC12ivx 0 r0 r0 r- (0) r (0) r (0) r (0) r (0) r0 ADC12Bits 15-0
ivx ADC12 vector de interrupcin valor
ADC12IV Fuente de interrupcin Interrupcin bandera de interrupcin
Prioridad contenido 000h sin interrupcin pendiente: 002h ADC12MEMx
desbordamiento (Mayor tiempo de conversin 004h desbordamiento (006h
ADC12MEM0 bandera de interrupcin ADC12IFG0 008h ADC12MEM1 bandera de
interrupcin ADC12IFG1 00Ah ADC12MEM2 bandera de interrupcin ADC12IFG2
00Ch ADC12MEM3 bandera de interrupcin IFG ADC12Eh3 00ADC12MEM4 bandera
de interrupcin ADC12IFG4 010h ADC12MEM5 bandera de interrupcin
ADC12IFG5 012h ADC12MEM6 bandera de interrupcin ADC12IFG6 014h ADC12MEM7
bandera de interrupcin ADC12IFG7 016h ADC12MEM8 bandera de interrupcin
ADC12IFG8 018h ADC12MEM9 bandera de interrupcin ADC12IFG9 01Ah
ADC12MEM10 bandera de interrupcin ADC12IFG10 01Ch ADC12MEM11 bandera de
interrupcin IFG ADC12Eh11 01ADC12MEM12 bandera de interrupcin
ADC12IFG12 020h ADC12MEM13 bandera de interrupcin ADC12IFG13 022h
ADC12MEM14 bandera de interrupcin ADC12IFG14 024h ADC12MEM15 bandera de
interrupcin ADC12IFG15 menor
580 ADC12 SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar
Captulo 24
TLV 2013 JULIO
La Estructura Tag-Length - Valor (TLV) estructura se utiliza en
determinadas MSP430x2xx los dispositivos para proporcionar informacin
especfica del dispositivo de la memoria flash del dispositivo segmenta,
tales como los datos de calibracin. Para los dependientes de un
dispositivo, consulte los datos especficos de cada dispositivo.
Tema ... ... ... .
24.1 TLV Pgina Introduccin ... ... ... ... ... ... ... 24,2 582
Etiquetas compatibles ... ... ... ... ... ... ... 583 24.3 Comprobacin
de integridad de segmenta ... ... ... ... ... ... ... ... TLV 586 24.4
Anlisis Estructura del segmento A ... ... ... ... ... ... ... . 586
SLAU144J entre diciembre de 2004 y revisada 2013 Julio 581 TLV Estructura
TLV www.ti.com
24,1 Introduccin Introduccin
El TLV TLV estructura almacena datos especficos de cada dispositivo en
segmenta. Segmenta el contenido de un dispositivo de ejemplo se muestra
en la Tabla 24-1.
Tabla 24-1. Ejemplo Estructura segmenta
palabra Direccin Byte Superior Etiqueta Byte inferior direccin y
desplazamiento
0x10FE CALBC1_1MHZ CALDCO_1MHZ 0x10F6 + 0x0008 0x10FC CALBC1_8MHZ
CALDCO_8MHZ 0x10F6 + 0x0006 0x10FA CALBC1_12MHZ CALDCO_ 12MHZ 0x10F6 +
0x0004 0x10F8 CALBC1_16MHZ CALDCO_ 16MHZ 0x10F6 + 0x0002 0x10F6 0x08
(longitud) TAG_DCO_30 0x10F6 0x10F4 0xFF 0xFF 0x10F2 0xFF 0xFF 0x10F0
0xFF 0xFF 0x10EE 0xFF 0xFF 0x10CE 0x08 (longitud) TAG_EMPTY 0x10CE 0x10EA
CAL_ADC_25T85 0x10DA + 0x0010 0x10E8 CAL_ADC_25T30 0x10DA + 0x000 E
0x10E6 CAL_ADC_25VREF_FACTOR 0x10DA + 0x000C 0x10E4 CAL_ADC_15T85 0x10DA
+ 0x000A 0x10E2 CAL_ADC_15T30 0x10DA + 0x0008 0x10E0
CAL_ADC_15VREF_FACTOR 0x10DA + 0x0006 0x10DE CAL_ADC_OFFSET 0x10DA +
0x0004 0x10DC CAL_ADC_GAIN_FACTOR 0x10DA + 0x0002 0x10DA 0x10 (longitud)
TAG_ADC12_1 0x10DA 0x10D8 0xFF 0xFF 0x10D6 0xFF 0xFF 0x10D4 0xFF 0xFF
0x10D2 0xFF 0xFF 0x10D0 0xFF 0xFF 0x10CE 0Xff 0xFF 0x10CC 0xFF 0xFF
0x10CA 0xFF 0xFF 0x10C8 0xFF 0xFF 0x10C6 0xFF 0xFF 0x10C4 0xFF 0xFF
0x10C2 0x16 (longitud) TAG_EMPTY 0x10C2 0x10C0 2 complemento del bit a
bit XOR 0x10C0
Los dos primeros bytes de segmenta (0x10C0 y 0x10C1) la suma del resto
del segmento (las direcciones 0x10C2 a 0x10FF).
La primera etiqueta se encuentra en la direccin 0x10C2 y, en este
ejemplo, es el TAG_EMPTY etiqueta. El siguiente byte (0x10C3) es la
longitud de la siguiente estructura. La longitud de esta estructura
TAG_EMPTY es 0x16 y, por lo tanto, la siguiente etiqueta, TAG_ADC12_1, se
encuentra en la direccin 0x10DA. Una vez ms, el siguiente byte contiene
la longitud del TAG_ADC12_1 estructura.
El TLV mapas estructura todo el rango de direcciones 0x10C2 a 0x10FF de
la segmenta. Un programa de rutina a partir de etiquetas segmenta la
direccin 0x10C2 puede extraer toda la informacin incluso si est
almacenado en un dispositivo direccin absoluta.
582 TLV Estructura SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com
24,2 Etiquetas compatibles Etiquetas compatibles
Cada dispositivo contiene un subconjunto de las etiquetas se muestran en

la Tabla 24-2. Ver el dispositivo especfico de hoja de datos para
obtener ms informacin.
Tabla 24-2. Etiquetas compatibles (dispositivo especfico)
Descripcin de la etiqueta
TAG_EMPTY Valor identifica un rea de la memoria sin usar 0xFE TAG_DCO_30
los valores de calibracin de la Contralora a temperatura ambiente y
DVCC = 3 V 0x01 TAG_ADC12_1 los valores de calibracin de la ADC12 mdulo
0x08 TAG_ADC10_1 los valores de calibracin para el mdulo ADC10 0x08
24.2.1 Calibracin LA CONTRALORA TLV Estructura
de calibracin la contralora el BCS+ registros (BCSCTL1 y DCOCTL) se
utilizan. Los valores almacenados en la memoria flash se segmenta por
escrito a la BCS+ registros (ver tabla 24-3).
Cuadro 24-3. La contralora Los datos de calibracin (dispositivo
especfico)
Descripcin de la etiqueta
CALBC Offset1_1MHZ Valor BCSCTL1 para el registro de 1 MHz, TA = 25 C
0x07 CALDCO_1MHZ DCOCTL Valor para el registro de 1 MHz, TA = 25 C 0x06
CALBC1_8MHZ Valor para el BCSCTL1 registro de 8 MHz, TA = 25 C 0x05
CALDCO_8MHZ DCOCTL Valor para el registro de 8 MHz, TA = 25 C 0x04
Los datos de calibracin para la Contralora est disponible 2XX en todos
los dispositivos y se almacena en el mismo direcciones absolutas. El
dispositivo especfico de contenido segmenta se aplica mediante el modo
de direccionamiento absoluto si el cdigo de ejemplo se muestra en el
Ejemplo 24-1 se utiliza.
Ejemplo 24-1. Ejemplo de cdigo usando direcciones absolutas Modo
DCOx y MODx ; Set RSELx MOV.B &CALDCO_1MHZ, &DCOCTL ; y MODx
configuracin MOV.B &CALBC1_1MHZ, &BCSCTL1 ; Seleccione menor
DCOx y calibrar la contralora a 1 MHz CLR.B &DCOCTL ;
El TLV estructura permite el uso de la direccin de la etiqueta
TAG_DCO_30 la contralora direccin de registros.
Ejemplo 24-2 muestra cmo abordar la contralora los datos de calibracin
con el TAG_DCO_30 etiqueta.
Ejemplo 24-2. Ejemplo de cdigo con el TLV
DCOx Estructura y MODx ; Set MAYO ANTES MOV.B 6 (R10), DCOCTL ; MODx
configuracin MOV.B 7 (R10), BCSCTL1 ; Seleccione menor DCOx y ; se
supone que R10 contiene la direccin de la etiqueta TAG_DCO_30 CLR.B
&DCOCTL y calibrar la contralora a 8 MHz ;
SLAU144J-diciembre 2004-Revisado 2013 Julio 583 TLV Estructura presentar
Etiquetas compatibles www.ti.com

24.2.2 TAG_ADC12_1 Calibracin TLV Estructura
Los datos de calibracin correspondientes al mdulo ADC12 consta de ocho
palabras (ver tabla 24-4).
Tabla 24-4. TAG_ADC12_1 Datos de calibracin (dispositivo especfico)

Descripcin de la etiqueta Compensar
CAL_ADC_25T85 VREF2_5 = 1, TA = 85 C 2 C, 12-bits conversin
resultado 0x0E25T30 CAL_ADC_ VREF2_5 = 1, TA = 30 C 2 C, 12-bits
conversin resultado 0x0C
25VREF_FACTOR CAL_ADC_ VREF2_5 = 1, TA = 30 C 2 C 0x0A
15T85 CAL_ADC_ VREF2_5 = 0, TA = 85 C 2 C, 12-bits conversin
resultado 0x08 CAL_ADC_15T30 VREF2_5 = 0, TA = 30 C 2 C, 12-bits
conversin resultado 0x06
CAL_ADC_15VREF_FACTOR VREF2_5 = 0, TA = 30 C 2 C 0x04
CAL_ADC_OFFSET VeREF = 2,5 V, TA = 85 C 2 C, fADC12CLK = 5 MHz 0 X02
CAL_ADC_GAIN_FACTOR VeREF = 2,5 V, TA = 85 C 2 C, fADC12CLK = 5 MHz
0x00
24.2.2.1 Datos de calibracin del sensor de temperatura del sensor de
temperatura est calibrado La tensin interna con referencias. Cada
tensin de referencia (1,5 V y 2,5 V) contiene un valor medido de dos
temperaturas, 30 C 2 C y 85 C 2 C y son almacenados en el TLV
estructura segmenta en la respectiva ubicacin (ver tabla 24-4). La
ecuacin caracterstica de la tensin del sensor de temperatura, en mV,
es:
VSENSE = TCSENSOR Temperatura + VSENSOR REPRESENTA LA (1)
el coeficiente de temperatura, la ecuacin. , En mV, representa la
interseccin y de TCSENSORin mV/ C, representa la pendiente de la
ecuacin. Temp, en C, es la temperatura de VSENSOR REPRESENTA LA
inters.
La temperatura (temperatura, C) puede ser calculado de la siguiente
manera para cada uno de los voltajes de referencia utilizados en la
medicin ADC:
85! 30 Temp= (ADC (raw). CAL_ADC_15T30) 30 CAL_ADC_15T85!
CAL_ADC_15T30 +
85! 30 Temp= (ADC (raw). CAL_ADC_25T30) 30 CAL_ADC_25T85!
CAL_ADC_25T30 + (2)
24.2.2.2 Referencia de tensin integrado Datos de calibracin Los
voltajes de referencia (VREF2_5 = 0 y 1) se midieron a temperatura
ambiente. El valor medido es normalizados por 1,5 V o 2,5 V antes
almacenados en la memoria flash segmenta.
CAL_ADC_15VREF_FACTOR = (VeREF / 1,5 V) 152
La conversin resultado es corregido por el coeficiente con el
CAL_ADC_15VREF_FACTOR (o CAL_ADC_25VREF_FACTOR) y dividiendo el resultado
por 152.
ADC(corregido) = ADC(raw) CAL_ADC_15VREF_FACTOR (1 / 152 )
24.2.2.3 Ejemplo de uso de la calibracin de referencia en el siguiente
ejemplo, el integrado 1.5 -V tensin de referencia se utiliza durante una
conversin.
Conversin resultado: 0x0100 tensin de referencia factor de
calibracin (CAL_ADC_15VREF_FACTOR): 0x7BBB los pasos siguientes muestran
un ejemplo de cmo la conversin ADC12 resultado se puede corregir
mediante el multiplicador de hardware:
1. Multiplicar el resultado por conversin 2 (este paso simplifica la
divisin final).
2. Multiplicar el resultado por CAL_ADC_15VREF_FACTOR.
3. Dividir el resultado por 162 (utilice la parte superior palabra de 32
bits resultado RESHI multiplicacin).
www.ti.com Etiquetas compatibles

en el ejemplo:
1. 0X0100 0x0002 = 0x0200 2. 0X0200 0x7BBB = 0x00F7_7600 3.
0X00F7_7600 0x0001_0000 = 0x0000_00F7 (= 247) El cdigo de ejemplo
utilizando el multiplicador de hardware.
TAG_ADC12_1. ; Se supone que R9 contiene la direccin de la conversin
del ADC, el resultado se almacena en ADC12MEM0 ;
resultado: 16 bits superior ICNEDIATCK ; valor de calibracin OP2 MOV.W
&RESHI, &ADC_COR ; unsigned multiplicar OP1 MOV.W
CAL_ADC_15VREF_FACTOR(R9) , &OP2 ; R10 x 2 MOV.W R10, &ICNEDIATCK
; mover resultado de R10 RLA.W R10 ; el valor corregido est disponible
en ADC_COR MOV.W &ADC12MEM0,R10 ;
24.2.2.4 Offset y datos de la calibracin de ganancia El desplazamiento
del ADC12 se determina y se almacena como un complemento a dos segmenta
en nmero. Correccin de errores del offset se hace agregando la
CAL_ADC_OFFSET a la conversin.
ADC(offset_corrected) = ADC(raw) + CAL_ADC_OFFSET
la ganancia del ADC12, almacenados en el desplazamiento 0x00, se calcula
mediante la siguiente ecuacin.
CAL_ADC_GAIN_FACTOR = (1 / GANANCIA) 152
La conversin resultado es ganar corregido multiplicando con el
CAL_ADC_GAIN_FACTOR y dividiendo el resultado por 152.
ADC(gain_corrected) = ADC(raw) CAL_ADC_GAIN_FACTOR (1 / 152 )
si ambos ganancia y desviacin corregida, la correccin de ganancia se
realiza primero.
ADC(gain_corrected) = ADC(raw) CAL_ADC_GAIN_FACTOR (1 / 152 )
ADC(final) = ADC(gain_corrected) + CAL_ADC_OFFSET
24.2.2.5 Ejemplo de uso y calibracin de offset Ganancia En el ejemplo
siguiente, una tensin de referencia externa se utiliza durante una
conversin.
Conversin resultado: 0x0800 (= 2048) factor de calibracin: 0x7FE0
(error de ganancia: +2 LSB) calibracin de offset: 0xFFFE (2
complemento de -2) Los pasos siguientes, se muestra un ejemplo de cmo la
conversin ADC12 resultado se corrige mediante el multiplicador de
hardware:
1. Multiplicar el resultado por conversin 2 (este paso simplifica la
divisin final).
2. Multiplicar el resultado por CAL_ADC_GAIN_FACTOR.
3. Dividir el resultado por 162 (utilice la parte superior palabra de 32
bits resultado multiplicacin RESHI) 4. Agregar CAL_ADC_OFFSET al
resultado.
En el ejemplo:
1. 0X0800 0x0002 = 0x1000 2. 0X1000 0x8010 = 0x0801_0000 3.
0X0801_0000 0x0001_0000 = 0x0000_0801 (= 2049) 4. 0X801 + 0xFFFE =
0x07FF (= 2047) El ejemplo de cdigo utilizando el multiplicador de
hardware.
Se supone que R9 contiene la direccin de la TAG_ADC12_1. ; La conversin

del ADC resultado se almacena en ADC12MEM0 ;
SLAU144J-diciembre de 2004 y revisada 2013 Julio 585 TLV Estructura
Comprobacin de integridad de segmenta www.ti.com

agregar correccin de la desviacin y uso 16 bits superior ICNEDIATCK
ADD.W CAL_ADC_OFFSET(R9) , &ADC_COR ; valor de calibracin OP2 MOV.W
&RESHI, &ADC_COR ; unsigned multiplicar OP1 MOV.W
CAL_ADC_GAIN_FACTOR(R9) , &OP2 ; 2 MOV.W R10, &ICNEDIATCK R10 ;
mover a R10 RLA.W R10 ; el valor corregido est disponible en ADC_COR
MOV.W &ADC12MEM0,R10 ;
24.3 Comprobacin de integridad de segmenta
el 64 bytes segmenta contiene un 2-byte suma de comprobacin de los datos
almacenados a 0x10C2 hasta 0x10FF en las direcciones 0x10C0 y 0x10C1. La
suma de verificacin es un bit a bit XOR de 31 palabras almacenadas en la
pareja: formato de datos.
Un ejemplo de cdigo para calcular la suma de comprobacin siguiente
complemento de las 31 palabras en 0x10C2 - 0x10FE. ; Comprobacin de la
integridad segmenta por calcular el 2;
en R10. R11 se inicializa con 0x00. ; Se supone que segmenta la Direccin
de inicio es almacenada y
la etiqueta TLV_CHKSUM est establecido en el 0x10C0. ;
ltima palabra incluye? ; Aadir una palabra a suma CMP.W # 0x10FF,R10 ;
Saltar la suma LP0 XOR.W @R10+R11 ; ADD.W #2,R10
Uso segmenta los datos ; suma no es correcto... ; Aadir suma JNZ CSNOK ;
No, agregar ms datos ADD.W TLV_CHKSUM,R11 ; JN LP0
no utilice segmenta los datos ; CSNOK...
24.4 Analizar TLV Estructura del segmento de
cdigo de ejemplo para analizar segmenta sigue.
se almacena en R10. ; Se supone que segmenta la direccin de inicio y
segmenta final? ; Vaya dos bytes CMP.W # 0x10FF,R10 ; LP1 ADD.W #2,R10
TAG_EMPTY? ; S, hecho CMP.B #TAG_EMPTY,0 (R10); JGE HECHO
S, hecho con TAG_EMPTY ; No, seguir JMP LP2 ; T1 JNZ
TAG_ADC12_1? ; T1 CMP.B #TAG_ADC12_1,0 (R10)
S, TAG_ADC12_1 ; No, continuar... ; JNZ T2
hecho con TAG_ADC12_1 ; LP2 JMP
TAG_DCO_30? ; T2 CMP.B #DCO_30,0 (R10)
hecho con TAG_DCO_30 ; set DCOx y MODx JMP LP2 ; S, utilizar, por
ejemplo 8MHz datos y MOV.B 6 (R10), DCOCTL ; Seleccione menor DCOx MOV.B
7 (R10), BCSCTL1 ; No, continuar CLR.B DCOCTL ; JNZ T3
; Prueba de etiqueta "next"... ; T3 ...
Hecho con "next tag" ; JMP LP2
www.ti.com TLV Estructura Anlisis del segmento A

y saltar para continuar con el anlisis hecho ; Aadir longitud a R10 JMP
LP1 ; Tienda de LONGITUD R11 ADD.W R11,R10 ; LP2 MOV.B 1 (R10), R11
SLAU144J-diciembre 2004-Revisado 2013 Julio 587 TLV Estructura presentar
Captulo 25
CAD 2013 Julio12
El DAC12 mdulo es un 12-bit tensin de salida convertidor de digital a
analgico (DAC). Este captulo describe el funcionamiento del mdulo
CAD12 del MSP430x2xx familia de dispositivos.
Tema ... ... ... .
25,1 CAD12 Pgina Introduccin ... ... ... ... ... ... 589 25,2 CAD12
Operacin ... ... ... ... ... ... ... ... DAC12 591 25,3
registros ... ... ... ... ... ... ... ... 595
CAD 588 SLAU144J12 de diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com DAC12 Introduccin

25,1 CAD12 Introduccin
El mdulo CAD12 es un 12-bit tensin de salida DAC. El DAC12 puede ser
configurado en 8 bits o modo de 12 bits y puede utilizarse en combinacin
con el controlador de DMA. Cuando hay varios mdulos CAD12 estn
presentes, pueden ser agrupados para operacin de actualizacin
sincrnica.
Caractersticas de la DAC12 incluyen:
12 bits salida monot 8-bit o 12-bit salida de tensin
programables resolucin tiempo de asentamiento vs consumo de energa
interna o externa seleccin de referencia binarios directamente o 2s
felicitar al formato de datos opcin de auto calibracin de correccin
de la desviacin capacidad de actualizacin sincronizada de mltiples
mdulos CAD12
NOTA: mltiples mdulos CAD12
Algunos dispositivos pueden integrar ms de un DAC12 mdulo. Si ms de un
DAC12 est presente en un dispositivo, y los mltiples mdulos CAD12
funcionan de manera idntica.
A lo largo de este captulo, la nomenclatura aparece como DAC12_xDAT o
DAC12_xCTL para describir nombres de registro. Cuando esto ocurre, la x
se utiliza para indicar qu mdulo CAD12 se est discutiendo. En los
casos donde la operacin es idntica, el registro slo se hace alusin a
CAD12_xCTL.
El diagrama de bloques de la DAC12 mdulo se muestra en la Figura 25-1.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio DAC12 589
DAC12 Introduccin
VeREF+ a ADC12 VREF+ mdulo 2,5 V o 1,5 V referencia fromADC12
DAC12SREFx
CAD
CAD12IR12AMPx www.ti.com
00 01 /3
3
10 11
DAC12LSELx
Derivacin del pestillo 0000
0101 1010 0 TA1 TB2 1 1 1111 0
CAD12GRP
CAD CAD12ENC12_0DAT actualizado
Grupo Lgica de Carga
DAC DAC12SREFx
AVSS
VR12IR! VR+ DAC12_0DE CAD12_0 x3
CAD12RES DAC12_0Pestillo
CAD CAD12DF12_0DAT
DAC12AMPx
00 01 /3
3
10 11
DAC12LSELx
Derivacin Pestillo 0000
0101 0 TA1 1010 1 1 1111 0 TB2
CAD12GRP
CAD CAD12ENC12_1DAT actualizado
Figura 25-1. DAC12
AVSS
VR! VR+ DAC12_1DE CAD12_1 x3
CAD12RES DAC12_1Pestillo
CAD CAD12DF12_1DAT
590 Diagrama de bloques CAD12
www.ti.com CAD12 Operacin

Operacin 25,2 CAD12
El DAC12 mdulo est configurado con software de usuario. La

configuracin y el funcionamiento de la DAC12 se discute en las secciones
siguientes.
25.2.1 DAC12 Core
El DAC12 se puede configurar para funcionar en 8 bits o modo de 12 bits
con el bit DAC12RES. La salida de escala es programable a 1x o 3x, el
voltaje de referencia seleccionado mediante el DAC12IR poco. Esta
caracterstica le permite al usuario controlar el rango dinmico del
DAC12. El DAC12DF bit permite al usuario seleccionar entre datos binarios
directamente y 2s de datos para complementar el DAC. Cuando se utiliza
formato de datos binarios directamente, as como la frmula de la tensin
de salida se presenta en la Tabla 25-1.
Tabla 25-1. DAC12 Escala completa gama (VREF = VeREF+ o VREF+)
Resolucin DAC12RES DAC12IR Frmula Tensin de salida
DAC12_xDAT 12 bits 0 0 V = V 3 DE REF 4096 DAC12_xDAT 12 bits 0 1 V =
V DE REF 4096 DAC12_xDAT 8 bits 1 0 V = V 3 DE REF 256 CAD12_xDAT 8
bits 1 1 V = V DE REF 256
En el modo de 8 bits, el valor mximo utilizable para el CAD12_xDAT es
0FFh. En modo de 12 bits, el mximo valor utilizable para el CAD12_xDAT
es 0FFFh. Los valores mayores que pueden ser escritos en el registro,
pero todos los principales se pasan por alto.
25.2.1.1 DAC12 Seleccin de puerto El DAC12 salidas son multiplexados en
el puerto P6 los pasadores y ADC12 entradas analgicas, y tambin las
patas. Cuando CAD12AMPx > 0, la funcin DAC12 se selecciona
automticamente para los nmeros pin, independientemente VeREF+ del
estado de los asociados y PxDIRx PxSELx bits. El DAC12PO poco selecciona
entre las clavijas P6 y el DAC salidas. Por ejemplo, cuando CAD12PO = 0,
DAC12_0 salidas de P6.6 y VeREF+ pasadores para el DAC12_1 en salidas
P6.7. Cuando CAD12PO = 1, DAC12_0 en salidas DAC12_1 salidas de P6.5.
Consulte el esquema de contactos del puerto del dispositivo especfico
VeREF hoja de datos+ y ms detalles.
DAC12 25.2.2 referencia
La referencia en el DAC12 est configurado para utilizar una tensin de
referencia externa o interna de 1,5 - V/2,5 V referencia del ADC12 mdulo
con el DAC12SREFx bits. Cuando CAD12SREFx = {0,1 } se utiliza como
referencia y al DAC12SREFx = {2,3 } la VeREF+ seal se utiliza como la
seal VREF+ referencia.
Para utilizar el ADC12 referencia interna, debe ser activado y
configurado mediante el ADC12 bits de control.
25.2.2.1 DAC12 Referencia de entrada y salida de tensin almacena la
entrada de referencia buffers y tensin de salida del DAC12 puede ser
configurado para optimizar tiempo de asentamiento vs consumo de energa.
Ocho combinaciones son seleccionados mediante el DAC12AMPx bits. En el
bajo/bajo, el tiempo de asentamiento es el ms lento, y el consumo de
corriente de los buffers es el ms bajo. El medio y alto tienen ms
rpida solucin, pero el consumo de corriente aumenta. Ver el dispositivo
especfico de hoja de datos de los parmetros.
25.2.3 Actualizacin del DAC12 Salida de tensin
El DAC12_xDAT registro puede ser conectado directamente a la DAC12 core o
con bfer doble. El disparador para actualizar el DAC12 salida de tensin
se ha seleccionado con el DAC12LSELx bits.
DAC12 Operacin www.ti.com

Cuando CAD12LSELx = 0 los datos seguro es transparente y la DAC12_xDAT
registro se aplica directamente en el DAC12 core. el DAC12 salida
inmediatamente las actualizaciones al nuevo DAC12 los datos se graban en
el DAC12_xDAT registro, independientemente del estado del bit DAC12ENC.
Cuando CAD12LSELx = 1, DAC12 datos est bloqueado y aplica en el DAC12
core despus se escribe el dato nuevo en CAD12_xDAT. Cuando CAD12LSELx =
2 o 3, los datos est bloqueada en el borde de subida de la Timer_A CCR1
salida o salida Timer_B CCR2 respectivamente. DAC12ENC debe estar
configurado para bloquear los nuevos datos cuando CAD12LSELx > 0.
25.2.4 DAC12_xDAT Formato de Datos
del DAC12 admite tanto binarios directamente felicitar y 2s formatos de
datos. Cuando se utiliza formato de datos binarios directamente, la
escala completa valor de salida es 0FFFh en modo de 12 bits (0FFh en el
modo de 8 bits) como se muestra en la Figura 25-2.
Tensin de salida
0 salida Gran Escala Datos CAD
0 0FFFh
Figura 25-2. Tensin de salida vs DAC12 Los datos, 12-Bit, recto modo
Binario
cuando se utiliza 2s de felicitar al formato de los datos, la gama se
desplaza tal que un DAC12_xDAT valor de 0800h (0080h en modo de 8 bits)
resultado cero tensin de salida, 0000h es el de escala media tensin de
salida, y 07FFh (007Fh para modo de 8 bits) es la escala completa salida
de tensin (vase la Figura 25-3 25-3 25-3 25-3).
Tensin de salida
de gran escala
Mid-Scale Salida
datos CAD 0
0800h ( ! 2048) 07FFh (+2047) 0
Figura 25-3. Tensin de salida vs DAC12 Datos, 12-bits, 2s25.2.5 Modo Complemento Amplificador de salida DAC12 Calibracin de
Offset
La tensin de compensacin del DAC12 amplificador de salida puede ser
positivo o negativo. Cuando el desplazamiento es negativo, el
amplificador de salida los intentos de la tensin negativa pero no puede
hacerlo. La tensin de salida permanece en cero hasta que el DAC12
entrada digital produce un voltaje de salida positiva suficiente para
superar la tensin de desplazamiento negativo, con el resultado de la
funcin de transferencia se muestra en la Figura 25-4.
592 CAD SLAU144J12 de diciembre de 2004-Revisado 2013 Julio presentar
www.ti.com DAC12
0 Operacin Tensin de salida
DAC datos negativos
Figura 25-4. Desplazamiento negativo
cuando el amplificador de salida tiene un desplazamiento positivo,
entrada digital de cero no da como resultado una tensin de salida
El DAC12 tensin de salida alcanza el nivel mximo de salida antes
DAC12 datos alcanza el mximo cdigo. Esto se muestra en la Figura
una
cero.
de la
25-5.
Tensin de salida
0 Vcc
Datos CAD Cdigo gran escala
Figura 25-5. Desplazamiento positivo
el DAC12 tiene la capacidad de calibrar la tensin de compensacin del
amplificador de salida. Ajuste de la DAC12CALON poco inicia la
calibracin de offset. La calibracin debe completar antes de utilizar el
DAC12.
Cuando se completa la calibracin, la DAC12CALON poco se restablece
automticamente. El DAC12AMPx bits debe estar configurado antes de la
calibracin. Para obtener los mejores resultados de la calibracin,
puerto y actividad de la CPU debe ser minimizado durante la calibracin.
25.2.6 Agrupar varios mdulos CAD12
mltiples DAC12s pueden agruparse en la bit DAC12GRP para sincronizar la
actualizacin de cada salida DAC12. Hardware garantiza que todos los
mdulos de CAD12 actualizacin simultneamente un grupo independiente de
cualquier interrupcin o NMI.
DAC12_0 y DAC12_1 se agrupan mediante el establecimiento de la DAC12GRP
poco de CAD12_0. El DAC12GRP poco de CAD12_1 es que no te preocupes.
Cuando CAD12_0 y DAC12_1 se agrupan:
El DAC12_1 CAD12LSELx bits seleccione la actualizacin tanto de los
DACs El DAC12LSELx bits tanto para cda debe ser > 0 El DAC12ENC
bits de ambos DACs debe ajustarse a 1
Cuando CAD12_0 y DAC12_1 se agrupan, tanto DAC12_xDAT registros deben
estar por escrito antes de la salida de actualizacin, incluso si los
datos de uno o ambos de los DACs no cambia. La Figura 25-6 muestra un
pestillo de tiempo de actualizacin ejemplo para agrupar DAC12_0 y
DAC12_1.
Cuando CAD12_0 CAD12GRP = 1 y tanto CAD CAD12_X12LSELx > 0 y DAC12ENC
= 0, ni DAC12 actualizaciones.
DAC12 Operacin www.ti.com

DAC12_0 CAD12_0 y DAC12_1 CAD12GRP actualizan simultneamente DAC12_0
CAD12ENC TimerA_OUT1
CAD12_0DAT Nuevos Datos CAD12_1DAT DAC12_0 actualizado nuevos datos
CAD12_0 Gatillo de cerrojo
DAC12_0 CAD12LSELx = 2 CAD12_0 CAD12LSELx > 0Y12_1 CAD CAD12LSELx = 2
Figura 25-6. DAC12 Actualizacin del Grupo Ejemplo, Timer_A3 Gatillo

NOTA: CAD12 Tiempo de asentamiento
El controlador DMA es capaz de transferir datos en el DAC12 ms rpido
que el DAC12 salida puede resolver. El usuario debe asegurar el DAC12
tiempo de estabilizacin no es violado cuando se usa el controlador de
DMA. Ver el dispositivo especfico de hoja de datos de los parmetros.
25.2.7 EL CAD12 interrumpe
el DAC12 vector de interrupcin se comparte con el controlador de DMA en
algunos dispositivos (ver datos especficos de cada dispositivo hoja de
asignacin de interrupciones). En este caso, el software debe verificar
el DAC12IFG y DMAIFG banderas para determinar el origen de la
interrupcin.
El DAC12IFG poco se define al CAD12LSELx > 0 y DAC12 los datos se
trabada desde el DAC12_xDAT datos registro en el pestillo. Cuando
CAD12LSELx = 0, el DAC12IFG bandera no est establecido.
Un conjunto DAC12IFG bit indica que el DAC12 est listo para los nuevos
datos. Si tanto el DAC12IE y los GIE bits se establecen, el DAC12IFG
genera una peticin de interrupcin. El DAC12IFG bandera no se
restablecer automticamente. Debe ser restablecido por software.
594 CAD SLAU144J12 de diciembre de 2004 y revisada 2013 Julio presentar
www.ti.com
25,3 CAD12 registra
el DAC12 registros se enumeran en la Tabla 25-2.
Tabla 25-2.
Breve Formulario Registro
DAC12_0 CAD12_0CTL12_0 CAD datos CAD12_0DAT DAC12_1 control
DAC12_1CTL12_1 CAD datos CAD12_1DAT
comentarios
DAC12 Registros
Registros DAC12
Lectura/escritura 01C0h Restablecer con POR Lectura/escritura 01C8h
Restablecer con POR Lectura/escritura 01C2h Restablecer con POR
Lectura/escritura 01Cah Restablecer con POR
DAC12 595
Registros DAC12
25.3.1 www.ti.com DAC12_xCTL, DAC12 Registro de Control
15 14 13 12 11 10 9 8
CAD CAD12PO12SREFx DAC12RES DAC12LSELx CALON CAD CAD12
rw12IR- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 7 6 5
4 3 2 1 0
CAD12AMPx CAD CAD12DF12IE DAC12IFG CAD CAD12ENC12GRP

solo puede ser modificado si DAC12ENC = 0
CAD12PO 15 Bit DAC12
0 seleccin de salida DAC12_0 salida P6.6, DAC12_1 salida de P 6,7 1
CAD12_0 salida VeREF+, DAC12_1 P6.5 salida de
DAC12SREFx 14-13 bits DAC12 seleccionar tensin de referencia
VREF+ 00
01
10 VREF+VeREF+
11 VeREF+
CAD12RES 12 Bits DAC12 resolucin
0 resolucin de 12 bits 1 8-bit
DAC12LSELx resolucin 11-10 bits DAC12 seleccin de carga. Selecciona la
carga detonante de la DAC12 pestillo. DAC12ENC se debe establecer en el
DAC para actualizar, excepto cuando CAD12LSELx = 0.
00 DAC12 pestillo las cargas cuando CAD12_xDAT escrito (CAD12ENC se
omite) 01 DAC12 pestillo las cargas cuando CAD12_xDAT escrito, o, cuando
se agrupan, cuando todos CAD12_xDAT registra en el grupo se han escrito.
Borde de subida de 10 Timer_A.A1 (TA1) 11 borde de subida de Timer_B.A2
(TB2)
CAD12CALON 9 Bit DAC12 de calibracin. Este bit DAC12 inicia la secuencia
de calibracin y compensacin se restablece automticamente cuando la
calibracin se completa.
Calibracin 0 1 no est activo Inicio de la calibracin/calibracin en
curso
CAD12IR 8 Bit DAC12 rango de entrada. Este bit establece la referencia de
entrada y salida de tensin.
DAC12 0 de salida de escala = 3x 1 de tensin de referencia DAC12 de
salida de escala = 1x tensin de referencia
DAC12AMPx Bits 7-5 CAD12 amplificador. Estos bits seleccione tiempo de
asentamiento vs consumo de corriente del DAC12 amplificadores de entrada
y de salida.
DAC12AMPx Buffer de Entrada
de bfer de salida DAC12 000, salida de alta Z 001 CAD12 off, salida 0 V
010 baja velocidad/baja velocidad actual/actual 011 baja
velocidad/velocidad media actual/actual 100 baja velocidad/Alta velocidad
de corriente/corriente 101 velocidad media velocidad media/actual/actual
110 velocidad Media/Alta velocidad de corriente/corriente 111 Alta
velocidad/Alta velocidad de corriente/
DAC actual12DF Bit DAC12 4 formato de datos
binarios directamente 0 1 2 complemento DAC12IE 3 Bit DAC12 enable
interrupcin
0 desactivado 1 habilitado
596 CAD12 SLAU144J-diciembre 2004-Revisado 2013 Julio presentar
www.ti.com Registros DAC12

Bit DAC12IFG DAC12 2
CAD12ENC 1 Bit DAC12 activar la conversin. Este bit permite que el DAC12
mdulo CAD12LSELx > 0. cuando CAD12LSELx = 0, DAC12ENC se ignora.
0 DAC12 desactivada 1
CAD CAD12 activado12GRP 0 Bit DAC12 grupo. Grupos CAD12_X con el
siguiente mayor CAD12_X. No se usa para el CAD12_1.
1 0 No agrupados agrupados
25.3.2 CAD12_xDAT, Registro de datos CAD12
15 14 13 12 11 10 9 8 0 0 0 0 Datos CAD12 r(0) r(0) r(0) r(0) rw- (0) rw(0) rw- (0) rw- (0) 7 6 5 4 3 2 1 0
Datos CAD12
rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) rw- (0) 15-12
bits no utilizados no utilizados. Estos bits son siempre 0 y no afectan a
la DAC12 core.
DAC12 Bits de datos CAD12 11-0 11-0 11-0 datos CAD12 Formato de Datos
Datos CAD12
12-bit DAC12 binario Los datos son justificado a la derecha. 11 Bits es
el MSB.
12-Bit 2 complemento del DAC12 los datos son justificado a la derecha. 11
Bits es el MSB (signo).
Binario de 8 bits El DAC12 los datos son justificado a la derecha. Bit 7
es el MSB. Bits 11-8 son no le importa y no afectan a la DAC12 core.
8-Bit 2 complemento del DAC12 los datos son justificado a la derecha. Bit
7 es el MSB (sign). Bits 11-8 son no le importa y no afectan a la DAC12
core.
Captulo 26
SD16_A
la SD16_A mdulo es un nico convertidor de 16-bit sigma-delta conversin
analgica-digital mdulo con una alta impedancia de entrada. Este
captulo describe la SD16_A. La SD16_A mdulo se implementa en el
MSP430x20x3 dispositivos.
Tema ... ... ... . Pgina
Operacin ... ... ... ... ... ... ... ... 601 26,3 SD16_A
registros ... ... ... ... ... ... 611
598 SD16_A SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com SD16_A Introduccin

26,1 SD16_A Introduccin
La SD16_A mdulo consta de una sigma-delta del convertidor analgicodigital con una alta impedancia de entrada y una tensin interna. Tiene
un mximo de ocho diferencial completo entrada analgica multiplexada
pares incluyendo un sensor de temperatura incorporado y un dividido

tensin de alimentacin. El convertidor est basada en un segundo orden
de modulador sigma-delta y aniquilacin del filtro digital. La matanza es
un filtro tipo peine filtro seleccionable con sobremuestreo ratios de
hasta 1024. Adicional de filtrado se puede realizar en el software.
La entrada de alta impedancia bfer no est implementado en MSP430x20x3
dispositivos.
Caractersticas de la SD16_A incluyen:
16-bit sigma-delta arquitectura multiplexada hasta ocho
entradas analgicas del diferencial por canal(El nmero de entradas es
dependiente del dispositivo, consulte el dispositivo de hoja de datos
especficos.) seleccionable por software en el chip de generacin
tensin de referencia (1,2 V) seleccionable por software interno o
externo de referencia sensor de temperatura incorporado hasta 1,1 MHz
frecuencia de entrada modulador entrada de alta impedancia buffer(no
est implementada en todos los dispositivos, el dispositivo de hoja de
datos especficos) bajo seleccionable modo conversin de potencia el
diagrama de bloques de la SD16_A mdulo se muestra en la Figura 26-1.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio 599 SD16_A
SD16_A Introduccin
SD16REFON
www.ti.com
0 Referencia VREF
AVSS 1,2 V 1 Referencia
SD16VMIDON
INCHx SD16
A0 000 SD16BUFx!
A1 001 SD16GAINx A2 010 A3 011 PGA 2 segundo orden
GRUPO SD16SSELx SD16XDIVx DIVx SD16
MCLK 0000
divisor 0101 Divisor SMCLK
f 1/3/16/48 1/2/4/8 M 1010
1111 ACLK TACLK
Iniciar la conversin SD16SC Logic SD16SNGL
SD16OSRx
BUF 15 0 A4 32 100 1.. !" Modulador
A5 101 A6 110 SD16LP7 Referencia
+ " + " + " + " + " + " + " + "
GRUPO 1 111
sensor de temp. SD16INCHx=101
SD16MEM
SD16UNI0 SD16DF SD16XOSR
5R R 5R
! No se ha llevado a cabo en MSP430x20x3 dispositivos
Figura 26-1. SD16_A Diagrama de bloque
600 SD16_A

SLAU144J entre diciembre de 2004 y revisada 2013 Julio
www.ti.com SD16_A funcionamiento

26,2 SD16_A
la SD16_A mdulo est configurado con software de usuario. La
configuracin y el funcionamiento de la SD16_A se discute en las
secciones siguientes.
26.2.1 Ncleo ADC
la conversin analgica-digital se realiza por un 1-bit de segundo orden
modulador sigma-delta. Un solo bit en el modulador comparacin cuantiza
la seal de entrada con el modulador fm frecuencia El resultado 1-bit
data stream es el promedio por el filtro digital para la conversin.
26.2.2 Entrada Analgica y PGA
la gama completa de rango de tensin de entrada para cada entrada
analgica par depende de el valor de la ganancia del amplificador de
ganancia programable de cada canal. El mximo rango de escala completa es
de VFSR VFSR donde se define como:
V = VREF 2 FSR GANAR PGA
para un 1.2 -V de referencia, la mxima escala de gama de entrada para
una ganancia de 1 es:
2 1,2 V V = = 0,6 V FSR 1
ver el dispositivo especfico de hoja de datos de gran escala
especificaciones de entrada.
26.2.3
El Generador de tensin de referencia SD16_A mdulo tiene una integrada
de 1,2 -V. Que es habilitado por el SD16REFON poco. Cuando se utiliza la
referencia interna externa 100-nF condensador conectado de ruido. La
tensin de referencia interna se puede utilizar fuera del chip cuando
VREF a AVSS se recomienda reducir SD16VMIDON = 1. La salida de bfer
puede proporcionar hasta 1 mA de la unidad. Cuando se utiliza la
referencia interna de chip, un 470-nF condensador conectado de VREF a
AVSS es obligatorio. Ver el dispositivo especfico de hoja de datos de
los parmetros.
Una referencia de tensin externa puede ser aplicado a la entrada cuando
VREF SD16REFON y SD16VMIDON ambos se restablecen.
26.2.4 Auto Apagado
El SD16_A est diseado para aplicaciones de baja potencia. Cuando la
tarjeta SD16_A no est activamente la conversin, se desactiva
automticamente y activa automticamente cuando se inicia una conversin.
La referencia no se desactiva automticamente, pero se puede desactivar
en la configuracin SD16REFON = 0. Cuando la tarjeta SD16_A o referencia
son discapacitados, que consumen sin corriente.
26.2.5 Seleccin de Pares Entrada Analgica
la SD16_A puede convertir hasta 8 pares de entrada diferencial
multiplexado en la PGA. Hasta cinco pares entrada analgica (A0-A4) estn
disponibles en la parte exterior del dispositivo. UN divisor resistivo
para medir la tensin de alimentacin est disponible mediante el uso de
la A5 entrada de multiplexor. Un sensor interno de temperatura est

disponible mediante el A6 entrada de multiplexor.
Entrada A7 es un cortocircuito conexin entre el + y - par de entrada y
se puede utilizar para calibrar el desplazamiento de los SD16_A etapa de
entrada. Tenga en cuenta que la desviacin medida depende de la
impedancia de la circuitera externa; por lo tanto, el desplazamiento
real visto en cualquiera de las entradas analgicas pueden ser
diferentes.
26.2.5.1 Configuracin de entrada analgica entrada analgica La est
configurado con el SD16INCTL0 y la SD16AE registros. La SD16INCHx bits
seleccione uno de los ocho pares de entrada del diferencial del
multiplexor analgico. La ganancia de la PGA es seleccionada por el
SD16GAINx bits. Un total de seis ajustes de ganancia estn disponibles.
La SD16AEx bits activar o desactivar la entrada analgica. La SD16AEx
poco desactiva el multiplexado circuitos digitales para el asociado.
Ver el dispositivo especfico de hoja de datos diagramas de pin.
SD16_A Funcionamiento www.ti.com

durante la conversin cualquier modificacin a la SD16INCHx y SD16GAINx
bits ser efectiva con la siguiente matazn paso del filtro digital.
Despus de estos bits se modifica, la siguiente tres conversiones pueden
ser vlidos, debido a el tiempo de asentamiento del filtro digital. Este
puede realizarse automticamente con el SD16INTDLYx bits. Cuando
SD16INTDLY = 00h, la conversin solicitud de interrupcin no comenzar
hasta la cuarta conversin despus de una condicin de arranque.
Aplicacin de los dispositivos de entrada de alta impedancia bfer que se
pueden activar mediante la SD16BUFx bits.
La configuracin de la velocidad se seleccionan en funcin de los SD16_A
modulador de frecuencia como se muestra en la Tabla 26-1.
Tabla 26-1. Alta impedancia de entrada
SD16BUFx Buffer Buffer SD16 Modulador FM Frecuencia
00 01 discapacitados de Amortiguacin baja velocidad/fm actual < 200
kHz 10 velocidad media/actual fM 200 kHz < < 700 kHz 11 Alta
velocidad/actual fM 700 kHz < < 1,1 MHz
externo RC el filtro de suavizado se recomienda para el SD16_A para
evitar "aliasing" de la seal de entrada.
La frecuencia de corte debe ser < 10 kHz de 1MHz reloj modulacin y
OSR = 256. La frecuencia de corte puede ajustarse a una menor frecuencia
en las aplicaciones que tienen una menor necesidad de ancho de banda.
26.2.6 Caractersticas de la entrada analgica
la SD16_A utiliza un conector de entrada del condensador que aparece como
una impedancia en circuitos externos como se muestra en la Figura 26-2.
MSP430 VS+ = tensin de fuente externa positiva
RS 1 k VS" = tensin de fuente externa negativa
VS+ ! RS = resistencia de origen externo Muestreo CS = capacitancia
CS
GRUPO/ 2
CS
RS 1 k VS" !
! No se ha llevado a cabo en MSP430x20x3 dispositivos
cuando los amortiguadores son utilizados, no afecta a la frecuencia de
muestreo en las reas de influencia no se utilicen o no estn presentes
Grson el dispositivo, la mxima de muestreo se calcular a partir del
mnimo tiempo de asentamiento tSettling del circuito de muestreo dado
por:
fs. Sin embargo, la frecuencia fS puede
t (R + 1 k ) C ln Resolver S W 17 GANAR 2 V Ax
REF V
donde
1 AV AV f = y V = max ! V , ! V CC CC S Ax S+ S! 2 t 2 2
con solucin VS+ y VS de referencia a AVSS.

CS vara de acuerdo con el valor de la ganancia, como se muestra en la
Tabla 26-2.
www.ti.com SD16_A operacin

Tabla 26-2. Muestreo
Muestreo Capacitancia Capacitancia PGA Ganancia, CS
1 1,25 pF 2, 4 2,5 pF 8 pF 5 16, 32 10 pF
26.2.7 Filtro Digital
El filtro digital procesa los 1 bits de la secuencia de datos mediante un
modulador SINC 3 filtro de peine. La funcin de transferencia se describe
en el z-Dominio:
3 -OSR 1 1 ! Z H(z) = OSR -1 1 ! Z
y en el dominio de la frecuencia por:
3
M
donde
3 f f sinc OSR OSR sin p p
f f M 1 H(f) = = f OSR sinc
sin p p f f M M
la tasa de sobremuestreo, OSR, es la relacin entre la frecuencia de
modulacin la frecuencia de muestreo figura 26-3 Muestra la respuesta en
frecuencia del filtro de la OSR de 32. La fM primer filtro notch es a fs.
/OSR.
La muesca de frecuencia se puede ajustar cambiando la frecuencia del
modulador, utilizando fs = fM SD16SSELx y SD16DIVx y la tasa de
sobremuestreo usando la SD16OSRx y SD16XOSR fm, bits.
El filtro digital de cada canal ADC completa diezmar a los digital y los
productos nuevos resultados de la conversin a la SD16MEM0 registrarse en
la frecuencia de muestreo.
0 ! 20
! 40
! 60
!80
GANANCIA [dB] ! 100
!120
!140
fs Frecuencia fM
Figura 26-3. Respuesta de frecuencia Filtro de peine con OSR = 32
Figura 26-4 muestra el filtro digital paso respuesta y puntos de cambio.
De paso los cambios en la entrada tras el inicio de la conversin a
tiempo de asentamiento deben estar permitidos antes de que un resultado
vlido conversin est disponible. La SD16INTDLYx bits pueden
proporcionar la suficiente tiempo de asentamiento del filtro para un
cambio en la entrada de ADC. Si este paso se realiza sincrnicamente al
debilitamiento del filtro digital los datos vlidos estar disponible en
la tercera conversin. Una devolucin de datos asincrnica paso requerir
una conversin adicional antes datos vlidos disponibles.
SD16_A operacin
asincrnica www.ti.com Sncrono Paso
4 3 1 1 3
2
0,8 0,8
0,6 0,6
0,4 2 V0.4 % FSR
0,2 0,2 1
1 0 0
Conversin conversin
Figura 26-4. Filtro Digital Paso Respuesta y puntos de cambio
de Salida 26.2.7.1 Filtro Digital El nmero de bits de salida del filtro
digital depende de la relacin de sobremuestreo y oscila de los 15 a los
30 bits. La Figura 26-5 muestra la salida del filtro digital y su
relacin con SD16MEM0 para cada OSR, LSBACC y SD16UNI. Por ejemplo, en el
caso de OSR = 1024, LSBACC = 0 y SD16UNI = 1, la SD16MEM0 registro
contiene bits 28 a 13 de la salida del filtro digital. Cuando OSR = 32,
(SD16UNI = 0) o dos (SD16UNI= 1) STPS son siempre iguales a cero.
La SD16LSBACC y SD16LSBTOG bits dan acceso a los bits menos
significativos de la salida del filtro digital. Cuando SD16LSBACC = 1 los
16 bits menos significativos de la salida del filtro digital se leen de
SD16MEM0 utilizando word instrucciones. La SD16MEM0 registro tambin se
puede acceder con el byte instrucciones slo devuelve los 8 bits menos
significativos de la salida del filtro digital.
Cuando SD16LSBTOG = 1 el SD16LSBACC bit es automticamente cambia cada
vez SD16MEM0 es leer.
Esto permite que el filtro digital de una resultado hay que leer con dos
lecturas de SD16MEM0. Ajuste o compensacin SD16LSBTOG no cambia
SD16LSBACC hasta la prxima SD16MEM0 acceso.

www.ti.com SD16_A Operacin

OSR=1024, LSBACC=0, SD16UNI=1
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8
4 1 0
SD16_A Operacin www.ti.com

29 28 27 26 25 24 23 22 21 19
4 1 0
29 28 27 26 25 24 23 22 21 19
4 1 0
29 28 27 26 25 24 23 22 21 19
4 1 0
29 28 27 26 25 24 23 22 21 19
4 1 0
6 5 3 2
6 5 3 2
6 5 3 2
6 5 3 2
6 5 3 2
6 5 3 2
6 5 3 2
6 5 3 2
18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2

29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
OSR=32, LSBACC=x, SD16UNI=1
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
Figura 26-5. Utiliza Bits de salida del filtro Digital
606 SD16_A SLAU144J entre diciembre de 2004 y revisada 2013
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
Julio

26.2.8 Conversin Registro de memoria: SD16MEM0
la SD16MEM0 registro est asociado con la SD16_A canal. Los resultados de
la conversin se trasladan a la SD16MEM0 registro con cada paso de
diezmar el filtro digital. La tarjeta SD16IFG bit se configura cuando se
escriben nuevos datos a la SD16MEM0. SD16IFG se borran automticamente
cuando SD16MEM0 es ledo por el CPU o pueden ser eliminados con el
software.
26.2.8.1 Formato de datos El formato de datos de salida es configurable
en complemento a dos, binario o modo unipolar como se muestra en la Tabla
26-3. El formato de datos es seleccionado por el SD16DF y SD16UNI bits.
Tabla 26-3. Formato de los datos
(1) Filtro Digital SD16UNI Salida SD16DF Formato Entrada Analgica
SD16MEM0 (OSR = 256)
+FSR FFFF FFFFFF
0 0 Bipolar 8000 Offset cero binario 800000

-FSR 0000 000000 +FSR 7FFF 7FFFFF
Pareja Bipolar 0 1 0000 000000 Complemento CERO
-FSR FSR 8000 800000 + FFFF FFFFFF
1 0 0000 800000 CERO Unipolar
-FSR 0000 000000
(1) Independiente de SD16OSRx y SD16XOSR; SD16LSBACC = 0.
NOTA: Las mediciones del descentramiento y el formato de datos
Cualquier desplazamiento medicin externa o interna mediante el par
diferencial A7 slo es apropiado cuando el canal est funcionando en modo
bipolar con SD16UNI = 0.
La Figura 26-6 muestra la relacin entre la escala completa rango de
tensin de entrada de -VFSR a +VFSR y la conversin. Los formatos de
datos se ilustra.
Salida Bipolar: el desplazamiento binario de Salida Bipolar: 2
"complemento de Salida Unipolar SD16MEMx SD16MEMx SD16MEMx
FFFFh 7FFFh FFFFh
Entrada !V 8000h FSR Tensin
Tensin de entrada 0000h 0000h +V FSR !V +V FSR FSR
Tensin de entrada 0000h 8000h !V +V FSR FSR
Figura 26-6. Tensin de entrada vs Salida Digital

26.2.9 Conversin Modos
El mdulo SD16_A se puede configurar para dos modos de funcionamiento que
se indican en la Tabla 26-4. La SD16SNGL poco selecciona el modo
conversin.
Tabla 26-4. Resumen Modo Conversin
SD16SNGL
1 Modo de funcionamiento simple conversin del canal se convierte una
vez.
0 Conversin continua el canal se convierte continuamente.
26.2.9.1
La Conversin simple SD16SC bit del canal inicia una conversin de canal
cuando SD16SNGL = 1. La SD16SC poco se borrar automticamente despus de
la conversin.
Centro SD16SC antes de la conversin se ha completado se detiene
inmediatamente conversin del canal, el canal est apagado y el
correspondiente filtro digital se apaga. El valor de SD16MEM0 puede
cambiar cuando SD16SC se borra. Se recomienda que los datos de conversin
en SD16MEM0 leer antes de borrar SD16SC para evitar leer un resultado
invlido.
26.2.9.2
Cuando continua conversin SD16SNGL = 0 continua conversin modo est
seleccionado. Conversin de la canal se iniciar cuando SD16SC es
establecer y continuar hasta que el SD16SC poco se borra por el software.
Centro SD16SC se detiene inmediatamente conversin del canal

seleccionado, el canal est apagado y el correspondiente filtro digital
est apagado. El valor de SD16MEM0 puede cambiar cuando SD16SC se borra.
Se recomienda que los datos de conversin en SD16MEM0 leer antes de
borrar SD16SC para evitar leer un resultado invlido.
La Figura 26-7 muestra la conversin.
Conversin
SD16SNGL = 1 SD16SC de SW Auto!claro
Conv Conversin Conversin Conversin
SD16SNGL = 0 SD16SC de SW por SW
= Resultado escrito a SD16MEM0 Tiempo
Figura 26-7. Funcionamiento de un canal
26.2.10 mediante el sensor de temperatura integrado
para usar el sensor de temperatura del chip, el usuario selecciona la
entrada analgica SD16INCHx par = 110 y juegos SD16REFON = 1. Cualquier
otra configuracin se realiza como si una entrada analgica externa par
fue seleccionada, incluyendo SD16INTDLYx y SD16GAINx configuracin.
Debido a que la referencia interna debe estar activada para utilizar el
sensor de temperatura, que no es posible utilizar una referencia externa
de la conversin de el voltaje del sensor de temperatura. Adems, el
nmero de referencia interna estar en disputa con los referencia
externa. En este caso, el SD16VMIDON poco puede ser ajustada para
minimizar los efectos de la contencin en la conversin.
Figura 26-8. Cuando entradas de conmutacin de un SD16_A canal con el
sensor de temperatura adecuada, retardo debe ser suministrada mediante
SD16INTDLYx para permitir que el filtro digital para resolver y para
asegurar que los resultados de la conversin son vlidos. El error de
desviacin del sensor de temperatura pueden ser muy grandes, y puede ser
necesario calibrar para la mayora de las aplicaciones. Ver datos
especficos de cada dispositivo sensor de temperatura hoja de parmetros.
608 SD16_A SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar

v
0,500
0,450
0,400
0,350
0,300 Vsensor representa la,tipo= TCSensor(273 + T[ao]) + VOffset,
sensor[mV]
0,250
!50 0 50 100
Figura 26-8. Sensor de temperatura tpico
26.2.11 Funcin de Transferencia Gestin de interrupciones
la SD16_A tiene 2 fuentes de interrupcin de su canal ADC:
SD16IFG SD16OVIFG El SD16IFG poco se define cuando la SD16MEM0

registro de memoria se escribe con una conversin. Una peticin de
interrupcin se genera si la correspondiente tarjeta SD16IE bit bit GIE y
se han generado. La SD16_A condicin de desbordamiento se produce cuando
una conversin resultado se escribe a SD16MEM0 ubicacin anterior antes
de la conversin se leer.
26.2.11.1 SD16IV, vector de interrupcin Generador Todos SD16_A fuentes
de interrupcin y se da prioridad a un nico vector de interrupcin.
SD16IV se utiliza para determinar lo que permiti SD16_A fuente de
interrupcin pidi una interrupcin. La ms alta prioridad SD16_A
peticin de interrupcin que se activa genera un nmero en la SD16IV
registrarse (ver registro descripcin). Este nmero puede ser evaluado,
o aadido a la contador de programa para introducir automticamente el
software apropiado rutina. Personas con Discapacidad SD16_A interrumpe no
afectan a la SD16valor IV.
Cualquier acceso, leer o escribir, de la SD16IV registro no tiene efecto
sobre el SD16OVIFG o SD16IFG banderas. La SD16IFG banderas se ponen a
cero mediante la lectura de la SD16MEM0 registrarse o por compensacin
las banderas en el software.
SD16OVIFG bits slo se pueden restaurar con el software.
de interrupcin, se genera una interrupcin. Por ejemplo, si el SD16OVIFG
y uno o ms SD16IFG interrupciones estn pendiente de resolucin cuando
la rutina de servicio de interrupcin accede a la SD16IV registro, el
SD16OVIFG interrumpir condicin es brindar servicio en primer lugar y el
pabelln correspondiente(s) deben ser borrados en el software. Despus de
la RETI instruccin de la rutina de servicio de interrupcin se ejecuta,
la prioridad ms alta SD16IFG pendiente genera otra peticin de
interrupcin.

26.2.11.2 interrumpir la operacin demora SD16INTDLYx bits controlar la
sincronizacin de la primera interrupcin peticin de servicio para el
canal correspondiente. Esta funcin retrasa la peticin de interrupcin
de un complet la conversin de un mximo de cuatro ciclos conversin
permite que el filtro digital de resolver antes de generar una peticin
de interrupcin. La demora se aplica cada vez que la SD16SC bit est
establecido o cuando la tarjeta SD16GAINx o SD16INCHx bits para el canal
se han modificado.
SD16INTDLYx deshabilita interrupcin de desbordamiento generacin para el
canal de la cantidad seleccionada de ciclos retardo. Solicitud de
Interrupcin por el retraso no se generan conversiones durante el
retardo.
www.ti.com SD16_A registra

26,3 SD16_A registra
el SD16_A registros se enumeran en la Tabla 26-5.
Tabla 26-5. SD16_A Registros
SD SD16_A16CTL control Lectura/escritura 0100h Restablecer con PUC SD16_A
vector de interrupcin SD16IV Lectura/escritura 0110h Restablecer con PUC
SD16_A canal 0 SD16CCTL control0 Lectura/escritura 0102h Restablecer con
PUC SD16_A conversin memoria SD16MEM0 Lectura/escritura 0112h
Restablecer con PUC SD16_A control de entrada SD16INCTL0 read/write 0B0h
Restablecer con PUC SD16_A analgico SD16AE permiten Lectura/escritura
0B7h Restablecer con PUC
SLAU144J-diciembre 2004-Revisado 2013 Julio 611 SD16_A presentar
SD16_A Registros
26.3.1 SD16CTL, SD16_A Registro de Control
15 14 13 12
reservado
r0 r0 r0 r0 7 6 5 4
SD16DIVx SD16SSELx
rw-0 rw-0 rw-0 rw-0 15-12 bits Reservados Reservados SD16XDIVx Bits 11-9
SD16_A reloj Divisor
000 /1 001 /3 010 /16 011 /48 1xx Reservados
SD16LP Bit 8 modo de bajo consumo. Este bit selecciona un reducido
www.ti.com
11 10 9 8
SD16XDIVx SD16LP
-0 rw-0 rw rw rw-0 3 0 2 1 0
SD16VMIDON SD16REFON SD16OVIE Reservados
rw-0 rw-0 rw-0 r0
velocidad, modo de ahorro de energa 0 modo de bajo consumo de potencia
est desactivado 1 modo de bajo consumo de energa est activado. La
mxima frecuencia de reloj para el SD16_A es reducida.
DIVx SD16Bits 7-6 SD16_A divisor de reloj
00 /1 01 /2 10 /4 11 /8
SD16SSELx Bits 5-4 SD16_A reloj
00 seleccin de fuente MCLK SMCLK 01 10 11 ACLK TACLK externa
SD16VMIDON VMID buffer 3 bits en
0 de 1 en la
SD16REFON 2 bits generador de referencia
SD16OVIE Bit 1 SD16_A enable interrupcin de desbordamiento. La AIE poco
reservado reservado Bit 0
612 SD16_A

Comentarios
www.ti.com SD16_A Registros

26.3.2 SD16CCTL0, SD16_A Registro de Control 0
15 14 13 12 11 10 9 8
(1) Reservados SD16BUFx SD SD16UNI16XOSR SD16SNGL SD16OSRx
r0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 7 6 5 4 3 2 1 0
SD16LSBTOG SD16LSBACC SD16OVIFG SD16DF SD16IE SD16IFG SD16SC Reservados
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r-0 15 Bits Reservados Reservados
SD16BUFx 14-13 bits de alta impedancia de entrada
00 Buffer buffer de 01 discapacitados baja velocidad/actual de 10
velocidad media/actuales 11 Alta velocidad/
SD16UNI 12 Bits modo Unipolar
Bipolar 0 seleccione modo 1 modo Unipolar
SD16XOSR poco 11 Relacin de sobremuestreo ampliado. Este bit, junto con
el SD16OSRx bits, seleccione el sobremuestreo. Ver SD16OSRx poco
descripcin de los ajustes.
SD16SNGL Bit 10 modo simple conversin seleccione
0 conversin continua conversin simple modo 1 modo
SD16OSRx Bits 9-8
Cuando El sobremuestreo relacin SD16XOSR = 0
00 256 01 128 10 64 11 32
SD16XOSR = 1
00 512 01 11 1024 10 reservado reservado
SD16LSBTOG 7 bits LSB alternar. Este bit, cuando establece, hace
SD16LSBACC para alternar cada vez que la SD16MEM0 registro es leer.
0 SD16LSBACC no alternar con cada SD16MEM0 leer 1 SD16LSBACC cambia con
cada SD16MEM0 leer
SD16LSBACC Bit 6 LSB. Este bit permite acceder a la parte superior o
inferior 16-bits de la SD16_A conversin.
0 SD16MEMx contiene los ms importantes 16-bits de la conversin.
1 SD16MEMx contiene el menos significativo 16-bits de la conversin.
SD16OVIFG poco 5 SD16_A
0 bandera de interrupcin de desbordamiento desbordamiento No
interrupcin interrupcin pendiente pendiente 1 Desbordamiento
SD16DF Bit 4 SD16_A
0 formato de datos binario Offset 1 2 complemento de
SD16IE Bit 3 SD16_A enable interrupcin
1 0 Desactivado Activado
SD16IFG Bit 2 SD16_A bandera de interrupcin. SD16IFG se establece cuando
los nuevos resultados de la conversin. SD16IFG se restablece
automticamente cuando el correspondiente registro SD16MEMx es leer, o
pueden ser eliminados con el software.
0 Sin interrupcin Interrupcin pendiente 1 pendiente
(1) reservada en MSP430x20x3 dispositivos
SLAU144J-diciembre de 2004-Revisado 2013 Julio 613 SD16_A presentar
SD16_A Registros www.ti.com

SD16SC Bit 1 SD16_A iniciar la conversin
0 1 inicio inicio conversin conversin
0 bits Reservados Reservados
26.3.3 SD16INCTL0, SD16_A Entrada Registro de Control
7 6 5 4 3 2 1 0
SD16INTDLYx SD16GAINx SD16INCHx
SD16INTDLYx Bits 7-6 Interrupcin demorar la generacin despus de la
conversin. Estos bits seleccione el retraso de la primera interrupcin
despus de la conversin.
00 Cuarto muestra hace 01 interrupcin interrupcin tercera muestra hace
10 segundos muestra hace 11 interrupcin interrupcin Primera muestra
hace
SD16GAINx Bits 5-3 SD16_A preamplificador ganar
000 001 x1 x2 x4 010 011 x8 x16 100 101 110 x32 reservado reservado 111
SD16INCHx Bits 2-0 SD16_A canal par diferencial entrada
000 A0 001 A1 010 A2 011 A3 100 A4 101 A5 - GRUPO - AVSS) / 11 110 A6 Sensor de temperatura 111 A7 - Corto en el PGA de descentramiento
614 SD16_A SLAU144J-diciembre 2004-Revisado 2013 Julio presentar

26.3.4 SD16MEM0, SD16_A Conversin Registro de memoria
15 14 13 12 11 10 9 8
r r r r r R r r 7 6 5 4 3 2 1 0
r r r r r r r r
Conversin Bits 15-0 Los resultados de la conversin. La SD16MEMx
registro contiene la parte superior o inferior 16-bits del filtro digital
resultados en funcin de la SD16LSBACC poco.
26.3.5 SD16AE, SD16_A entrada analgica permiten registrar
7 6 5 4 3 2 1 0
SD16AE7 SD16AE6 SD16AE5 SD16AE4 SD16AE3 SD16AE2 SD16AE1 SD16AE0 rw-0 rw-0
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 SD16AEx Bits 7-0 SD16_A analgico habilitar
0 entrada externa. Entradas negativas estn conectados internamente a
VSS.
1 Entrada externa.
26.3.6 SD16IV, SD16_A vector de interrupcin Registro
15 14 13 12 11 10 9 8 0 0 0 0 0 0 0 0 r0 r0 r0 r0 r0 r0 r0 r0 7 6 5 4 3 2
1 0 0 0 0 SD16ivx 0 r0 r0 r0 r0 SD16ivx Bits 15-0 SD16_A vector de
interrupcin SD16IV valor Fuente de interrupcin Interrupcin bandera de
interrupcin Prioridad contenido 000h en espera sin interrupcin SD16CCTLx 002h SD16MEMx desbordamiento mayor SD16OVIFG SD16CCTL0 004h
SD16_A interrumpir SD16IFG
006h Reservados - 008h Reservados - 00Ah Reservados - 00Ch Reservados 00Eh reservado - 010h Reservados - Menor
SLAU144J-diciembre 2004-Revisado 2013 Julio 615 SD16_A presentar
Captulo 27
SD24_A
La Mdulo SD24_A multicanal es un 24-bit sigma-delta del convertidor
analgico-digital (ADC). Este captulo describe los SD24_A del
MSP430x2xx familia.
Tema ... ... ... . Pgina
Operacin ... ... ... ... ... ... ... ... 619 27,3 SD24_A
registros ... ... ... ... ... ... 632
www.ti.com SD24_A Introduccin

27,1 SD24_A Introduccin
La SD24_A mdulo consta de siete independientes sigma-delta convertidores
analgico-digital, que se conoce como canales y una tensin interna. Cada
canal tiene un mximo de ocho diferencial completo entrada analgica
multiplexada pares incluyendo un sensor de temperatura incorporado y un
dividido tensin de alimentacin. Los convertidores se basan en segundo
orden sobremuestreo moduladores sigma-delta y diezmar los filtros
digitales.
La destruccin de los filtros se peine con la posibilidad de seleccionar
los filtros de tipo relaciones sobremuestreo de hasta 1024. Adicional de
filtrado se puede realizar en el software.
El filtro digital de salida SD24_A puede variar de 15 bits a 30 bits,
basada en la relacin de sobremuestreo. La relacin de sobremuestreo
predeterminado es de 256, lo que se traduce en 24 bits salida del filtro
digital. Los 16 bits ms significativos del filtro son capturados en la
SD24_A conversin registro de memoria y, por valor SD24LSBACC = 1, los 16
bits menos significativos de la salida del filtro se puede leer (consulte
la Seccin 27.2.7 para ms detalles).
Caractersticas de la SD24_A incluyen:
Hasta un mximo de siete independientes, al mismo tiempo de muestreo
canales ADC (el nmero de canales es dependiente del dispositivo,
consulte los datos especficos de cada dispositivo hoja) hasta ocho
entradas analgicas diferenciales multiplexadas por canal (el nmero de
entradas es dependiente del dispositivo, consulte los datos especficos
de cada dispositivo hoja) seleccionable por software en el chip de
generacin tensin de referencia (1,2 V) seleccionable por software
interno o externo de referencia sensor de temperatura integrado
accesible por todos los canales hasta 1,1 MHz frecuencia de entrada
modulador entrada de alta impedancia (bfer no est implementada en
todos los dispositivos, consulte el dispositivo de hoja de datos
especficos) bajo seleccionable modo conversin de potencia el diagrama
de bloques de la SD24_A mdulo se muestra en la Figura 27-1.
SD24_A Introduccin
SD24REFON
www.ti.com
Referencia VREF 0
SD24_A Bloque de control
1 1,2 V AVSS Referencia
SD24VMIDON
SD24INCHx
A1.0 A1.1 001 000 SD24GAINx A1.2 A1.3 011 010 PGA 2 segundo orden
GRUPO SD24SSELx SD24XDIVx DIVx SD24
MCLK 0000
divisor 0101 Divisor SMCLK
fM 1/3/16/48 1/2/4/8 1010
1111 ACLK TACLK
Canal 0
Canal 1 Control de conversin (antes canal)
SD24GRP/Grupo SD24SC Inicio lgica de conversin SD24CONMUTADOR
Control de conversin (a partir del siguiente canal)
SD24OSRx
15 0
A1.4 100 32 1.. !" Modulador A1.5 A1.6 110 101 SD24LP A1.7
+ ! +!
+ !+ ! + ! +!
+ !+ !
Referencia 111
GRUPO 1
sensor de temp. SD24INCHx=101
SD24MEM
SD24UNI1 SD24DF SD24XOSR
SD24PRE1
Canal 2
Canal 3 ( hasta el canal 6)
Temperatura . y Vcc sentido
5R R 5R
NOTA: Este es1 a4 Este es no est disponible en todos los dispositivos.
Ver datos especficos de cada dispositivo.
Figura 27-1. Diagrama de bloques de la SD
618 SD24_A24_A

Documentacin
www.ti.com SD24_A funcionamiento

27,2 SD24_A
la SD24_A mdulo est configurado con software de usuario. La
configuracin y el funcionamiento de la SD24_A est explicado en las
27.2.1 Ncleo ADC
la conversin analgica-digital se realiza por un 1-bit de segundo orden
modulador sigma-delta. Un solo bit en el modulador comparacin cuantiza
la seal de entrada con el modulador fm frecuencia El resultado 1-bit
data stream es el promedio por el filtro digital para la conversin.
27.2.2 Entrada Analgica y PGA
la gama completa de rango de tensin de entrada para cada entrada
analgica par depende de el valor de la ganancia del amplificador de
ganancia programable de cada canal. El mximo rango de escala completa es
de VFSR VFSR donde se define como:
V = VREF 2 FSR GANAR PGA
para un 1.2 -V de referencia, la mxima escala de gama de entrada para
una ganancia de 1 es:
2 1,2 V V = = 0,6 V FSR 1
ver el dispositivo especfico de hoja de datos de gran escala
especificaciones de entrada.
27.2.3
El Generador de tensin de referencia SD24_A mdulo tiene una integrada
de 1,2 -V. Puede ser utilizado para cada SD24_A canal y est habilitado
por el SD24REFON poco. Cuando se utiliza el nmero de referencia interna
externa 100-nF condensador conectado de se recomienda para reducir el
ruido. La tensin de referencia interna se puede utilizar fuera del chip
cuando VREF a AVSS SD24VMIDON = 1. La salida de bfer puede proporcionar
hasta 1 mA de la unidad. Cuando se utiliza la referencia interna de chip,
un 470-nF condensador conectado de VREF a AVSS es obligatorio. Ver
dispositivo de hoja de datos especficos de los parmetros.
Una referencia de tensin externa puede ser aplicado a la entrada cuando
VREF SD24REFON y SD24VMIDON ambos se restablecen.
27.2.4 Auto Apagado
El SD24_A est diseado para aplicaciones de baja potencia. Cuando la
tarjeta SD24_A no est activamente la conversin, se desactiva
automticamente y activa automticamente cuando se inicia una conversin.
La referencia no se desactiva automticamente, pero se puede desactivar
en la configuracin SD24REFON = 0. Cuando la tarjeta SD24_A o referencia
son discapacitados, que consumen sin corriente.
27.2.5 Seleccin de Pares Entrada Analgica
la SD24_A puede convertir hasta ocho pares de entrada diferencial
multiplexado en la PGA. Hasta cinco pares entrada analgica (A0 a A4)
estn disponibles en la parte exterior del dispositivo. UN divisor
resistivo para medir la tensin de alimentacin est disponible mediante
el uso de la A5 entrada de multiplexor. Un sensor interno de temperatura

est disponible mediante el A6 entrada de multiplexor.
Entrada A7 es un cortocircuito conexin entre el + y - par de entrada y
se puede utilizar para calibrar el desplazamiento de los SD24_A etapa de
entrada. Tenga en cuenta que la desviacin medida depende de la
impedancia de la circuitera externa; por lo tanto, el desplazamiento
real visto en cualquiera de las entradas analgicas pueden ser
diferentes.
27.2.5.1 Configuracin de entrada analgica La entrada analgica de cada
canal se configura mediante la SD24INCTLx registro. Estos parmetros se
pueden configurar de forma independiente para cada canal SD24_A.

El SD24INCHx bits seleccione uno de los ocho pares de entrada del
diferencial del multiplexor analgico. La ganancia de cada PGA es
seleccionado por el SD24GAINx bits. Un total de seis ajustes de ganancia
estn disponibles.
En algunos dispositivos SD24AEx bits estn disponibles para activar o
desactivar la entrada analgica. La SD24AEx poco desactiva el
multiplexado circuitos digitales para el asociado. Ver el dispositivo
especfico de hoja de datos diagramas de pin.
Durante la conversin cualquier modificacin a la SD y SD24INCHx24GAINx
bits ser efectiva con la siguiente matazn paso del filtro digital.
Despus de estos bits se modifica, la siguiente tres conversiones pueden
ser vlidos, debido a el tiempo de asentamiento del filtro digital. Este
puede realizarse automticamente con el SD24INTDLYx bits. Cuando
SD24INTDLY = 00h, la conversin solicitud de interrupcin no comenzar
hasta la cuarta conversin despus de una condicin de arranque.
Aplicacin de los dispositivos de entrada de alta impedancia bfer que se
pueden activar mediante la SD24BUFx bits.
La configuracin de la velocidad se seleccionan en funcin de los SD24_A
modulador de frecuencia como se muestra en la Tabla 27-1.
Tabla 27-1. Alta impedancia de entrada
SD24BUFx Buffer Buffer Modulador SD24 Frecuencia, fM
00 01 discapacitados de Amortiguacin baja velocidad/fm actual < 200
kHz 10 velocidad media/actual fM 200 kHz < < 700 kHz 11 Alta
velocidad/actual < fM 700 kHz < 1,1 MHz
externo RC el filtro de suavizado se recomienda para el SD24_A para
evitar "aliasing" de la seal de entrada.
La frecuencia de corte debe ser inferior a 10 kHz de 1MHz reloj
modulacin y OSR = 256. La frecuencia de corte puede ajustarse a una
menor frecuencia en las aplicaciones que tienen una menor necesidad de
ancho de banda.
27.2.6 Caractersticas de la entrada analgica
la SD24_A utiliza un conector de entrada del condensador que aparece como
una impedancia en circuitos externos como se muestra en la Figura 27-2.
MSP430 VS+ = tensin de fuente externa positiva
RS 1 k VS" = tensin de fuente externa negativa

VS+ ! RS = resistencia de origen externo Muestreo CS = capacitancia
CS
GRUPO/ 2
CS
RS 1 k VS" !
! No se han aplicado en todos los dispositivos " ver los datos
especficos de cada dispositivo de
la Figura 27-2. Entrada Analgica circuito equivalente
620 SD24_A SLAU144J-diciembre 2004-Revisado 2013 Julio

cuando los amortiguadores son utilizados, no afecta a la frecuencia de
muestreo no se usa o no se presente Grson el dispositivo, la modulacin
mxima el mnimo tiempo de asentamiento tSettling del circuito de
muestreo dado por:
fs. Sin embargo, cuando los amortiguadores son frecuencia fM puede
calcularse a partir de
t (R + 1 k ) C ln Resolver S W 17 GANAR 2 V Ax
REF V
donde,
1 AV AV f = y V = max ! V , ! V CC CC M Ax S+ S! 2 t 2 2
con solucin VS+ y VS de referencia a AVSS.

CS vara de acuerdo con el valor de la ganancia, como se muestra en la
Tabla 27-2.
Tabla 27-2. Muestreo
Muestreo Capacitancia Capacitancia PGA Ganancia (CS) 1,25 1 pF 2, 4 2,5
pF 8 pF 5 16, 32 10 pF
27.2.7 Filtro Digital
El filtro digital procesa los 1 bits de la secuencia de datos mediante un
modulador SINC 3 filtro de peine. La funcin de transferencia se describe
en el z-Dominio:
3 -OSR 1 1 ! Z H(z) = OSR -1 1 ! Z
y en el dominio de la frecuencia por:
3
M M
M M
donde
3 f f sinc OSR OSR sin p p
f f 1 H(f) = = f f OSR sinc
sin p p f f
la tasa de sobremuestreo, OSR, es la relacin entre la frecuencia de
modulacin la frecuencia de muestreo figura 27-3 Muestra la respuesta en
frecuencia del filtro de la OSR de 32. La fM primer filtro notch es a fs.
/OSR.
La muesca frecuencia se puede ajustar cambiando la frecuencia modulador
fm, fs =
SD24SSELx y SD24DIVx y la tasa de sobremuestreo usando la SD24OSRx y fm,

utilizando SD24XOSR bits.
El filtro digital de cada canal ADC completa diezmar a los digital
productos nuevos y los resultados de la conversin SD24MEMx
correspondiente registro en la frecuencia de muestreo.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio SD24_A 621 Enviar

0 ! 20
! 40
! 60
!80
GANANCIA [dB] ! 100
!120
!140
fs Frecuencia fM
Figura 27-3. Respuesta de frecuencia Filtro de peine con OSR = 32
Figura 27-4 muestra el filtro digital paso respuesta y puntos de cambio.
De paso los cambios en la entrada tras el inicio de la conversin a
tiempo de asentamiento deben estar permitidos antes de que un resultado
vlido conversin est disponible. La SD24INTDLYx bits pueden
proporcionar la suficiente tiempo de asentamiento del filtro para un
cambio en la entrada de ADC. Si este paso se realiza sincrnicamente al
debilitamiento del filtro digital los datos vlidos estar disponible en
la tercera conversin. Una devolucin de datos asincrnica paso requerir
una conversin adicional antes datos vlidos disponibles.
Synchronous Asynchronous Paso Paso
4 3 1 1 3
2
0,8 0,8
0,6 0,6
0,4 2 V0.4 % FSR
0,2 0,2 1
1 0 0
Conversin conversin
Figura 27-4. Filtro Digital Paso Respuesta y puntos de cambio

Salida 27.2.7.1 Filtro Digital El nmero de bits de salida por el filtro
digital depende de la relacin de sobremuestreo y oscila de los 15 a los
30 bits. La Figura 27-5 muestra la salida del filtro digital y su
relacin con SD24MEMx para cada OSR, LSBACC y SD24UNI. Por ejemplo, en el
caso de OSR = 1024, LSBACC = 0 y SD24UNI = 1, la SD24MEMx registro
contiene bits 28 a 13 del filtro digital. Cuando OSR = 32, (SD24UNI = 0)
o dos (SD24UNI = 1) STPS son siempre iguales a cero.
La SD24LSBACC y SD24LSBTOG bits dan acceso a los bits menos
significativos de la salida del filtro digital. Cuando SD24LSBACC = 1 los
16 bits menos significativos de la salida del filtro digital se leen de
SD24MEMx utilizando word instrucciones. La SD24MEMx registro tambin se
puede acceder con el byte instrucciones slo devuelve los 8 bits menos
significativos de la salida del filtro digital.
Cuando SD24LSBTOG = 1 el SD24LSBACC bit es automticamente cambia cada
vez SD24MEMx es leer.
Esto permite que el filtro digital de una resultado hay que leer con dos
lecturas de SD24MEMx. Ajuste o compensacin SD24LSBTOG no cambia
SD24LSBACC hasta la prxima SD24MEMx acceso.
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0

29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12 9 7 8 6 5 3 2
4 1 0

29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
29 28 27 26 25 24 23 22 21 19 18 17 15 14 13 11 10 20 16 12
4 1 0
Figura 27-5. Utiliza Bits de salida del filtro Digital
624 SD24_A SLAU144J-diciembre de 2004 y revisada 2013 Julio
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
9 7 8 6 5 3 2
presentar

27.2.8 Conversin Registro de memoria: SD24MEMx
una SD24MEMx registro est asociada con cada SD24_A canal. Los resultados
de la conversin se trasladan a la SD24MEMx correspondiente registro con
cada paso de diezmar el filtro digital. La tarjeta SD24IFG bit se
configura cuando se escriben nuevos datos a la SD24MEMx. SD24IFG se
borran automticamente cuando SD24MEMx es ledo por la CPU o pueden ser
eliminados con el software.
Formato de datos de salida 27.2.8.1 El formato de datos de salida es

configurable en pareja complementar, offset o binario modo unipolar como
se muestra en la Tabla 27-3. El formato de datos es seleccionado por el
SD24DF y SD24UNI bits.
Tabla 27-3. Formato de datos
de salida del filtro SD24UNI SD24DF Formato Entrada Analgica SD24MEMx
(1) Digital (OSR = 256)
+FSR FFFF FFFFFF
0 0 Bipolar 8000 offset cero binario 800000
-FSR 0000 000000 +FSR 7FFF 7FFFFF
pareja Bipolar 0 1 0000 000000 complemento CERO
-FSR FSR 8000 800000 + FFFF FFFFFF
1 0 0000 800000 CERO Unipolar
-FSR 0000 000000
(1) Independiente de SD24OSRx y SD24XOSR; SD24LSBACC = 0.
NOTA: Las mediciones del descentramiento y el formato de datos
Cualquier desplazamiento medicin externa o interna mediante el par
diferencial A7 slo es apropiado cuando el canal est funcionando en modo
bipolar con SD24UNI = 0.
Si el valor medido es que se va a utilizar en el modo unipolar para
correccin de la desviacin tiene que ser multiplicado por dos.
La Figura 27-6 muestra la relacin entre la escala completa rango de
tensin de entrada de -VFSR a +VFSR y la conversin. Los formatos de
datos se ilustra.
Salida Bipolar: el desplazamiento binario de Salida Bipolar: 2
"complemento de Salida Unipolar SD24MEMx SD24MEMx SD24MEMx
FFFFh 7FFFh FFFFh
Entrada !V 8000h FSR Tensin 0000h
+V FSR
Tensin de entrada 0000h 8000h 0000h
!V +V FSR FSR !V +V FSR FSR
Figura 27-6. Tensin de entrada vs Salida Digital

27.2.9 Conversin Modos
El SD24_A mdulo puede ser configurado para cuatro modos de
funcionamiento que se indican en la Tabla 27-4. La SD24SNGL y SD24GRP
bits para cada canal selecciona el modo conversin.
Tabla 27-4. Resumen Modo Conversin
SD24SNGL SD24GRP (1) Modo de funcionamiento
1 0 nico canal simple conversin un solo canal se convierte una vez.
0 0 Solo canal, conversin continua un solo canal se convierte
continuamente.
1 1 Grupo de canales, conversin simple un grupo de canales se convertir
una vez.
Un grupo de canales se convertir 0 1 grupo de canales, continua
conversin continua.
(1) un canal se agrupan y es el canal principal del grupo cuando SD24GRP

= 0 si la SD24GRP para el anterior de los canales(s) est configurado.
27.2.9.1 Un solo canal,
el nico ajuste Conversin SD24SC poco de un canal inicia una conversin
en ese canal cuando SD24SNGL = 1 y no se agrupan con los otros canales.
La SD24SC poco se borrar automticamente despus de la conversin.
SD24SC borrado antes de la conversin se ha completado se detiene
inmediatamente conversin del canal seleccionado, el canal se ha apagado
y el correspondiente filtro digital est apagado. El valor de SD24MEMx
puede cambiar cuando SD24SC se borra. Se recomienda que los datos de
conversin en SD24MEMx leerse antes de borrar SD24SC para evitar leer un
resultado invlido.
27.2.9.2 Un solo canal, continua conversin
al SD24SNGL = 0 continua conversin modo est seleccionado. Conversin
del canal seleccionado se iniciar cuando SD24SC es establecer y
continuar hasta que el SD24SC poco se borra por el software cuando el
canal no est agrupada con cualquier otro canal.
SD24SC borrado se detiene inmediatamente conversin del canal
seleccionado, el canal se ha apagado y el correspondiente filtro digital
est apagado. El valor de SD24MEMx puede cambiar cuando SD24SC se borra.
Se recomienda que los datos de conversin en SD24MEMx leerse antes de
borrar SD24SC para evitar leer un resultado invlido.
La Figura 27-7 muestra de funcionamiento de un canal nico modo
conversin y conversin continua.
Canal 0 Conversin
SD24SNGL = 1 SD24GRP = 0 SD24SC de SW Auto!claro
Conversin Conversin Canal 1 SD24SNGL = 1 SD24GRP = 0 SD24SC de SW Auto!
Juego de SW Auto!clear
Channel 2 Conv Conversin Conversin Conversin
SD24SNGL = 0 SD24GRP = 0 SD24SC de SW por SW
= Resultado escrito a SD24MEMx Tiempo
Figura 27-7. Funcionamiento de un canal - Ejemplo
626 SD24_A SLAU144J-diciembre 2004-Revisado 2013 Julio presentar

27.2.9.3 grupo de canales, Conversin simple
SD24_A consecutivos canales pueden agruparse en la SD24GRP poco para
sincronizar las conversiones. Ajuste SD24GRP de un grupos de canales que
el canal con el siguiente canal en el mdulo.
Por ejemplo, ajuste SD24GRP para el canal 0 grupos que canal con canal 1.
En este caso, el canal 1 es el canal principal, habilitar y deshabilitar
conversin de todos los canales en el grupo con su SD24SC.
La SD24GRP poco de el canal principal es siempre 0. La SD24GRP de ltima
canal en SD24_A no tiene funcin y siempre es 0.
Cuando SD24SNGL = 1 para un canal a un grupo, se selecciona el modo
conversin. Una sola conversin de ese canal se produce sincrnicamente
cuando el canal maestro SD24SC bit est establecido. La SD24SC poco de
todos los canales en el grupo se ajustar automticamente y borrado por
SD24SC del canal maestro. SD24SC para cada canal tambin puede borrarse
de software independiente.
Compensacin de SD24SC el canal principal antes de la conversin se ha
completado se detiene inmediatamente las conversiones de todos los
canales del grupo, los canales estn apagados y los correspondientes
filtros digitales se han desactivado. Valores en SD24MEMx puede cambiar
cuando SD24SC se borra. Se recomienda que los datos de conversin en
SD24MEMx leerse antes de borrar SD24SC para evitar leer un resultado
invlido.
27.2.9.4 Grupo de canales, continua conversin
al SD24SNGL = 0 para un canal a un grupo, continua conversin modo
seleccionado. Conversin continua de ese canal se produce sincrnicamente
cuando el canal maestro SD24SC bit est establecido. SD24SC bits para
todos los canales agrupados se ajustar automticamente y borrar con el
canal principal de SD24SC.
SD24SC para cada canal en el grupo tambin puede borrarse de software
independiente.
Cuando SD24SC de agrupar canal se establece por medio de un software con
independencia del maestro, la conversin de ese canal se sincronizar
automticamente con las conversiones de el canal principal. Esto
garantiza que las conversiones de los canales agrupados son siempre
sincrnico con el maestro.
Compensacin de SD24SC el canal principal se detiene de inmediato las
conversiones de todos los canales en el grupo los canales estn apagados
y los correspondientes filtros digitales se han desactivado. Valores en
SD24MEMx puede cambiar cuando SD24SC se borra. Se recomienda que los
datos de conversin en SD24MEMx leerse antes de borrar SD24SC para evitar
leer un resultado invlido.
La Figura 27-8 muestra agrupadas canal tres canales SD24_A. Canal 0 est
configurado para una sola conversin modo, SD24SNGL = 1, y los canales 1
y 2 estn en continua conversin modo, SD24SNGL = 0. Canal dos, el ltimo
canal en el grupo, es el canal principal. Las conversiones de todos los
canales en el grupo se produce de manera sincrnica con el maestro canal
independientemente de cuando cada uno SD24SC poco se establece mediante
el software.
(Sincronizada a master)
Conversin Conversin Canal 0 SD24SNGL = 1 SD24GRP = 1 SD24SC de Ch2
Auto!Juego de SW Auto!claro (sincronizada a master)
Canal 1 Conversin Conv Conv Conversin
SD24SNGL = 0 SD24GRP = 1 SD24SC de Ch2 por SOFTWARE SOFTWARE de Borrado
de Ch2
Canal 2 Conv Conversin Conversin Conversin
SD24SNGL = 0 SD24GRP = 0 SD24SC de SW por SW
Figura 27-8. Funcionamiento de canales agrupados - Ejemplo
27.2.10 operacin de conversin con precarga

cuando varios canales estn agrupados los SD24Prex registros se puede
utilizar para retrasar el tiempo de conversin para cada canal. Mediante
SD24Prex, la destruccin del filtro digital es mayor por el nmero de
ciclos de reloj y fM puede variar de 0 a 255. La Figura 27-9 muestra un
ejemplo utilizando SD24Prex.
SD24OSRx
fm = 32 ciclos: 32 40 32
Conversin Conversin Conversin
carga retardada SD24Prex retrasado Conversin SD24Prex = 8 Resultado
aplicar una precarga
Figura 27-9. Conversin mediante precarga - Ejemplo
El SD24Prex demora se aplica a principios del prximo ciclo de conversin
despus de ser escrito. El retraso se utiliza en la primera conversin
SD24SC se establece y en el ciclo de conversin tras cada escritura en
SD24Prex. Conversiones siguientes no se retrase. Despus de modificar
SD24Prex, la siguiente escritura a la SD24Prex no debe ocurrir hasta el
prximo ciclo de conversin se ha completado, ya que de lo contrario los
resultados de la conversin puede ser incorrecta.
La exactitud del resultado por el retraso con ciclo de conversin
SD24Prex depende de la duracin de la demora y de la frecuencia de la
seal analgica que se toman las muestras. Por ejemplo, al medir una
seal de CC, SD24Prex retraso no tiene efecto sobre la conversin
resultado independientemente de la duracin. El usuario debe determinar
cuando el retraso conversin resultado es til en su aplicacin.
La Figura 27-10 muestra el funcionamiento de agrupar los canales 0 y 1.
La precarga registro de canal 1 est cargado de cero, produciendo en
conversin inmediata mientras que el ciclo de conversin de canal 0 se ha
retrasado de SD24PRE0 = 8. El primer canal 0 conversin usa SD24Prex = 8,
desplazando todas las conversiones posteriores fm por ocho ciclos de
reloj.
SD24OSRx
fm = 32 ciclos: 40 32 32
SD24PRE0 = 8 retrasado Conversin Conversin Conversin
1stSample Ch0
32 32 32
SD24PRE1 = 0 Conversin Conversin Conversin Conversin
de Ch1 1stSample Tiempo conversin
Figura 27-10. Inicio de la conversin con Precarga - por ejemplo
cuando los canales estn agrupados, se debe tener cuidado cuando un canal
o canales funcionan en modo simple conversin o quedan discapacitados en
software mientras el canal principal sigue en activo. Cada vez los
canales del grupo se vuelve a activar y volver a realizar la
sincronizacin con el canal principal, la precarga de canal se volvi. La
Figura 27-11 muestra el re-sincronizacin y precarga los retrasos de
canales en un grupo. Es recomendable que SD24Prex = 0 para el canal
principal para mantener un nivel constante retraso entre el maestro y
resto de los canales en el grupo cuando se vuelve a activar.
www.ti.com SD24_A
(sincronizada a master)
Canal 0 Conversin PRE0 PRE0 Conv Conv
SD24SNGL = 0 SD24GRP = 1 SD24SC de Ch2 borra de SW de SW (sincronizada a
master)
Canal 1 PRE1 PRE1 Conversin Conversin
SD24SNGL = 1 SD24GRP = 1 SD24SC de Ch2 Auto!Juego de SW Auto!clear
Channel 2 Conv Conversin Conversin Conversin Conversin
SD24SNGL = 0 SD24GRP = 0 SD24SC de SW
Figura 27-11. Precarga
27.2.11 y Sincronizacin de canales utilizando el Sensor de temperatura
integrado
para utilizar el sensor de temperatura del chip, el usuario selecciona la
entrada analgica SD24INCHx par = 110 y juegos SD24REFON = 1. Cualquier
otra configuracin se realiza como si una entrada analgica externa par
fue seleccionada, incluyendo SD24INTDLYx y SD24GAINx configuracin.
Debido a que la referencia interna debe estar activada para utilizar el
sensor de temperatura, que no es posible utilizar una referencia externa
de la conversin de el voltaje del sensor de temperatura. Adems, el
nmero de referencia interna estar en disputa con los referencia
externa. En este caso, el SD24VMIDON poco puede ser ajustada para
minimizar los efectos de la contencin en la conversin.
Figura 27-12. Cuando entradas de conmutacin de un SD24_A canal con el
sensor de temperatura adecuada, retardo debe ser suministrada mediante
SD24INTDLYx para permitir que el filtro digital para resolver y para
asegurar que los resultados de la conversin son vlidos. El error de
desviacin del sensor de temperatura pueden ser muy grandes, y puede ser
necesario calibrar para la mayora de las aplicaciones. Ver datos
especficos de cada dispositivo sensor de temperatura hoja de parmetros.
V
0,500
0,450
0,400
0,350
0,300 Vsensor representa la,tipo= TCSensor(273 + T[ao]) + VOffset,
sensor[mV]
0,250
!50 0 50 100
SLAU144J-diciembre 2004-Revisado 2013 Julio 629 SD24_A

27.2.12 manejo de interrupciones
la SD24_A tiene 2 fuentes de interrupcin para cada canal ADC:
SD24IFG SD24OVIFG El SD24IFG bits que se establecen cuando su

correspondiente memoria SD24MEMx registro est escrito con una
conversin. Una peticin de interrupcin se genera si la correspondiente
tarjeta SD24IE bit bit GIE y el se. La SD24_A condicin de desbordamiento
se produce cuando una conversin resultado se escribe en cualquier
SD24MEMx ubicacin anterior antes de la conversin se leer.
27.2.12.1 SD24IV, vector de interrupcin Generador Todos SD24_A fuentes
de interrupcin y combinado se da prioridad a la fuente un nico vector
de interrupcin. SD24IV se utiliza para determinar lo que permiti SD24_A
fuente de interrupcin pidi una interrupcin. La ms alta prioridad
SD24_A peticin de interrupcin que se activa genera un nmero en la
SD24IV registrarse (ver registro descripcin). Este nmero puede ser
automticamente el software apropiado rutina. Personas con Discapacidad
SD24_A interrumpe no afectan a la SD24valor IV.
Cualquier acceso, leer o escribir, de la SD24IV registro no tiene efecto
sobre el SD24OVIFG o SD24IFG banderas. La SD24IFG banderas se restablece
con la lectura de los asociados SD24MEMx registro o mediante el borrado
de la bandera en el software. SD24OVIFG bits slo se pueden restaurar con
el software.
de interrupcin, se genera una interrupcin. Por ejemplo, si el SD24OVIFG
y uno o ms SD24IFG interrupciones estn pendiente de resolucin cuando
la rutina de servicio de interrupcin accede a la SD24IV registro, el
SD24OVIFG interrumpir condicin es brindar servicio en primer lugar y el
pabelln correspondiente(s) debe ser borrado en el software. Despus de
la RETI instruccin de la rutina de servicio de interrupcin se ejecuta,
la prioridad ms alta SD24IFG pendiente genera otra peticin de
interrupcin.
27.2.12.2 Interrumpir la operacin demora SD24INTDLYx bits controlar la
sincronizacin de la primera interrupcin solicitud de servicio para el
canal correspondiente. Esta funcin retrasa la peticin de interrupcin
de un complet la conversin de un mximo de cuatro ciclos conversin
permite que el filtro digital de resolver antes de generar una peticin
de interrupcin. El retraso se aplica cada vez que la SD24SC poco se ha
activado o la SD24GAINx o SD24INCHx bits para el canal son modificados.
SD24INTDLYx deshabilita interrupcin de desbordamiento generacin para el
canal seleccionado para el nmero de ciclos retardo. Solicitud de
Interrupcin por el retraso no se generan conversiones durante el
retardo.

27.2.12.3 SD24_A manejo de interrupciones Software Ejemplo El siguiente
ejemplo de software muestra el uso recomendado de SD24IV y el manejo de
gastos generales. La SD24IV se agrega valor a la PC para ir directamente
a la rutina.

SD24OVIFG, CH0 SD24IFG, CH1 SD24IFG: 16 ciclos CH2 SD24IFG: 14
ciclos, el controlador de interrupciones para el canal 2 SD24IFG muestra
una forma de comprobar inmediatamente si una interrupcin mayor prioridad
se produjo durante el procesamiento de la ISR. Esto ahorra nueve ciclos
si otra SD24_A interrupcin est pendiente.
Controlador de interrupcin para SD24_A. ;
; Vector 6: Aparecer CH_1 SD24IFG 2 ; Vector 4: Aparecer CH_0 SD24IFG 2
JMP ADM1 ; 2 vectores: ADC desbordamiento 2 JMP ADM0 ; Vector 0: No
interrumpir 5 JMP ADOV ; Agregar a 3 PC RETI ; Introducir Rutina de
servicio de interrupcin 6 AGREGAR &SD24IV,PC ; Controlador para
Aparecer CH_2 SD24IFG comienza aqu. JMP No es necesario. INT_SD24 ;
otros necesitan instrucciones? ; Avanzar como resultado, la bandera se
restablece... ; ADM2 MOV&SD24MEM2,xxx
; int pendiente revisar otras 2 ; JMP INT_SD24 ; restantes controladores
y otras instrucciones necesarias? ; Avanzar como resultado, la bandera se
restablece... ; ADM1 MOV&SD24MEM1,xxx
; Return 5 ; RETI ; Return 5 ; Mover resultado, pabelln se restablece
RETI ; Return 5 ADM0 MOV&SD24MEM0.xxx , Asa SD24MEMx desbordamiento
RETI ; ADOV...
SD24_A registra
27,3 SD24_A registra
el SD24_A los registros son enumerados en la Tabla 27-5 (registros
www.ti.com
para las cadenas que no se han puesto en prctica no est disponible; ver
el dispositivo de hoja de datos especficos).
Tabla 27-5. SD24_A Registros
Registro Formulario
SD24_A Control SD SD24CTL24_A vector de interrupcin SD24IV
(1) SD24_A analgico que
SD SD24AE24_A Canal 0 SD24CCTL Control SD24_A0 Canal 0 Conversin Memoria
SD24MEM SD24_A0 Canal 0 Control de entrada SD24INCTL0 SD24_A Canal 0
Precarga SD24PRE0 SD24_A Canal de Control 1 SD24CCTL1 SD24_A Canal 1
Conversin Memoria SD24MEM SD24_A1 Canal 1 entrada SD24INCTL Control
SD24_A1 Canal 1 Precarga SD24PRE1 SD24_A Canal 2 SD24CCTL Control 2
SD24_A Canal 2 Conversin Memoria SD24MEM SD24_A2 Canal 2 entrada
SD24INCTL Control 2 SD24_A Canal 2 Precarga SD24PRE2 SD24_A Canal 3
Control SD24CCTL3 SD24_A Canal 3 Conversin Memoria SD24MEM SD24_A3 Canal
3 entrada SD24INCTL Control SD24_A3 Canal 3 Precarga SD24 PRE3 SD24_A
Canal de Control 4 SD24CCTL4 SD24_A Canal 4 Conversin Memoria SD24MEM
SD24_A4 Canal 4 Entrada Control SD24INCTL4 SD24_A Canal 4 Precarga
SD24PRE4 SD24_A Canal de Control 5 SD24CCTL5 SD24_A Canal 5 Conversin
Memoria SD24MEM SD24_A5 Canal 5 entrada SD24INCTL Control SD24_A5 Canal 5
Precarga SD24PRE5 SD24_A Canal 6 Control SD24CCTL6 SD24_A Canal 6
Conversin Memoria SD24MEM SD24_A6 Canal 6 Control de entrada SD24INCTL6
SD24_A Canal 6 Precarga SD24PRE6
(1) No se han aplicado en todos los dispositivos; consulte el dispositivo

de
registro de datos especficos Tipo Direccin Estado inicial
Lectura/escritura 0100h Restablecer con PUC Lectura/escritura 0110h
Restablecer con PUC Lectura/escritura 0B7h Restablecer con PUC
Lectura/escritura 0102h Restablecer con PUC Lectura/escritura 0112h
Lectura/escritura 0B8h Restablecer con PUC Lectura/escritura 0104)h
Restablecer con PUC Lectura/escritura 0114h Restablecer con PUC Lectura/
Escribir 0B1h Restablecer con PUC Lectura/escritura 0B9h Restablecer con
PUC Lectura/escritura 0106h Restablecer con PUC Lectura/escritura 0116h
Lectura/escritura 0Bah Restablecer con PUC Lectura/escritura 0108h
Restablecer con PUC Lectura/escritura 0118h Restablecer con PUC
Lectura/escritura 0B3h Restablecer con PUC Lectura/escritura 0BBh
Restablecer con PUC Lectura/escritura 010Ah Restablecer con PUC
Lectura/escritura 011Ah Restablecer con PUC Lectura/escritura 0B4h
Restablecer con PUC read/write 0BCh reposiciona con PUC Lectura/escritura
010Ch Restablecer con PUC Lectura/escritura 011Ch Restablecer con PUC
Lectura/escritura 0B5h Restablecer con PUC Lectura/escritura 0BDh
Restablecer con PUC Lectura/escritura 010Eh Restablecer con PUC
Lectura/escritura 011Eh Restablecer con PUC Lectura/escritura 0B6h
Restablecer con PUC Lectura/escritura 0Beh Restablecer con PUC
hoja.
632 SD24_A
la Documentacin
27.3.1 instrumentos incorporan www.ti.com SD24CTL, SD24_A Registro de

Control
15 14 13 12
reservado
r0 r0 r0 r0 7 6 5 4
SD24DIVx SD24SSELx
rw-0 rw-0 rw-0 rw-0 15-12 bits Reservados Reservados SD24XDIVx Bits 11-9
SD24_A divisor de reloj
00 /1 01 /3 10 /16 11 /48 1xx Reservados
SD24LP Bit 8 modo de bajo consumo. Este bit selecciona una reduccin de
velocidad
SD24_A registra
11 10 9 8
SD24XDIVx SD24LP
-0 rw rw rw-0 rw-0 3 0 2 1 0
SD24VMIDON SD24REFON SD24OVIE Reservados
rw-0 rw-0 rw-0 r0
modo de alimentacin reducida 0 modo de bajo consumo de potencia est
desactivado 1 modo de baja energa est activado. La mxima frecuencia de
reloj para el SD24_A es reducida.
DIVx SD24Bits 7-6 SD24_A divisor de reloj

00 /1 01 /2 10 /4 11 /8
SD24SSELx Bits 5-4 SD24_A reloj
00 seleccin de fuente MCLK SMCLK 01 10 11 ACLK TACLK externa
SD24VMIDON VMID buffer 3 bits en
0 de 1 en la
SD24REFON 2 bits generador de referencia
SD24OVIE Bit 1 SD24_A enable interrupcin de desbordamiento. La AIE poco
0 bits Reservados Reservados
comentarios
SD24_A 633
SD24_A Registros
27.3.2 www.ti.com SD24CCTLx, SD24_A Canal x Registro de Control
15 14 13 12 11 10 9 8
(1) Reservados SD24BUFx SD24UNI SD24XOSR SD24SNGL OSRx SD24
r0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 7 6 5 4 3 2 1 0
SD24LSBTOG SD24LSBACC SD24OVIFG SD24DF SD24IE SD24IFG SD SD24SC24GRP
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 r(w)-0 15 Bits Reservados Reservados
SD24BUFx 14-13 bits de alta impedancia de entrada
00 Buffer buffer de 01 discapacitados baja velocidad/actual de 10
velocidad media/actuales 11 Alta velocidad/
SD24UNI 12 Bits modo Unipolar
Bipolar 0 seleccione modo 1 modo Unipolar
SD24XOSR 11 Bits Ampliado relacin de sobremuestreo. Este bit, junto con
el SD24OSRx bits, seleccione el sobremuestreo. Ver SD24OSRx poco
descripcin de los ajustes.
SD24SNGL Bit 10 modo simple conversin seleccione
0 conversin continua conversin simple modo 1 modo
SD24OSRx Bits 9-8
Cuando El sobremuestreo relacin SD24XOSR = 0
00 256 01 128 10 64 11 32
SD24XOSR = 1
00 512 01 11 1024 10 reservado reservado
SD24LSBTOG 7 bits LSB toggle. Este bit, cuando establece, hace SD24LSBACC
para alternar cada vez que la SD24MEMx registro es leer.
0 SD24LSBACC no alternar con cada SD24MEMx leer 1 SD24LSBACC cambia con
cada lectura SD24MEMx
LSBACC SD24Bit 6 LSB. Este bit permite acceder a la parte superior o
inferior 16-bits de la SD24_A conversin.
0 SD24MEMx contiene los ms importantes 16-bits de la conversin.
1 SD24MEMx contiene el menos significativo 16-bits de la conversin.
SD24OVIFG poco 5 SD24_A
0 bandera de interrupcin de desbordamiento desbordamiento No

interrupcin interrupcin pendiente pendiente 1 Desbordamiento
SD24DF Bit 4 SD24_A
0 formato de datos binario 1 Desplazamiento 2 complemento
SD24IE Bit 3 SD24_A enable interrupcin
0 desactivado 1 habilita
(1) No se han aplicado en todos los dispositivos (ver el dispositivo de
hoja de datos especficos) .reservado con r0 access si de alta impedancia
no buffer.
634 SD24_A SLAU144J-diciembre de 2004 y revisada 2013 Julio presentar

SD24IFG Bit 2 SD24_A bandera de interrupcin. SD24IFG se establece cuando
los nuevos resultados de la conversin. SD24IFG se restablece
automticamente cuando el correspondiente registro SD24MEMx es leer, o
pueden ser eliminados con el software.
SD24SC Bit 1 SD24_A iniciar la conversin
0 1 inicio inicio conversin conversin
SD24GRP Bit 0 SD24_A grupo. Grupos SD24_A canal con canal inmediatamente
superior. No se usa para el ltimo canal.
0 No agrupadas agrupadas 1
27.3.3 SD24INCTLx, SD24_A Canal x Registro de Control de entrada
7 6 5 4 3 2 1 0
SD24INTDLYx SD24GAINx SD24INCHx
SD24INTDLYx Bits 7-6 Interrupcin demorar la generacin despus de la
conversin. Estos bits seleccione el retraso de la primera interrupcin
despus de la conversin.
00 Cuarto muestra hace 01 interrupcin interrupcin tercera muestra hace
10 segundos muestra hace 11 interrupcin interrupcin Primera muestra
hace
SD24GAINx Bits 5-3 SD24_A preamplificador ganar
000 001 x1 x2 x4 010 011 x8 100 x16 x32 101 110 111 reservado reservado
SD24INCHx Bits 2-0 SD24_A canal par diferencial de entrada. Las
selecciones disponibles dependen del dispositivo. Ver el dispositivo
especfico de hoja de datos.
Este es0 000
(1) 001 Este Es1
(1) 010 Este Es2
(1) Este Es3 011
(1) 100
101 Este Es4 (GRUPO - AVSS) / 11 110 111 corto del sensor de temperatura
en el PGA de descentramiento
(1) Este Es1 a4 Este es no est disponible en todos los dispositivos (ver
datos especficos de cada dispositivo).
SD24_A Registros
27.3.4 www.ti.com SD24MEMx, SD24_A Canal x Conversin Registro de memoria
15 14 13 12 11 10 9 8
r r r r r r r r 7 6 5 4 3 2 1 0
r r r r r r r r
Conversin Bits 15-0 los resultados de la conversin. La SD24MEMx
registro contiene la parte superior o inferior 16-bits del filtro digital
resultados en funcin de la SD24LSBACC poco.
27.3.5 SD24Prex, SD24_A Canal x Precarga Registro
7 6 5 4 3 2 1 0
Valor de precarga
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 Valor de precarga Bits 7-0 SD24_A
filtro digital valor de precarga
27.3.6 SD24AE, SD24_A entrada analgica permiten registrar
7 6 5 4 3 2 1 0
SD24AE7 SD24AE6 SD24AE5 SD24AE4 SD24AE3 SD24AE2 SD24AE1 SD24AE0 rw-0 rw-0
rw-0 rw-0 rw-0 rw-0 rw-0 rw-0 SD24AEx Bits 7-0 SD24_A analgico habilitar
0 entrada externa. Entradas negativas estn conectados internamente a
VSS.
1 Entrada externa activado
636 SD24_A SLAU144J-diciembre de 2004 y revisada 2013 Julio Enviar
www.ti.com
27.3.7 SD24IV, SD24_A vector de interrupcin Registro
SD24_A Registros
15 14 13 12 0 0 0 0 r0 r0 r0 r0 7 6 5 4 0 0 0 r0 r0 r0 r-0 SD24ivx Bits
15-0 SD24_A vector de interrupcin valor SD24IV bandera de interrupcin
Fuente de interrupcin contenido 000h No interrumpir pendiente:
SD24CCTLx 002h SD24MEMx desbordamiento (1) SD24OVIFG SD24CCTL0 004h
SD24_A Canal 0 Interrumpir SD24IFG SD24CCTL1 006h SD24_A Canal 1
Interrumpir SD24IFG SD24CCTL2 008h SD24_A Canal 2 Interrumpir SD24IFG
SD24CCTL3 00Ah SD24_A Canal 3 Interrumpir SD24IFG SD24CCTL4 00Ch SD24_A
Canal 4 Interrumpir SD24IFG SD24CCTL SD5 00Eh 24_A Canal 5 Interrumpir
SD24IFG SD24CCTL 010h6 SD24_A Canal 6 Interrumpir SD24IFG
(1) Cuando un SD24_A se produce un desbordamiento, el usuario debe
comprobar todos SD24CCTLx
11 10 9 8 0 0 0 0 r0 r0 r0 r0 3 2 1 0
0 SD24ivx
r-0 r-0 r-0 r0
ms alto
ms baja prioridad de interrupcin
SD24OVIFG banderas para determinar qu canal se desbord.

SD24_A 637
Captulo 28 instrumentos incorporados

Emulacin 2013 Julio Mdulo Integrado (EEM)
Este captulo describe el mdulo de emulacin (EEM) que se aplican en
todos los dispositivos flash MSP430.
Tema ... ... ... . Pgina
28,1 EEM Introduccin ... ... ... ... ... ... ... ... 28,2 EEM 639
bloques de construccin ... ... ... ... ... ... ... ... Configuraciones
EEM 641 28,3 ... ... ... ... ... ... 642
638 Mdulo Emulacin Integrada (EEM) SLAU144J-diciembre de 2004 y
www.ti.com
EEM EEM Introduccin Introduccin
Cada 28,1 MSP430 basado en flash integrado microcontrolador implementa un
mdulo de emulacin (EEM). Se accede a ella y se controla mediante JTAG.
Cada aplicacin es dependiente del dispositivo y se describe en la
seccin 1.3 DEL EEM las configuraciones y los datos especficos de cada
dispositivo.
En general, estn disponibles las siguientes caractersticas:
No intrusivo ejecucin de cdigo en tiempo real Un nico punto de
control, paso a paso por paso y paso a paso por funcionalidad pleno
apoyo de todos modos de bajo consumo el apoyo a todas las frecuencias,
sistema para todos fuentes de reloj hasta ocho (dependiente del
dispositivo) hardware activadores/interrupcin del bus de direcciones de
memoria (MAB) o la memoria bus de datos (MDB) hasta dos (dependiente
del dispositivo) hardware activadores/interrupcin de registro de la CPU
accesos de escritura MAB, MDB, y registro de la CPU puede acceder a los
desencadenadores se combinan para formar un mximo de ocho (dependiente
del dispositivo) complejos activadores/interrupcin Activar secuencia
(dependiente del dispositivo) Almacenamiento de bus interno y las
seales de control integrado con un bfer de rastreo (dependiente del
dispositivo) control de reloj de los temporizadores, comunicacin
perifricos y Otros mdulos de nivel de dispositivo a nivel mundial o por
mdulo base durante una emulacin detener la Figura 28-1 muestra un
diagrama simplificado de la ms grande disponible en la actualidad 2xx
EEM aplicacin.
Para obtener ms informacin sobre cmo las caractersticas de la EEM
puede ser utilizado junto con el IAR Embedded WorkbenchTM depurador ver
el informe de aplicacin depuracin avanzada utilizando la emulacin
Module (SLAA263) en www.msp430.com. Code Composer Essentials (CCE) y la
mayora de los dems depuradores de MSP430 tienen el mismo o un conjunto

de funciones similares. Para obtener ms detalles, consulte la gua del
usuario del depurador.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Integrado Mdulo
de emulacin (EEM) 639 presentar documentacin comentarios
EEM Introduccin
Activar !Y! Matriz "CombinationTriggers
www.ti.com
Bloques 0 1 2 3 4 MB0 MB1 MB2 MB3 MB4 MB5 MB6 MB7
CPU0 CPU1
& & & & &
Figura 28-1. Gran Aplicacin de la
5 6 7
& & &
Trigger Secuenciador
O DE LA CPU
O Start/Stop
Integrado Almacenamiento de Estado Mdulo Emulacin (EEM)
640 Mdulo Emulacin Integrada (EEM)
Documentacin
instrumentos incorporados
www.ti.com EEM
EEM Bloques Bloques de construccin 28,2 28.2.1
control activa el evento en el EEM de la MSP430 sistema consta de los
disparadores, que son seales internas que indican que un determinado
evento. Estos disparadores pueden ser utilizados como interrupcin
simples, pero tambin es posible combinar dos o ms disparadores para
permitir la deteccin de eventos complejos y desencadenar diversas
reacciones adems detener la CPU.
En general, los factores desencadenantes pueden ser utilizados para
controlar los siguientes bloques funcionales de la EEM:
Interrupcin (CPU) almacenamiento de estado Secuenciador
hay dos tipos diferentes de desencadenadores, la memoria activa y el
registro de la CPU escribe gatillo.
Cada bloque de desencadenador puede ser seleccionados de forma
independiente para comparar el MAB o el MDB con un valor determinado.
Dependiendo de la EEM la comparacin se puede = , =, or. La
comparacin tambin puede estar limitado a ciertos bits con el uso de una
mscara. La mscara es uno de los bits de bytes o sabio de sabios,
dependiendo del dispositivo. Adems de seleccionar el bus y la
comparacin, las condiciones en las que el activador est activo puede
ser seleccionado. Estas condiciones incluyen acceso de lectura, de

escritura, el acceso a DMA, y la instruccin fetch.
Cada registro de la CPU puede escribir bloque de desencadenador se
seleccionaron de forma independiente para comparar lo que est escrito en
un registro seleccionado con un valor determinado. El registro puede ser
seleccionado para cada activacin independiente.
La comparacin se puede = , =, or. La comparacin tambin puede estar
limitado a ciertos bits con el uso de una mscara de bits.
Ambos tipos de desencadenantes pueden ser combinados para formar ms
complejos factores desencadenantes. Por ejemplo, un desencadenador puede
seal compleja cuando un valor determinado se escribe en una de
direcciones especificada por el usuario.
28.2.2
El gatillo Disparador Secuenciador secuenciador permite la definicin de
una determinada secuencia de seales de disparo antes de que un evento es
aceptado para una estancia o evento almacenamiento de estado. En el
secuenciador, es posible utilizar las siguientes funciones:
Cuatro estados (Estado 0 a Estado 3) Dos transiciones por estado a
cualquier otro estado Reset trigger que restablece el secuenciador de
estado 0.
El secuenciador siempre comienza en estado 0 y deben ejecutar a estado 3
para generar una accin. Si el estado 1 Estado 2 no son necesarios, que
pueden ser excluidas.
28.2.3 Almacenamiento Interno (Buffer)
El estado funcin de almacenamiento utiliza un buffer para almacenar MAB,
MDB, y control de la CPU informacin de la seal (es decir, leer,
escribir, o instruccin fetch) de forma intrusiva. El bfer puede alojar
hasta ocho entradas. La configuracin flexible permite al usuario grabar
la informacin de inters muy eficientemente.
28.2.4 Control del reloj
La EEM dependientes del dispositivo flexible proporciona control de
reloj. Esto es til en aplicaciones en las que un reloj que es necesaria
para el uso de perifricos despus de que la CPU est parado (por
ejemplo, para permitir que un mdulo UART para completar la transferencia
de un personaje o un temporizador para que siga generando una seal PWM).
El control del reloj es flexible y admite los mdulos que necesita un
reloj y los mdulos que deben detenerse cuando la CPU se detiene debido a
un punto de interrupcin.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Integrado Mdulo
de emulacin (EEM) 641 presentar documentacin comentarios
EEM
EEM Configuraciones Configuraciones www.ti.com 28,3
Tabla 28-1 ofrece una visin general de la EEM configuraciones en el
MSP430 familia 2xx. La configuracin es dependiente del dispositivo,
consulte la hoja de datos del dispositivo.
Tabla 28-1. 2XX EEM configuraciones
incluyen XS S M L
Bus de Memoria Activa 2 ( = , =ONLY) 3 5 8
1) byte bajo 1) Baja byte 1) byte bajo Mscara Disparo Bus de memoria
para 16 o 20 bits 2) byte alto 2) byte alto 2) byte alto
CPU Register-Write Activa 0 1 1 2
2 4 Combinacin activa Secuenciador 6 8 S No No
almacenamiento de estado No No No S
En general las siguientes caractersticas pueden encontrarse en cualquier
dispositivo 2xx:
Al menos dos MAB/MDB activa apoyando:
- Distincin entre CPU, DMA, leer y escribir accesos - = , =,
orcomparison (en XS solo = , =) Al menos dos registros Combinacin
activacin interrupcin Hardware utilizando la CPU reaccin de Parada
control de reloj Con control individual de los relojes de mdulo (en
algunas configuraciones la XS relojes de mdulo de control est
conectado)
642 Mdulo Emulacin Integrada (EEM) SLAU144J-diciembre de 2004 y
www.ti.com Revisin historia

Historial de revisiones
Revisin Comentarios SLAU144G Captulo 5 Mdulo de reloj bsico+, aadi
informacin especfica del MSP430AFE2xx dispositivos:
Figura 5-2. Mdulo de reloj bsico+ Diagrama de bloque-MSP430AFE2xx
Seccin 5.3 , Registro BCSCTL3 Seccin 5.3.2 , 5.3.3 , 5.3.4 , registro
disponible bits, los valores predeterminados y definiciones aadidas
captulos:
captulo 18 perifricos de Interfaz USART, UART USART 19 Captulo del
modo de interfaz, modo SPI Captulo 27 SD24_A hecho editorial y cambios
de formato.
SLAU144H Seccin 2.4 , corrigi la contralora tiempo de inicio.
Seccin 8.2.6 , pin actualizado informacin oscilador; Figura 8-1.
Seccin 3.4.6.5 , Corregido error en BIC descripcin.
Seccin 7.2.1 , Corregido error en cdigo de ejemplo.
SLAU144I Tabla 2-3, Cambiar cristal comentarios sobre los pasadores.
Seccin 1.4.1 , corrige direcciones para fines de Flash/ROM.
Seccin 3.3.5 , cambi la figura del ejemplo.
Actualizado las descripciones de las siguientes secciones: Seccin 5.1 ,
Seccin 5.2.1 , Seccin 5.2.2 , Seccin 5.2.3 , Seccin 5.2.5.2 , 5.2.7.1
Seccin ,Seccin 5.3.3 (DECORACION bits), Seccin 5.3.4 (FLST Etiquetas
USADAS1Sx bits).
Seccin 7.3.2 y en la Seccin 7.3.4 , informacin aadida sobre
MSP430G2xx
Seccin 8.1 , se ha agregado una nota relativa a MSP430G22x0.
El Captulo 21, aadir notas a lo largo de MSP430G2210.
Figura 22-1, actualizada diagrama de bloque.
Seccin 22.2.2.1 , Puerto analgico descripcin de seleccin.
Seccin 22.2.3 , descripcin Generador de tensin de referencia.
Seccin 22.3.1 , actualizado SREF poco descripcin.
Seccin 22.3.2 , actualizado INCHx poco descripcin.
Figura 23-1, se ha cambiado cuatro entradas en el centro izquierda mux de
GND a la flotacin.
Tabla 24-1, corregido CALDCO... nombres.

Hizo cambios editoriales en todo.
SLAU144J Figura 3-17, corregido parte inferior izquierda nmero de bits.
Seccin 7.2 , corrigi nmero mnimo de segmentos de memoria principal.
Seccin 24.2.2.1 , aadi las ecuaciones de calibracin del sensor de
temperatura.
Seccin 26.2.5 , descripcin.
Seccin 27.2.5 , descripcin.
NOTA: nmeros de pgina de las revisiones anteriores pueden diferir de
nmeros de pgina en la versin actual.
SLAU144J entre diciembre de 2004 y revisada 2013 Julio Historial de
revisiones 643 Enviar comentarios sobre la Documentacin
AVISO IMPORTANTE
Texas Instruments Incorporated y sus filiales (TI) se reservan el derecho
de realizar correcciones, ampliaciones, mejoras y otros cambios en sus
productos semiconductores y servicios por JESD46, la ltima cuestin, y a
fabricar cualquier producto o servicio por JESD48, ltima edicin. Los
compradores deben obtener la ltima informacin pertinente antes de
colocar los pedidos y verificar que la informacin es actual y completa.
Todos los productos semiconductores (tambin denominado en el presente
anexo como "componentes") se venden sujetos a TI trminos y condiciones
de venta suministrados en el momento de confirmacin de pedido.
TI garantiza rendimiento de sus componentes a las especificaciones
aplicables en el momento de la venta, de conformidad con la garanta de
TI en trminos y condiciones de venta de los productos semiconductores.
Pruebas y otras tcnicas de control de la calidad se utilizan para la
medida TI considere necesaria para apoyar esta garanta. Salvo lo
dispuesto por la legislacin aplicable, la realizacin de pruebas de
todos los parmetros de cada uno de los componentes no es necesariamente.
TI no asume ninguna responsabilidad por las aplicaciones asistencia o el
diseo de los compradores de los productos. Los compradores son
responsables de sus productos y aplicaciones TI. Para reducir los riesgos
asociados con los compradores de los productos y las aplicaciones, los
compradores deberan proporcionar una adecuada concepcin y de
proteccin.
TI no garantiza ni declara que ninguna licencia, ya sea expresa o
implcita, se concede bajo ningn derecho de patente, copyright, obra
enmascarada, o cualquier otro derecho de propiedad intelectual
relacionados con cualquier combinacin, mquina o proceso en que TI
componentes o servicios. Informacin publicada por TI sobre los productos
o servicios de terceros no constituye una licencia para usar tales
productos o servicios, o una garanta o aval. Utilizacin de dicha
informacin puede requerir de una licencia a un tercero en virtud de las
patentes u otros derechos de propiedad intelectual de un tercero, o una
licencia de TI en virtud de las patentes u otros derechos de propiedad
intelectual de TI.
Reproduccin de una parte importante de TI informacin en TI los libros o
las fichas de los datos slo es admisible si la reproduccin es sin
alteracin y es acompaado por todos los asociados las garantas,
condiciones, limitaciones y avisos. TI no es responsable de la

documentacin alterada. Informacin de terceros puede estar sujeto a
restricciones adicionales.
Reventa de TI los componentes o servicios con las declaraciones de o ms
all de los parmetros establecidos por TI para que el rgano o servicio
express todos los vacos y todas las garantas implcitas de los
componentes o servicios TI y es injusta y engaosa prctica empresarial.
TI no es responsable de ninguna de dichas declaraciones.
Comprador reconoce y acepta que es el nico responsable del cumplimiento
de todas legales, normativas y requisitos relativos a la seguridad de sus
productos, y el uso de TI los componentes en sus aplicaciones, a pesar de
las solicitudes de informacin o de apoyo que pueden ser proporcionados
por TI. Comprador representa y acepta todos los conocimientos necesarios
para crear y aplicar salvaguardias que anticipar consecuencias peligrosas
de los errores, fallos del monitor y sus consecuencias, reducir la
probabilidad de errores que puedan causar dao y tomar las medidas
correctivas adecuadas. Comprador indemnizar completamente TI y sus
representantes contra los daos que se deriven de la utilizacin de
cualquier TI los componentes de la seguridad de las aplicaciones
crticas.
En algunos casos, TI los componentes pueden ser promovidas
especficamente para facilitar aplicaciones de seguridad. Con tales
componentes, objetivo de TI es ayudar a los clientes a disear y crear su
propio producto final soluciones funcionales que cumpla con los
requisitos y normas de seguridad. Sin embargo, estos componentes se
encuentran sujetos a estas condiciones.
Sin TI los componentes estn autorizados para su uso en LA FDA Clase III
(o similar vida crtica de equipo mdico) a menos que los funcionarios
autorizados de las partes han ejecutado un acuerdo especial regulan
especficamente tal uso.
Slo aquellos componentes que TI TI ha designado expresamente como
categora militar o "mejorada" de plstico estn diseados y destinados a
ser utilizados en aplicaciones militares y aeroespaciales o ambientes.
Comprador reconoce y acepta que cualquier uso militar o aeroespacial de
TI componentes que no se han designado como tal es el nico en el riesgo
del comprador, y que el comprador es el nico responsable del
cumplimiento de todos los requisitos legales y reglamentarios en relacin
con dicho uso.
TI ha designado especficamente ciertos componentes como ISO/TS16949,
principalmente para su uso en el automvil. En cualquier caso de uso de
productos designados, TI no ser responsable por cualquier incumplimiento
de ISO/TS16949.
Productos Aplicaciones
www.ti.com/audio Audio Automotriz y Transporte www.ti.com/automotive
amplifier.ti.com Amplificadores Comunicaciones y Telecomunicaciones
dataconverter.ti.com www.ti.com/communications convertidores de datos
computadoras y perifricos www.ti.com/computers DLP Los Productos
Electrnicos de Consumo www.dlp.com www.ti.com/consumer-apps DSP
dsp.ti.com www.ti.com/energy Energa e iluminacin Relojes y
temporizadores industriales www.ti.com/clocks www.ti.com/industrial
interface.ti.com Interfaz
lgica Mdica logic.ti.com www.ti.com/medical www.ti.com/security
Seguridad Gestin de potencia power.ti.com Espacio, avinica y Defensa
Microcontroladores www.ti.com/space-avionics-defense
microcontroller.ti.com www.ti.com/video vdeo e imgenes
Aplicaciones RFID www.ti-rfid.com Procesadores OMAP TI www.ti.com/omap
Comunidad E2E e2e.ti.com Conectividad inalmbrica
www.ti.com/wirelessconnectivity
Direccin Postal: Texas Instruments, Post Office Box 655303, Dallas,
Texas 75265 Copyright 2013, Texas Instruments Incorporated

Slau144j msp430

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Slau144j msp430

Uploaded by

Copyright:

Available Formats

MSP430x2xx Familia

Literatura Gua del usuario Nmero: SLAU144J Diciembre de 2004 y revisada

15.4.13 IFG2, bandera de interrupcin 2

. 23.3.2 575 ADC12CTL1, ADC12 Registro de Control

respuesta de filtro en la salida del

Registro de bits www.ti.com

www.ti.com MSP430x2xx Familia Mejoras

Tabla 1-1 mejoras destacan las mejoras en el MSP430x2xx familia. Las

www.ti.com Restablecimiento del sistema y la inicializacin

El reinicio circuito detecta bajo tensiones de alimentacin como cuando

Reinicio del sistema y

30 Restablecimiento del sistema, interrupciones y modos de funcionamiento

RST/pin NMI est configurado para la funcin de puesta a cero, la CPU se

IE, NMIIE, ACCVIE

6. El SR se borra. Esto pone fin a cualquier modo de baja potencia.

direccin de 16 bits de la rutina de servicio de interrupcin. Ver el

Modos de funcionamiento www.ti.com

potencia ultra- Velocidad y rendimiento de los datos Minimizacin de

www.ti.com Modos de funcionamiento

Principios para aplicaciones de baja potencia www.ti.com

Calcula tabla rpida ramificacin y bsquedas de debera ser usada en

www.ti.com Conexin de Pin sin utilizar

Registros de la CPU www.ti.com

www.ti.com Registros de la CPU

Figura 3-4. Uso de pila

Registros de la CPU www.ti.com

3.2.4 Registros Generador constante CG1 y CG2

www.ti.com modos de direccionamiento

modos de direccionamiento www.ti.com

3.3.2 Modos de direccionamiento Indexado

Copyright 2004-2013, Texas,

despus: Registro de Direcciones Espacio 0xxxxh PC 0FF16h 0000h R10

vlido, pero el contenido no se pueden modificar, por lo que los

El bit de estado se ve afectado: El bit de estado no se ve afectado 0 El

Tabla 3-15 indica la longitud y ciclos de CPU de todos modos de

SLAU144J entre diciembre de 2004 y revisada 2013 Julio presentar

www.ti.com Conjunto de instrucciones

(1) SC( .B) Incremento horario horario destino +1 :dst

V: si se produce un desbordamiento aritmtico, ya que de lo contrario

Z: establece si el resultado es cero, cero en caso contrario C: si hay

BIC[ .W] Claro bits de destino

Z: Establecer si el resultado es cero, cero en caso contrario C:

por R5 y puntero incremento en R5 despus. ; A la direccin contenida en

Descripcin El operando fuente se sustrae del operando de destino. Esto

Agregar llevar a la hoja; Aadir LMDS + C DADC.B 1 (R8) ; a continuacin

Descripcin El operando de destino se decrementa en uno. El contenido

www.ti.com Conjunto de instrucciones

Decremento MEM(LEO); E INCLUSO.B LEO

www.ti.com Conjunto de instrucciones

Ejemplo, El enable interrupcin general (AIE) en el registro de estado se

Conjunto de instrucciones www.ti.com

Contenido de Ejemplo de memoria byte LEO es negada.

Conjunto de instrucciones www.ti.com

Conjunto de instrucciones www.ti.com

Conjunto de instrucciones www.ti.com

Ejemplo, cuando el contenido de R6 es menor que la memoria sealado por

Conjunto de instrucciones www.ti.com

presentar documentacin comentarios

Conjunto de instrucciones www.ti.com

CPU 94 SLAU144J entre diciembre de 2004 y revisada 2013 Julio

otras instrucciones NOP puede emular el funcionamiento al mismo tiempo

Conjunto de instrucciones www.ti.com

actual SR contenido contenido con la TOS. El puntero de pila (SP) se