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ANLISIS Y DISEO DE MICROPROCESADORES.

Universidad Distrital Francisco Jos de Caldas


Facultad de Ingeniera
Proyecto curricular de Ingeniera Electrnica
Horario: Mircoles 8:00 10:00 am, SAB 405.
Jueves 4:00 - 6:00 pm, SAB 404.
Viernes 10:00 am 12:00 pm, SAB 500 ( Grupo 03, Lab)
Martes 2:00-4:00 pm , SAB 504 (Grupo 04, Lab)
Profesor: Miguel A. Melgarejo R.
Correo electrnico: mmelgarejo@udistrital.edu.co
Horario de atencin a estudiantes (sala LAMIC).
Viernes 2:00 a 4:00 pm
Jueves 2:00 a 4 :00 pm.
SYLLABUS.
Objetivos
1. Introducir al estudiante al uso de lenguaje de descripcin de hardware para la especificacin de
microprocesadores.
2. Presentar al estudiante un mtodo formal para el diseo y sntesis de microprocesadores de
aplicacin especfica.
3. Introducir al estudiante en el anlisis de microprocesadores de propsito general.
Programa sinttico
1.
2.
3.
4.
5.
6.
7.

Seales digitales y su representacin.


Lenguajes de descripcin de hardware y sntesis de circuitos digitales
Dispositivos lgicos programables
Microprocesadores de aplicacin especfica
Sntesis de microprocesadores de aplicacin especfica.
Arquitectura y programacin del procesador CISC
Arquitectura y programacin del procesador RISC

Competencias.
Este espacio acadmico contribuye al desarrollo de las siguientes competencias:
Generales:

Disear y construir herramientas para la solucin de problemas.


Emplear mtodos formales de diseo.
Formular, desarrollar y documentar proyectos de ingeniera

Especificas:

Entender el paradigma de especificacin de sistemas digitales empleando lenguajes de


descripcin de hardware.
Aplicar un lenguaje de descripcin de hardware de uso comn.
Emplear un mtodo formal de diseo para procesadores digitales de propsito especifico.
Analizar en detalle la arquitectura de un procesador de propsito general.
Programar un procesador de propsito general para resolver un problema particular.

Metodologa.
En una semana :
1. Leccin magistral: presentacin de conceptos (2 horas).
2. Sesin de laboratorio: aplicacin en la realidad de los conceptos (2 horas).
3. Sesin de ejercicios: trabajo conjunto alumno profesor para reforzar los conceptos ( 2 horas).
4. Trabajo autnomo: prcticas de laboratorio, tareas y lectura autnoma de textos ( 4 horas).
Evaluacin.
1.
2.
3.
4.
5.

Examen parcial 1
Proyecto 1
Proyecto 2
Examen parcial 2
Proyecto 3

15%
20%
20%
15%
30% (Examen final)

Observaciones:
La ausencia en un examen o entrega de proyecto deber estar justificada por una excusa que tenga
el visto bueno de oficina de bienestar institucional.
Se desarrollarn tareas a lo largo del semestre. Se entregarn voluntariamente y no se calificarn,
sin embargo podrn ayudar en la nota final del curso.
Se espera la participacin activa de los estudiantes en las sesiones de ejercicios. La participacin
no se evaluar pero podr ayudar en la nota final del curso.
Se llevar listado de asistencia.
Referencias bibliogrficas.
Textos Gua.
Principios de diseo Digital, Daniel Gajski, Prentice Hall, 2000.
Fundamentos de lgica digital con diseo VHDL, Stephen Brown, McGraw Gill, 2000.
Computer Architecture : a quantitative approach, John Henessey , Morgan Kauffman, 2006
Textos complementarios

Computer Architecture : a quantitative approach, John Henessey , Morgan Kauffman, 2006.


The design warriors guide to FPGAs ( Devices, tools and flows), Clive Maxfield, Elsevier,2000.
Synthesis and optimization of digital circuits, Giovanni de Micheli, Prentice-hall, 1992.
Digital Arithmetic, Milos Ercegovac, Morgan Kaufmann, 2004.

Cronograma del curso.


Semana

Tema

Seales digitales y aritmtica digital

Brown , Captulo 5
Gajski, Captulo 2

Lenguajes de descripcin de hardware


e introduccin al VHDL

Brown , Captulo 6
Maxfield captulo

Modelado y sntesis de circuitos


combinacionales en VHDL

Brown , Captulo 6

Modelado y sntesis de circuitos


sincrnicos en VHDL

Brown, Captulo 7

Introduccin a la lgica programable

Maxfield, Capitulos
3y4

Marzo 9-13

Marzo 16-20

Evaluacin

Libro gua

Examen
parcial 1
Maquinas de estado

Proyecto 1

Gajski, Captulo 6

Maquinas de estado algortmicas


(ASM)

Gajski , Captulo 8

Sntesis de maquinas de estado


algortmicas

Gajski , Captulo 8

10

Reduccin de rea

Gajski , Captulo 8

11

Segmentacin

Gajski, Captulo 8

12

ltima de
abril

Arquitectura de procesadores.
Camino de datos general

Proyecto 2

Gajski , Captulo 9
Henessey

13

Arquitectura de procesadores:
Memoria

Gajski , Captulo 9
Henessey

14

Arquitectura de procesadores:
Saltos

Gajski, Captulo 9
Henessey

15

Arquitectura de procesadores:
RISC vs CISC

Gajski , Captulo 9
Henessey

16

ltima de
mayo

Examen parcial
2
Proyecto 3