1

MULTIPLEXOR 8:1 EN VHDL

Cesar Ramiro Beltrn Hernndez.
Cesar.beltranh@campusucc.edu.co
Universidad Cooperativa de Colombia. Bogot
Seminario Regional II.

Resumen: El presente proyecto explica el diseo de un

multiplexor de caracterstica 8 a 1 el cual es realizado a
partir de la tabla de verdad y la mquina de estado, para
luego ser escrita en cdigo VHDL.
Palabras Clave: Multiplexor, VHDL, mquina de estado,
Digital, lgico.

INTRODUCCIN
Los multiplexores son circuitos combinacionales con varias
entradas y una nica salida de datos, estn dotados de entradas
de control capaces de seleccionar una, y slo una, de las
entradas de datos para permitir su transmisin desde la entrada
seleccionada hacia dicha salida. En el campo de la electrnica
el multiplexor se utiliza como dispositivo que puede recibir
varias entradas y transmitirlas por un medio de transmisin
compartido. Para ello lo que hace es dividir el medio de
transmisin en mltiples canales, para que varios nodos
puedan comunicarse al mismo tiempo.

DESCRIPCIN TCNICO
En este trabajo se muestra un multiplexor de 8:1 es decir que
el diseo tendr ocho entradas (din[7] a din[0]), y nosotros
decidimos cual de esos datos se ver reflejado en la salida
dout mediante los selectores (Sel2, Sel1 y Sel0)
El diagrama de compuertas es la siguiente:

Figura 1. Diagrama de compuertas.

Para comprender mejor el funcionamiento lgico se presenta a
continuacin la tabla de verdad:

Tabla 1. Tabla de verdad.

Salidas A>B y A<B

MAQUINA DE ESTADOS.
Se denomina mquina de estados a un modelo de
comportamiento de un sistema con entradas y salidas, en
donde las salidas dependen no slo de las seales de entradas
actuales sino tambin de las anteriores.
Las mquinas de estados se definen como un conjunto de
estados que sirve de intermediario en esta relacin de entradas
y salidas, haciendo que el historial de seales de entrada
determine, para cada instante, un estado para la mquina, de
forma tal que la salida depende nicamente del estado y las
entradas actuales.
Le damos valores arbitrarios a las entradas:

programacin en lenguaje VHDL.

En la primera estructura del programa (mux) se declara los
puertos de entrada como vectores.
El selector es un vector de 3 posiciones, y el puerto de datos es
un vector de 8 posiciones.
En la segunda estructura (mux_arc) se declara la arcquitectura
del mux, realizando las asignaciones a la salida dout,
dependiendo los valores que tenga el valor Sel mediante la
estructura when.

ENTITY mux IS
port(
din: in STD_LOGIC_VECTOR(7 downto 0);
sel : in STD_LOGIC_VECTOR(2 downto 0);
dout : out STD_LOGIC
);
END mux;

ARCHITECTURE mux_arc OF mux IS

begin
dout <= din(7) when (sel="000") else
din(6) when (sel="001") else
din(5) when (sel="010") else
din(4) when (sel="011") else
din(3) when (sel="100") else
din(2) when (sel="101") else
din(1) when (sel="110") else
din(0);

Tabla 2. Tabla de los valores de las entradas.

En el mapa de estados se visualiza en primer instancia un
contador.
Seguidamente se encuentran los tres selectores que son todas
las combinatorias de estados que vimos en la tabla de verdad;
y de ultimo la salida que depende directamente de las
anteriores.
Por ejemplo si:
Sel[2]= 0
Sel[1]= 1
Sel[0]= 1
Significa que el contador esta en [4] por lo tanto la salida
dout sera el dato din[4] es decir dout=0.

END mux_arc;

BIOGRAFA.

Figura 2. Anlisis temporal.

PROGRAMACION VHDL.
Luego de tener claro el funcionamiento por medio de la tabla
de verdad y la mquina de estados, se procedi a realizar la

http://www.virtual.unal.edu.co/cursos/ingenieria/200
0477/lecciones/030801.htm
HTTP://WWW.UNED.ES/CABERGARA/PPROPIAS/MORILLO/WEB_ET_DIG/06_RUTA
_DATOS/TRANSP_RUTA_DATOS.PDF
HTTP://WWW.EHU.ES/~JTPOLAGI/EXPRESS/01.HTM