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Circuitos Digitales 2

Mquinas De Estado Ejercicio (Morris Mano)


Esteban Florido Vega

6.16. El enlace USB (Universal Serial Bus) requiere un circuito que produzca la secuencia
00000001. Debe disear un circuito secuencial sncrono que comience produciendo esta
secuencia para la entrada E=1. Una vez que se comience la secuencia se debe completar. Si
E=1 durante la ltima salida de la secuencia, se repite la secuencia. Si no, si E=0, la salida
permanece constante a 1.

a) Dibuje El Diagrama De Estados De Moore Para El Circuito.

Figura1. Maquina De Estados Para El Ejercicio 6.16

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Mquinas De Estado Ejercicio (Morris Mano)
Esteban Florido Vega

b) Encuentre la tabla de estados y realice una asignacin de estados.


ENTRADAS
ESTADO PRESENTE
S1
S2
S3
S4
S5
S6
S7
S8

E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

S
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1

SALIDAS
ESTADO FUTURO
S1
S2
S3
S3
S4
S4
S5
S5
S6
S6
S7
S7
S8
S8
S1
S1

Tabla 1 Descripcin del diagrama de estados para la secuencia (00000001).

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Esteban Florido Vega
La entrada habilitadora se describe como E (enable) y S (salida) ser la variable que me
generara la secuencia.

c) Disee el circuito usando flip-flop D y las puertas lgicas necesarias.

(S1)

Inicialmente realizamos una tabla de transicin para los flip-flops tipo D


ENTRADAS
ESTADO PRESENTE
Q2
Q1
Q0
0
0
0

(S2)

(S3)

(S4)

(S5)

(S6)

(S7)

(S8)

E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

S
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1

SALIDAS
ESTADO FUTUR0
D2
D1
(S1)
0
0
(S2)
0
0
(S3)
0
1
(S3)
0
1
(S4)
0
1
(S4)
0
1
(S5)
1
0
(S5)
1
0
(S6)
1
0
(S6)
1
0
(S7)
1
1
(S7)
1
1
(S8)
1
1
(S8)
1
1
(S1)
0
0
(S1)
0
0

Tabla.2. Descripcin de entradas y salidas para los flip-flop tipo D

D0
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0

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Mquinas De Estado Ejercicio (Morris Mano)
Esteban Florido Vega

Ahora procedemos a realizar la respectiva reduccin por el mtodo de mapas de


karnaugh.

E Q2

Reduccin para S
00
01
11

10

Q1 q0
00
01
11
10

1
0
0
0

0
0
0
0

0
0
0
0

0
1
1
0

S= Q0Q1'Q2E Q0Q1Q2

E Q2

Reduccin para D0
00
01
11

10

Q1 Q0
00
01
11
10

0
1
1
1

1
1
1
1

0
0
0
0

0
0
0
0

D0 = Q0Q1Q2 +Q0E + Q0Q1

E Q2
Q1 Q0
00
01
11
10

Reduccin para D1
00
01
11
10
Reduccin para D2
E Q2
00
01
11
0
0
0
0

10

Q1 1Q0
0
1
0
0
1
001
0
1
1
1
0
011
0
1
1
1
0
11
D1=Q0Q1 +Q0'q1
0
0
1
10
D2=Q1Q2 +Q0Q2+Q0q1q2

0
1
1
0

Posteriormente procedemos a realizar la implementacin en un software que nos


permita hacer la representacin de nuestras mquinas de estados.(QUARTUS)

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Esteban Florido Vega

6-17. Repita el Problema 6-16 para la secuencia 01111110


que se utiliza en un determinado protocolo de comunicaciones
de red.

a) Dibuje El Diagrama De Estados De Moore Para El Circuito.

Figura2. Mquina De Estados Para El Ejercicio 6.17

Circuitos Digitales 2
Mquinas De Estado Ejercicio (Morris Mano)
Esteban Florido Vega

b) Encuentre la tabla de estados y realice una asignacin de estados.

ENTRADAS
ESTADO PRESENTE
S1
S2
S3
S4
S5
S6
S7
S8

E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

S
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0

Tabla 3 Descripcin del diagrama de estados

SALIDAS
ESTADO FUTURO
S1
S2
S3
S3
S4
S4
S5
S5
S6
S6
S7
S7
S8
S8
S1
S1
para la secuencia.

Circuitos Digitales 2
Mquinas De Estado Ejercicio (Morris Mano)
Esteban Florido Vega

La entrada habilitadora se describe como E (enable) y S (salida) ser la variable que me


generara la secuencia.

c) Disee el circuito usando flip-flop D y las puertas lgicas necesarias.

(S1)

ENTRADAS
ESTADO PRESENTE
Q2
Q1
Q0
0
0
0

(S2)

(S3)

(S4)

(S5)

(S6)

(S7)

(S8)

E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

SALIDAS
ESTADO FUTUR0
D2
D1
(S1)
0
0
(S2)
0
0
(S3)
0
1
(S3)
0
1
(S4)
0
1
(S4)
0
1
(S5)
1
0
(S5)
1
0
(S6)
1
0
(S6)
1
0
(S7)
1
1
(S7)
1
1
(S8)
1
1
(S8)
1
1
(S1)
0
0
(S1)
0
0

S
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0

Tabla.4. Descripcin de entradas y salidas para los flip-flop tipo D

Ahora procedemos a realizar la respectiva reduccin por el mtodo de mapas de


karnaugh.
Reduccin para S
E Q2
Q1 Q0
00
01
11
10

00

01

11

1
1
1
1
1
0
1
1
0
0
1
1
S= EQ2 + Q1Q2+Q0q2+Q0Q1

10
1
1
1
1

D0
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0

E Q2
Q1 Q0
00
01
11
10

E Q2
Q1 Q0
00
01
11
10

Reduccin para D0
01
11
00
E Q2

10

Reduccin para D2
00
01
11
1

0
0
0
1
0
0
Q1 Q0
1
0
0
0
00
1
0
0
1
01
D0 = Q0Q1Q2 +Q0E + Q0Q1
1
Reduccin 11
para D1
0
10

1
1
1

0
1
1
0

1
0
0
1

10
0
1
1
0

Po
11
10
D2=Q1Q2 +Q0Q2+Q0Q1Q2
s
teriormente
00
procedemos a realizar la
implementacin en un software
0
1
0
1
que nos permita hacer la
0
1
0
1
representacin de nuestras
0
1
0
1
mquinas
de
estados.
0
1
0
1
(QUARTUS)
D1=Q0Q1 +Q0Q1
01

618. La secuencia del problema 6-17 es un flag empleado en las comunicaciones de red y
representa el principio de un mensaje. Este flag ha de ser nico. Por consiguiente, deben
aparecer menos de cinco 1 en cualquier otro lugar dentro del mensaje. Puesto que esto no es
realista en mensajes normales, se recurre a un truco denominado insercin de ceros.
El mensaje normal, que puede contener secuencias de ms de cinco 1s, se introduce en la
entrada X de un circuito secuencial de insercin de 0s. El circuito tiene dos salidas Z y S.
Cuando aparece el quinto 1 en X, se inserta un 0 en la secuencia de salida que aparece en Z
al tiempo que la salida S=1 indica que el circuito de insercin de ceros est funcionando y
que el circuito de entrada debe detenerse, no generando una nueva entrada durante un ciclo
de reloj. Esto es necesario puesto que la insercin de 0 en la secuencia de salida la hace ser
ms larga que la secuencia de entrada sin la parada. Se ilustra la insercin de ceros
mediante las siguientes secuencias de ejemplo:
Secuencia en X sin parada:
Secuencia en X con las paradas:
Secuencia en Z:
Secuencia en S:

01111100111111100001011110101
0111111001111111100001011110101
0111110001111101100001011110101
0000001000000010000000000000000

a) Encuentre el diagrama de estados para el circuito.

Figura.3. Diagrama De Bloque Ejercicio 618

A continuacin haremos la representacin por medio de el diagrama de estado para el sub bloque detector de
secuencia del ejercicio 618.

Figura4. Mquina De Estados Para El Ejercicio 6.18

(b) Encuentre la tabla de estados para el circuito y realice una asignacin de estados.
(c) Encuentre una implementacin del circuito usando flip-flop D y puertas lgicas.

REFERENCIAS
[1]M. Morris Mano (2005), Fundamentos de diseo lgico y de
computadoras. Pearson Prentice hall
[2]Pedroni, V. A. (2008). Digital Electonics and Design with VHDL. Morgan
Kaufmann.
[3]
http://personales.unican.es/manzanom/Planantiguo/EDigitalI/REGG4.pdf