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Laboratorio Il circuitos lgicos y aritmeticos

Presentado por:
Juan Sebastin Bravo Guevara
sebastianbravo@unicauca.edu.co
Lina Isabel Aristizabal Casanova
isaaristi@unicauca.edu.co
Jeison Fernando Ramos
jeisonfr@unicauca.edu.co

PRESENTADO A:
ING. FERNANDO A. URBANO M.

CIRCUITOS DIGITALES I
INGENIERA ELECTRNICA Y TELECOMUNICACIONES
FIET
UNIVERSIDAD DEL CAUCA
2015

1. TABLA DE CONTENIDO
1.
2.
3.
4.

Tabla de contenido
Resumen
Introduccin
Procesos de Diseo
4.1 Diseo de una ALU de 8 bits.
4.2 Diseo de un multiplicador de 8 bits
5. Conclusiones.
6. Bibliografa.
7. Anexos

2. RESUMEN
El reporte presentado a continuacin presenta los diseos de circuitos lgicos y
aritmticos requeridos para el segundo laboratorio, aplicando las tcnicas vistas en clase
y con la ayuda de la lgica de mdulos combinacionales MSI, circuitos aritmticos y el
programa altera quartus ll. Se desarrollan conceptos como: lgica combinacional MSI,
circuitos aritmticos (semisumador, sumador completo, ALU), dispositivos secuenciales e
implementacin del programa quartus ll en la tarjeta altera DE0. Para mostrar los diseos
de circuitos se utilizo como herramienta el programa de diseo libre tynicad y en la
seccin de resultados se tomo como apoyo las simulaciones hechas en el programa altera
quartus ll.

3. INTRODUCCION
El tema de investigacin presentado en el laboratorio son los circuitos aritmticos donde
se implementa tcnicas de diseo con ayuda de lgica MSI.
Para la realizacin de la prctica de laboratorio es necesario implementar conceptos
bsicos de los circuitos combinacionales como:

Mdulos combinacionales MSI: Bloques funcionales que realizan una tarea


especfica y pueden implementar funciones booleanas: circuitos (multiplexores,
demultiplexores, decodificadores, codificadores, etc.)
Circuitos aritmticos: Son dispositivos MSI que pueden realizar operaciones
aritmticas (suma, resta, multiplicacin y divisin) con nmeros binarios.
Dispositivos secuenciales: circuitos digitales con realimentacin que no son
combinacionales.

Los objetivos de la prctica son:

Disear el circuito propuesto utilizando las tcnicas vistas en clase


Desarrollar el circuito en Quartus ll de altera.
Simular los diseos realizados, usando Altera simulator.
Implementar en la tarjeta Altera DE0.

4. PROCEDIMIENTO DE DISEO
4.1 Diseo de la unidad aritmtico - lgica (ALU) de 8 bits .
Teniendo como base la ALU vista en clase, Disee una de 8 bits.
Seleccin de operacin

Salida

Operacin

Opcode(2)

Opcode(1)

Opcode(0)

Ci
n

0
0

0
0

0
1

X
X

0
0

A
A.B

0
0
1
1
1
1

1
1
0
0
1
1

0
1
0
1
0
1

X
x
*
*
*
*

0
0
*
*
*
*

A
A+B
A-1
A+B
A-B
A+1

Cout

Resul
Complemento de
A
A and B
Transferencia de
A
A or B
Decremento de A
Suma
Resta
Incremento de A

* Puede tomar el valor 0 o 1 respectivamente, depende de la operacin respectiva.


DESARROLLO.
Para realizar el circuito de la unidad aritmtico lgica se empez haciendo las funciones
lgicas respectivas de and, or, complemento y transferencia.
Para esto utilizamos un multiplexor y el siguiente circuito:

El circuito se compone de un multiplexor de una palabra de 8 bits que como se puede


observar en la figura, dependiendo de las lneas de seleccin desarrollara la operacin
correspondiente:
Seleccin de operacin

Salida

Operacin

Opcode(2)

Opcode(1)

Opcode(0)

Ci
n

0
0

0
0

0
1

X
X

0
0

A
A.B

0
0

1
1

0
1

X
x

0
0

A
A+B

Cout

Resul
Complemento de
A
A and B
Transferencia de
A
A or B

En este circuito utilizamos Opcode(1) y Opcode(0) como las lneas de seleccin del
multiplexor que implementa las funciones.
Para la parte aritmtica la cual esta compuesta por las funciones aritmticas: decremento,
suma, resta e incremento. Se implemento el siguiente circuito:

El circuito anterior consta de un multiplexor que dependiendo de la operacin aritmtica a


realizar selecciona la entrada necesaria para esa operacin.
El bloque aritmtico consta de un sumador completo de 8 bits con una entrada A y una
entraba B que depende del circuito del multiplexor para realizar la operacin requerida
esto es:
Si las lneas de seleccin son 00 se realiza el decremento de A (B= complemento a dos de
1), si son 01 la suma entre A y B (B=B), si es 10 la resta entre A y B (B= complemento a 2
de B) y si es 11 el incremento de A (B=1)
.
Seleccin de operacin
Salida
Operacin
Ci
Opcode(2) Opcode(1) Opcode(0) n
Cout
Resul
1
0
0
*
*
A-1
Decremento de A
1
0
1
*
*
A+B
Suma
1
1
0
*
*
A-B
Resta
1
1
1
*
*
A+1
Incremento de A
El circuito del sumador completo es el siguiente:

El circuito de la anterior figura es un full adder de un bit pero anlogamente tenemos el de


8 bits que fue el implementado en la prctica.

La ALU esta complementada entre el circuito de funciones lgicas y el de funciones


aritmticas. Para crear un proyecto en el cual funcionen los dos circuitos, utilizamos otro
multiplexor de una lnea de seleccin (Opcode (2)), el cual nos permite seleccionar entre
las funciones lgicas y las aritmticas.

El circuito mostrado es un mux diseado para 3 bits pero anlogamente tenemos el de 8


bits:

Entonces para completar la ALU unimos los 2 bloques, el del circuito de funciones lgicas
y el de funciones aritmticas con el anterior mux para tener la ALU completa.

Los resultados que se obtuvieron sern presentados en la siguiente simulacin:

Como se puede observar en la simulacin, en las lneas de seleccin se va a tomar como


ejemplo la combinacin 100 entonces como vemos el valor de la entrada A ser FF y al
hacer la operacin de decremento (FF-1) obtendremos como resultado 1FE lo cual
muestra el buen funcionamiento de la ALU.

4.2 Diseo de un multiplicador paralelo de 8 bits.


Existen varias maneras de implementar la multiplicacin en un circuito, investigue, disee
e implemente en la tarjeta Altera DE0, un multiplicador combinacional de 8 bits.
Fundamente su seleccin mediante un artculo o libro debidamente referenciado y
colquelo como anexo al reporte tcnico. La no presentacin del artculo o el libro,
automticamente anular el punto por completo (prctica, sustentacin, diseo e informe).
No se aceptarn como referencias, pginas Web.
DESARROLLO.
Para la seleccin del multiplicador a utilizar se investigo en el articulo Mtricas para la
generacin de Multiplicadores paralelos en FPGA .[1]
Habiendo escogido el multiplicador, nos referenciamos en otro articulo en el cual estaba
de manera detallada el algoritmo del multiplicador. El nombre de este multiplicador es
Multiplicador Guild. Este circuito fue propuesto por H. H. Guild. El diseo es el siguiente:
El procesador elemental del multiplicador esta mostrado en la siguiente figura:

La estructura de este multiplicador se basa en cadenas de sumadores para cada bit del
producto, las cuales se encuentran en direccin diagonal desde la esquina superior
izquierda hasta la esquina inferior derecha. Cada sumador de la cadena recibe un acarreo
de entrada que corresponde a una suma de la cadena previa y transmite su salida de
acarreo a un sumador de una cadena posterior.[2]
El Full Adder que se implemento es el siguiente.

1 Ver anexo [1]Ver anexo [2]

El circuito elemental para el multiplicador que se implemento es el siguiente.

Por lo tanto el circuito del multiplicador guild es:

Para no tener que utilizar entradas extra se utilizaron 2 registros de 8 bits con diferente clk
para guardar los 8 bits de cada nmero, con estos registros ya tendremos lo que es el
circuito del multiplicador completo.

Los resultados obtenidos se muestran con la simulacin:

Esta simulacin se hace con nmero decimales para tener una mejor comodidad, sin
embargo las salidas de este multiplicador van al decodificador 7 segmentos utilizado en la
prctica previa.
El resultado se mostrara en nmeros hexadecimales.

5. CONCLUSIONES.

A pesar de haber una variedad grande de algoritmos para multiplicadores en


paralelo, se escogi el multiplicador guild teniendo en cuenta la condicin que se
puso en el laboratorio.

Para poder implementar la ALU de 8 bits al tener 16 entradas se utilizo un registro


para poder guardar los datos y no tener que usar interruptores externos a los de la
FPGA

6. BIBLIOGRAFIA

Notas de clase
M. Morris Mano, Michael D. Ciletti, Diseo Digital, Pearson, Quinta Edicin,
Mxico, 2013.
Roger L. Tokheim, Electrnica Digital Principios y Aplicaciones, Mc Graw Hill,
Sptima Edicin, Mxico, 2008.
8. Anexos
[1] http://www.iberchip.net/VII/cdnav/pdfp/p33.pdf
[2] http://helvia.uco.es/xmlui/bitstream/handle/10396/11518/2013000000885.pdf?
sequence=1

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