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Presentado por:
Juan Sebastin Bravo Guevara
sebastianbravo@unicauca.edu.co
Lina Isabel Aristizabal Casanova
isaaristi@unicauca.edu.co
Jeison Fernando Ramos
jeisonfr@unicauca.edu.co
PRESENTADO A:
ING. FERNANDO A. URBANO M.
CIRCUITOS DIGITALES I
INGENIERA ELECTRNICA Y TELECOMUNICACIONES
FIET
UNIVERSIDAD DEL CAUCA
2015
1. TABLA DE CONTENIDO
1.
2.
3.
4.
Tabla de contenido
Resumen
Introduccin
Procesos de Diseo
4.1 Diseo de una ALU de 8 bits.
4.2 Diseo de un multiplicador de 8 bits
5. Conclusiones.
6. Bibliografa.
7. Anexos
2. RESUMEN
El reporte presentado a continuacin presenta los diseos de circuitos lgicos y
aritmticos requeridos para el segundo laboratorio, aplicando las tcnicas vistas en clase
y con la ayuda de la lgica de mdulos combinacionales MSI, circuitos aritmticos y el
programa altera quartus ll. Se desarrollan conceptos como: lgica combinacional MSI,
circuitos aritmticos (semisumador, sumador completo, ALU), dispositivos secuenciales e
implementacin del programa quartus ll en la tarjeta altera DE0. Para mostrar los diseos
de circuitos se utilizo como herramienta el programa de diseo libre tynicad y en la
seccin de resultados se tomo como apoyo las simulaciones hechas en el programa altera
quartus ll.
3. INTRODUCCION
El tema de investigacin presentado en el laboratorio son los circuitos aritmticos donde
se implementa tcnicas de diseo con ayuda de lgica MSI.
Para la realizacin de la prctica de laboratorio es necesario implementar conceptos
bsicos de los circuitos combinacionales como:
4. PROCEDIMIENTO DE DISEO
4.1 Diseo de la unidad aritmtico - lgica (ALU) de 8 bits .
Teniendo como base la ALU vista en clase, Disee una de 8 bits.
Seleccin de operacin
Salida
Operacin
Opcode(2)
Opcode(1)
Opcode(0)
Ci
n
0
0
0
0
0
1
X
X
0
0
A
A.B
0
0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
0
1
X
x
*
*
*
*
0
0
*
*
*
*
A
A+B
A-1
A+B
A-B
A+1
Cout
Resul
Complemento de
A
A and B
Transferencia de
A
A or B
Decremento de A
Suma
Resta
Incremento de A
Salida
Operacin
Opcode(2)
Opcode(1)
Opcode(0)
Ci
n
0
0
0
0
0
1
X
X
0
0
A
A.B
0
0
1
1
0
1
X
x
0
0
A
A+B
Cout
Resul
Complemento de
A
A and B
Transferencia de
A
A or B
En este circuito utilizamos Opcode(1) y Opcode(0) como las lneas de seleccin del
multiplexor que implementa las funciones.
Para la parte aritmtica la cual esta compuesta por las funciones aritmticas: decremento,
suma, resta e incremento. Se implemento el siguiente circuito:
Entonces para completar la ALU unimos los 2 bloques, el del circuito de funciones lgicas
y el de funciones aritmticas con el anterior mux para tener la ALU completa.
La estructura de este multiplicador se basa en cadenas de sumadores para cada bit del
producto, las cuales se encuentran en direccin diagonal desde la esquina superior
izquierda hasta la esquina inferior derecha. Cada sumador de la cadena recibe un acarreo
de entrada que corresponde a una suma de la cadena previa y transmite su salida de
acarreo a un sumador de una cadena posterior.[2]
El Full Adder que se implemento es el siguiente.
Para no tener que utilizar entradas extra se utilizaron 2 registros de 8 bits con diferente clk
para guardar los 8 bits de cada nmero, con estos registros ya tendremos lo que es el
circuito del multiplicador completo.
Esta simulacin se hace con nmero decimales para tener una mejor comodidad, sin
embargo las salidas de este multiplicador van al decodificador 7 segmentos utilizado en la
prctica previa.
El resultado se mostrara en nmeros hexadecimales.
5. CONCLUSIONES.
6. BIBLIOGRAFIA
Notas de clase
M. Morris Mano, Michael D. Ciletti, Diseo Digital, Pearson, Quinta Edicin,
Mxico, 2013.
Roger L. Tokheim, Electrnica Digital Principios y Aplicaciones, Mc Graw Hill,
Sptima Edicin, Mxico, 2008.
8. Anexos
[1] http://www.iberchip.net/VII/cdnav/pdfp/p33.pdf
[2] http://helvia.uco.es/xmlui/bitstream/handle/10396/11518/2013000000885.pdf?
sequence=1