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25/06/2014

INGENIERA ELCTRICA
Latches, Flip-Flops y Timers

SISTEMAS DIGITALES
25/06/2014

25/06/2014

Latches (cerrojo, seguro)

Latches
El latch S-R activo en-ALTO esta en una condicin estable
(asegurado) cuando ambas entradas son BAJAS.

Un latch es un dispositivo de almacenamiento temporal que


tiene dos estados estables (biestables). Este es la forma bsica
de una memoria.

Suponga que el latch est inicialmente


RESET (Q = 0) y las entradas estn a
su nivel inactivo (0). Para establecer el
pestillo (Q = 1), una seal de ALTO
momentnea se aplica a la entrada S,
mientras que la R sigue siendo BAJA.

El latch S-R (Set-Reset) es el tipo ms bsico. Puede ser construido a


partir de las puertas NOR o puertas NAND. Con las puertas NOR, el
latch responde a las entradas activas ALTA; con puertas NAND, este
responde a las entradas activas BAJA.
R

NOR Active-HIGH Latch


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0
1

Para RESETEAR el latch (Q = 0),


una seal ALTA momentnea se
aplica a la entrada R, mientras que
S sigue siendo BAJA.

NAND Active-LOW Latch

1
0

0 R

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1
0

1
0
0 S

Latch al inicio
en RESET
0 S

0 R

Latch al
inicio en
SET
Q
4

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Latches

Latches

El latch S -R activo en-BAJO esta en una condicin estable


(asegurado) cuando ambas entradas son ALTAS.
Suponiendo que el latch est
inicialmente RESET (Q = 0) y las
entradas estn a su nivel inactivo
(1). Para SETear el latch (Q = 1),
una seal BAJA momentnea se
aplica a la entrada S, mientras que
la R sigue siendo ALTA.
Para RESETear el latch una entrada
BAJA momentanea es aplicada a la
entrada R mientras S esta ALTA.
Nunca aplicar una entrada
activa SET y RESET al mismo
tiempo (invalido).

1 S

1
0

1
0
1 R
1 S

1
0

1
0
1R

El latch S-R activo en BAJA esta disponible como 74LS279A.

Latch
initially
RESET
Q

(5)
(11)
(12)
(10)

Latch
initially
SET

(15)

(14)
Position
1 to 2

Position
2 to 1

1S1
1S2

(4)

1Q

(7)

2Q

(9)

3Q

(13)

4Q

1R
2S
2R
3S1
3S2
3R
4S
4R

74LS279A

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Latches

Latches

Un latch gatillado es una variante del latch bsico.

Se muestra la salida Q con


relacin a las seales de
entrada. Asumir que Q es
BAJA.

(6)

VCC

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El latch gatillado tiene una entrada


adicional, llamada enable (EN) esta es una
orden ALTA para que el latch responds a
las entradas S y R.

(2)
(3)
(1)

Los latches S-R son usados con


frecuencia como un circuito de
interruptor debounce (antirrebote)
como se muestra:

El latch D es una variante del latch S-R pero conbina las


entradas S y R dentro de una sola entrada D como se
muestra:

S
Q

EN

EN

EN

Q
R

Notar que S y R solo estan activas cuando EN es ALTA.


S

Una regla simple para el latch D es:


Q sigue a D cuando EN esta activa.

R
EN
Q
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Latches

Latches

La tabla de verdad para el latch D resume su operacin. Si


EN es BAJA, entonces no hay ningn cambio en la salida
y esta esta asegurada.

Determine la salida Q para el


latch D, dadas las entradas
mostradas.

Outputs

Inputs
D

EN

Comments

0
1
X

1
1
0

0
1
Q0

1
0
Q0

RESET
SET
No change

D
EN

D
EN
Q

Notar que EN no esta activa durante este tiempo, por lo


que la salida se bloquea.
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Flip-flops

Flip-flops

Un flip-flop se diferencia de un latch en la forma que


cambia de estado. Un flip-flop es un dispositivo de
frecuencia de reloj, en el que slo el borde del reloj
determina cuando se introduce un nuevo bit.

La tabla de verdad para un flip-flop D de borde positivo de


disparo se muestra mediante una flecha hacia arriba,
recordar que las entradas del flip-flop D son sensibles solo
al borde ascendente del reloj; de lo contrario, se enclava.
La tabla de verdad para un flanco negativo que activa flipflop D es idntico a excepcin de la direccin de la flecha.

El borde activo puede ser positivo o negativo.


D

Indicador
dinamico
de entrada

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Q
Inputs

C
Q

(a) Positive edge-triggered

D
1
0

Q
(b) Negative edge-triggered

CLK

Outputs

Inputs

Comments

1
0

0
1

SET
RESET

1
0

(a) Activado por flanco positivo


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CLK

Outputs
Q

Comments

1
0

0
1

SET
RESET

(b) Activado por flanco negativo


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Flip-flops

Flip-flops

El flip-flop J-K es ms versatil que el flip-flop D. Adems


de la entrada de reloj, este tiene dos entradas, etiquetadas
con J y K. Cuando ambas J y K = 1, la salida cambia de
estado (conmuta) sobre la transicin activa de reloj (en este
caso, el flanco de subida).
Inputs

Outputs

Comments

0
0
1

0
1
0

Q0
0
1

Q0
1
0

Q0

Q0

No change
RESET
SET
Toggle

CLK

Determine la salida Q para el flipflop J-K, dadas las entradas


mostradas.

CLK

Note que las salidas cambian con el borde delantero del reloj.
Set

Toggle

Set

Latch

CLK
J
K
Q

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Flip-flops

Flip-flops
Las entradas sncronas se transfieren en el borde de
activacin del reloj (por ejemplo las entradas D o JK). La
mayora de los flip-flops tienen otras entradas que son
asncronas, significa, que afectan la salida independiente
del reloj.

Un flip-flop D no tiene un modo de conmutacin como el


flip-flop J-K, pero se puede configurar un modo de
conmutacin mediante la conexin Q de nuevo hacia D
como se muestra. Esto es til en algunos contadores como
se ver en ms adelante.
D

Por ejemplo, si Q es BAJA, Q es


ALTA y el flip-flop cambiar en el
siguiente flanco de reloj. Debido a
que el flip-flop slo cambia en el
borde activo, la salida slo cambiar
una vez por cada pulso de reloj.

CLK

Dos de estas entradas se etiquetan


normalmente con preset (PRE) y clear
(CLR). Estas entradas son generalmente
activas en nivel BAJO.

CLK

Se muestra un flip-flop J-K con preset


y clear activos en nivel BAJO.
Flip-flop D conectado en
modo de conmutacin.

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PRE

J
CLK

CLR
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Flip-flops

Caractersticas de los Flip-flop

PRE

Determine la salida de Q para el


flip-flop J-K flip-flop, dadas las
entradas como se muestra.

El tiempo de Propagacin esta especificado por la subida y


la cada de las salidas. Se mide entre el 50% del nivel al 50%
del nivel de transicin de la salida.

CLK

Punto del 50% en el borde de disparo

CLR

Set

Conmut

Set

Reset

Conmut

Latch
CLK

CLK

CLK

Punto del 50%

Set

PRE

tPLH

Reset

Punto del 50% de la


transicin de ALTO a
BAJO de Q

Punto del 50% de la


transicin de BAJO a
ALTO de Q

tPHL

CLR

El tiempo de propagacin tpico para el 74AHC de la familia (CMOS) es de 4


ns. Lgica an ms rpido est disponible para aplicaciones especializadas.

Q
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Caractersticas de los Flip-flop

Caractersticas de los Flip-flop

Otra especificacin del tiempo de propagacin es el tiempo


requerido para que una entrada asincrnica cause un cambio en
la salida. Una vez ms, se mide a partir de los niveles de 50%.
La familia 74AHC ha especificado estos tiempos de retardo
por debajo de los 5 ns.

PRE

Punto de 50%

Punto de
50%

tPHL

CLR

El Set-up time y el hold time son los tiempos necesarios


antes y despues de la transicin del reloj para que los datos
esten presents y estos sean sincronizados de forma fiable en
el flip-flop.
Setup time es el tiempo
mnimo para que los datos
esten presentes antes de la
seal de reloj.

Punto de 50%

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Punto de 50%

Hold time es el tiempo mnimo


para que los datos se
mantengan despus de la seal
de reloj.

tPLH

D
CLK

Set-up time, ts
D
CLK

Hold time, tH
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Caractersticas de los Flip-flop

Aplicaciones de los Flip-flop

Otras especificaciones incluyen la mxima frecuencia de


reloj, el ancho mnimo de pulso para varias entradas, y la
potencia de disipacin. La potencia de disipacin es el
product del voltaje de la fuente y la corriente media
requerida.
Una comparacin til entre las familias lgicas es el producto
velocidad-potencia la cual utiliza dos de las especificaciones ya
tratadas: el retraso medio de propagacin y la potencia de disipacin
media. La unidad es la energa.

Las principales aplicaciones de los flip-flop


son para el almacenamiento temporal de
datos, divisores de frecuencia, y en
contadores.

Tpicamente, para aplicaciones de


almacenamiento de datos, un grupo de
flip-flops son conectados a las lneas de
datos en paralelo y todos al disparo de
reloj a la vez. Los datos se almacenan
hasta el siguiente pulso de reloj.

Del datasheet del componente, el tiempo de propagacin medio es


de 4.6 ns. La potencia disipada en reposo es de 1.1 mW. Por tanto
el product velocidad-potencia es 5 pJ.
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QA
CLK

QB

fout

Q3

Clock

Clear

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En la mayora de monoestables, la
longitud del tiempo en el estado
inestable (tW) esta determinado por un
circuito externo RC.

CLK
K

fin

REXT

CEXT
CX

RX/CX

Trigger

Trigger

Formas de onda:

Q
tW

fout
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Q2
C

Parallel data
input lines

El multivibrador monoestable o monoestable es un


dispositivo con un solo estado estable. Cuando se
activa, pasa a su estado inestable por una longitud
predeterminada de tiempo, y a continuacin, vuelve a
su estado estable.
+V

HIGH

Q1
C

Multivibrador

En divisin de frecuencia, utilizar un flip-flop en modo


conmutacin o encadenar en serie flip-flops conmutadores
para as continuar dividiendo por dos.

fin

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Aplicaciones de los Flip-flop

HIGH

Cual es el product de la velocidad-potencia para el 74AHC74A?


Utilizar los datos del datasheet del componente para la respuesta..

Un flip-flop divide fin por 2, el


segungo flip-flop divide fin por 4
(y as sucesivamente). Un
beneficio secundario de la
division de frecuencia es que la
salida tiene exactamente el 50%
de ciclo de trabajo.

Output
lines
Q0

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Multivibrador

Multivibrador
Una aplicacin de un multivibrador redisparable es en
un circuito de deteccin de falla de alimentacin. Los
disparadores se toman de la fuente de alimentacin de
CA, y alimentan al multivibrador de disparo. En caso
de un corte de energa, el multivibrador no se dispara
y una alarma puede ser inicializada.

El monoestable no responde a disparos que se


producen durante el estado inestable.
El monoestable no responde a disparo alguno, incluso
si este ocurre en el estado inestable. Si este ocurre
durante el estado inestable, el estado se prolonga en
una cantidad igual al ancho de pulso.

Falta de disparo
por falta de
energa

Disparos
tomados
de AC

Monoestable redisparable:
Trigger
Retriggers

Redisparos

Redisparos

Indicacin de falla de energa


tW

tW

tW
tW

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El temporizador 555

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El temporizador 555

El temporizador 555 se puede configurar de varias formas,


incluyendo como un monoestable. Una forma basica de un
monoestable se muestra. El ancho de pulso se determina por
R1C1 y es aproximadamente:

Determinar el ancho de pulso para el circuito mostrado.


tW = 1.1R1C1 = 1.1(10 k)(2.2 F) = 24.2 ms

tW = 1.1R1C1.

+VCC
+15 V

+VCC

R1
(7)

El disparo es un
pulso negativo.

(6)
(2)

C1

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(4)

(8)

RESET
DISCH

VCC

THRES

OUT

TRIG
CONT
GND

(4)

R1
10 k

(6)

(3)
(5)

(7)

tW = 1.1R1C1

(2)

C1

(1)

2.2 F

27

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(8)

RESET
DISCH

VCC

THRES

OUT

TRIG
CONT
GND

(3)
(5)

tW = 1.1R1C1

(1)

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El temporizador 555

El temporizador 555
Teniendo en cuenta los componentes, se puede leer la
frecuencia de la tabla. Alternativamente, puede utilizar la
tabla para elegir los componentes para una frecuencia
deseada.

El 555 puede ser configurado como un multivibrador


aestable bsico con el circuito de muestra. En este circuito
C1 se carga a travs de R1 y R2 y se descarga solo a travs
de R2. La frecuencia de salida esta dada por:

+VCC

+VCC

1.44

R1 2 R2 C1

0.001
0.1

RESET
DISCH

VCC

(6)

THRES

OUT

(3)

(2)

TRIG
CONT
GND

(5)

R2

0.1

0.01

(1)

(8)

(7)
1

10

(5)

TRIG
CONT
GND

0k

(3)

10

OUT

THRES

(2)

C1

1.0
M

(6)

(4)

R1

(8)

VCC

R2

(4)

RESET
(7)
DISCH

10

La frecuencia y ciclo de
trabajo son fijadas por
estos componentes.

10

R1

C1 (F)

100

C1

(1)
1.0

10

100

1.0k

10k

100k

f (Hz)
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Seleccin de trminos clave

Seleccin de trminos clave

Latch Un circuito digital biestable utilizado para


almacenar un bit.
Bistable Tiene dos estados estables. Los latches y los flipflops son multivibradores bistables.
Clock Un disparo de entrada de un flip-flop.
D flip-flop Un tipo de multivibrador biestable en el cual la
salida asume el estado de la entrada D en el lmite
de disparo de un pulso de reloj.

Tiempo de El intervalo de tiempo requerido despus de una


Propagacin seal de entrada para que la seal de salida cambie.
Set-up time El intervalo de tiempo necesario para que los niveles
de entrada inicien o enciendan un circuito digital.
Hold time El intervalo de tiempo requerido para que los
niveles de entrada mantengan estable a un flip-flop
despus de la orden del borde de disparo con el fin
de activar de forma fiable el dispositivo.

J-K flip-flop Un tipo de flip-flop que puede funcionar SET,


RESET, sin cambio, y alternarr entre los modos.
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Timer Un circuito que se puede utilizar como un


monoestable o como un oscilador.
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Fin

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