You are on page 1of 12

UNIVERSIDAD NACIONAL AUTÓNOMA DE MÉXICO

FACULTAD DE INGENIERÍA

TRABAJO FINAL
“GENERADOR DE SEÑALES EMPLEANDO VHDL”

ALUMNO:
JOSÉ EDUARDO LAUREANO GALICIA

PROFESOR:
DR. SAUL DE LA ROSA NIEVES

CIUDAD UNIVERSITARIA Diciembre/ 2015.

............................................................................................. 9 Señal Diente de sierra.. 11 RESULTADOS: ...... con pendiente m=1.................................... 8 Señal senoidal defasada π[rad]................................... 12 2 ................................... 10 Señal de Tren de pulsos con ciclo de trabajo de 50%................................................................................. centrada al eje x y frecuencia de 1MHz: ............................................................. con frecuencia de 1MHz y centrada al eje x: .......................................................... 3 OBJETIVO:....... 10 Todas las señales en una sola simulación:............................................................................................................ 6 SIMULACIÓN: ........................................................... 4 DIAGRAMA FUNCIONAL:................................................................................................ 3 METODOLOGÍA:................................................................................................................................................................. centrada al eje x y frecuencia de 1MHz: ........................................................................................................... 8 Señal senoidal con frecuencia de 1MHz y centrada al eje x: . frecuencia de 1MHz y centrado al eje x: ....... 9 Señal Diente de sierra............................................................................................................................................. 11 CONCLUSIONES: ....................................................................................................................... 11 REFERENCIAS: ................................... 3 OBJETIVOS ESPECÍFICOS:......................................................................................... con pendiente m=-1..................Contenido INTRODUCCIÓN: ........... 5 DIAGRAMA ESQUEMÁTICO: ............

S4≜ señal diente de sierra con pendiente negativa. 2. Especialmente los llamados dispositivos lógicos programables que han venido a revolucionar diversas áreas. ambos lenguajes son de dominio público. S2≜ señal senosoidal defasada π radianes: sen(2πft+π) . S5≜ señal tren de pulsos con ciclo de trabajo del 50%. Para comenzar a explotar los recursos que los FPGA´s ofrecen es necesario conocer las formas que tienen para programarse. 3 . m=1. acrónimo de VHSIC (Very High Speed Integrated Circuit) HDL. OBJETIVO: Diseñar y describir el funcionamiento de un generador de señales empleando VHDL. el VHDL y el Verilog. 4. simétrica al eje “x”. cada una de las cinco señales puede ser seleccionada para ser mostrada a la salida del sistema. El lenguaje VHDL. OBJETIVOS ESPECÍFICOS: Generar 5 señales periódicas: 1. 5. simétrica al eje “x”. simétrica al eje “x”.INTRODUCCIÓN: Los rápidos cambios de tecnología en el área de la electrónica han aumentado dramáticamente la necesidad de diseños de sistemas más sofisticados. simétrica al eje “x”. S1≜ señal senosoidal: sen(2πft). todo ello a un costo relativamente bajo por el hecho de ser programables. entre ellos uno de los más avanzados el FPGA Field Programmable Gate Array: matrices de puertas programables por campo). y debido a creciente uso han sido estandarizados por la IEEE. Actualmente existen diversos lenguajes de programación en caminados a FPGA. flexibilidad para adaptarse a diversas aplicaciones y permiten el diseño de equipos con un tamaño más reducido. es un lenguaje para el modelado y síntesis automática de circuitos que permite describir la funcionalidad y la organización de sistemas hardware digitales. simétrica al eje “x”. 3. m=-1. trae grandes ventajas ya que se caracterizan por facilidad en uso. La utilización de estos dispositivos. placas de circuitos y componentes. sin embargo hay dos lenguajes muy populares. En éste proyecto se diseña un sistema que genera señales mediante el lenguaje de programación VHDL. Los sistemas digitales han llegado a ser la solución y están teniendo un fuerte impacto en el campo de la medición e instrumentación electrónica. S3≜ señal diente de sierra con pendiente positiva.

y partir de estos elementos sintetizar las señales restantes. centrada al eje x y frecuencia 1MHz 011 Señal diente de sierra con pendiente m=-1. centrada al eje x y frecuencia 1MHz 100 Tren de pulsos. SELECT_F: Se trata de un vector de 3 bits.y *. La salida del generador debe estar representada por 8 bits (2 bits para la parte entera y 6 bits para la parte fraccionaria). con los cuales se puede seleccionar la señal de salida que se requiera.. El sistema debe contener solo un contador y una tabla de búsqueda.std_logic_unsigned.all.El sistema tendrá como salida a la señal que se seleccione de las 5 opciones. La frecuencia de las señales debe ser 1 MHz y el reloj del sistema (CLK) debe ser de 50 MHz. centrada al eje x 001 Señal senoidal (sin(2𝜋𝑓𝑡 + 𝜋)) con frecuencia 1MHz. Pueden describir operaciones aritméticas empleando los operadores: +. METODOLOGÍA: El sistema cuenta con tres entradas y una salida. centrada al eje x Cualquier otro “ZZZZZZZZ” – Alta impedancia 4 . y el paquete: ieee. Las tres entradas son: CLK: bit que sirve como reloj del sistema. El selector está definido como lo muestra la siguiente tabla: Selector de señal (valor binario) Señal de salida 000 Señal senoidal (sin(2𝜋𝑓𝑡)) con frecuencia 1MHz. centrada eje x 010 Señal diente de sierra con pendiente m=1. con ciclo de trabajo 50% y frecuencia de 1MHz. ya que mientras no esté a nivel bajo el sistema no cuenta y con ello no genera señales de salida. para la simulación se usa a 50 MHz (20 ns) CLR: Limpia el conteo además de servir como reset.

4. Para generar las cinco señales de salida: 1. simplemente se resta la mitad de su amplitud para lograr centrarla al eje x. se invierte la señal generada en 3. +1. Para generar el tren de pulsos se utiliza nuevamente el contador el cual comparo la mitad de conteos mientras la salida está en nivel alto (amplitud "01000000" binario. Para la señal senoidal desfasada se invirtió la señal senoidal generada en 1. después. un CLR (clear) que reinicia la señal o la mantiene apagada y un CLK (clock) que es el reloj del sistema. -1. se propone un sistema que tenga de entradas un selector de señal de salida. logrando así una pendiente positiva con valor m=1. Miguel Ángel Alvarado. el cual decide la salida que mostrará dependiendo del selector de señales.000000 decimal) y para la segunda mitad de conteos se mantiene a nivel bajo ("11000000" binario. Si el selector de señales elije una opción no asignada para una señal de salida. con la instrucción not.La señal de salida se selecciona mediante un ciclo de instrucciones WHEN ELSE. empezando en 0 y terminando en 49. la cual invierte la señal senoidal o lo que es lo mismo. la desfasa π rad (180°) 3. la cual se generó a partir del archivo . mientras que los 6 bits menos significativos son para la parte fraccionaria. Se modificaron algunos valores para adecuarla a las 50 muestras necesarias a partir de una LUT de 64 muestras. El contador es único para todas las señales. donde los dos bits más significativos son para parte entera con signo. Para la señal diente de sierra con pendiente negativa m= -1.000000 decimal). es decir que cuanta de 0 a 49. Cabe mencionar que las señales de salida mantienen el formato de 8 bits. con la instrucción not. El diagrama funcional lo muestra la siguiente figura: 5 . es decir que la señal la genera el contador mientras aumenta su valor en binario por cada ciclo reloj. 2. La señal diente de sierra se generó a partir del propio contador. La señal senoidal requirió de una LUT de 50 muestras. Se creó un contador específico de 50 eventos. La señal resultante es una senoidal centrada al eje x. entonces la salida se va a alta impedancia. para lograr generar las señales con una frecuencia de 1 MHz trabajando con un reloj del sistema a 50 MHz.m proporcionado por el Ing. DIAGRAMA FUNCIONAL: Como se ha mencionado. 5.

como se muestra en la siguiente figura: Figura 2 Diagrama esquemático del sistema generador de señales.Figura 1 Diagrama funcional del sistema generador de señales. creado por el entorno de desarrollo ISE Project Navigator V12. DIAGRAMA ESQUEMÁTICO: El diagrama esquemático se obtuvo del IDE de programación: ISE Project Navigator v12.4 El diagrama electrónico que se generó se muestra a continuación: 6 .4.

Figura 3 Diagrama eléctrico generado por ISE Project Navigator 7 .

una tras otra. Señal senoidal con frecuencia de 1MHz y centrada al eje x: Figura 4 Simulación de señal senoidal. frecuencia de 1MHz y centrada al eje x 8 . así como se mostrara una simulación donde se observen todas las señales.SIMULACIÓN: Se desglosaran las imágenes de cada señal.

con frecuencia de 1MHz y centrada al eje x: Figura 5 Simulación de señal senoidal desfasada 180°.Señal senoidal defasada π[rad]. con pendiente m=1. centrada al eje x y frecuencia de 1MHz: Figura 6 Simulación de señal Diente de sierra con pendiente m=1. frecuencia de 1MHz y centrada al eje x Señal Diente de sierra. frecuencia de 1MHz y centrada al eje x 9 .

ciclo de trabajo 50% y centrada al eje x 10 .Señal Diente de sierra. frecuencia de 1MHz y centrada al eje x Señal de Tren de pulsos con ciclo de trabajo de 50%. con frecuencia de 1 MHz. centrada al eje x y frecuencia de 1MHz: Figura 7 Simulación de señal Diente de sierra con pendiente m=-1. frecuencia de 1MHz y centrado al eje x: Figura 8 Simulación de la señal de tren de pulsos. con pendiente m=-1.

cada una tres ciclos y con frecuencia de 1 MHz. Todas centradas al eje x RESULTADOS: Los resultados obtenidos fueron los adecuados. El proyecto me resultó didáctico por que tanto aprendí lenguaje VHDL como se muestra una aplicación muy práctica. sencilla y bonita de estos dispositivos.Todas las señales en una sola simulación: Figura 9 Simulación de las cinco señales. las señales se generan con una frecuencia de 1 MHz (1000ns) y el reloj del sistema se trabaja a 50 MHz. CONCLUSIONES: El proyecto resultó un tanto laborioso sobretodo en la parte de analizar cada señal con sus correspondientes requisitos. Se generó un contador específico de 50 ciclos y también se creó una LUT adecuada para generar la señal senoidal. 11 . Todas las señales cumplen los requisitos solicitados y cuando la selección de la señal no es adecuada la salida se va a alta impedancia.

1999. 2006. VHDL programming by example. : McGraw-Hill. s. : McGraw-Hill. 12 . Perry. 2006. Zvonko Vranesic. VHDL Lenguaje para síntesis y modelado de circuitos. Pardo Fernando. s. México : RAMA. Boluda José. : PEARSON EDUCACIÓN. 1999. 2002. 2002. Douglas. 2006. Digital logic and microprocessor design whit VHDL. ISBN: 970-26-0438-9. ISBN: 0-534-46593-5. 2006. ISBN 0-07-246085-7. : La Sierra University. s.REFERENCIAS: Brown Stephen.l.l. Fundamentos de lógica digital con diseño VHDL. Diseño Digital.l. Hwang. Morris. Enoch. 2005. Riverside. s.l. Mano. 2005.