You are on page 1of 7

Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP.

HCM
BÀI TẬP CÓ LỜI GIẢI – PHẦN 2
MÔN KỸ THUẬT SỐ
Bộ môn Điện tử
Đại Học Bách Khoa TP.HCM
Bài 1
Cho maïch logic nhö hình veõ. Khaûo saùt daïng tín hieäu Y, Z, T theo tín hieäu A, B, C. Bieát
raèng giaù trò ban ñaàu ngoõ ra Q cuûa choát D vaø Flip Flop D ñeàu baèng 1.

D

Q

A

EN

Q

B

D

Q

CK

Q

C

T=Z⊕C=Z⊕C

A
B
C
Y
Z
T

1

Y

Z

T

ngoõ vaøo Preset vaø Clear tích cöïc logic 0 (tích cöïc thaáp).FF coù xung clock kích theo caïnh leân.Khoa Điện-Điện Tử . QAQBQC QA QB 1 0 1 1 1 1 0 0 0 0 0 1 111 000 110 001 101 QC 1 0 1 0 1 0  Z = QA QB = QA + QB (Tích cöïc thaáp) Töø giaûn ñoà traïng thaùi ta coù ñaây laø boä ñeám leân coù daõy ñeám tuaàn hoaøn: 101. HCM Bài 2 Söû duïng JK.Nguyễn Trọng Luật – BM Điện Tử .ĐH Bách Khoa TP. 000. Q0 nhö hình veõ Q0 X Q1 T Q T Q CK Q CK Q CK 2 . 111. 110. thieát keá bộ ñếm noái tieáp (boä ñeám baát ñoàng boä) 3 bit QAQBQC (QC laø LSB) coù giaûn ñoà traïng thaùi nhö hình veõ. 001 QC QB QA (msb) 1 1 Pr J Q CK 1 K Pr J 1 Q 1 CK Cl Q K 1 Pr J Q CK Cl Q 1 1 K Cl Q 1 Bài 3 Xaùc ñònh giaûn ñoà traïng thaùi cuûa heä tuaàn töï goàm 1 ngoõ vaøo X vaø 2 T-FF Q1.

Nguyễn Trọng Luật – BM Điện Tử . 1 1 0. 1) A B C D E TTKT X=0 X=1 A B A C D C A E A C Ngoõ ra Hoặc 0 0 0 0 1 TTHT (reset) S0 (1) S1 ( 1. 0) (1. 1. 1.ĐH Bách Khoa TP. Haõy ruùt goïn baûng traïng thaùi. 1. 0. 0. 1. 1. 1 11 10 0 11 0 Bài 4 Thaønh laäp baûng chuyeån traïng thaùi hoaëc giaûn ñoà traïng thaùi cuûa heä tuaàn töï kieåu MOORE coù 1 ngoõ vaøo X vaø 1 ngoõ ra Z. 1) S4 3 TTKT X=0 X=1 S0 S1 S0 S2 S3 S2 S0 S4 S0 S2 Ngoõ ra 0 0 0 0 1 . 1 ) (1. Baûng traïng thaùi ruùt goïn: TTHT (reset) (1) ( 1. 0. 1. 0) S3 (1.Khoa Điện-Điện Tử . HCM Töø sô ñoà ta coù: T0 = X + Q1 vaø T1 = (X + Q1) ⊕ Q0 Laäp baûng chuyeån traïng thaùi: X Q1 Q0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 T1 1 0 0 1 0 1 0 1 Q+1 Q+0 1 0 0 1 1 1 0 0 0 1 1 0 1 1 0 0 T0 0 0 1 1 1 1 1 1 Ta coù giaûn ñoà traïng thaùi: Q1 Q0 Q0Q1 X=0 00 Hoặc 10 1 X=0 00 01 1 0. 1 ) S2 (1. Ngoõ ra Z chæ baèng 1 khi ngoõ vaøo X nhaän ñöôïc chuoãi lieân tuïc 1. 1 01 0. 1 1 0.

0 1 A 01 X Q1 Q2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 B 11 X=1 0 0 1 1 D 10 C 00 0 Duøng bìa K. Haõy thieát keá heä baèng JK_FF vaø coång logic hoaëc D_FF vaø PLA (chæ choïn 1 trong 2). B: Q1Q2 = 00. C: Q1Q2 = 01 vaø D: Q1Q2 = 11.Nguyễn Trọng Luật – BM Điện Tử . C vaø D coù giaûn ñoà traïng thaùi nhö hình veõ. Heä coù 4 traïng thaùi A. ta coù: Z1 1 0 0 1 1 0 0 1 Z2 1 0 1 0 1 0 1 0 Q+1 Q+2 0 1 1 1 1 0 1 0 0 0 1 0 0 0 0 0 Z1 = Q 1 Q 2 + Q1 Q2 = Q 2 ⊕ Q 2 D 1 = Q +1 = X Q 1 + Q 1 Q 2 J1 = Q 2 K1 = X J2 = X Q 1 J1 K 1 J2 K 2 0 X 1 X 1 X X 0 X 0 0 X X 0 X 1 0 X 0 X 1 X X 1 X 1 0 X X 1 X 1 Z2 = Q 2 D2 = Q+2 = X Q1 K2 = X + Q1 * Thiết kế bằng JK-FF và cổng: Z1 J1 J2 Q1 CK X K1 Q2 CK K2 Q1 Q2 CK * Thiết kế bằng D-FF và PLA: PLA X Z1 Z2 Bảng nạp PLA Q1 D1 D Q Q2 D2 D Q CK 4 X 0 0 Q 1 Q2 0 0 1 1 . HCM Bài 5 Cho heä tuaàn töï coù 1 ngoõ vaøo X vaø 2 ngoõ ra Z1.Khoa Điện-Điện Tử . B. Vôùi pheùp gaùn traïng thaùi (maõ hoùa traïng thaùi) A: Q1Q2 = 10. Z2.ĐH Bách Khoa TP. Bieát raèng khi xung clock vaøo coù caïnh xuoáng heä seõ chuyeån traïng thaùi.0 1 0 1 0 - Z1 Z2 D1 D2 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 Z2 .

Z2 1 X 0 X 1 0 Z1 11 P/trình ngoõ ra: Z1 = Q1 Q 2 + Q 1 Q2 + X Q1 Q2 Z2 = X Q1 Q2 + Q 1 Q 2 P/trình TTKT: Q +1 = X Q 1 Q 2 + X Q 1 Q 2 + X Q 1 Q 2 Q +2 = X Q 1 Q 2 + X Q 1 Q 2 + X Q 1 Q 2 + X Q 1 Q 2 + X Q 1 Q 2 5 .Khoa Điện-Điện Tử . Z2.ĐH Bách Khoa TP. HCM Bài 6 Cho heä tuaàn töï coù löu ñoà maùy traïng thaùi (löu ñoà SM. Xaùc ñònh phöông trình (haøm) traïng thaùi keá cuûa caùc bieán traïng thaùi Q+1. S0 01 = Q1Q2 Z1 0 X 1 Z2 S1 11 S2 10 Z1. giaûn ñoà traïng thaùi nhö hình veõ). Q+2 vaø phöông trình (haøm) ngoõ ra Z1.Nguyễn Trọng Luật – BM Điện Tử .

1 1 d3 Gôïi yù: .x1. 0 1 d1 y: OUT STD_LOGIC). x0: IN std_logic.p(1).Caùc ngoõ vaøo vaø M. HCM Bài 7 Moät heä toå hôïp coù ngoõ ra Z laø soá nhò phaân 4 bit (z3 z2 z1 z0). U2: MUX4 PORT MAP(m(2). s0: IN STD_LOGIC. coù chöùc naêng choïn 1 trong 4 maõ nhò phaân 4 bit ở ngoõ vaøo: M.p(0).Nguyễn Trọng Luật – BM Điện Tử . END cau7. 1 0 d2 END MUX4. ni. x1 x0 0 0 0 1 1 0 1 1 Z= M= N= P= Q= z3 m3 n3 p3 q3 z2 m2 n2 p2 q2 z1 m1 n1 p1 q1 z0 m0 n0 p0 q0 Vieát maõ VHDL thöïc hieän maïch naøy söû duïng component MUX 4  1 coù khai baùo ENTITY: s1 s0 y ENTITY MUX4 IS PORT (d0.x1. y: OUT STD_LOGIC).p(3). 0 0 d0 s1. P.n(2).p(2).q(3). N.z(3)). p.Moãi ngoõ ra zi choïn 1 trong 4 ngoõ vaøo mi. LIBRARY ieee. d2. x1.q(2). END structure.x1. ARCHITECTURE structure OF cau7 IS COMPONENT MUX4 IS PORT (d0. 6 .x0. d1. U1: MUX4 PORT MAP(m(1). d3: IN STD_LOGIC. U3: MUX4 PORT MAP(m(3).n(0).x0.z(0)). N.q(1). P hoaëc Q phuï thuoäc 2 ngoõ vaøo ñieàu khieån x1 vaø x0.Khoa Điện-Điện Tử .n(1). ENTITY cau7 IS PORT (m. qi.ĐH Bách Khoa TP. z: OUT std_logic_vector(3 downto 0)). s1. . d3: IN STD_LOGIC.z(2)). s0: IN STD_LOGIC. d2. Q vaø ngoõ ra Z khai baùo kieåu STD_LOGIC_VECTOR. pi. END COMPONENT.x0. n.all. d1. BEGIN U0: MUX4 PORT MAP(m(0).z(1)). q: IN std_logic_vector(3 downto 0).q(0).x0.std_logic_1164.x1. USE ieee.n(3).

END cau8.all.Khoa Điện-Điện Tử . x. Haõy vieát maõ VHDL (söû duïng phaùt bieåu Process) moâ taû hoaït ñoäng cuûa maïch. b.std_logic_1164.Khi c = 1 thì x = b vaø y = a. y <= a. Maïch coù hoaït ñoäng nhö sau: . c: IN std_logic. b. c) BEGIN IF c = ’0’ THEN x <= a. END IF. b.Khi c = 0 thì x = a vaø y = b.ĐH Bách Khoa TP. y : OUT std_logic).Nguyễn Trọng Luật – BM Điện Tử . ELSE x <= b. END behavior. USE ieee. ARCHITECTURE behavior OF cau8 IS BEGIN PROCESS (a. . END PROCESS. ngoõ vaøo ñieàu khieån c vaø 2 ngoõ ra x. ENTITY cau8 IS PORT (a. y <= b. LIBRARY ieee. y. 7 . HCM Bài 8 Moät maïch hoaùn ñoåi maïng 2 daây (2-input permutation network): coù 2 ngoõ vaøo a.