Testo di rif.

to:
[Congiu] - 3.1, 3.2 (pg. 80–93)

Struttura di un elaboratore
01.b

Blocchi funzionali
La memoria centrale

Suddivisione in blocchi funzionali
24

I blocchi funzionali di un elaboratore

Architettura degli Elaboratori

© 2013

Organizzazione dei bus 24 Calcolatore con due bus (memoria e periferiche) © 2013 Architettura degli Elaboratori Organizzazione dei bus 24 Calcolatore con bus unico Architettura degli Elaboratori © 2013 .

..Caratteristiche della memoria centrale Ogni locazione (tipicamente byte) è individuata da un indirizzo. nomi usati nel testo: ora sostituiti da: in futuro: © 2013 Architettura degli Elaboratori Classificazione delle memorie Principio di funzionamento: ● STATICHE (SRAM) il bit è memorizzato in un latch o flip-flop 24 – più veloci (memorie cache). 220 = 1M. 1 s (sector) 100 ms 200 ns foto digitali. … Architettura degli Elaboratori read esempi d’uso © 2013 . ● 32 bit: longword (word). monitor. Funzioni: ● RAM (rwm) ● ROM ● PROM read-write read-only programmable ROM tipi di prom erase time write EPROM E2PROM … FLASH 20 m (chip) 5 ms (byte) 100 ms 200 ns bios. In realtà quasi sempre solo una parte di queste corrisponde a memoria effettivamente presente e quindi indirizzabile. 230 = 1G). . dissipano poca potenza (dispositivi portatili). – non richiedono refresh. Per motivi di efficienza. ● DINAMICHE (DRAM) il bit è la carica di un condensatore (refresh) – meno veloci. ● 64 bit: quadword (doubleword). … 5 ms 35 ns cellulari. . 24 Con un indirizzo da N bit sono indirizzabili un totale di 2N locazioni (nota: 210 = 1024 = 1K. bios.. ma meno costose (1 transistor per bit). le singole operazioni di lettura e di scrittura interessano unità più ampie: ● 16 bit: word (halfword).. . sintonizzatori.. più costose (almeno 4 transistor per bit). mp3.. richiedono refresh.

racconta che i Big Endians erano una fazione conservatrice che rompeva le uova sode dalla parte più larga del guscio.Ordinamento dei byte in memoria Big-endian e Little-endian sono i termini che descrivono l'ordine con cui una elaboratore immagazzina i byte in una parola da 16 o 32 bit. Little-endian è l'ordine per cui la parte meno significativa (LITTLE END) viene memorizzata per prima. come per le uova. nel libro “I viaggi di Gulliver”. © 2013 Architettura degli Elaboratori Ordinamento dei byte: little endian 7 0 15 8 7 0 0 24 0 $1D 1 $2C $1D 0 1 $2C 3 $4A $3B 2 2 $3B 5 ‘I ‘C 4 3 $4A 7 ‘O ‘A 6 4 ‘C 5 ‘I 6 ‘A’ 7 ‘O 3 $4A $3B $2C $1D 0 byte 7 ‘O ‘A ‘I ‘C 4 Word 31 16 15 0 Long-word Organizzazione little endian: numero $4A3B2C1D E STRINGA “CIAO” Architettura degli Elaboratori © 2013 . anche nelle memorie le due alternative sono equivalenti. 24 Big-endian è l'ordine per cui la parte più significativa (BIG END) viene memorizzata per prima (all'indirizzo più basso di memoria). Jonathan Swift. in contrapposizione al re dei Lillipuziani che richiedeva ai suoi sudditi (i Little Endians) di aprire le uova dalla punta. In realtà.

24 Dell'altro partito sono i processori INTEL e i computer DEC Alpha che preferiscono usare il little-endian.Ordinamento dei byte: big endian 7 0 15 8 7 0 0 24 0 $1D 0 $1D $2C 1 1 $2C 2 $3B $4A 3 2 $3B 4 ‘C ‘I 5 3 $4A 6 ‘A ‘O 7 4 ‘C 5 ‘I 6 ‘A’ 7 ‘O 0 $1D $2C $3B $4A 3 byte 4 ‘C ‘I ‘A ‘O 7 Word 31 16 15 0 Long-word Organizzazione big endian: numero $1D2C3B4A E STRINGA “CIAO” Architettura degli Elaboratori © 2013 Ordinamento dei byte: little o big endian? I computer IBM370.Little Endian ● JPEG -. ritenuto più conveniente nella trasmissione dei dati.Big Endian Architettura degli Elaboratori © 2013 . Anche nei formati grafici vi sono scelte diverse: ● GIF -. molti RISC e i processori Motorola usano il metodo big-endian. Il PowerPC e l'ARM possono funzionare in tutte e due le modalità. Windows NT è stato progettato per la architettura Little Endian. ove è trasmessa per prima la parte meno significativa.

Tale istante corrisponde all’attivazione del segnale denominato ‘address strobe’ (AS) (il segnale MA nel nostro schema semplificato) Architettura degli Elaboratori © 2013 .Accesso alla memoria 24 Architettura degli Elaboratori © 2013 Tempo di accesso 24 Tempo di accesso (ta ): tempo necessario per completare un’operazione di lettura o scrittura Il tempo è misurato a partire dall’istante in cui l’indirizzo fornito dalla CPU è valido (i livelli di tensione nelle linee indirizzi si sono stabilizzati).

Temporizzazione: READ da SRAM 24 Lettura dei dati I dati saranno pronti tra un periodo di clock Tempo di accesso ta Lettura senza stati di attesa © 2013 Architettura degli Elaboratori READ da SRAM lenta 24 Lettura dei dati I dati non saranno pronti tra un periodo di clock I dati saranno pronti tra un periodo di clock Lettura con stati di attesa Architettura degli Elaboratori © 2013 .

Sincronizzazione degli accessi 24 Temporizzazione della CPU per l’istruzione Incremento diretto della memoria Architettura degli Elaboratori © 2013 Tempi di accesso Memorie statiche (SRAM): • 1.4 ÷ 15 ns (high speed) • 35 ÷ 100 ns (low power) 24 Memorie dinamiche (DRAM): • 50 ÷ 70 ns (DRAM asincrone) • 7 ÷ 12 ns (SDRAM sincrone) (+ latenza: per il primo dato ci vuole un tempo 4-5 volte quello per i dati successivi) Architettura degli Elaboratori © 2013 .

Accesso ad un chip SRAM da 128 byte 24 128x8 (1Kb) Architettura degli Elaboratori © 2013 Accesso ad un chip SRAM da 1KB 24 Architettura degli Elaboratori © 2013 .

Architettura degli Elaboratori © 2013 . il transistor diventa un interruttore aperto e il condensatore conserva la carica (mantiene memorizzato il bit).seleziona la riga (attiva row select): il transistor diventa un interruttore chiuso e la tensione della bit line si trasferisce ai capi del condensatore (caricandolo o scaricandolo). 2. quando il row select viene disattivato.Accesso ad una SRAM da 4KB 24 © 2013 Architettura degli Elaboratori Elemento di memoria dinamica: write row select 24 transistor condensatore bit line Operazione di scrittura: 1.imposta il valore (H o L) nella bit line (bit da memorizzare).

2. 3.Elemento di memoria dinamica: read row select 24 transistor condensatore bit line Operazione di lettura: 1.memorizza in un latch il valore (H o L) letto e lo riscrive (ripristina la carica del condensatore). così però viene alterata la carica del condensatore.seleziona la riga (attiva row select): il transistor diventa un interruttore chiuso e la corrente che circola tra condensatore e la bit line rivela il bit memorizzato (se il condensatore memorizzava un valore H o L). Architettura degli Elaboratori © 2013 .esegue un’operazione di lettura su tutte le celle della stessa riga (tutti i bit della riga vengono letti.precarica la bit line a circa metà della tensione H. memorizzati in altrettanti latch e poi riscritti). © 2013 Architettura degli Elaboratori Elemento di memoria dinamica: refresh rowselect 24 transistor condensatore bit line Operazione di refresh: 1.

Accesso ad un chip DRAM da 64Kb 24 Chip di memoria dinamica da 64K x 1 bit Architettura degli Elaboratori © 2013 Refresh DRAM 64Kx1 (256 righe x 256 colonne) Periodo di refresh di ciascun bit = 4 ms ta = 60ns 24 Refresh di un bit alla volta ●tr = 4 ms / (64·210) ≈ 61 ns ●Impegno percentuale ≈ 100% Refresh di un’intera riga alla volta ●tr = 4 ms / 256 ≈ 16 µs ●Impegno percentuale=(60 ns/16 µs)*100 ≈ 0.4% Architettura degli Elaboratori © 2013 .

b Struttura di un elaboratore .Accesso ad una DRAM da 1MB 24 Memoria dinamica da 1MB ottenuta con 16 banchi da 8 chip da 64Kx1 Architettura degli Elaboratori © 2013 Fine 01.