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16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Lgicos Sequenciais


 Definio
 As sadas tomam valores em funo das entradas no momento e dos

acontecimentos passados
 Existncia de memria

 Conceito de Memria
 A sada depende de variveis de entrada e do estado anterior

Estado anterior
Estado actual
A F* F
00 0
    . 
10 0
  0   . 
01 0

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Circuitos Lgicos Sequenciais


 Tipo
 Assncronos


o estado muda no momento em que as entradas mudam

 Sncronos
 a observao das entradas e subsequente evoluo de estado,
realiza-se em sincronismo com a transio de um sinal de entrada
especfico denominado por clock (relgio)
 Comportamento temporal
 Tempo de propagao das portas
 Dispositivo de memria
 DRAM (Dynamic Random Acesses Memory)
 SRAM (Static Random Acesses Memory)

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Memrias
 Flip-flop
 Circuitos biestveis
 Realimentao positiva
 Clulas unitrias
 Flip-flop D-latch ou transparent latch


assncrono

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Memrias
 Flip-flop S-R
 Entradas S (Set) e R (Reset)
 Mantm estado com S e R inactivas
 S e R no podem ser activadas em

simultneo (ambiguidade)
 Assncrono
S R Q*
000
001
01
10
11

Q
0
0
0
1

" " 1     .   . .  ;  prioritrio


" " 0   .   .        ; R prioritrio
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Memrias
 Flip-flop S-R-E latch (SR com Enable)
 Comportamento do S-R quando E=1
 Insensvel s entradas quando E=0; mantendo-se no estado anterior

E S R Q*
0
0
0
1
1000
1001
101
110
111

Q
0
1
0
1
0
1
x

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Memrias
 Flip-flop D-latch
 Sintetizado a partir de flip-flop S-R
 Entrada Enable


Quando inactiva a sada permanece inalterada (o flip-flop fica


insensvel entrada D)
Quando activa D passa para a sada

E D Q* Q
0 Q* Q*
10
0
11

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Memrias
 Flip-flop D edge-triggered
 Sncrono


Reagem ao flanco ascendente


(ou descendente) do sinal de
relgio

 Configurao master-slave
 Tabela de Verdade
 Tabela de Transio de estados

Clk D Q*
0 Q*
1 Q*
Q*
0
1

Q
Q*
Q*
Q*
0
1

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Q* Q
0 0
0 1
1 0
1 1

D
0
1
0
1

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Memrias
 Flip-flop J-K edge-triggered
 Entradas analisadas na transio ascendente do relgio
 Se Q=0 s J=1 muda Q para 1
 Se Q=1 s K=1 muda Q para 0
 Se J=K=1 Q transita para o outro estado no flanco ascendente do

relgio
Clk J K Q* Q
0
Q* Q*
1
Q* Q*
Q* Q*

0 0 Q* Q*
0
01
1
10
1 1 Q* Q*
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Q* Q J K
0 0 0
0 1 1
1 0
0
1 1
1

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Memrias
 Flip-flop T edge-triggered (Toggle)
 Entradas analisadas na transio ascendente do relgio
 Se T=0 Q permanece no estado anterior
 Se T=1 Q transita para o outro estado no flanco ascendente do relgio

Clk T Q*
0 Q*
1 Q*
Q*
0 Q*
1 Q*

Q
Q*
Q*
Q*
Q*
Q*

Q* Q
0 0
0 1
1 0
1 1

T
0
1
1
0

  .   .    
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Memrias
 Diagramas de estado dos flip-flops
 Transies de estado ocorrem no flanco ascendente do relgio

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J-K

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Memrias
 Sntese de flip-flops a partir de outros

       

  .   . 









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Memrias
 Comandos e Sinais Sncronos e Assncronos
 PRESET (Set prioritrio) e CLEAR (reset prioritrio)
 Sncronos ou assncronos
 Active high ou active low

D
J-K

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Memrias
 Registo
 Armazena uma palavra de n bits
 Entrada de n bits
 Sada de n bits
 Entrada de controlo


Activada regista os n bits presentes na entrada e regista-os na sada

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Memrias
 Registo tipo latch

 tPW (Pulse Width time) durao mnima do sinal nesse patamar


 tDS (Data Set-up time) intervalo de tempo mnimo a respeitar entre o

estabelecimento de informao estvel na entrada de dados e o momento da


memorizao
 tDH (Data Hold time) intervalo mnimo de tempo durante o qual ainda se
torna necessrio manter a informao estvel na entrada de dados aps ter
terminado o sinal de memorizao
 tPD (Propagation Delay time) tempo mximo de propagao entre um
acontecimento na entrada de dados e o seu reflexo na sada do circuito
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Memrias
 Registo tipo edge-triggered

 tPW (Pulse Width time) durao mnima do sinal nesse patamar


 tDS (Data Set-up time) intervalo de tempo mnimo a respeitar entre o

estabelecimento de informao estvel na entrada de dados e o momento da


memorizao
 tDH (Data Hold time) intervalo mnimo de tempo durante o qual ainda se
torna necessrio manter a informao estvel na entrada de dados aps ter
terminado o sinal de memorizao
 tPD (Propagation Delay time) tempo mximo de propagao entre um
acontecimento na entrada de dados e o seu reflexo na sada do circuito
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Circuitos Sequenciais
 Contadores (counters)
 Destinam-se a realizar contagens em sequncia, possuindo um registo

sobre o qual a contagem acumulada

 Registos Deslizantes (Shift-registers)


 Permite a converso paralelo-srie e vice-versa

 Estruturas MSI tpicas

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Circuitos Sequenciais
 Contadores
 Estrutura



Sncronos
Assncronos

 Mdulo de Contagem
 Potncia de 2 (2n)
 de Potncia de 2
 Sequncia de Contagem
 Binrio Natural
 Crescente
 Decrescente
 Crescente ou decrescente
 Outras
 Cdigo Gray
 Etc.
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Circuitos Sequenciais
 Contadores
 Assncronos





A entrada de relgio dos sucessivos flip-flops est ligada sada do flip-flop


imediatamente anterior
Assincronismo de transies na mudana de estado, i.e., as inverses de
estado no so simultneas, dependendo do tempo de trnsito (atraso) ao
longo dos flip-flops.
No pode ser usado com relgio de alta frequncia
Exemplo: Contador mdulo 16
Na transio do estado
1111 para 0000 o
contador ir passar por
estados
intermdios
indesejveis

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Circuitos Sequenciais
 Contadores
 Sncronos



As entradas de relgio dos sucessivos flip-flops esto ligadas entre si


Simultaneidade na mudana de estados

 Sncronos Srie
 Sncronos Paralelo

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Circuitos Sequenciais
 Contadores
 Sncronos Srie



Apenas usa portas AND de 2 entradas, em srie


O bit de peso 2m s transita de 0 para 1 quando todos os bits de
peso inferior (20 a 2m-1)tiverem tomado o valor 1
Melhor resposta a altas frequncias

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Circuitos Sequenciais
 Contadores
 Sncronos Paralelo



Estrutura base idntica do sncrono srie


Menor tempo de propagao melhor resposta a altas
frequncias
Utiliza apenas um nvel de AND para cada flip-flop (paralelo)

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Circuitos Sequenciais
 Contadores MSI
 Entradas






P0..3
 Palavra de 4 bits com a qual se pode carregar o contador
UP/DOWN (UnD)
 determina se o sentido da contagem
crescente ou decrescente
ENABLE (CE - Count Enable)
 s quando activa permite a contagem
LOAD (PL - Parallel Load)
 Introduz como estado global do contador a palavra presente nas entradas
P0..3 (sinal assncrono)
RESET (MR - Master Reset ou CLEAR)
 activada coloca o estado do contador a zero. Esta aco tem prioridade
sobre a aco LOAD (sinal assncrono)
CUp / CDn ou CLK
 Relgio para contagem crescente / decrescente (CDn=1 / Cup=1)

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Circuitos Sequenciais
 Contadores MSI
 Sadas


MAX/MIN
 enquanto activa, que o contador
se encontra num dos estados extremos de
contagem: n-1 na contagem crescente e 0 na contagem decrescente
 Usada para concatenao sncrona em cadeia por ligao entrada ENABLE de
outro mdulo
CARRY
 activa : a contagem crescente, o estado presente n-1 e o sinal de CLK est a zero
(  ! . " .# . $ . %&. '()
 Permite interligar contadores em modo assncrono
BORROW
 activa: a contagem decrescente, o estado presente zero e o sinal de CLK est a
zero ())*  ! . " .# . $ . %&. '()
 Permite interligar contadores em modo assncrono
RIPPLE CLOCK
 Resulta da interseco de MAX/MIN com CLK
 Utilizada para a propagao do relgio ao contador de peso seguinte em
concatenao assncrona

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Circuitos Sequenciais
 Contador Assncrono com PL

Fim de contagem em 100

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Circuitos Sequenciais
 Contador Sncrono com PL

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Circuitos Sequenciais
 Contador Crescente

Lgica e Sistemas Digitais

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Circuitos Sequenciais
 Contador Decrescente

Lgica e Sistemas Digitais

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Circuitos Sequenciais
 Contador Crescente/Decrescente (Up/Down)

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Circuitos Sequenciais
 Contadores comerciais (TTL)
 Sncronos


74192 ; 74193 ; 74191 ; 74161 ; 74163 ; 74160

 Assncronos


7493 ; 74293 ; 74323

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Circuitos Sequenciais
 Exemplo 1
 Realizar um divisor de frequncia por 6

 A entrada PL em ambos os contadores tem natureza sncrona


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Circuitos Sequenciais
 Exemplo 2
 Pretende implementar-se um sistema de controlo de abertura de uma fechadura

electromecnica accionada por um boto B segundo o esquema seguinte:


Ao premir o boto B acende-se uma lmpada L durante 6 segundos;
Durante o intervalo de tempo em que a lmpada L est acesa, necessrio
actuar o boto B um nmero n de vezes pr-estabelecido atravs de um Thumb
Wheel Switch, com (1 < n < 8);
Findo os 5 segundos a fechadura F accionada se o nmero de actuaes de B
coincidir com o valor n pr-estabelecido. Como a fechadura electromecnica
necessrio que esta seja activada durante 2 segundos.

 Soluo
 Uma soluo possvel passa por utilizar dois contadores, um para contabilizar os

tempos 2 e 6 segundos e outro para contabilizar o nmero de actuaes do


boto B

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Circuitos Sequenciais
 Exemplo 2
 Soluo (cont):

Lgica e Sistemas Digitais

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Circuitos Sequenciais
 Exemplo 2
 Soluo (cont)
 Como a frequncia utilizada para contabilizar os tempos de espera de 2Hz, os

tempos de 6 e 2 segundo tm uma preciso de meio segundo.


 Em ambos os contadores, as entradas PL tm natureza assncrona.
 Os contadores podem ser assncronos, pois a informao que utilizada
pelo ASM a sada borrow que interceptada com o sinal de relgio e s fica
activa quando o relgio est a zero.
 O objectivo de manter activo o sinal L5 no estado 1, garantir hold time aco
de load do contador de tempo, pois de outra forma, a passagem do estado 0
para o estado 1 implicava retirar PL e simultaneamente alterar o valor na
entrada P3.

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Circuitos Sequenciais
 Shift Register
 Transmisso/recepo com converso paralelo-srie e srie-paralelo

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Circuitos Sequenciais
 Shift Register
 Estrutura Tpica
Load/Shift: 1 transfere para a sada os dados presentes entrada duma forma sncrona
0 impe a realizao do deslocamento direita ou esquerda conforme a
entrada Right/Left
Right/Left: Indica o sentido do deslocamento ao ritmo dos pulsos de relgio
Clear: Leva ao estado 0 todos os flip-flops (assncrona)

Lgica e Sistemas Digitais

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Circuitos Sequenciais
 Shift Register
 Exemplo: 74LS195 4 Bit Parallel Acess Shift Register
 No dispe de comando Right/Left

Alternativa:

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Circuitos Sequenciais
 74LS195
 Diagramas temporais

Lgica e Sistemas Digitais

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Circuitos Sequenciais
 Exemplo 1 : Varrimento

 Exemplo 2: Temporizador

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Circuitos Sequenciais
 Exemplo 3: Somador Sequencial de 4 bits

Lgica e Sistemas Digitais

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Circuitos Sequenciais
 Concepo baseada em Flip-flops (mquina de estados)
 Estrutura organizada de mdulos de aco e mdulos de controlo,

susceptvel de ser descrita por um esquema de fluncia de informao


(EFI) e um esquema de sequncia de aces (ESA)
 Mdulos de Aco



Realizam as operaes evocadas (operaes primitivas)


Circuito combinatrio

 Mdulos de Controlo
 Fornecem aos mdulos de aco as ordens ou sinais de controlo condicionantes
da sua activao
 Mquinas de Estados (flip-flop e lgica combinatria ou registos e ROM)

Lgica e Sistemas Digitais

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Circuitos Sequenciais
 Formas de Representao de Sistemas
 Diagramas de Blocos
 Diagrama de Estados


ASM Algorithmic State Machine

 Algoritmo
 Processo susceptvel de ser implementado por dispositivos digitais
 Propriedades
 Finito
 Inteligvel (sem ambiguidades)
 Exequvel
 Caracterizvel externamente (relao entre sadas e entradas)
 Flowchart
 Forma mais comum de representao, no comprometida com a especificidade da
implementao
 ASM chart
 Representao de mquinas de estados

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Circuitos Sequenciais
 Nveis de Abordagem de um Projecto
 Nvel 1


Circuitos combinatrios de pequena complexidade com circuitos SSI


(portas lgicas) e circuitos MSI (MUX, DMUX, ROM, etc.)

 Nvel 2
 Circuitos sequenciais de pequena complexidade (mquinas de estados)
com flip-flops e portas lgicas ou registos e ROMs
 Nvel 3
 Sistemas digitais com circuitos MSI. Projecto em lgica discreta (random
logic ou wired logic)
 Nvel 4
 Projecto de micro-sistemas com circuitos LSI (CPU, RAM, ROM, I/O
ports), hardware e software
 Nvel 5
 Projecto de multi micro-sistemas com mltiplos processos em tempo
real
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Circuitos Sequenciais
 Circuitos Sequenciais Sncronos
 Modelo de Circuito Sequencial Sncrono







RG registo de p flip-flops edge-triggered


(geralmente do tipo D)
Xn estado presente
Xn+1 estado seguinte para o qual o sistema vai
evoluir na prxima transio de relgio
Xn+1= g(Xn,En)
Sn = f(Xn,En)
As p componentes de Xn denominam-se
variveis de estado e correspondem ao
estado (sada Q) de cada um dos p flip-flops
constituintes do registo, aps ocorrncia do nsimo impulso de relgio
As funes booleanas f e g podem ser
descritas por ASM ou por uma tabela de estado
seguinte e sada, funo do estado presente e
entrada

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Circuitos Sequenciais
 Exemplo 1: Projecto de um contador crescente mdulo 3
 Soluo:




Este contador ter 3 estados, necessitando de 2 bits para a sua codificao


No tem entradas
Tabela de sequncia de estados


O estado 11 no utilizado sendo considerado dont care

Mtodo de Clare:




Tabelas de transio de estado


Mapas de Karnaugh
ASM de evoluo de estados

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Circuitos Sequenciais
 Exemplo 1: Projecto de um contador crescente mdulo 3
 Soluo (cont.):


ASM

X1 X0
00

01

S0

Circuito sequencial sncrono







Flip-flops edge-triggered
A entrada de relgio omissa
Avaliao da varivel feita no flanco ascendente do relgio
O tempo mnimo em cada estado um perodo de relgio

Lgica e Sistemas Digitais

10

S1

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Circuitos Sequenciais
 Exemplo 1: Projecto de um contador crescente mdulo 3
 Soluo (cont.):


Mapa e atribuio de estados (State Assignment)


x0
a
c

x1

Tabela de transio de estados

Lgica e Sistemas Digitais

189

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Circuitos Sequenciais
 Exemplo 1: Projecto de um contador crescente mdulo 3
 Soluo (cont.):


Sntese com flip-flops D

!  +" +!

"  +!

!  +"  +!

"  +" . +!

M
Lgica e Sistemas Digitais

M
190

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Circuitos Sequenciais
 Exemplo 1: Projecto de um contador crescente mdulo 3
 Soluo (cont.):


Sntese com flip-flops J-K

!  +"

"  +!

!  1
S1 S0
0 0
0 1
1 0
0 0

M
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"  1

S1 S0
1 1
1 0
0 0

191

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais
 Exemplo 1: Projecto de um contador crescente mdulo 3
 Soluo (cont.):


Sntese com flip-flops T

!  +"

Lgica e Sistemas Digitais

"  +"  +!

192

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Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais
 Exemplo 2: Projecto de um contador crescente mdulo 3 ou 4
em funo de uma entrada M
 M = 0 contagem em mdulo 3
 M = 1 contagem em mdulo 4

Existe uma entrada S que deixa avanar a contagem ou pra a


contagem no seu mximo valor
S = 0 avano normal
 S = 1 pra a contagem no valor mximo


Existem 2 sadas F e G que quando activas indicam:


F: que a contagem est em n mpar
 G: que a contagem superior ou igual a 2, quando em contagem em
mdulo 4


Lgica e Sistemas Digitais

193

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais
 Exemplo 2
 Soluo


Aspectos a ter em conta:





As entradas M e S so assncronas
A sada G igualmente assncrona e dependente do estado e da
entrada M

Lgica e Sistemas Digitais

194

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais
 Exemplo 2
 Soluo (cont)




ASM
Mapa de State Assignment
Sntese com flip-flops D

X1 X0
00

x0
a

01

x1

10

"  +" . +!  +" . +! .   +" . +! .   ,


"  +" . +!  +" . +! . ,  +" . 

S
0

11

G,F

!  +" . +!  +" . +! .   +" . +! . ,


!  +" . +!  +" . +! .   +! . ,

Lgica e Sistemas Digitais

195

16-01-2014

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Circuitos Sequenciais
 Exemplo 2
 Soluo (cont)


Sadas
  +" . +!  +" . +!  +!
-  +" . +! . ,  +" . +!  +" . +!  +" . ,

Lgica e Sistemas Digitais

196

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais
 Exemplo 2
 Soluo (cont)


Sntese com flip-flops J-K

"  +!

!  +"  ,

"  +! .   +! . ,.   . +!  ,

!  +"  

Lgica e Sistemas Digitais

197

16-01-2014

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Circuitos Sequenciais
 CUPL
 Macro-clula PAL22V10


Sada



Combinatria
Sequencial (registered)

Lgica e Sistemas Digitais

198

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 Exemplo: Registo de 8 bits edge trigger com controlo na sada

Lgica e Sistemas Digitais

199

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 ASM

Lgica e Sistemas Digitais

200

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 ASM (controlo de porta)
 Variveis de sada em funo de estado e entrada

Lgica e Sistemas Digitais

201

16-01-2014

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Circuitos Sequenciais - CUPL


 PAL ATF750C
 20 Flip-flops
 Relgios independentes
 AR independentes
 SP global
 Relgio (pino 1)
 Sem complemento
 Maior frequncia
 Menor tempo de propagao
 PINNODES
 2 flip-flop da macro-clula
 No tem ligao aos pinos de
sada

Lgica e Sistemas Digitais

202

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 PAL ATF750C
 PINNODES
 PIN e PINNODE partilhem em partes iguais os termos produtos da macro-clula
 Se o nmero de termos produto associado ao flip-flop de sada no for suficiente para a
implementao de uma determinada funo, o CUPL utiliza os termos produtos do
PINNODE, inviabilizando assim a utilizao deste.

Lgica e Sistemas Digitais

203

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 PAL ATF750C
 Exemplo (contador 4 bits com entrada de count enable)


A entrada de controlo T de cada clula toma em simultneo o estado de todas as


clulas que lhe esto a montante.

Lgica e Sistemas Digitais

204

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Circuitos Sequenciais - CUPL


 Configurao PAL ATF750C
 Flip-flop




configurar as entradas de reset (AR), preset (SP) e de relgio


definir o tipo (D ou T).
extenses CUPL vlidas :





OE (controlo do three-state de sada)


AR, SP, D, T, DFB (sinais associados aos flip-flops)
CK, CKMUX (sinais associados configurao do sinal de relgio)
IO (sinal associado identificao da realimentao do pino)

Atribuio de pinos


Entrada
 pin [2, 3, 4, 5] = [I1, I2, I3, I4];
Sadas combinatrias ou sequenciais
 pin [20, 21, 22, 23] = [O20, O21, O22, O23];
Ns internos:
 pinnode [34, 31, 44] = [O23Q1, O20Q1, O23Q0];

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Circuitos Sequenciais - CUPL


 Configurao PAL ATF750C
 Flip-flop


Atribuio dos sinais AR, SP e OE






O23.ar = I1 & I2;


O23.sp = I3;
O23.oe = I2 & I4;

Configurao dos sinais de relgio





CKMUX: relgio global vindo do pino 1


CK: relgio proveniente de um termo
produto
 pin 1 = sync_clk;
 pin 2 = async_clk;
 O22.ckmux = sync_clk;
 O23.ck = async_clk & I1;
 O23Q1.ck = sync_clk;

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Circuitos Sequenciais - CUPL


 Configurao PAL ATF750C
 Flip-flop


Identificao do tipo de flip-flop (D ou T)





O23.d = I1 & I2;


O22.t = I1 & I2;

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Circuitos Sequenciais - CUPL


 Configurao PAL ATF750C
 Sada Combinatria

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16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 Configurao PAL ATF750C
 Sada Combinatria com registo

oculto

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16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 Configurao PAL ATF750C
 Sada Sequencial

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210

16-01-2014

Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 Configurao PAL ATF750C
 Sada Sequencial com registo oculto

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Carlos Carvalho e Antnio Couto Pinto

Circuitos Sequenciais - CUPL


 Configurao PAL ATF750C
 Sada com 2 registos ocultos e

entrada I/O

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