2o Ingenier´ıa de Telecomunicaci´on.

Segundo Cuatrimestre

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LABORATORIO DE ELECTRONICA
´
PRACTICA
6
S´ıntesis Secuencial II: Contadores

Material necesario:
Circuitos integrados:

Resistencias:
Otros:

1.

2 - 74LS76AN
1 - 74LS00
1 - 74LS48
1 - 74LS93A
1 - 74LS151
7 - 1KΩ
1 - Display 7 segmentos

Introducci´
on

El circuito integrado 74LS76AN tiene dos flip-flop JK disparados por flanco negativo.
Ambos flip-flop son completamente independientes (s´olo comparten la alimentaci´on) y tienen adem´as de las entradas y salidas habituales, dos entradas as´ıncronas de inicializaci´on
(P RE) y puesta a cero (CLR).
Con estos m´odulos b´asicos, se pueden dise˜
nar una gran cantidad de bloques funcionales m´as complejos, entre los que destacan por su amplia utilizaci´on los contadores. Dentro
de esta categor´ıa existen a su vez una enorme variedad: secuencias completas, secuencias
truncadas, secuencia binaria o BCD, secuencia en c´odigo Gray, secuencias incompletas
(por ejemplo, contar n´
umeros impares o primos), contadores bidireccionales (ascendente/descendente), contadores conectados en cascada, etc. Muchos de ellos existen a su vez
implementados en un mismo circuito integrado MSI o LSI.
En esta pr´actica vamos a dise˜
nar e implementar tres ejemplos de contadores construidos a partir de circuitos 74LS76AN y algunas puertas l´ogicas adicionales (NAND del
74LS00). Tambi´en utilizaremos para visualizar la cuenta un decodificador BCD-7 segmentos 74LS48 y el correspondiente display de c´atodo com´
un.

2.

Caracterizaci´
on del flip-flop JK: tabla de transiciones
Utilizando uno de los flip-flop JK del 74LS76AN, comprobar:
1

el esquema de la Figura 1 perteneciente a un contador-divisor as´ıncrono de dos bits: VH J Q0 CLK J Q1 CLK K K Figura 1: Contador-divisor as´ıncrono de dos bits Una vez implementado el circuito. e introducir secuencialmente combinaciones de se˜ nales altas y bajas (HH. HL. utilizando el offset 1 como medio para ajustar la se˜ nal cuadrada). 2. alimentar el circuito (atenci´on a las entradas de alimentaci´on VCC y GND. La tabla de transiciones. ¿Por qu´e se dice que es as´ıncrono? 1 Aunque el generador de funciones dispone de una salida TTL (oscilante entre 0 y 5 V) es conveniente acostumbranos a usar el offset como medio de generar se˜ nales de reloj 2 .1. que est´an en los pines 5 y 13 respectivamente. Para visualizar las salidas utilizar el osciloscopio. comprobando c´omo var´ıa la salida Q. compar´andola alternativamente con las salidas Q0 y Q1 . diferentes a la configuraci´on habitual en otros circuitos integrados). conectar las se˜ nales P RE y CLR a alta. ¿Cu´al es el retardo de un s´olo flip-flop?¿Cual es el retardo acumulado? 2. Construir una tabla en la que aparezca la secuencia suministrada por Q0 y Q1 . Medir el retardo de las salidas Q0 y Q1 compar´andolas con el flanco del reloj. Comentar el resultado. Con ello. ¿Cu´al es la relaci´on de frecuencias? 3. 3. introducir una se˜ nal de reloj y visualizarla en el osciloscopio. Para ello. que deberemos conseguir con el generador de ondas (obtener una se˜ nal cuadrada que oscila entre 0 y 5 V. Para visualizar las salidas se hara uso del osciloscopio. Contador-divisor as´ıncrono de dos bits Implementar. 1. utilizar una frecuencia baja. Comparar las frecuencias obtenidas en las salidas Q0 y Q1 . La tabla de verdad. usando un circuito integrado 74LS76AN. LL y LH) en las entradas J y K. Para producir la transici´on es necesario introducir una se˜ nal de reloj por la entrada CLK. ¿Cuantos estados dispone el contador? 4.

compar´andola alternativamente con las salidas Q0 . compar´andola alternativamente con las salidas Q0 . usando dos circuitos integrados 74LS76AN. Q1 y Q2 compar´andolas con el flanco del reloj. Con ello. introducir una se˜ nal de reloj y visualizarla en el osciloscopio. Contador de d´ ecadas as´ıncrono Implementar. Conectar las salidas Q0 . introducir una se˜ nal de reloj y visualizarla en el osciloscopio. usando dos circuitos integrados 74LS76AN y una puerta NAND del 74LS00 el siguiente esquema (ver Figura 3 de un contador de d´ecadas as´ıncrono. 5. Construir una tabla en la que aparezca la secuencia suministrada por Q0 . Comparar mediante un cronograma las frecuencias obtenidas en las salidas Q0 . Q2 y Q3 . Medir el retardo de las salidas Q0 . el siguiente esquema de un contador-divisor s´ıncrono de tres bits (utilizar dos puertas NAND del 74LS00 para implementar la puerta AND que aparece en la Figura 2): VH Q0 J CLK K Q1 J CLK K J Q2 CLK K CLK Figura 2: Contador-divisor s´ıncrono de 3 bits Una vez implementado el circuito. Construir una tabla en la que se muestre la secuencia de las salidas Q0 . 1. 1. utilizar una frecuencia baja (alrededor de 1 Hz) en la se˜ nal de reloj. Comentar el resultado.4. Q1 . Q2 y Q3 . Q1 y Q2 a las entradas del decodificador 74LS48 (la entrada D debe conectarse a baja) y las salidas de ´este a un display de siete segmentos (usando resistencias de protecci´on a sus entradas) para visualizar la secuencia num´erica. Contador-divisor s´ıncrono de tres bits Implementar. 3 . Para ello. Q1 y Q2 . ¿Explique el funcionamiento del contador y c´omo se trunca la secuencia? ¿Qu´e papel hace la puerta NAND? 2. en el que se utiliza la entrada CLR de los flip-flops para truncar la secuencia: Una vez implementado el circuito. Q1 y Q2 . Con ello. ¿Se trata de un circuito s´ıncrono? ¿C´omo influye el retardo introducido por las puertas NAND utilizadas? ¿Qu´e diferencia hay respecto al contador as´ıncrono del apartado anterior? 2. Q1 . Q1 y Q2 . 4. ¿Cu´al es la relaci´on de frecuencias? 3.

Q2 y Q3 a las entradas del decodificador 74LS48 y las salidas de ´este a un display de siete segmentos (usando resistencias de protecci´on a sus entradas) para visualizar la secuencia num´erica. 6. Visualizar posibles glitches mediante el osciloscopio y explicar su existencia. Razonar por qu´e se trunca la secuencia para esos m´odulos mediante las conexiones que se indican.VH J Q0 J Q1 Q2 J J Q3 CLK CLK K CLK CLK K K K CLR Figura 3: Contador de d´ecadas as´ıncrono 3. ya que mediante el uso de las dos entradas de reloj (CLKA y CLKB) y las dos entradas R0(1) y R0(2) se puede truncar la secuencia en cualquier valor entre 0 y 16. Conectar las salidas Q0 . Explique la existencia del glitch. CLKA CLKB R0(1) R0(2) 74LS93A CLKA CLKB R0(1) R0(2) 74LS93A Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 CLKA CLKB R0(1) R0(2) 74LS93A Q0 Q1 Q2 Q3 Figura 4: Diferentes configuraciones para truncar la cuenta del contador 74LS93A 1. la se˜ nal Q1 . Con ayuda de la hoja de especificaciones del anexo. por ejemplo. 5. montar las tres configuraciones que truncan la secuencia del contador en 5. Q1 . 4 . Utilizaci´ on del contador integrado 74LS93A: diferentes configuraciones para truncar la secuencia El circuito integrado 74LS93A es un contador as´ıncrono binario de 4 bits muy utilizado gracias a su versatilidad. 10 y 16. ya que CLKB viene controlada por Q0 en todos los casos). (NOTA: s´olo es necesario conectar CLKA a la se˜ nal de reloj externa. Usar. Intentar visualizar en el osciloscopio el glitch que se produce al truncar la secuencia. Implementar un contador as´ıncrono m´odulo 12 (0000 a 1011). 4. Para ello. utilizar una frecuencia baja (alrededor de 1 Hz) en la se˜ nal de reloj.

consiste en utilizar un multiplexor.2. ¿Qu´e bit se se transmite primero. Mediante el osciloscopio. el m´as significativo o el menos significativo? 5 . Dibuje la forma de onda de salida e identifique los bits de entrada en la salida. 7. Conectar la salida del contador configurado para m´odulo 5 y visualizar la cuenta en el display de siete segmentos utilizando el decodificador 74LS48 (no olvidar las resistencias de protecci´on del display). Dise˜ nar y montar un secundero que cuente de 00-59. Sin embargo. visualizar en el osciloscopio cada uno de los cuatro bits de salida frente a la se˜ nal de reloj CLKA. 5. 4. Realizar una gr´afica en la que se represente cada uno de los bits frente al tiempo. Un m´etodo para llevar a cabo esta conversi´on paralelo serie. visualizar la cuenta en el display y comprobar c´omo se trunca ahora la secuencia. 3. Por este motivo. 2. 1. Para ello. Dise˜ nar y montar un conversor paralelo/serie de 8 bits con un contador integrado 74LS93 y un multiplexor 74LS151. Conversi´ on paralelo a serie Muchos sistemas digitales procesan datos binarios en forma paralela (todos los bits simult´aneamente) porque es m´as r´apido. 3. la configuraci´on en paralelo es indeseable porque se requiere un gran numero de lineas de transmisi´on. Para cada una de las tres configuraciones anteriores. Comprobar su funcionamiento convirtiendo el dato 10110101. cuando los datos se deben transmitir a grandes distancias. para al menos un m´odulo completo en cada configuraci´on. con frecuencia la informaci´on a transmitir (el dato) se convierte a forma serie antes de ser transmitida. detectar y medir la anchura temporal del glitch que se produce cuando se trunca la secuencia. 6. elegir de forma razonada cu´al de las tres configuraciones arriba indicada es ´optima para visualizar el glitch y utilizarla. Cambiar las conexiones del contador (realizar un esquema previo de las mismas) para configurarlo para m´odulo 6.