Universidad Tecnológica de Campeche

Ingeniería en Mecatrónica
Dispositivos Digitales Programables

Actividad
2

Nombre del alumno:
Juan Antonio Salvador Alejandro

Asignatura:
Dispositivos Digitales Programables

Profesor:
Dr. Isidro Javier Dominguez

Grado:
10

Grupo:
“B”

Unidad:
2

Fecha de entrega:

T.S.U. Juan Antonio Salvador Alejandro

S.-Obtener la siguiente tabla de verdad 2.U. T.- realizar el VHDL utilizando ISE 5.-simplificar la ecuación utilizado mapas de karnaugh (si es necesario) 3. considera que será un ´1´ lógico cuando la entrada se active y un ´0´ cuando la entrada se desactive lógico. Juan Antonio Salvador Alejandro .- (integrar simular conforma a su la (integrar imagen) La tabla obtiene de por combinación de obtener la para se esto D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 TABLA DE VERDAD ENTRADAS SALIDAS C B A F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 programa en el software xillin imagen) funcionamiento tabla de verdad verdad medio se de entradas la para salida deseada.-dibujar el diagrama lógico con compuertas 4.Universidad Tecnológica de Campeche Ingeniería en Mecatrónica Dispositivos Digitales Programables Resolver el siguiente ejercicio 1.

Juan Antonio Salvador Alejandro ´ CD se .Universidad Tecnológica de Campeche Ingeniería en Mecatrónica Dispositivos Digitales Programables F=(NOT A and NOT B and C and NOT D) or (A and NOT B and C and NOT D) or (NOT A and B and C and NOT D) or (A and B and C and NOT D) Ecuaciones booleanas La ecuación booleana se obtiene de la tabla de verdad esta se toma de las entradas que se consideran que activan la salida.U. estas condiciones se suma y forma la ecuación booleana.S.tabla de verdad encontrada en el problema del ejercicio 2 T. luego se aplica los mapas de karnaugh para la reducción de la ecuación de forma de ver que se puede factorizar en este caso en todas las ecuaciones se repite lo que es toma como factor común en la ecuación. Primera resolución ´ AB ´ C D+ ´ A ´ BC D+ ´ ABC D ´ F= A´ B´ C D+ resolución ´ A ´ B+ ´ A B+ ´ A´ B+ AB ) F=C D( Tabla 1..

T. se obtiene de la ecuación booleana. 3 inversoras este si es “1” lógico lo cambian a un “0” lógico y viceversa. Figura 1.U. 3 compuertas OR sumadoras. El programa utilizado para la simulación es Livewire.Universidad Tecnológica de Campeche Ingeniería en Mecatrónica Dispositivos Digitales Programables DIAGRAMA DE COMPUERTAS Un diagrama de compuertas. en este diagrama las entradas las representas con switch.S."D es 0" y la salida es "F es 0". Juan Antonio Salvador Alejandro ."B es 0”. las compuertas utilizadas son las siguientes: 6 compuertas AND multiplicadoras.-diagrama de compuertas con las entradas "A es 0”."C es 0".

"B es 1”. luego declaramos las variables de entrada con un IN u las de salida con un OUT."D es 0" y la salida es "F es 1"."C es 1". PROGRAMACION EN VHDL Se utiliza la programación para hacer las condiciones en se declaran las entradas que serán: A. luego que se declaran las variables de entrada y salida. después se abre un Begin y se coloca la ecuación booleana. D y la salida que será: F. se coloca la arquitectura con la que trabaja el programa y de quien es la arquitectura. se cierra la arquitectura a lo último del programa. T. C. B. se utilizará librería IEEE y la paquetería IEEE.-diagrama de compuertas con las entradas "A es 1”. Juan Antonio Salvador Alejandro .STD_LOGIC_1164.S.ALL.U. para el programa a realizar. el programa se le colocara el nombre de tabla y se mandara a llamar con la palabra entity seguido del nombre asignado.Universidad Tecnológica de Campeche Ingeniería en Mecatrónica Dispositivos Digitales Programables Figura 2.

S. se fuerzas las variables de entrada para obtener una salida conforme a las condiciones de la tabla de verdad. simulación de las entradas "A es 0". Figura 4. cero “0” lógico T. "C es 1". cero “0” lógico cuando no este activa la salida y un uno “1” lógico cuando este activa la salida en la siguiente imagen se muestra la combinación de “A es 0” . “B es 0”. "B es 0". “C es 1” y “D es 0”.Universidad Tecnológica de Campeche Ingeniería en Mecatrónica Dispositivos Digitales Programables Figura 3. las condiciones cambien el comportamiento de la salida. SIMULACION EN VHDL En la simulación en VHDL. las condiciones cambien el comportamiento de la salida.U.-programación del ejercicio 2 de la unidad 2. "D es 0" y las salida es "F es 1" En la simulación en VHDL. se fuerzas las variables de entrada para obtener una salida conforme a las condiciones de la tabla de verdad. Juan Antonio Salvador Alejandro .

"C es 1". se fuerzas las variables de entrada para obtener una salida conforme a las condiciones de la tabla de verdad. las condiciones cambien el comportamiento de la salida.U. Juan Antonio Salvador Alejandro . se fuerzas las variables de entrada para obtener una salida conforme a las condiciones de la tabla de verdad. "C es 1". las condiciones cambien el comportamiento de la salida. "D es 0" y la salida es "F es 1" En la simulación en VHDL.S.-simulación de las entradas "A es 0". “C es 1” y “D es 0”. Figura 6. "B es 0". “B es 1”. cero “0” lógico T.Universidad Tecnológica de Campeche Ingeniería en Mecatrónica Dispositivos Digitales Programables cuando no este activa la salida y un uno “1” lógico cuando este activa la salida en la siguiente imagen se muestra la combinación de “A es 1” . "D es 0" y la salida es "F es 1" En la simulación en VHDL. “B es 0”. Figura 5. cero “0” lógico cuando no este activa la salida y un uno “1” lógico cuando este activa la salida en la siguiente imagen se muestra la combinación de “A es 0” .-simulación de las entradas "A es 1". "B es 1". “C es 1” y “D es 0”.

"C es 1". cero “0” lógico cuando no este activa la salida y un uno “1” lógico cuando este activa la salida en la siguiente imagen se muestra la combinación de “A es 0” . "D es 0" y la salida es "F es 1" Condiciones cuando no se encuentra activa la salida En la simulación en VHDL. Figura 7. las condiciones cambien el comportamiento de la salida. “B es 1”. T.Universidad Tecnológica de Campeche Ingeniería en Mecatrónica Dispositivos Digitales Programables cuando no este activa la salida y un uno “1” lógico cuando este activa la salida en la siguiente imagen se muestra la combinación de “A es 1” . “B es 0”. “C es 0” y “D es 1”. “C es 1” y “D es 0”.U. "B es 1".S.-simulación de las entradas "A es 1". Juan Antonio Salvador Alejandro . se fuerzas las variables de entrada para obtener una salida conforme a las condiciones de la tabla de verdad.

S. "C es 0".U. "D es 1" y la salida es "F es 0" En la simulación en VHDL. "D es 1" y la salida es "F es 0" T. Juan Antonio Salvador Alejandro . Figura 9. cero “0” lógico cuando no este activa la salida y un uno “1” lógico cuando este activa la salida en la siguiente imagen se muestra la combinación de “A es 0”. "B es 1". "C es 0".-simulación de las entradas "A es 0". las condiciones cambien el comportamiento de la salida.Universidad Tecnológica de Campeche Ingeniería en Mecatrónica Dispositivos Digitales Programables Figura 8. “B es 1”. se fuerzas las variables de entrada para obtener una salida conforme a las condiciones de la tabla de verdad.-simulación de las entradas "A es 0". “C es 0” y “D es 1”. "B es 0".