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Universidade Federal de Pernambuco

Departamento de Eletrônica e Sistemas


Laboratório de Dispositivos e Nanoestruturas

Somador de 16 bits com transistores CMOS

Henrique Müller Vasconcelos

Professor:
João Paulo Cerquinho

Atividade de mestrado relativa à disciplina de Projeto de


Circuitos Integrados cursada no perı́odo de 2008.2 pela
Universidade Federal de Pernambuco.

PPGEE - UFPE
Novembro de 2008
Conteúdo
1 Introdução 3

2 Topologia adotada 3
2.1 Layout da célula somadora . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.2 Layout do somador de 16 bits . . . . . . . . . . . . . . . . . . . . . . . . . 4

3 Resultados Obtidos 4
3.1 Simulando o sistema . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
3.2 Uma pequena alteração . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
3.3 Comparação . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

4 Conclusão 9

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1 Introdução
Adição é uma das operações aritméticas fundamentais. Ela é usada em muitos siste-
mas VLSI como processadores. Além de realizar a soma de dois números, ela é o núcleo
de várias outras operações como subtração, multiplicação e cálculo de endereço.

Objetivamos neste trabalho implementar um somador de 16 bits. Partindo do projeto


do layout da topologia escolhida até a simulação com os parâmetros parasitas extraı́dos
do layout.

2 Topologia adotada
A topologia
World Appl. Sci.adotada para o somador
J., 4 (1): 133-141, 2008 de apenas um bit é mostrada abaixo e possui
apenas 16 transistores.

Figura 1: Topologia ”Transmission Function Full Adder”

Este somador é inerentemente de baixo consumo de potência. Sua principal desvan-


tagem é a capacidade de prover potência para o próximo estágio. Quando estágios deste
somador são casacateados, sua performance decai significativamente.

2.1 Layout da célula somadora


Na ferramenta de design de sistemas VLSI Electric, foi desenhada a célula somadora
de um bit mostrada em seguida.

A ferramenta permite extração de parâmetros da estrutura desenhada para simulação


em outros programas como o Spice3. A célula foi simulada e conferido seu funcionamento
com sucesso, podendo então ser usada para compor o somador de 16 bits.

s of different logic styles. (a) C-CMOS, (b) CPL, (c) TFA, (d) TGA

high-speed, full-swing operation and NEW -HPSC [15].3 These designs exploit the
g capabilities due to the output feature of different logic styles to improve the
nd fast differential stage of cross- performance of the circuit. Most of these adders
ansistors. But due to the presence lack driving capabilities in fan-out situation and the
l nodes and static inverters, there performance of these circuits degrade drastically
Figura 2: Célula somadora de 1 bit

2.2 Layout do somador de 16 bits


Usamos o somador de 1 bit previamente simulado e interconectamos 16 deles cascate-
ando os Carries. O layout do Fullader é mostrado abaixo.

Figura 3: Célula somadora de 16 bits

3 Resultados Obtidos
3.1 Simulando o sistema
O bit menos significativo B0 foi implementado com uma onda quadrada para ser ob-
servada a propagação do carry pelo somador até o último bit. O bit de entrada Cin
também poderia ser usado para fazer este teste, mas levando em conta que o sinal de B

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passa por uma parte maior do circuito, ele foi considerado como o pior caso de propagação.

Para simular o somador final, a seguite situação foi testada:

Entradas de teste
A 1111111111111111
B 000000000000000*
Cin 0
Frequência da onda 5kHz

A simulação no Spice3 mostrou os seguintes resultados:

Obviamente a frequência está bem abaixo do limite de funcionamento do somador.


Aumentando-se a frequência, podemos observar que o circuito começa a não responder
tão rapidamente à mudança de lógica. Para o mesmo teste com uma frequência de 50kHz,
o resultado é mostrado abaixo:

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Para o mesmo teste com uma frequência de 500kHz, o resultado é mostrado abaixo:

Verificamos que podemos ainda dobrar a frequência para 1MHz que ainda poderı́amos
observar a mudança de lógica, o resultado é mostrado abaixo:

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3.2 Uma pequena alteração
Como resultado de um sinal ruim de Carry, o sinal de soma também vai se depreciando.
Uma alternativa foi investigada para tentar aumentar a velocidade do somador e ela está
diretamente envolvida com a qualidade do sinal de Carry. Observando a topologia do
somador, percebe-se que o sinal passa por diversas portas de passagem. Isto degrada a
velocidade de propagação do Carry, pois representa uma série de circuitos RC’s parasitas.
Podemos ver essa degradação na figura abaixo para os Carries C0 , C7 e C15 (Carryout).

Para interromper esta sequência e provar o raciocı́nio, foi colocado um buffer no meio
da cadeia de somadores. O buffer é formado de dois inversores CMOS em cascata.

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O resultado foi uma redução no atraso do Carry e uma melhora na forma de onda dos
sinais de soma com o acréscimo de quatro transistores.

3.3 Comparação
O uso de mais buffers podem ser usados para tentar diminuir a degradação dos sinais.
A figura abaixo mostra a comparação entre o “sem buffer” e o “com buffer” introduzido
depois do oitavo somador.

Figura 4: Fulladder sem o buffer

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Figura 5: Fulladder com o buffer

Sumarizando o projeto
Tecnologia 0.35µm
Relação (W/L)n 3/2
Relação (W/L)p 9/2
Número total de transistores 260
Velocidade Máxima 10 MHz
Área ocupada 0.2 µm2

4 Conclusão
A área não foi estritamente minimizada no layout e pode ainda ser reduzida. A velo-
cidade do somador pôde ser aumentada com o acréscimo de 4 transistores adicionais, mas
não foi testado até quando isso é verdade.

O trabalho teve como objetivo a simulação de um somador de 16 bits. O projeto


foi de grande importância para treinar os detalhes de design, desde o desenho do layout
até a extração dos parasitas e simulação com suas respectivas ferramentas. Entender as
caracterı́sticas do dispositivo é fundamental para propor alternativas de topologias mais
adequadas a cada situação.

Referências
[1] Vahid Foroutan, Keivan Navi, Majid Haghparast “A New Low Power Dyna-
mic Full Adder Cell Based on Majority Function”, World Applied Sciences
Journal 4 (1): 133-141, 2008