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ESTV-ESI-Sistemas Digitais-Circuitos Integrados 1/16

Circuitos Integrados

Um pouco de histria....
Existem varias maneiras de projectar dispositivos electrnicos lgicos. No anos 30, os laboratrios da Bell
conceberam o primeiro dispositivo lgico recorrendo a rels. O primeiro computador digital, Eniac, desenvolvido
nos anos 40, utilizava circuitos lgicos baseados em tubos de vcuo. A inveno do dodo semicondutor e do
transstor bipolar permitiu o desenvolvimento de sistemas computacionais de menor dimenso, maior rapidez e
maior capacidade de processamento. Nos anos 60, o desenvolvimento tecnolgico permitiu a integrao de
dodos, transstores e outros componentes electrnicos num nico dispositivo, o circuito integrado (CI). Surge,
assim, a primeira famlia de CIs, baseados no mesmo tipo de circuitos internos e com caractersticas de entrada e
sada semelhantes, com capacidade de implementar diferentes tipos de funes lgicas.
De entre os vrios tipos de circuitos internos dos CIs, consequentemente de famlias lgicas, destaca-se a famlia
TTL (Transistor Transistor Logic), introduzida nos anos 60 e utilizada em larga escala. No entanto, 10 anos
antes da inveno do transstor bipolar, foi patenteado o transstor MOSFET (metal-oxide semiconductor field
effect transistor (MOSFET) ou apenas transstor MOS. Na altura, era reduzida a sua aplicabilidade devido
dificuldade de fabrico e a velocidades reduzidas de operao. Com os desenvolvimentos tecnolgicos nesta rea
assiste-se, actualmente, substituio da tecnologia TTL pela tecnologia MOS e, particularmente, pela tecnologia
CMOS (Complementary MOS). Hoje em dia, a grande maioria dos circuitos com nveis de integrao em larga
escala, tais como memrias e microprocessadores, utilizam a tecnologia CMOS. No entanto, devido grande
popularidade dos CIs TTL, a maioria das famlias CMOS so projectadas de modo a serem parcial ou mesmo
totalmente compatveis com a famlia TTL.

Circuito Integrado componentes electrnicos, integrados num nico dispositivo, que implementam funes
lgicas elementares ou outras funes mais complexas.

Exemplo:
74LS08
O circuito 74LS08 da srie 74, sub-
famlia TTL-LS, disponibiliza um
conjunto de 4 portas AND de duas
entradas.

Classificao quanto ao nvel de integrao:

Tipo de circuito integrado N de portas lgicas


SSI (Small-scale integrated) <10
MSI (Medium-scale integrated) De 10 a 100
LSI (Large-scale integrated) De 100 a algumas centenas
VLSI (Very large-scale integrated) De algumas centenas at 100 milhes

Cada fabricante disponibiliza as especificaes tcnicas e funcionais dos CIs (data sheets/data book).

Famlias lgicas
Conjunto de circuitos integrados que tm em comum a mesma tecnologia de fabrico.
Principais famlias: TTL (Transistor Transistor Logic) e CMOS (Complementary metal-oxide semiconductor).
Principais caractersticas:
- Nveis lgicos, compatibilidade de tenses e margem de rudo;
- Compatibilidade de correntes (Fan-out, Fan-in);
- Tempos de propagao;
- Potncia dissipada;
- Tipo de sadas;
- Tipo de entradas.
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Famlia lgica TTL

Nveis lgicos, compatibilidade de tenses e margem de rudo


A representao fsica dos nveis lgicos nas entradas e sadas dos CIs da famlia TTL tem por base as seguintes
caractersticas (valores disponveis pelos fabricantes) :
VOHmin valor mnimo de tenso na sada no estado alto (HIGH-H) - 2.7V para a maioria das sub-famlias.
VIHmin valor mnimo de tenso na entrada reconhecido como estado alto (HIGH-H) - 2.0V para a maioria
das sub-famlias.
VILmax valor mximo de tenso na entrada reconhecido como estado baixo (LOW-L) 0.8V para a maioria
das sub-famlias.
VOLmax valor mximo de tenso na sada no estado baixo (LOW-L) 0.5V para a maioria das sub-
famlias.

Para garantir a compatibilidade de nveis de tenso, a tenso de sada, nos dois nveis lgicos, deve estar contida
nos intervalos de variao admissveis para a tenso de entrada.

Margem de rudo no estado alto

Vcc=+5V Sadas Entradas

HIGH(H) HIGH(H)
VOHmin(2.7V)
VIHmin(2.0V)

VILmax(0.8V)
VOLmax(0.5V)
LOW(L) LOW(L) GND=0V
Margem de rudo no estado baixo

Conforme se pode observar na figura, os intervalos de variao para as entradas so superiores aos intervalos de
variao para as sadas, permitindo que os CIs sejam tolerantes a pequenas variaes indesejveis(rudo
elctrico). A margem de rudo definida por:
VOHmin - VIHmin = 2.7V- 2.0V = 0.7 V para o estado alto;
VILmax - VOLmax = 0.8V- 0.5V = 0.3 V para o estado baixo;

Compatibilidade de correntes(Fan-in e Fan-out)


Para garantir a compatibilidade de correntes, as correntes debitadas ou absorvidas pelas entradas, quando
colocados ao nvel alto ou baixo, devem ser comportveis pelas sadas, sem que os nveis de tenso de sada
saiam dos intervalos admissveis.
Especificaes dos fabricantes:
IILmax corrente mxima debitada pela entrada no estado baixo (-0.4mA para a sub-famlia LS-TTL).
IILmax

IIHmax corrente mxima absorvida pela entrada no estado alto (20A para a sub-famlia LS-TTL).

IIHmax

IOLmax corrente mxima que pode ser absorvida pela sada no estado baixo (8mA para a sub-famlia LS-
TTL).
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IOLmax

IOHmax corrente mxima que pode ser debitada pela sada no estado alto (-400A para a sub-famlia LS-
TTL).

IOHmax

Fan-out
Na interligao dos circuitos integrados, devem ser respeitadas as condies definidas para os valores
mximos de corrente, resultando numa limitao do nmero de entradas que uma sada pode alimentar.

Para a sada no estado baixo (L): Para a sada no estado alto (H):

IILmax IIHmax

IOLmax IOHmax IIHmax


IILmax

IILmax IIHmax

Se considerarmos IILmax igual para todas as Se considerarmos IIHmax igual para todas as
entradas(utilizando CIs da mesma sub-famlia), entradas(utilizando CIs da mesma sub-famlia),
obtm-se: obtm-se:
IOlmax NL . IILmax , IOHmax NH . IIHmax ,
onde NL representa o nmero de entradas onde NH representa o nmero de entradas
alimentadas por uma sada no estado baixo (L). alimentadas por uma sada no estado alto (H).

Para uma determinada sub-famlia, o nmero mximo de entradas que uma sada pode alimentar, designado por
fan-out, corresponde ao valor mnimo de NL e NH que verifica simultaneamente as desigualdades definidas
anteriormente, ou seja,

Fanout = N = mnimo(NL, NH)


Fanout = N = mnimo(IOLmax/ IILmax , IOHmax/ ILHmax)

Para os CIs da sub-famlia LS-TTL:


Fanout = N = mnimo(IOLmax/ IILmax , IOHmax/ IIHmax)
Fanout = N = mnimo( 8mA/0.4mA , 400A/20A) = 20

Para os CIs da sub-famlia S-TTL:


Fanout = N = mnimo( 20mA/2mA , 1000A/50A) =mnimo(10,20)=10

Fan-in -Nmero mximo de entradas de uma porta lgica dum CI de uma determinada sub-famlia.

Tempos de propagao
As portas lgicas so dispositivos fsicos, reais, e como tal no reagem a variaes de entrada com velocidade
infinita. necessrio um certo tempo para que uma variao na entrada se propague para a sada. , afinal, este
tempo finito que faz com que os computadores no operem a frequncias infinitas. O tempo que uma determinada
porta demora a reagir no definido com completo rigor, at porque depende, entre outros factores, das
condies de temperatura. Os fabricantes dos CIs definem, por isso, um limite mximo para esse tempo.
Especificaes dos fabricantes:
TpLH tempo mximo de propagao quando a sada transita do nvel baixo(L) para o nvel alto(H).
TpHL tempo mximo de propagao quando a sada transita do nvel alto(H) para o nvel baixo(L).
Tp tempo de propagao igual ao valor mximo de TpLH e TpHL.
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Entrada
tpHLmax
tpLHmax
Sada

tempo

Potncia dissipada
Os tempos de propagao esto directamente relacionados com a potncia dissipada. Dentro dos limites da
tecnologia disponvel num dado momento, possvel construir circuitos mais rpidos, mas que apresentam maior
potncia dissipada, ou circuitos mais lentos, mas que apresentam menor potncia dissipada.

Sub-famlias TTL
Todos os circuitos TTL tm compatibilidade de tenso e entre quaisquer 2 circuitos h compatibilidade de
correntes com um valor de N de pelo menos 2 (uma sada pode alimentar duas entradas). Os circuitos TTL
encontram-se divididos em sub-famlias, dentro das quais existe compatibilidade de um valor de N de pelo menos
10. De sub-famlia para sub-famlia os circuitos so idnticos do ponto de vista lgico, mas diferem nas correntes e
tempos de propagao/potncia dissipada.

Principais sub-famlias: S, LS, AS, ALS e F.

Sub-famlias
S LS AS ALS F
Tempo de propagao (ns) 3 9 1.7 4 3
Potncia dissipada p/ porta lgica (mW) 19 2 8 1.2 4

10 20
Potncia dissipada p/

8
propagao(ns)

15
porta lgica
Tempo de

6 Tp(ns)
10
4 Pd(mW)

5
2

0 0
S LS AS ALS F
Sub-famlias TTL

Sries TTL
Relativamente s condies de temperatura, os circuitos TTL dividem-se nas sries 54 e 74. A srie 54 utilizada
em ambientes com temperaturas que podem variar entre 55C e 125C, normalmente utilizada em aplicaes de
mbito militar, enquanto que os CIs da srie 74, de aplicao mais generalizada, esto fabricados de modo a
operar em condies ambientais com temperaturas a variar entre 0C e 70C.

Identificao dos CIs


A identificao base do CIs segue o formato XX FAM NNN, onde:
-XX representa a srie 54 ou 74;
-FAM representa a sub-famlia;
-NNN representa o nmero da funo lgica implementada no CI.
Exemplo: O circuito integrado 74LS08, pertence srie 74, sub-famlia TTL-LS e implementa a funo
lgica 08 ( 4 portas AND de 2 entradas).
Outras referncias so normalmente adicionadas para definir, entre outras caractersticas, o tipo de invlucro.
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Famlia lgica CMOS

Nveis lgicos, compatibilidade de tenses e margem de rudo


Devido possibilidade de se aplicar diferentes nveis de tenso de alimentao (Vdd), apresentam-se as
especificaes tpicas para a sub-famlia HC-CMOS com tenso de alimentao Vdd=+5V. Nesta sub-famlia, um
nvel de tenso entre 0V e 1.5V interpretado como estado baixo(LOW-L) e um nvel de tenso entre 3.5V e 5V
interpretado como estado alto(HIGH-H). Relativamente s sadas, estas so colocadas a pelo menos 4.9V no nvel
alto (HIGH-H) e abaixo de 0.1V para o nvel baixo (LOW-L).
Margem de rudo no estado alto

Vdd=+5V Sadas Entradas

VOHmin(4.9V) HIGH(H)
HIGH(H)
VIHmin(3.5V)

VILmax(1.5V)
VOLmax(0.1V)
LOW(L) LOW(L) GND=0V
Margem de rudo no estado baixo

Nesta sub-famlia, a margem de rudo no estado baixo ou alto de 1.4V, valor bastante superior ao definido para
as famlias TTL.
Em alguns casos, as especificaes definidas para os nveis de tenso so funo da tenso de alimentao Vdd:
VOHmin Vdd-0.1V
VIHmin 70% de Vdd
VILmax 30% de Vdd
VOLmax 0.1V

Compatibilidade de correntes(Fan-out)
Ao contrrio do que acontece com os CIs TLL, a intensidade de corrente absorvida ou debitada por uma entrada
CMOS (IILmax=IIHmax=IImax) , devido alta impedncia de entrada, um valor baixo, aproximadamente de 1A .
Para a sub-famlia HC-CMOS, IOLmax = 20A , IOHmax = -20A, o que define um fan-out de 20, ou seja, uma sada
HC-CMOS pode alimentar 20 entradas HC-CMOS.

Tempos de propagao
semelhana dos CIs TTL, as especificaes definem os tempos de propagao:
TpLH tempo mximo de propagao quando a sada transita do nvel baixo(L) para o nvel alto(H).
TpHL tempo mximo de propagao quando a sada transita do nvel alto(H) para o nvel baixo(L).
Tp tempo de propagao igual ao valor mximo de TpLH e TpHL.
Outros tempos de propagao ou atraso podero ser definidos dependendo da funcionalidade do circuito ou do
caminho que um determinado sinal percorre at provocar alterao de estado numa ou mais sadas.

Sub-famlias CMOS

Sub-famlia 4000:
- nveis baixos de potncia disssipada;
- tempos de propagao elevados;
- dificuldade na interligao com CIs TTL.
Sub-famlia HC e HCT:
Estas foram as primeiras sub-famlias a utilizar a designao XX FAM NNN, em concordncia com as sub-
famlias TTL.
Sub-famlia HC:
- optimizada para sistemas constitudos apenas por este tipo de CIs;
- menores tempos de propagao e maior capacidade de debitar e absorver correntes,
comparativamente com a sub-famlia 4000;
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podem utilizar tenses de alimentao (Vdd) de 2V a 6V quanto maior a tenso de alimentao,
-
menor o tempo de propagao e maior a potncia dissipada;
- no totalmente compatvel com sub-famlias TTL, mesmo utilizando uma tenso de alimentao
de 5V, devido incompatibilidade de nveis de tenso.
Sub-famlia HCT (T de compatvel TTL):
- especificaes tcnicas idnticas sub-famlia HC, diferindo apenas nos nveis de tenso por forma
serem totalmente compatveis com sub-famlias TTL.
Sub-famlia AC e ACT:
- menores tempos de propagao e maior capacidade de debitar e absorver correntes,
comparativamente com as sub-famlias HC e HCT;
- a sub-famlia ACT totalmente compatvel com sub-famlias TTL.
Sub-famlia FCT :
- menores tempos de propagao e menor potncia dissipada, comparativamente com as sub-
famlias AC e ACT;
- total compatibilidade com sub-famlias TTL.

Estrutura interna dos circuitos integrados CMOS


A estrutura interna dos CIs CMOS de fcil interpretao, j que na sua base esto dois tipos de transstores
MOS com um comportamento que pode ser considerado digital binrio. O funcionamento de um transstor MOS
pode ser comparado ao de uma resistncia varivel, cujo valor depende do nvel de tenso aplicado (VIN),
conforme se descreve na figura.

VIN Resistncia varivel

Tipos de transstores MOS


n-channel MOS ou NMOS
drain Resistncia Rds (drain-source) controlada pela tenso Vgs

gate Vgs 0
+ Vgs aumenta Rds diminui

Vgs - source

Considerando apenas nveis mximo e mnimo para Vgs, o transstor NMOS pode ser comparado a um
comutador cujo estado (aberto ou fechado) controlado por um nvel lgico X.

Trata-se de um comutador normalmente aberto:


X=L comutador aberto (OFF)
X X X=H comutador fechado (ON)

p-channel MOS ou PMOS


Vgs - source Resistncia Rds controlada pela tenso Vgs

+ Vgs 0
gate Vgs diminui Rds diminui

drain
Considerando apenas nveis mximo e mnimo para Vgs, o transstor PMOS pode ser comparado a um
comutador cujo estado (aberto ou fechado) controlado por um nvel lgico X.

Trata-se de um comutador normalmente fechado:


X=L comutador fechado (ON)
X X X=H comutador aberto (OFF)
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Estrutura interna de uma porta inversora CMOS (NOT)
Vdd Tabela funcional
VIN Q1 Q2 VOUT
Q2 PMOS (NMOS) (PMOS)
0V(L) Off On 5V(H)
VOUT 5V(H) On Off 0V(L)
VIN Q1 NMOS

GND=0V

O Transstor Q1 NMOS efectua a ligao entre VOUT e GND, enquanto que o transstor Q2 PMOS efectua a
ligao entre VOUT e Vdd.

Estrutura interna de uma porta NAND CMOS


Tabela funcional
Vdd

Q2 Q4 A B Q1 Q2 Q3 Q4 Z
L L Off On Off On H
Z L H Off On On Off H
H L On Off Off On H
A Q1
H H On Off On Off L

B Q3

GND=0V

Quando A=L ou B=L estabelece-se a ligao entre Vdd e a sada Z (H) atravs de um dos transstores PMOS Q2
ou Q4 em paralelo. Apenas quando, simultaneamente, A=H e B=H estabelecida a ligao entre GND e a sada
Z(L) atravs dos transstores NMOS Q1 e Q3 em srie.
Para implementar portas NAND com um nmero maior de entradas, seriam adicionados transstores PMOS em
paralelo com Q2 e Q4 e transstores NMOS em srie com Q1 e Q3.

Estrutura interna de uma porta NOR CMOS


Tabela funcional
Vdd

A Q2 A B Q1 Q2 Q3 Q4 Z
L L Off On Off On H
L H Off On On Off L
B Q4
H L On Off Off On L
Z H H On Off On Off L

Q1 Q3

GND=0V

Quando A=H ou B=H estabelece-se a ligao entre GND e a sada Z (L) atravs de um dos transstores NMOS Q1
ou Q3 em paralelo. Apenas quando, simultaneamente, A=L e B=L estabelecida a ligao entre Vdd e a sada
Z(H) atravs dos transstores PMOS Q2 e Q4 em srie.
Para implementar portas NOR com um nmero maior de entradas, seriam adicionados transstores NMOS em
paralelo com Q1 e Q3 e transstores PMOS em srie com Q2 e Q4.
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Estrutura interna de uma porta AND CMOS


A porta AND CMOS realizada atravs de uma porta NAND em srie com uma porta NOT.
Porta NAND Porta NOT
Vdd

Z=(A .B)
=A .B
A

B (A . B)

GND=0V

Estrutura interna de uma porta OR CMOS


A porta OR CMOS realizada atravs de uma porta NOR em srie com uma porta NOT.

Porta NOR Porta NOT


Vdd

A (A+B)

B
Z=(A+B)
=A+B

GND=0V

Estruturas complexas CMOS


Recordando a estrutura de uma porta NAND CMOS, verifica-se que a sub-estrutura inferior de transstores NMOS
em srie garante a ligao de GND sada Z(L), ou seja, esta sub-estrutura implementa a funo:
X= A . B (sinal de produto (.) associado aos transstores em srie).
Por seu lado, a sub-estrutura superior de transstores PMOS em paralelo garante a ligao de Vdd sada Z(H), ou
seja, esta sub-estrutura implementa a funo:
Y= A + B (sinal de soma (+) associado aos transstores em paralelo).
Considerando a funo original F=(A . B ), verifica-se que:
X= F (funo complementada de F);
Y= Fd (dual da funo complementada de F).

Partindo desta observao, podem ser implementadas funes mais complexas, como se exemplifica em seguida.
Considere-se a funo: F=A+BC
Determina-se a funo complementar F=A(B+C), associando uma estrutura de transstores NMOS constituda
por um transstor, comandado pela varivel A, em srie com um paralelo de transstores, comandados pelas
variveis B e C, de acordo com a figura.
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Sada =F

A Fica estabelecida a ligao entre a sada e GND (F=0)


quando, A=1 e B=1 ou C=1, ou seja, quando A=0 e
B=0 ou C=1.
B

GND=0V

Determina-se, agora, a funo dual Fd=A+(BC), associando uma estrutura de transstores PMOS constituda por
um transstor, comandado pela varivel A, em paralelo com transstores em srie comandados pelas variveis B
e C, de acordo com a figura.
Vdd
Fica estabelecida a ligao entre a sada e Vdd (F=1)
A quando A=0 ou B=0 e C=0, ou seja, quando A=1 ou
B=1 e C=0.
B

C Sada=F

Sobrepondo as duas sub-estruturas, resulta a estrutura complexa CMOS da funo F=A+BC


Vdd
F=A+BC
F=1 qd
A A=1 ou BC=1
A=1 ou (B=1 e C=1)
B A=1 ou (B=1 e C=0)
A=0 ou (B=0 e C=0)
Ligao de Vdd para sada pelo transstor
C Sada=F=A + BC comandado por A ou pelos transstores em srie
comandados por B e C.

F=A+BC
F=0 qd
A=0 e BC=0
A=0 e (B=0 ou C=0)
A=0 e (B=0 ou C=1)
A=1 e (B=1 ou C=1)
Ligao de GND para sada pelo transstor
comandado por A e por um dos transstores em
GND=0V paralelo comandados por B e C.
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Outro exemplo, F = B . (A + C)
F=B+ (AC)
Fd = B . (A + C)
Vdd=5V
F=B . (A+C)
B F=1 qd
B=1 e (A+C)=1
B=1 e (A=1 ou C=1)
B=0 e (A=0 ou C=0)
Ligao de Vdd para sada pelo transstor comandado
A por B e por um dos transstores em paralelo
comandados por A e C.
C Sada=F=B + AC
F=B . (A+C)
F=0 qd
B=0 ou (A+C)=0
B=0 ou (A=0 e C=0)
B=1 ou (A=1 e C=1)
Ligao de GND para sada pelo transstor comandado
por B ou pelos transstores em srie comandados por A
e C.

GND=0V
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Tipo de sadas

Sadas em totem-pole
A maioria das portas lgicas apresentam-se numa configurao totem-pole, designao que resulta da
existncia de dois dispositivos de comutao (Sa,Sb) colocados conforme se indica na figura. Na famlia
TTL, estes dispositivos de comutao so na realidade transstores bipolares.
CI Vcc

Sa

Circuito de
controlo da Sada
sada
Sb

GND

A colocao da sada no estado alto ou baixo efectuado de acordo com a tabela funcional:
Comutadores
Sada Sa Sb
1 (alto-H) Fechado Aberto
0 (baixo-L) Aberto Fechado

Internamente, o controlo dos dois comutadores realizado de modo a que esteja fechado um e s um dos
comutadores.
A interligao de duas ou mais sadas em totem-pole no praticvel. Como se verifica na figura, quando a
sada Y1 colocada no estado alto(H) e a sada Y2 colocada no estado baixo (L), existe um curto-circuito
entre Vcc e GND atravs dos comutadores fechados Sa do CI1 e Sb do CI2. Alm disso, o estado da sada
imprevisvel. Dependendo das caractersticas dos circuitos de sada, a tenso pode estar no intervalo de
variao para o estado alto, como para o estado baixo, ou ainda no intervalo de indefinio.
CI1 Vcc CI2 Vcc

Sa Sa

Circuito de Circuito de
controlo da Y1 controlo da Y2
sada sada
Sb Sb

GND GND
Sada

Como existe a possibilidade de uma das sadas estar no estado alto e a outra estar no estado baixo,
impraticvel ligar entre si sadas em totem-pole. Relembrando que os comutadores so na realidade
transstores, existe o perigo da sua destruio.

Sadas em colector aberto (open-collector/open-drain)


Neste tipo de sada, em termos da representao simplificada com comutadores, apenas existe o
comutador Sb que quando fechado coloca a sada no estado baixo. No circuito externo sada em colector
aberto deve existir uma resistncia ligada a Vcc (+5V) resistncia de pull-up - para que a sada apresente
um valor aceitvel no intervalo de variao para o estado alto quando Sb est aberto.
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Vcc
CI
Resistncia
pull-up

Circuito de
controlo da Sada
sada
Sb

GND

Tabela funcional
Sada Sb
1 (alto-H) Aberto
0 (baixo-L) Fechado

Nos circuitos lgicos, as sadas em colector aberto so representadas com um trao vertical, de acordo com
os exemplos da figura.

As sadas dos circuitos em colector aberto tm a possibilidade de interligao a um ponto comum.


Conforme se pode verificar na figura, basta que uma das sadas esteja no estado baixo (Sb fechado), para
que a sada comum esteja no estado baixo. Por outro lado, a sada comum est ao nvel alto se todas as
sadas esto ao nvel alto (Sb aberto). Resulta, para a sada comum, um comportamento funcional
equivalente a uma porta AND designada por porta Wired-AND.

Vcc
CI1
Resistncia
pull-up

Circuito de
controlo da Y1 Sada
sada comum
Sb (SC)

GND

CI2

Circuito de
controlo da Y2
sada
Sb

GND

Nestas condies a funo de sada SC= Y1 . Y2, a que equivale o diagrama lgico da figura.
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Y1
Wired-AND

SC

Y2

Sadas de trs estados (tri-state)


As sadas de trs estados so idnticas s sadas em totem-pole, existindo, no entanto, uma entrada
adicional (enable) que permite que os dois comutadores (Sa e Sb) estejam abertos simultaneamente.
Nestas condies diz-se que a sada est num estado de alta impedncia (Hi-Z), como se estivesse
desligada do circuito.

ENABLE (EN)

CI Vcc

Sa

Circuito de
controlo da Sada
sada
Sb

GND

Tabela funcional
Comutadores
ENABLE(EN) Sada Sa Sb
0 1 (alto-H) Fechado Aberto
0 0 (baixo-L) Aberto Fechado
1 Alta impedncia (Hi-Z) Aberto Aberto
Nos circuitos lgicos, as sadas de trs estados so representadas de acordo com os exemplos da figura.

Este tipo de sada tem particular aplicabilidade quando se pretende, atravs de um linha comum, enviar
dados de diferentes dispositivos de origem para um nico dispositivo de destino.
Selecciona origem

END ENC ENB ENA

Origem Origem Origem Origem


D C B A

Destino
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No diagrama de blocos da figura anterior, os dispositivos de origem tm sadas de trs estados e o bloco de
seleco de origem define, atravs das sadas END, ENC, ENB e ENA , qual a fonte de dados para o nico
dispositivo de destino, de acordo com a tabela funcional:

END ENC ENB ENA Destino


1 0 0 0 Origem D
0 1 0 0 Origem C
0 0 1 0 Origem B
0 0 0 1 Origem A

Entradas Schmitt-Trigger
Em algumas situaes o nvel de tenso numa entrada pode ser bastante irregular e apresentar tempos de subida
ou descida muito elevados, ou seja, a transio entre estados no linear. Para estes casos, devem ser utilizadas
portas lgicas com entradas Schmitt-Trigger.
Considere-se um inversor CMOS com entrada normal, cuja funo de transferncia VOUT=f(VIN) apresentada na
figura. Sempre que VIN intersecta o nvel de tenso VT d-se a transio de estado na sada.

VOUT
VT
5V

VIN
0V
5V
Um inversor com entrada Schmitt-Trigger apresenta um funo de transferncia VOUT=f(VIN) que apresenta nveis
distintos (VT+ e VT-) de transio de estado na sada conforme se trata de uma transio do estado baixo para o
estado alto ou do estado alto para o estado baixo(histerese).

VOUT
VT- VT+
5V

VIN
0V
5V
Conforme se pode verificar na figura seguinte, o inversor CMOS com entrada Schmitt-Trigger mais tolerante a
rudo comparativamente a um inversor com entrada normal.
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VIN

VT+=2.9V

VT =2.5V

VT-=2.4V

Sada de um inversor com


entrada normal
VOUT

Sada de um inversor com entrada


Schmitt-Trigger

VOUT

Entradas no utilizadas
Em algumas situaes, nem todas as entradas de uma porta lgica so necessrias. Por exemplo, quando
necessria uma porta AND de duas entradas e apenas se tem disponvel uma porta AND de 3 entradas. Nos CIs
TTL, uma entrada deixada desligada comporta-se com estando ao nvel alto (HIGH-H), enquanto que nos CIs
CMOS, uma entrada deixada desligada comporta-se como estando ao nvel baixo (LOW-L).
Assim sendo, no caso de uma porta AND TTL, como o valor 1 o elemento neutro do produto lgico, poderamos
no ligar esta entrada. No entanto, esta uma prtica no aconselhvel, j que as entradas desligadas so muito
sensveis ao rudo elctrico. De modo a garantir a fiabilidade do sistema digital, todas as entradas no utilizadas
devem ser conectadas a um nvel adequado.
Em funo do tipo de porta lgica, as entradas no utilizadas devem ser ligadas ao nvel alto ou baixo conforme se
exemplifica na figura.

O valor da resistncia R calculado em funo das correntes mximas admissveis na(s) entrada(s), de modo a
no provocar incompatibilidade nos nveis de tenso.

Lgica positiva e lgica negativa


Tem sido normal a utilizao, de forma indiferenciada, do valor lgico 1 como nvel alto(HIGH-H) e do valor lgico
0 como nvel baixo (LOW-L). Neste caso estamos perante um sistema em lgica positiva. Os sistemas em lgica
negativa fazem a associao inversa, isto , ao valor lgico 1 corresponde o nvel baixo(LOW-L) e ao valor lgico
0 corresponde o nvel alto(HIGH-H). As folhas de especificaes dos CIs no fazem referncia a valores lgicos
(0 e 1) mas a nveis alto e baixo (HIGH-H e LOW-L), deixando ao critrio do projectista a implementao do
sistema em lgica positiva ou negativa.
Considere-se a tabela funcional de uma porta que refere apenas os nveis alto (H) e baixo (L).

A B Z
L L L
L H L
ESTV-ESI-Sistemas Digitais-Circuitos Integrados 16/16
H L L
H H H

Num sistema em lgica positiva, teremos o smbolo lgico e a tabela funcional:

A B Z=A . B
0 0 0
0 1 0
1 0 0
1 1 1

Num sistema em lgica negativa, teremos o smbolo lgico e a tabela funcional:

A B Z=A + B
1 1 1
1 0 1
0 1 1
0 0 0

Identificao dos sinais e nveis de activao


Tem sido frequente a identificao dos sinais de entrada e sada com letras (X, Y , etc.). No entanto, nos sistemas
reais, conveniente atribuir identificadores sugestivos. Os identificadores correspondem, normalmente, a aces
(ABRIR, FECHAR) ou condies detectadas (PREPARADO, ERRO).
Cada sinal deve ter associado um nvel de activao. Um sinal activo a 1 provoca a aco designada ou indica a
ocorrncia de uma condio detectada quando estiver a 1. Um sinal activo a 0 tem um comportamento inverso ao
referido anteriormente.
Para uma mais fcil interpretao funcional dos circuitos lgicos, os identificadores de sinais devem indicar o
respectivo nvel de activao. Os identificadores de sinais activos a zero so precedidos do smbolo /, como por
exemplo /ERRO.
Supondo que dois comutadores digitais COMUTA1 e COMUTA2 controlam o acender de uma lmpada. Sempre
que um dos comutadores est activo a lmpada deve acender (ACENDE). possvel construir diferentes circuitos
em lgica positiva para este sistema, em funo dos nveis de activao dos sinais de entrada e de sada.

Nveis de activao Circuito lgico


COMUTA1 e COMUTA2 activos a 1
ACENDE activo a 1 COMUTA1
ACENDE

COMUTA2
COMUTA1 e COMUTA1 activos a 1
ACENDE activo a 0 COMUTA1
/ACENDE

COMUTA2

COMUTA1 e COMUTA2 activos a 0


ACENDE activo a 1 /COMUTA1
ACENDE

/COMUTA2
COMUTA1 e COMUTA2 activos a 0
ACENDE activo a 0 /COMUTA1
/ACENDE

/COMUTA2