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UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL

INSTITUTO DE INFORMTICA FSICA ESCOLA DE ENGENHARIA


PROGRAMA DE PS-GRADUAO EM MICROELETRNICA - PGMICRO

HENRIQUE LUIZ ANDRADE PIMENTEL

Projeto de um Amplificador de Baixo Rudo


em Tecnologia CMOS 130nm para a Banda
de 50MHZ a 1GHz

Dissertao apresentada como requisito parcial


para a obteno do grau de Mestre em
Microeletrnica.

Prof. Dr. Sergio Bampi


Orientador

Porto Alegre, maio de 2012.


CIP CATALOGAO NA PUBLICAO

Pimentel, Henrique Luiz Andrade


Projeto de um Amplificador de Baixo Rudo em tecnologia
CMOS 130nm para frequncias de 50MHZ a 1GHz / por Henrique
Luiz Andrade Pimentel Porto Alegre: Programa de Ps-
Graduao em Microeletrnica da UFRGS, 2012.
98 f.:il.
Orientador: Sergio Bampi
Dissertao (mestrado) Universidade Federal do Rio Grande
do Sul. Programa de Ps-Graduao em Microeletrnica. Porto
Alegre, BR RS, 2012.
1.LNA. 2.Amplificador de baixo rudo 3.Sistema RF 4.Projeto
de Circuitos Integrados. I. Bampi, Sergio. II. Projeto de um
Amplificador de Baixo Rudo em tecnologia CMOS 130nm para
frequncias de 50MHZ a 1GHz.

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL


Reitor: Prof. Carlos Alexandre Netto
Vice-Reitor: Prof. Rui Vicente Oppermann
Pr-Reitor de Ps-Graduao: Prof. Aldo Bolten Lucion
Diretor do Instituto de Informtica: Prof. Lus C. Lamb
Coordenador do PGMicro: Prof. Ricardo A. L. Reis
Bibliotecria-Chefe do Instituto de Informtica: Beatriz Regina Bastos Haro
AGRADECIMENTOS

Antes de tudo, quero agradecer a Deus, por abenoar todos os dias da minha vida,
iluminar o meu caminho e me dar foras para ir sempre em frente.
Aos meus grandes professores e dolos, aqueles que em momento algum duvidaram
da minha (nossa) vitria, meus amados pais Henrique e Elbaniza.
minha grande irm, incentivadora e eterna conselheira, Danielle.
Ao meu orientador, Prof. Dr. Sergio Bampi, pela orientao, apoio e principalmente
pela confiana depositada em mim.
UFRGS pela excelente estrutura tcnica, organizao e grau de excelncia de seus
docentes e funcionrios.
Ao nosso grupo de trabalho do Laboratrio da PGMICRO, Dalton, David, Juan,
Andr e Alexandre.
Ao meu grande amigo, Dr. Fernando Cortes, colaborador e incentivador deste
trabalho.
Aos meus novos amigos que conheci no Rio Grande do Sul, em especial os da
CEITEC-SA, por me proporcionarem todos os dias um grande aprendizado sobre esse
fantstico mundo da Microeletrnica.
Ao meu antigo orientador, Prof. Dr. Luiz Carlos Kretly, pela orientao e incentivo
a continuar o mestrado, mesmo que fora da UNICAMP.
Aos antigos amigos de Campinas/SP, com os quais tive o prazer de conviver durante
anos, seja nas repblicas, no laboratrio de antenas, na UNICAMP, no CI-Brasil ou na
Eldorado.
Aos paraenses da Unicamp_para, que me ensinaram que famlia no formada
apenas por pessoas do mesmo sangue.
Enfim, a todos que, de uma maneira ou outra, apoiaram o desenvolvimento deste
trabalho.
SUMRIO

LISTA DE ABREVIATURAS E SIGLAS.............................................................. 6


LISTA DE FIGURAS ............................................................................................... 7
LISTA DE TABELAS .............................................................................................. 9
RESUMO ................................................................................................................. 10
ABSTRACT ............................................................................................................. 11
1 INTRODUO ................................................................................................ 12
2 CONCEITOS BSICOS DE RF (RADIO FREQUNCIA) ........................ 13
2.1 Linearidade ............................................................................................................................ 13
2.2 Distoro ................................................................................................................................ 14
2.3 Intermodulao ...................................................................................................................... 15
2.4 Ponto de compresso de 1 dB ............................................................................................... 17
2.5 Estgios no lineares em cascata .......................................................................................... 19
2.6 Rudo ...................................................................................................................................... 19
2.6.1 Rudo referenciado entrada ......................................................................................... 19
2.6.2 Figura de rudo ............................................................................................................... 20
2.6.3 Figura de Rudo de estgios em cascata ......................................................................... 21
2.7 Parmetros de espalhamento................................................................................................ 21
2.7.1 Definio de parmetros-S ............................................................................................. 22
2.8 Estabilidade............................................................................................................................ 23
2.9 Sensibilidade e Faixa Dinmica ............................................................................................ 24
3 TRANSISTORES MOS EM RF ..................................................................... 26
3.1 Efeitos No Quase Estticos (NQS - Non-Quasi-Static models) ......................................... 27
3.2 Modelamento em RF ............................................................................................................. 28
3.2.1 Resistncia de Porta (Rg) ............................................................................................... 30
3.3 Frequncia de Trabalho ........................................................................................................ 32
3.4 Fontes de rudo no transistor MOS ..................................................................................... 34
3.4.1 Rudo no canal ............................................................................................................... 35
3.4.2 Rudo induzido na porta ................................................................................................. 35
3.4.3 Rudo devido aos componentes resistivos parasitas ....................................................... 36
3.4.4 Rudo Shot ..................................................................................................................... 36
3.4.5 Rudo Flicker ou 1/f ....................................................................................................... 37
4 AMPLIFICADOR DE BAIXO RUDO - LNA ............................................. 38
4.1 Caractersticas bsicas do LNA ........................................................................................... 38
4.1.1 Especificaes ................................................................................................................ 38
4.1.2 Configuraes de LNAs ................................................................................................. 39
4.1.3 Funcionamento de uma topologia bsica ....................................................................... 43
5 LNA MULTIBANDA ....................................................................................... 44
5.1 Tipos de LNA Multibanda .................................................................................................... 44
5.2 Diferentes especificaes de LNAs Wideband e Multibanda ............................................ 47
5.3 Topologia adotada no projeto do LNA ................................................................................ 49
5.3.1 Tcnica de cancelamento do rudo ................................................................................. 49
5.3.1.1 O Princpio do cancelamento do rudo ..................................................................................... 49
5.3.1.2 Clculo do cancelamento do rudo ........................................................................................... 51
5.3.1.3 Clculo da figura de rudo ....................................................................................................... 53
5.3.1.4 Anlise de linearidade .............................................................................................................. 54
6 PROJETO DO LNA, SIMULAO E PROTOTIPAO......................... 56
6.1 Consideraes do Projeto...................................................................................................... 56
6.1.1 Especificaes ................................................................................................................ 56
6.2 Projeto do LNA ...................................................................................................................... 57
6.2.1 Estgios do LNA ............................................................................................................ 57
6.2.2 Metodologia de projeto baseada na curva .......................................................... 61
6.2.3 Dimensionamento dos dispositivos ................................................................................ 63
6.2.4 Ambiente de simulao .................................................................................................. 66
6.2.4.1 Tecnologia CMOS IBM 130nm (IBM 8RF-DM) .................................................................... 66
6.2.4.2 Blocos adicionais ..................................................................................................................... 66
6.2.5 Resultados de simulao do esquemtico ...................................................................... 68
6.2.5.1 Anlise DC .............................................................................................................................. 68
6.2.5.2 Ganho de tenso ....................................................................................................................... 69
6.2.5.3 Figura de Rudo ....................................................................................................................... 69
6.2.5.4 Coeficientes de Reflexo S11 e S22 ........................................................................................ 70
6.2.5.5 Linearidade: IP3 e P1dB .......................................................................................................... 71
6.2.5.6 Estabilidade: Kf e B1f ............................................................................................................. 73
6.2.5.7 Simulao de corner e Monte Carlo......................................................................................... 74
6.2.5.8 Anlise de resultados das simulaes do esquemtico ............................................................ 76
6.3 Prototipao ........................................................................................................................... 76
6.3.1 Consideraes de Layout ............................................................................................... 77
6.3.1.1 Os nveis de metal do modelo CMOS 8RF .............................................................................. 77
6.3.1.2 Tcnicas de layout ................................................................................................................... 78
6.3.2 Layout do LNA .............................................................................................................. 79
6.3.2.1 Layout do LNA sem proteo ESD ......................................................................................... 79
6.3.2.2 Layout do LNA com proteo ESD ......................................................................................... 80
6.3.2.3 Layout do topo do chip ............................................................................................................ 81
6.3.2.4 Encapsulamento ....................................................................................................................... 82
6.3.3 Resultados de simulao ps-layout .............................................................................. 84
6.3.3.1 Anlise DC .............................................................................................................................. 84
6.3.3.2 Ganho de tenso ....................................................................................................................... 84
6.3.3.3 Figura de Rudo ....................................................................................................................... 85
6.3.3.4 Coeficientes de Reflexo S11 e S22 ........................................................................................ 85
6.3.3.5 Linearidade: IP3 e P1dB .......................................................................................................... 86
6.3.3.6 Estabilidade: Kf e B1f ............................................................................................................. 88
6.3.3.7 Anlise de resultados das simulaes do layout extrado ........................................................ 89
6.3.4 Setup de medidas experimentais do LNA ...................................................................... 90
6.3.4.1 Placa de circuito impresso ....................................................................................................... 91
6.3.4.2 Parmetros de espalhamento .................................................................................................... 91
6.3.4.3 Linearidade .............................................................................................................................. 92
6.3.4.4 Figura de rudo ......................................................................................................................... 93
7 CONCLUSO................................................................................................... 95
REFERNCIAS ...................................................................................................... 96
LISTA DE ABREVIATURAS E SIGLAS

EDA Analog Design Environment


CMMB China Multimedia Mobile Broadcasting
CR Cognitive Radio
DVB Digital Video Broadcasting
GSM Global System for Mobile Communications
HD Harmonic distortion factors
HF High Frequency
HIPERLAN High Performance Radio LAN
HSDPA High-Speed Downlink Packet Access
IM Intermodulao
IP3 Ponto de interceptao de 3 ordem
ISM Industrial, scientific and medical
LNA Low Noise Amplifier
LTE Long Term Evolution
NF Noise Figure
NQS Non-Quasi-Static models
P1dB Ponto de compresso de 1dB
PDA Assistente pessoal digital
QS Quasi-Static models
RF Radio Frequncia
SoC System-on-a-chip
SNR Relao sinal-rudo
UMTS Universal Mobile Telecommunication System
UWB Ultra-wideband
WCDMA Wide-Band Code-Division Multiple Access
WiBro Wireless Broadband
WLAN Wireless Local Area Network
LISTA DE FIGURAS

Figura 2.1: Diagrama de blocos de um sistema de recepo tipo heterdino em quadratura. .................... 13
Figura 2.2: Curva de Transferncia de Amplificador com dispositivos ativos. .......................................... 14
Figura 2.3: Produtos de Intermodulao em um sistema no linear. .......................................................... 15
Figura 2.4: Mtricas utilizadas em projetos de RF (Navas, 2005). ............................................................. 17
Figura 2.5: Ponto de compresso de 1 dB. ................................................................................................. 18
Figura 2.6: Estgios no lineares em cascata. ............................................................................................. 19
Figura 2.7: Performance do rudo em um circuito real. .............................................................................. 20
Figura 2.8: Estgios de rudo em cascata.................................................................................................... 21
Figura 2.9: (a) Definio dos SP e (b) ondas incidente e refletida em um quadripolo. .............................. 22
Figura 3.1: Transistor intrnseco com fontes de polarizao DC e fontes de tenso de pequenos sinais
(Tsividis, 1999). ......................................................................................................................................... 27
Figura 3.2: Modelo de pequenos sinais para um transistor completo (Tsividis, 1999). ............................. 29
Figura 3.3: Modelo prtico de pequenos sinais para um transistor (Tsividis, 1999). ................................. 30
Figura 3.4: (a) Layout de um transistor simples; (b) aproximao de conjuntos (Tsividis, 1999). ............ 30
Figura 3.5: Transistor com contato da porta em ambos os lados (Tsividis, 1999). .................................... 31
Figura 3.6: Modelo simplificado do transistor. .......................................................................................... 32
Figura 3.7: Modelo simplificado do transistor MOS em saturao com fonte de rudo no canal. .............. 35
Figura 3.8: Modelo do transistor MOS com rudo devido resistncia de porta. ...................................... 35
Figura 4.1: Compromisso dos parmetros no projeto de um LNA. ............................................................ 39
Figura 4.2: Arquiteturas de (a) Sada nica e (b) Diferencial. .................................................................... 40
Figura 4.3: Casamento de impedncia: (a) Terminao Resistiva; (b) Terminao 1/gm; (c)
Realimentao Srie; (d) Degenerao Indutiva. ....................................................................................... 41
Figura 4.4: Configurao degenerada por fonte com transistor MOS: (a) Circuito; (b) Modelo
simplificado para o calculo de Zin. ............................................................................................................ 42
Figura 5.1: Exemplo conceitual de um receptor multibanda (Wu e Razavi, 1998). ................................... 44
Figura 5.2: Exemplo de soluo com conjunto de redes de ajuste usando uma chave: (a) Pseudo LNA para
trs bandas; (b) Rede utilizada para casamento de impedncia (Lavasani, Chaudhuri e Kiaei, 2003). ...... 45
Figura 5.3: Exemplo da resposta em frequncia de filtros complexos multibanda (Zhang, et al. 2007). ... 45
Figura 5.4: exemplo da resposta em frequncia de LNAs Wideband: Medida e simulao de: (a)
Parmetros-S; (b) Figura de Rudo (Kim, Jung e Lee, 2005). .................................................................... 46
Figura 5.5 Exemplo de (a) LNAs Multi-banda e da sua (b) resposta em frequncia (Engberg, 1995). .... 47
Figura 5.6: Estrutura de um amplificador com realimentao resistiva. .................................................... 50
Figura 5.7: Tenso de (a) Rudo e (b) Sinal gerados no amplificador. ....................................................... 50
Figura 5.8: (a) Estrutura de cancelamento do rudo (b) com implementao bsica (Bruccoleri,
Klumperink e Nauta, 2004). ....................................................................................................................... 51
Figura 6.1: Amplificador fonte-comum com realimentao resistiva. ....................................................... 58
Figura 6.2: Inversor push-pull com realimentao resistiva. ...................................................................... 58
Figura 6.3: Circuito e resposta de um filtro RC passa-alta. ........................................................................ 59
Figura 6.4: Amplificador seguidor de fonte. .............................................................................................. 59
Figura 6.5: Amplificador cascode. ............................................................................................................. 60
Figura 6.6: Metade idntica do esquemtico do LNA diferencial. ............................................................. 60
Figura 6.7: Fluxo de projeto utilizando a metodologia . .................................................................. 61
Figura 6.8: Curva simulada dos transistores NMOS e PMOS IBM 130nm. ................................... 62
Figura 6.9: Esquemtico do LNA banda-larga para frequncias de 50MHz-1GHZ. .................................. 65
Figura 6.10: Modelo eltrico bsico do wirebond. ..................................................................................... 67
Figura 6.11: Topologia do circuito de proteo ESD. ................................................................................ 67
Figura 6.12: Configurao de testes para simulao. ................................................................................. 68
Figura 6.13: Ganho de tenso do LNA para simulao do esquemtico. ................................................... 69
Figura 6.14: Figura de rudo do LNA para simulao do esquemtico. ..................................................... 70
Figura 6.15: Coeficientes de reflexo do LNA para simulao do esquemtico. ....................................... 71
Figura 6.16: IP3 do LNA para simulao do esquemtico. ........................................................................ 72
Figura 6.17: P1dB do LNA para simulao do esquemtico. ..................................................................... 72
Figura 6.18: Fator K do LNA para simulao do esquemtico. ................................................................. 73
Figura 6.19: Delta do LNA para simulao do esquemtico. ..................................................................... 74
Figura 6.20: Histograma do ganho (a) e da figura de rudo (b). ................................................................. 76
Figura 6.21: Seco transversal de um modelo de metalizao para a tecnologia IBM 8RF-DM (IBM,
2010)........................................................................................................................................................... 77
Figura 6.22: Exemplo da proteo de sinais RF. ........................................................................................ 78
Figura 6.23: Layout do LNA sem proteo ESD. ...................................................................................... 80
Figura 6.24: Layout do LNA com proteo ESD. ...................................................................................... 80
Figura 6.25: Layout do topo do chip encapsulado. ..................................................................................... 82
Figura 6.26: Lista dos pinos do chip encapsulado. ..................................................................................... 83
Figura 6.27: Diagrama de bonding do encapsulamento. ............................................................................ 83
Figura 6.28: Ganho de tenso do LNA (S21) obtida por simulao do esquemtico extrado. .................. 84
Figura 6.29: Figura de rudo do LNA para simulao do esquemtico extrado. ....................................... 85
Figura 6.30: Coeficientes de reflexo do LNA para simulao do esquemtico extrado. ......................... 86
Figura 6.31: IIP3 do LNA para simulao do esquemtico extrado. ......................................................... 87
Figura 6.32: P1dB do LNA para simulao do esquemtico extrado. ....................................................... 87
Figura 6.33: Fator K do LNA para simulao do esquemtico extrado. ................................................... 88
Figura 6.34: Delta do LNA para simulao do esquemtico extrado. ....................................................... 88
Figura 6.35: Configurao de teste para parmetros de espalhamento. ...................................................... 91
Figura 6.36: Configurao de teste para IP3. ............................................................................................. 92
Figura 6.37: Configurao de teste para P1dB. .......................................................................................... 92
Figura 6.38: Configurao de teste para NF com analisador de especfico. ............................................... 93
Figura 6.39: Configurao de teste para NF com mtodo fator Y. ............................................................. 93
Figura 6.40: Configurao de teste para NF com mtodo do ganho........................................................... 94
LISTA DE TABELAS

Tabela 1: Especificaes de LNAs Multibanda presentes na literatura. ....................... 48


Tabela 2: Especificaes do Amplificador de Baixo Rudo. .......................................... 57
Tabela 3: Valores calculados e simulados para os transistores MOS............................. 64
Tabela 4: Modelos utilizados na simulao. ................................................................... 66
Tabela 5: Parmetros de simulao de corners. .............................................................. 74
Tabela 6: Resultados da simulao de corners do LNA. ................................................ 75
Tabela 7: Resultados da simulao de Monte Carlo do LNA. ....................................... 75
Tabela 8: Comparao de resultados de artigos sobre LNA banda larga. ...................... 90
RESUMO

O presente trabalho tem por objetivo fornecer o embasamento terico para o projeto
de um amplificador de baixo rudo (LNA Low Noise Amplifier) em tecnologia CMOS
que opere em mais de uma faixa de frequncia, de modo a permitir seu uso em
receptores multibanda e de banda larga.
A base terica que este trabalho abrange desde a reviso bibliogrfica do assunto em
questo, passando pela anlise dos modelos de transistores para alta-frequncia, pelo
estudo das especificaes deste bloco e das mtricas utilizadas em projetos de circuitos
integrados de RF, bem como pela reviso de topologias clssicas existentes.
Com os conhecimentos acima adquiridos, foi possvel realizar o projeto de um LNA
diferencial de banda larga utilizando tecnologia CMOS IBM 130nm, o qual pode ser
aplicado ao padro IEEE 802.22 para rdios cognitivos (CR). O projeto baseado na
tcnica de cancelamento de rudo, sendo validado aps apresentar efetiva reduo de
figura de rudo para banda de frequncia desejada, com moderado consumo de potncia
e utilizao moderada de rea de silcio, devido a soluo sem o uso de indutores.
O LNA banda larga opera em frequncias de 50Mhz a 1GHz e apresenta uma figura
de rudo abaixo de 4dB, em 90% da faixa, um ganho acima de 12dB, e perda de retorno
na entrada e na sada maiores que . O IIP3 e a frequncia de ocorrncia de
compresso a 1dB com a entrada em esto acima de e
respectivamente. Possui consumo de para fonte de e ocupa uma rea
ativa de apenas .

Palavras-Chave: LNA, Amplificador de Baixo Rudo, Sistema RF, Projeto de circuitos


integrados CMOS, Figura de Rudo.
A 50MHz-1GHz Wideband Low Noise Amplifier in 130nm CMOS
Technology

ABSTRACT

This work presents the theoretical basis for the design of a low noise amplifier
(LNA) in CMOS technology that operates in more than one frequency band, which
enables its use in multi-band and wideband receivers.
The theoretical basis that this work will address extends from the literature review
on the subject, through the analysis of models of MOS transistors for high frequencies,
study of specifications of this block and the metrics used in RF integrated circuit design,
as well as the review of existing classical LNA topologies.
Based on the knowledge acquired above, the design of a differential wideband LNA is
developed using IBM 130nm RF CMOS process, which can be used in IEEE 802.22
Cognitive Radio (CR) applications. The design is based on the noise-canceling technique,
with an indutctorless solution, showing that this technique effectively reduces the noise
figure over the desired frequency range with moderate power consumption and a moderate
utilization of silicon die area.
The wideband LNA covers the frequency range from 50 MHz to 1 GHz, achieving a
noise figure below 4dB in over 90% of the band of interest, a gain of 11dB to 12dB, and an
input/output return loss higher than -12 dB. The input IIP3 and input P1dB at 580MHz are
above 0dB and -10dB, respectively. It consumes 46.5mW from a 1.5V supply and occupies
an active area of only 0.056mm2 (0.28mm x 0.2mm).

Keywords: LNA, Low Noise Amplifier, RF System, Design of CMOS Integrated


Circuits, Noise Figure.
12

1 INTRODUO

Atualmente, dispositivos mveis so amplamente utilizados para uma vasta gama de


aplicaes, sejam telefones celulares, tablets, assistentes pessoais digitais (PDAs),
computadores pessoais, notebooks, console de jogos, televisores, etc. Essa crescente
demanda de produtos de aplicao sem fio, exige alm de baixo custo, CIs altamente
integrveis para transceptores.
Ao acompanhar este crescimento, o nmero de padres de comunicao sem fio
vem aumentando cada vez mais para suprir estas necessidades tecnolgicas, sendo que
isto requer transceptores que possam operar em mltiplas bandas de frequncia e em
variadas aplicaes.
Nesse contexto, encontra-se o padro IEEE 802.22, conhecido como WRAN
(Wireless Regional Area Network), cujo objetivo proporcionar, atravs de rdios
cognitivos, uma comunicao de dados atravs da utilizao de canais de frequncia
ocasionalmente ociosos nas bandas VHF e UHF.
Ainda objeto de estudo, sabe-se que para haver a implantao dos radio cognitivos
necessita-se de receptores capazes de trabalhar em mais de uma frequncia, seja em
frequncias separadas (multi-band) ou em banda larga (wideband). Apesar de o
receptor ser tratado como apenas um componente, o mesmo formado por vrios outros
blocos, os quais tambm devem ser capazes de operar nas frequncias desejadas, e
neste escopo que este trabalho se enquadra.
Aps a antena, o primeiro componente de um receptor de rdio-frequncia sem fio
o amplificador de baixo rudo (LNA). Sua principal funo amplificar o sinal para
reduzir o rudo de estgios posteriores ao adicionar o mnimo de rudo possvel.
Visando a necessidade de maiores estudos sobre LNAs que atendam receptores
destinados ao padro IEEE 802.22, este trabalho teve como objetivo o estudo e a
prototipao de um LNA de banda larga, bem como a utilizao de uma metodologia
alternativa de projeto.
O trabalho apresenta inicialmente o estudo dos conceitos bsicos de RF, passando
posteriormente pela anlise do comportamento dos transistores de tecnologia CMOS em
RF. Ento realizada uma reviso na literatura sobre as topologias bsicas de LNAs,
bem como os mais utilizados em projetos multi-banda e banda larga. Por fim,
apresentado todo o projeto de um LNA banda larga, desde sua especificao at sua
prototipao e preparao para medidas experimentais.
13

2 CONCEITOS BSICOS DE RF (RADIO FREQUNCIA)

A principal funo do LNA (Low Noise Amplifier) proporcionar ganho


suficientemente alto para superar o rudo de estgios subsequentes (mixer, etc) de um
sistema receptor de RF e adicionar o mnimo de rudo possvel. Alm disso, ele deve ser
linear o suficiente para lidar com fortes interferncias, sem introduzir distoro de
intermodulao. O intervalo dinmico de operao do amplificador , portanto,
determinado pelo rudo e no-linearidades do mesmo.
importante ressaltar que um LNA tambm deve apresentar uma impedncia
especfica para a fonte de entrada e na carga de sada. E em caso de dispositivos mveis,
um parmetro de projeto importante o consumo de energia, devido baixa durao
das baterias desses aparelhos. Para correta caracterizao e medio, estas e outras
mtricas de desempenho do LNA so estudadas nesta seo.

I
ADC

LNA 0
90

Q
ADC

Figura 2.1: Diagrama de blocos de um sistema de recepo tipo heterdino em


quadratura.

2.1 Linearidade

Um sistema considerado linear se sua sada pode ser expressada como uma
combinao linear (ou superposio) das respostas de entradas distintas (Razavi, RF
Microelectronics 1998). Todo sistema que no satisfaz esta condio considerado no
linear. Levando-se em considerao que praticamente nenhum sistema real pode
satisfazer esta condio, conclui-se que todo sistema real no linear.
Baseado nesta afirmao, faz-se necessrio o estudo dos principais efeitos no
lineares considerados em circuitos analgicos e de RF.
14

Eo

Sinal de Sada

Ei

Sinal de Entrada

Figura 2.2: Curva de Transferncia de Amplificador com dispositivos ativos.

2.2 Distoro

Distoro definida pela alterao de sinais em uma banda desejada por sinais no
desejados. Em sistemas no lineares, como dispositivos de RF, se um sinal senoidal
aplicado, geralmente sua sada ir apresentar componentes de frequncia que so
mltiplos inteiros da frequncia de entrada (Razavi, RF Microelectronics 1998). Por
exemplo, se a entrada:
(1)

aplicada a um sistema no linear, a sada na forma polinomial em dada


por:
(2)
O termo com a frequncia de entrada chamada de fundamental e as de ordem
maiores so chamadas de harmnicas.

( ) (3)

Fatores de distoro harmnica (Harmonic distortion factors) fornecem uma


medida para a distoro introduzida por cada harmnica para um dado nvel de sinal de
entrada (utilizando um tom simples para uma dada frequncia). definida como a
relao dos nveis de sinal de sada da harmnica da fundamental. Assumindo que:

(4)

A segunda distoro harmnica , a terceira distoro harmnica e a


distoro harmnica total so definidas como:
15

(5)

(6)

Em sistemas totalmente diferenciais, idealmente, harmnicos pares desaparecero e


apenas harmnicos mpares permanecem. No entanto, em sistemas reais, descasamentos
corrompem a simetria produzindo harmnicos finitos de mesma ordem.

2.3 Intermodulao

Quando dois sinais com diferentes frequncias so aplicados a um sistema no


linear, a sada apresenta algumas componentes que no so harmnicas da frequncia de
entrada. Este fenmeno chamado de intermodulao, o qual surge da multiplicao de
sinais no desejados devido a no linearidades presentes no circuito (Razavi, 1998).
Tradicionalmente, o mtodo mais utilizado para medir a linearidade em funo dos
produtos de intermodulao chamado "teste de dois tons". Atravs da aplicao dois
tons de frequncias prximas na entrada do sistema no linear, o qual ir apresentar
componentes de frequncia nas imediaes da faixa de passagem desse sistema. Tais
componentes so chamadas de produto de intermodulao (IM - intermodulation).

Sistema no linear

W1 W2 2W1 - W2 W1 W2 2W2 W1

Figura 2.3: Produtos de Intermodulao em um sistema no linear.

Ao aplicar dois tons de frequncia na entrada do circuito ( , com ,


conforme Figura 2.3), como por exemplo:
(7)

A sada ser:

(8)
16

Desprezados os termos de ordem maior que trs e a partir de identidades


trigonomtricas, pode-se encontrar:

As frequncias fundamentais:

( ) (9)

( ) ( 10 )

Os termos de segunda ordem:

( ) ( ) ( 11 )

Um produto de intermodulao de segunda ordem:


( 12 )

Os termos de terceira ordem:

( ) ( ) ( 13 )

Produtos de intermodulao de terceira ordem:

( 14 )

( 15 )

Atravs destas equaes, pode-se observar que os produtos de intermodulao de 3


ordem (IM3) e esto situados prximos a e , tornando-se
mais prximo quando a diferena entre e for menor.
O efeito dos produtos de intermodulao de 3 ordem, alm de muito comum,
tambm muito crtico em sistemas de RF, de modo que uma mtrica de desempenho
foi definida para caracterizar esse comportamento, conhecido como ponto de
interceptao de terceira ordem (IP3 - Third-order intercept point). O IP3 definido
como o ponto em que a potncia do sinal de entrada gera um produto de intermodulao
de terceira ordem com a mesma potncia da componente fundamental, como mostrado
na Figura 2.4.
Analisando as equaes dos produtos de intermodulao de terceira ordem, eq. ( 14 )
e eq. ( 15 ), observa-se que as amplitudes destes sinais so proporcionais ao cubo da
amplitude do sinal de entrada, ou seja, os termos aumentam trs vezes mais rpido que o
termo fundamental. A Figura 2.4 apresenta uma analise dos sinais de entrada e sada
atravs de um grfico logartmico de Entrada (dBm) versus a Sada (dBm), onde pode
17

ser visto que ao variar a amplitude do sinal de entrada, haver diferentes inclinaes
para a fundamental e para o produto de intermodulao de terceira ordem.

Pout,dBm
Ponto de Interceptao de 3a ordem - IP3

OIP3

Ponto de compresso de 1dB

dem
a or
de 3
l
ta
en

od.
m
da

term
n
Fu

de in
.
Prod

Faixa dinmica livre de esprios

Patamar de rudo para uma determinada


largura de banda e figura de rudo

Faixa dinmica de bloqueio


IIP3

Pin,dBm

Figura 2.4: Mtricas utilizadas em projetos de RF (Navas, 2005).

No teste de dois tons, o ponto de interceptao de terceira ordem de entrada (IIP3)


pode ser interpretado como a metade da diferena entre as magnitudes da fundamental e
dos produtos de IM3 na sada, mais o nvel de entrada correspondente. Esta
aproximao fornece uma estimativa de IIP3, cujo valor deve ser obtido atravs da
interseo extrapolada das duas curvas apresentadas na Figura 2.4, contudo, esta
interseo no ocorre na prtica devido ao efeito compressor dos circuitos.

2.4 Ponto de compresso de 1 dB

O ponto de compresso de 1dB (P1dB - Compression Point) definido como o nvel


de entrada que causa uma reduo de 1dB na potncia de sada da fundamental em
relao ao ganho linear. Sabe-se que o ganho de um sistema linear constante para
qualquer amplitude de entrada, mas o ganho de um sistema real no tem um valor
constante e varia segundo a amplitude do sinal de entrada aplicado.
18

Logo, analisando-se a equao na Figura 2.5, observa-se que, se A for


suficientemente pequeno, o valor referente a 3 pode ser desprezado, porm se A
aumentar, o valor referente a 3 se tornar importante, pois esta proporcional a A3.
Logo, o ganho diminui com o aumento da amplitude de sinal na entrada do sistema,
caracterizando o ponto de compresso de 1 dB.

Pout,dBm

Ponto de Interceptao de 3a ordem - IP3

Ponto de compresso de 1dB

dem
a or
de 3
l
ta
en

od .
m
da

term
n
Fu

de in
20 log(1 A)
.
Prod

3
20 log 3 A3
4

Pin,dBm

Figura 2.5: Ponto de compresso de 1 dB.

O P1dB um parmetro que mostra o limite de distoro aceito por um sistema.


Para encontr-lo basta extrapolar a curva fundamental e observar o ponto em que a
diferena entre a curva real e a extrapolada for igual a 1dB.

( 16 )



( 17 )

( 18 )
19

2.5 Estgios no lineares em cascata

Em sistemas de RF, sinais so processados atravs de estgios em cascata, logo,


importante ter conhecimento de como a no linearidade de cada estgio contribui para
todo o sistema. Particularmente, conveniente calcular todos os IIP3 em termos de IP3
e ganho dos estgios individuais.

X(t) y1(t) y2(t) yn(t)


G1 G2 Gn

Figura 2.6: Estgios no lineares em cascata.

Na Figura 2.6, considera-se n estgios no lineares em cascata, sendo o IIP3 global


dado por AIIP3 como:

( 19 )

onde e so IIP3 e ganho do estgio n, respectivamente

2.6 Rudo
O rudo pode ser definido como qualquer interferncia aleatria no relacionada
com o sinal de interesse. As principais fontes de rudo em circuitos so: o rudo trmico,
o qual gerado por resistores e transistores, o rudo flicker (tambm conhecido como
rudo 1/f), possui origem devido contaminao e defeitos do cristal, logo, pode ser
encontrado em todos os dispositivos ativos, e por ltimo, o rudo shot, o qual est
associado s flutuaes no nmero de eltrons remetidos por uma fonte (Razavi, 1998).
No faz parte do escopo deste trabalho um estudo detalhado especificamente sobre
rudo, mas sim o conhecimento das fontes de rudo (Seo 3.4), das tcnicas de projeto
de circuitos integrados e de medidas das mesmas fontes. A seguir so apresentadas as
principais mtricas de desempenho utilizadas para caracterizar o comportamento do
rudo em sistemas analgicos e de RF.

2.6.1 Rudo referenciado entrada


Considerando o circuito real da Figura 2.7, no qual uma fonte ideal conectada
a um amplificador de resistncia , para o qual a densidade
20

de rudo na sada, No o rudo da resistncia de entrada, a densidade de rudo


gerado pelo circuito e A ganho do circuito amplificador.
No

Ro Rudo na Sada
= A2 No + Nckt

Vs
A
Nckt

Figura 2.7: Performance do rudo em um circuito real.

Logo, o rudo referenciado entrada definido como:

( 20 )

2.6.2 Figura de rudo


Figura de rudo (NF - Noise Figure) e Fator de rudo, ambos so utilizados como
mtricas de desempenho em projetos de circuitos integrados em RF, sendo que a
primeira corresponde a segunda expressa em dB. Quando um sinal eltrico passa por
um determinado circuito real, sempre haver a degradao da relao sinal rudo (SNR),
e a forma mais utilizada para mensurar esta degradao a medida da figura de rudo, a
qual determina a sensibilidade de um sistema de RF, onde F o fator.
( 21 )
Atravs de anlises prvias, o fator rudo, que mede todo rudo produzido por um
dispositivo RF relacionado com rudo trmico na entrada, pode ser definido como:

( 22 )

A figura de rudo de um circuito pode ser definida como a relao sinal-rudo (SNR)
na porta de entrada dividida pela SNR na porta de sada.

( 23 )

onde:
F Fator Rudo;
Relao sinal rudo de entrada;
Relao sinal rudo de sada.
21

2.6.3 Figura de Rudo de estgios em cascata

Para estgios em cascata, a figura de rudo total pode ser obtida em termos de
figura de rudo e ganhos de cada estgio.
Considerando que n figuras de rudo em cascata so apresentados na Figura 2.8,
onde Nin, N1,... Nout so os rudos na entrada, no estgio de sada 1, e na sada,
respectivamente.

Nin N1 N2 Nout
A1, Nckt1 A2, Nckt2 An, Ncktn

Figura 2.8: Estgios de rudo em cascata.

Assim, atravs da eq. ( 19 ), o rudo referenciado entrada devido a N1, N2,...Nn,


torna-se:

( 24 )

Logo, atravs da eq. ( 20 ), o fator rudo total pode ser expressa como:

( 25 )

2.7 Parmetros de espalhamento

Em sistemas de RF, parmetros de espalhamento (ou parmetros-S) desempenham


um importante papel importante devido ao fato de que, para altas frequncias, as
medidas em circuito aberto e em curto-circuito no so mais aplicveis, e o modelo de
rede para ondas eletromagnticas se aplica. Em altas frequncias, um circuito com sada
em curto ( ) no se comporta como deveria devido indutncia dos fios. O
mesmo acontece com circuitos abertos, onde se tem um comportamento capacitivo da
carga.
Logo, parmetros-H e parmetros-Z so difceis de ser utilizados. Alm disso, o
objetivo em questo mensurar a potncia incidente e refletida na onda de uma rede de
duas portas para blocos de RF, sendo que os parmetros-S so a melhor maneira de
descrever estes parmetros de redes de duas portas.
22

2.7.1 Definio de parmetros-S


Os parmetros-S (SP) so utilizados para definir a relao de entrada e sada de uma
rede em forma de coeficientes de reflexo e transmisso, utiliza-se o fato de que uma
linha de transmisso terminada em sua impedncia caracterstica (Zo) no tem reflexes
e define as variveis de entrada e sada em termos de ondas de tenso incidente e
refletida/espalhada (Lee, 2004).
Ei1 a) Ei2
Z0 Z0

Er1 Quadripolo Er2

Porta de entrada b) Porta de sada

a1 a2
Quadripolo
b1 b2

Figura 2.9: (a) Definio dos SP e (b) ondas incidente e refletida em um quadripolo.

O quadripolo apresentado na Figura 2.9 pode ser descrito como:

[ ] [ ][ ] ( 26 )

Onde:
S11 - coeficiente de reflexo de entrada;
S21 - ganho direto;
S22 - coeficiente de reflexo de sada;
S12 - ganho reverso.
an - potncia da onda de entrada
bn - potncia da onda de sada

Os valores normalizados so dados por:


( 27 )

Onde Ei e Er so as potncias da onda incidente e refletida, respectivamente. A


normalizao em relao permite considerar a magnitude dos parmetros e
iguais potncia da onda incidente ou refletida.
Para obter os parmetros S21 e S11, deve-se aplicar o sinal na entrada do circuito com
a sada terminada em Zo, logo, tem-se que =0, e tendo em vista que, =0, temos:
23

( 28 )

Onde S11 e representam o coeficiente de reflexo do sinal na entrada, S21


representa o ganho direto, pois relaciona a onda de sada em relao onda de entrada.
Para obter S12 e S22 deve-se aplicar o sinal na sada do circuito com a entrada
terminada em Zo, onde temos que:
( 29 )

Onde S22 e representam o coeficiente de reflexo do sinal na sada, S12 representa


o ganho reverso.
Atravs do ganho direto ( ) possvel obter outra mtrica bastante utilizada em
amplificadores, o ganho de transduo ( ), que por definio a razo entre a potncia
efetivamente entregue carga e a potncia disponvel do gerador.

| | ( 30 )

2.8 Estabilidade

Estabilidade uma caracterstica fundamental para o projeto de um amplificador, o


qual no deve apresentar nenhuma condio na qual ele possa entrar em oscilao.
Oscilaes so possveis quando a entrada ou a sada apresentarem uma resistncia
negativa (Vizmuller, 1995). Um casamento simultneo das portas de entrada e sada de
um amplificador incondicionalmente estvel ir entregar a mxima potncia.
H na literatura diversos fatores que determinam a estabilidade de um circuito, no
entanto, no faz parte do escopo deste trabalho um estudo detalhado especificamente
sobre esses fatores, mas sim o conhecimento de sua existncia e as principais formas de
mensur-los.
A principal forma de verificar a estabilidade pela determinao do Fator K, o qual
uma medida da estabilidade do amplificador, que deriva das condies de estabilidade
bsica das potncias refletidas de entrada e sada, e que devem ser sempre menores que
a potncia incidente. Para , o Fator K dado por (Vizmuller, 1995) :


( 31 )

Um circuito incondicionalmente estvel para um e .


24

2.9 Sensibilidade e Faixa Dinmica

Define-se a sensibilidade de um receptor como a mnima magnitude de sinal que


o sistema consegue detectar com uma aceitvel relao sinal-rudo (Razavi, 1998).
Abaixo segue o clculo da sensibilidade.

( 32 )

( 33 )
Onde:
- Potncia do sinal na entrada;
- Potncia do rudo gerado pela resistncia da fonte do sinal.

Pode-se observar que a equao acima prediz a sensibilidade como a potncia


mnima de sinal de entrada que necessria para atingir um certo valor para a relao
sinal-rudo na sada. Levando-se em considerao que a potncia do sinal est
distribuda ao longo da banda do canal de comunicao, a potncia mdia pode ser
obtida utilizando e expressas em dB (ou dBm)
atravs da seguinte expresso:

( 34 )

Onde:
- Potncia mnima de sinal na entrada necessria para atingir o SNR mnimo;
- Banda em Hz.

Em um sistema com um casamento de impedncias na entrada, pode ser


definido como a potncia de rudo que a resistncia caracterstica da fonte de sinal
transfere impedncia de entrada do circuito considerando a banda igual a 1Hz. Logo:

( 35 )

para temperatura ambiente:


( 36 )
25

Nota-se que a soma dos trs primeiros termos da equao acima o rudo total do
sistema, o qual algumas vezes, chamado de rudo de fundo (noise floor).
Com relao Faixa Dinmica (DR - Dynamic Range), esta geralmente definida
na literatura como a razo entre a mxima magnitude de sinal de entrada que o circuito
consegue tolerar e a mnima magnitude de entrada que o circuito pode detectar,
mantendo uma razovel qualidade do sinal na sada (Razavi, 1998). Em sistemas de RF,
a magnitude mxima geralmente determinada atravs do comportamento dos produtos
de intermodulao, e a magnitude mnima determinada atravs da sensibilidade. Tal
definio conhecida como faixa dinmica livre de esprios (SFDR - Spurious-free
dynamic range).
Em um teste de dois tons, o limite mximo da faixa dinmica pode ser definido
como a mxima magnitude aplicada entrada do circuito, na qual os produtos de
intermodulao se mantenham abaixo do rudo de fundo. Atravs da Figura 2.4, sabe-se
que:
( 37 )

considerando que e ( 38 )

onde:
- Ganho de tenso do circuito;
- Potncia dos produtos de intermodulao relacionados entrada.

Tem-se que: ( 39 )

O nvel de entrada para que os produtos de intermodulao sejam iguais ao rudo


de fundo dada por:

( 40 )

onde ( 41 )

logo, por definio, temos que:

( 42 )
26

3 TRANSISTORES MOS EM RF

Os avanos na fabricao CMOS resultaram em transistores com maiores


frequncias de transmisso e menores valores de figura de rudo. Projetistas de RF j
exploram a tecnologia CMOS em circuitos de RF, cujo avano no desempenho dos
MOSFETs tornou atraente para alta frequncia (HF High Frequency) o projeto de
circuito no sentido de uma realizao SoC (System-on-a-chip), onde blocos digitais, de
sinal misto de banda base e blocos transceptores em HF seriam integrados em um nico
chip. Para se ter um ambiente de projeto eficiente, ferramentas CAD com modelos
precisos para dispositivos ativos e parasitas so essenciais. Sabe-se que para aplicaes
analgicas e de RF, a preciso das simulaes do circuito fortemente determinada por
estes modelos do dispositivo, tornando-se crucial para predizer o desempenho do
circuito.
Na maioria dos simuladores de circuitos disponveis no mercado, os modelos de
transistores MOS tem sido originalmente desenvolvido para projetos de circuitos
analgicos de baixa frequncia e circuitos CMOS digitais, cujos elementos parasitas
podem ser desprezados. No entanto, com o aumento da frequncia de operao dentro
da faixa gigahertz, a importncia dos componentes extrnsecos (que consideram todos
os parasitas) torna-se to importante quanto os intrnsecos (ncleo do dispositivo sem
parasitas). Portanto, um modelo de RF com a considerao do comportamento em HF
de ambos os tipos de componentes (intrnsecos e extrnsecos) em MOSFETs
extremamente importante para a obteno de resultados precisos e preditivos na
simulao de um circuito projetado.
At recentemente, os modelos de MOSFET mais compactos no incluam a
resistncia de porta (Rg). No entanto, o rudo trmico adicionado pela resistncia deve
ser considerado como transistores MOS prximos a frequncias gigahertz, e efeitos
resistivos e capacitivos (RC) na porta devem ser bem modelados, uma vez que ambos
efeitos so importantes no projeto de circuitos CMOS em RF.
A resistncia de porta tambm ir afetar significativamente a admitncia de entrada
em RF, logo, um modelo sem Rg no pode prever com preciso as caractersticas de um
dispositivo em HF, impossibilitando, por exemplo, a utilizao desta resistncia para o
casamento de impedncia com o objetivo de se conseguir a mxima transferncia de
potncia. Alm disso, o rudo trmico introduzido por Rg aumenta a figura de rudo do
transistor e reduz a Fmax (frequncia que o ganho de tenso mximo disponvel do
dispositivo igual a 1), o qual um importante parmetro no projeto de circuitos de
Radio Frequncia, juntamente com a frequncia de transio Ft; a frequncia na qual o
ganho de corrente do dispositivo igual a 1.
Outro componente importante que quase todos os modelos compactos
implementados em simuladores de circuitos comerciais no levam em conta a
resistncia do substrato. Na verdade, os efeitos do acoplamento de substrato atravs das
junes de fonte e dreno e essas componentes de resistncia de substrato desempenham
um papel importante na contribuio para a admitncia de sada, logo, a incluso dessas
componentes de substrato em um modelo RF se faz necessrio. Um modelo MOSFET
sem os componentes de resistncia do substrato no possibilita prever a dependncia ou
o comportamento em frequncia da admitncia de sada do dispositivo, portanto, a
27

simulao com esse modelo ir apresentar resultados de simulao no confiveis da


admitncia de sada quando a frequncia de operao do dispositivo estiver em um
intervalo acima de 1 gigahertz.

3.1 Efeitos No Quase Estticos (NQS - Non-Quasi-Static models)

Sabe-se que em altas frequncias o modelo quase esttico (quasi-static model) do


transistor MOS no pode ser utilizado, pois o mesmo no considera o tempo de resposta
para a formao ou alterao do canal do transistor aps a aplicao de uma
polarizao. Porm, antes de utilizar o modelo no quase esttico (NQS), deve-se
conhecer quais as causas e efeitos so considerados em sua formulao.
Para os componentes intrnsecos dos transistores, em geral, assume-se que cada
terminal consiste de uma fonte DC e uma componente senoidal, como na Figura 3.1.
Pode se supor, inicialmente que apenas uma tenso de pequeno sinal diferente de zero
no tempo. Se Vs est variando lentamente, a carga da camada de inverso tem tempo
para seguir sem praticamente nenhum atraso, onde tal efeito pode ser modelado
conectando um capacitor Cgs entre a fonte e a porta do transistor. No entanto, se a
variao de Vs muito rpida, a inrcia da camada de inverso deixa de ser
insignificante, e o efeito (mudana na carga da porta) vir aps a causa (mudana na
tenso da fonte). Um efeito similar ser observado entre o dreno e a porta, bem como
entre a fonte e o dreno no substrato.

vgs

Vs
iG

iS iD
+++++++++++++++++++++ +++

vs vd

Vs Vd

iB

vb

Vb

Figura 3.1: Transistor intrnseco com fontes de polarizao DC e fontes de tenso de


pequenos sinais (Tsividis, 1999).
28

Considerando agora uma tenso na porta, se Vg est variando muito rpido, a carga
na camada de inverso no tem tempo o suficiente para responder, logo a admitncia
Ydg, que modela esta resposta, ser pequena. Alm disso, o ngulo desta admitncia
deve ser significante e negativa, por causa do atraso entre a causa (a variao na tenso
da porta) e o efeito (a variao na corrente de dreno). E finalmente, observaes
similares podem ser consideradas para efeitos da tenso de substrato na carga da
camada de inverso.
Todos esses efeitos sero observados se a frequncia de operao exceder o limite
de operao do modelo quase esttico. Este limite proporcional a , o qual se torna
proporcional a na ausncia da velocidade de saturao. Um modo de modelar a
velocidade de saturao em frequncias acima do limite (a principio) dividir o
transistor em sees ao longo do canal, cujo comprimento de cada uma escolhido de
forma que, para ele, o modelo quase esttico possa ser usado. A combinao dos
modelos de todas as sees ser ento o modelo vlido para todo transistor na
frequncia de interesse. Como afirmado por (Tsividis, 1999), toda a anlise matemtica
feita neste sentido j est bem estabelecida na literatura, logo, no far parte do escopo
deste trabalho.

3.2 Modelamento em RF

Normalmente, o modelamento de MOSFETs em RF remete-se a frequncias acima


da frequncia de transio (cutoff) do dispositivo. Para essas aplicaes, o modelo NQS
de pequenos sinais torna-se indispensvel para a parte intrnseca. No entanto, a parte
extrnseca no deve ser esquecida. Efeitos distribudos podem ser modelados usando
aproximaes.
Usualmente, em dispositivos de canal curto e longo que apresentam efeitos no
quase estticos, o modelo NQS utilizado para a parte intrnseca, cujas resistncias so
aquelas das regies de dreno, fonte, porta e substrato, como por exemplo, na Figura 3.2,
onde pode ser observado que, cada resistncia dividida em subresistncias conectadas
a um n comum, de modo que, as capacitncias apropriadas sejam conectadas a este n.
29

Rge4

Rge1 Rge3

Cgse Rge2 Cgde


g
Parte intrinseca de
um circuito
s d
s equivalente de d
Rse1 Rse2 pequenos sinais Rde2 Rde1
NQS Cgbe
b
Csde

Cbse Cbde

Rbe2

Rbe1 Rbe3
Rbe4

Cbb
b
b'

Figura 3.2: Modelo de pequenos sinais para um transistor completo (Tsividis, 1999).

Embora este nvel de modelamento seja bastante desejado, na prtica complicado


de ser implementado devido a dificuldade de determinar os valores destas
subresistncias. Isto particularmente verdade para as subresistncias de porta e
substrato. Nesses casos, pode-se ter de recorrer ao modelo indicado na Figura 3.3, onde
se percebe que algumas vezes, os modelos mais simples so os que devem ser
utilizados, seja omitindo alguns efeitos ou at mesmo utilizando um completo modelo
quase esttico.
Tais modelos altamente simplificados so muito teis, por exemplo, quando
parasitas extrnsecos so dominantes no comportamento do dispositivo, limitando a sua
aplicao a frequncias mais baixas do que aqueles em que o efeito de componentes
intrnsecos faria efeito. Outra utilidade seria com relao a parmetros de extrao,
cujos elementos so frequentemente atribudos qualquer valor que torne o modelo mais
prximo das medidas. Estes valores atribudos no so fsicos, porm so utilizados
para compensar as insuficincias do modelo, o que pode resultar em predies muito
diferentes do real comportamento dos componentes do sistema. Ou seja, o fato de
modelos simplificados oferecerem resultados satisfatrios em alguns casos no os torna
confiveis, muito pelo contrrio, haver casos em que estes mesmos modelos sero
totalmente falhos para predies de certos fenmenos que so encontrados em modelos
completos como o da Figura 3.2.
30

Rge

Cgse g
Cgde
Parte intrinseca de
um circuito
s d
s equivalente de d
Rse pequenos sinais Rde
NQS
b Cgbe
Cbse Cbde

Rbe

Cbb
b
b'

Figura 3.3: Modelo prtico de pequenos sinais para um transistor (Tsividis, 1999).

3.2.1 Resistncia de Porta (Rg)


Normalmente em aplicaes de RF so utilizados componentes com portas de
comprimento longo, gerando valores de largura (W) do canal bastante altos, cujos
efeitos da resistncia de porta podem ser bem significantes. Atravs da Figura 3.4b,
pode-se observar que a resistncia de porta forma uma distribuio de um circuito RC
juntamente com a capacitncia do canal da porta. Uma forma de entender este efeito
atravs da diviso do dispositivo em vrios subdispositivos, como por exemplo, a
Figura 3.4b. Onde Rge representa a resistncia de porta total, que na Figura 3.4a dada
por (W/L) R, onde R a resistncia de folha da porta. claro que a resistncia de
porta de pouca importncia para os subdispositivos que se encontram esquerda, mas
torna-se cada vez mais importante para os que esto direita. O sinal da porta dos
subdispositivos ser significativamente deslocado de fase, devido s resistncias e
capacitncias de porta sua esquerda.
Dreno
Porta
Fonte

W W W W W
m m m m m

G
Rge Rge Rge Rge Rge
m m m m m

Figura 3.4: (a) Layout de um transistor simples; (b) aproximao de conjuntos


(Tsividis, 1999).
31

Atravs de equaes bsicas e considerando m prximo de infinito, (Tsividis, 1999)


mostra que o efeito distribudo da resistncia de porta pode ser aproximado atravs de
um simples transistor, com a resistncia de porta efetiva da eq.( 43 ), cujo valor pode ser
usado no lugar de Rge no modelo de pequenos sinais da Figura 3.4b.

( 43 )

Alm de afetar a resposta em frequncia, a resistncia de porta tambm ir contribuir


com rudo, sendo que para baixas frequncias, ele poder ser modelado utilizando um
valor efetivo simples para a resistncia de porta, o qual ser novamente dado pela
equao ( 43 ). Dependendo das dimenses da geometria e da resistividade de porta,
este rudo pode em alguns casos ser significativamente maior que o produzido pela parte
intrnseca do dispositivo. Em altas frequncias o rudo da resistncia de porta tende a ser
filtrado pela capacitncia da porta, e o rudo total se aproxima do produzido pela parte
intrnseca.
Se a porta est conectada em ambos os lados como na Figura 3.5, o efeito ser
equivalente a se ter dois dispositivos, cada um com uma porta de W/2 e a resistncia de
porta com a metade do valor total em paralelo, sendo que a resistncia efetiva ser 4
vezes menor, como segue abaixo:

( 44 )

Ii
Rge

Ii
g
+
Cgs Cgb Cgd
Vgs
Io
_ gm Vgs

s b d
1/gsd

Cbd

Figura 3.5: Transistor com contato da porta em ambos os lados (Tsividis, 1999).

No projeto de layouts de circuitos analgicos/RF, frequentemente utiliza-se vrios


pequenos transistores funcionando como apenas um. Isto feito para se obter menor Rge
atravs das mltiplas portas (multi-finger), e tambm para facilitar o casamento dos
transistores com outros dispositivos.
32

3.3 Frequncia de Trabalho


H duas formas amplamente difundidas de se determinar a mxima frequncia que
um transistor pode operar, a primeira atravs da frequncia de ganho unitrio de
corrente e a segunda a frequncia de ganho unitrio de potncia . A primeira
( ) calcula-se assumindo que o transistor esteja em saturao, que o dreno seja
terminado em um curto circuito incremental e que a porta seja alimentada por uma fonte
de corrente na entrada. Atravs da aproximao do modelo na Figura 3.6, desprezando a
contribuio de realimentao da corrente de sada e a resistncia de porta Rg, temos que
(Lee, 2004):
Ii Io
rg Cgd
G D
+
Cgs gm Vgs
Vout
_

Figura 3.6: Modelo simplificado do transistor.

( 45 )

( 46 )
( )

| | ( 47 )
( )

| | ( 48 )

( 49 )
( )

( 50 )
( )

Para calcular gm, utiliza-se o modelo de primeira ordem e despreza-se Cgd. Pode-se
observar que medida que o comprimento do canal diminui, aumenta
quadraticamente (Tsividis, 1999), e em 1 ordem pode ser estimado como:
33

( ) ( )
( 51 )

Para que haja a mxima transferncia de energia, o clculo da parte da


considerao de que deve haver casamento nas terminaes do transistor. Logo, as
potncias na entrada e na carga so dadas por:

( 52 )

( 53 )

Onde:
Rg - Resistncia de porta;
Relect Resistncia do eletrodo de porta;
RNQS Resistncia associada ao efeito no quase esttico;
Resistncia de folha do polissilcio (ou do filme que compes a porta) por
quadrado;
W Largura do canal;
L comprimento do canal;
n nmero de fingers;
k = 3 ou 12 (depender da conexo da porta).

Para calcular a impedncia de carga, assume-se que a mesma igual ao valor da


impedncia de sada considerando que h casamento de impedncia e utilizando uma
fonte de teste na sada. Considerando a realimentao da corrente na sada ao se desligar
a fonte de corrente de entrada, temos que:

| |
| | | | ( 54 )

( 55 )

Substituindo as equaes, podemos ento obter :


34

( )
( 56 )

( 57 )

( 58 )

Portanto, ( 59 )

Na prtica, embora a frequncia de ganho unitrio de corrente seja largamente


utilizada, a mesma no inclui os efeitos de vrios componentes. Como consequncia da
terminao curto circuitada e da fonte de corrente, no considera a capacitncia
dreno-corpo e a resistncia de porta. Para circuitos digitais em baixa frequncia, isto
pode no ser um problema significativo, porm para circuitos de RF, faz-se necessrio
utilizar a frequncia de ganho unitrio de potncia ( ), a qual faz uso destes
dispositivos extrnsecos.

3.4 Fontes de rudo no transistor MOS

Na literatura h diversas publicaes que tratam especificamente das fontes de rudo


intrnsecas ao transistor MOS em altas frequncias, bem como sua influncia em blocos
de RF como o LNA. Nesta seo sero comentadas as principais fontes de rudo: o
rudo shot, o rudo flicker e o rudo trmico, apontado por alguns autores como um fator
determinante para se obter bons resultados de figura de rudo (Shaeffer e Lee, 1997).
Basicamente, o rudo trmico causado pela agitao trmica dos eltrons livres nos
semicondutores, esta agitao caracteriza-se como um movimento aleatrio traduzido
em forma de corrente eltrica. Contudo, as fontes de rudo trmico associadas ao um
transistor podem ser divididas em duas classes: intrnsecas e extrnsecas. A primeira
classe composta pelo rudo do canal e pela corrente de rudo induzida na porta. A
segunda refere-se ao rudo devido aos componentes resistivos parasitas presentes no
transistor, seja no dreno, na fonte, na porta ou no substrato.
35

3.4.1 Rudo no canal

O rudo trmico gerado pelos portadores no canal tambm conhecido como rudo
de difuso, por sua origem fsica. Geralmente este rudo representado como uma fonte
de corrente entre dreno e fonte do transistor (Figura 3.7).
G D

Cgs gm Vgs 2
i d

Figura 3.7: Modelo simplificado do transistor MOS em saturao com fonte de rudo
no canal.
Na eq. ( 60 ) o rudo no canal representado pelo valor mdio quadrtico da
corrente de rudo.
( 60 )
Onde:
- constante de Boltzmanns.
T - temperatura;
- coeficiente de rudo trmico do canal;
- condutncia dreno-fonte sem polarizao (VDS = 0);
- faixa de frequncia de medida.

3.4.2 Rudo induzido na porta

Este rudo trmico induzido pelas flutuaes geradas pelo rudo do canal devido
seu acoplamento capacitivo do xido de porta. Observa-se na Figura 3.8 que estes
rudos, de canal e de porta, possuem uma correlao devida sua mesma origem.
G D

2 Cgs gm Vgs 2
i g i d

Figura 3.8: Modelo do transistor MOS com rudo devido resistncia de porta.
36

O modelo utilizado uma fonte de corrente entre a porta e a fonte, a qual pode ser
representada pela eq. ( 61 ).

( 61 )
| |

( 62 )

Onde:
- coeficiente de rudo trmico na porta;
fator de correlao ( );
capacitncia porta-fonte;
capacitncia porta-fonte.

3.4.3 Rudo devido aos componentes resistivos parasitas

O rudo causado pelas resistncias parasitas pode ser estimado utilizando a equao
tradicional de resistncias em equilbrio trmico.

( 63 )

O modelo utilizado uma fonte de corrente em paralelo com a resistncia parasita


, de forma que pode representar a resistncia parasita do dreno, da fonte, da
porta ou do substrato.

3.4.4 Rudo Shot

Este rudo causado pela flutuao de corrente que cruza uma barreira de potencial,
ocasionando uma corrente de fuga no canal. A fonte de rudo equivalente representada
pela eq. ( 64 ) (Razavi, 2000).
( 64 )
Onde:
valor RMS da corrente de rudo;
carga do eltron ( );
corrente DC em amperes.

Geralmente a contribuio deste rudo relativamente pequena, sendo considerada


apenas quando a impedncia ligada a fonte do transistor possuir um valor elevado.
37

3.4.5 Rudo Flicker ou 1/f

Este rudo originado principalmente por contaminao e imperfeies do xido, as


quais causadas por portadores aleatrios no canal. Como sua variao inversamente
proporcional frequncia, este rudo tambm conhecido como rudo 1/f. Sua
representao dada pela eq. ( 65 ) (Lee, 2004).

( 65 )

Onde:
constante dependente do processo;
capacitncia do xido;
transcondutncia do transistor.

A influncia deste rudo diminui para transistores MOS com canais mais largos,
onde h maior capacitncia e menor variao. No entanto, este rudo tambm pode ser
minimizado atravs de processos de fabricao com altos padres de pureza, o que
reduz a constante , a qual diretamente proporcional fonte de rudo. Deve-se
tambm considerar que esta constante 50 vezes maior em transistores NMOS se
comparada a constante em transistores PMOS (Lee, 2004).
38

4 AMPLIFICADOR DE BAIXO RUDO - LNA

4.1 Caractersticas bsicas do LNA


Em um sistema de recepo sem fio, o fraco sinal recebido pela antena deve ser
amplificado de forma que haja uma deteco adequada com posterior processamento.
Alm disso, em sistemas deste tipo, h uma srie de dispositivos em cascata que
contribuem com um rudo adicional, o qual potencialmente amplificado ao longo do
caminho. Nesse contexto, o LNA o bloco que tem a funo de fornecer ganho
suficiente aos baixos nveis de potncia que chegam antena, sem degradar a relao
sinal-rudo (SNR) e sendo capaz de sustentar grandes sinais com baixa distoro e baixo
consumo de potncia quando necessrio.

( 66 )

De acordo com a frmula de Friis's acima, o Fator rudo total de um sistema com
estgios em cascata dominado pelo Fator Rudo (F1) e pelo ganho (G1) do primeiro
estgio. Logo, pode ser especificado, de forma bsica, que a funo do amplificador de
baixo rudo ser a fonte de ganho de sinal suficiente para superar o rudo das fases
seguintes, e paralelamente, produzir o mnimo de rudo possvel.

4.1.1 Especificaes
Ao se projetar um LNA, a primeira providencia modular o canal de entrada do
sinal para a aplicao de recepo desejada, de forma a definir suas especificaes. Isso
feito em termos de uma srie de parmetros e pode variar bastante de acordo com o
tipo de projeto. O baixo nmero de componentes existentes no projeto de um LNA pode
aparentar uma falsa simplicidade do projeto, no entanto, a grande dificuldade est no
alto compromisso existente entre os distintos parmetros das especificaes do projeto.
Normalmente, em um sistema de recepo (Figura 2.1), o LNA o bloco posterior
ao da antena (ou do filtro), o que significa a necessidade de casar a impedncia de
entrada com um valor especfico (geralmente 50 ohms) que garanta a mxima
transferncia de potncia e um bom isolamento do sinal reverso. Alm disso, por ser um
circuito de natureza no linear, que aps receber excitaes fracas na entrada, pode vir a
gerar diferentes efeitos no desejados, o LNA tambm deve considerar a linearidade
como um importante fator de projeto. Logo, este um bloco que no apenas amplifica
sinais fracos adicionando o mnimo de rudo, ele deve tambm manter-se linear ao
receber sinais fracos na presena de sinais fortes, evitando componentes indesejveis
para o sistema de RF.
39

Em resumo, as principais metas a serem obtidas no projeto de um LNA so:


Mximo ganho;
Mnima figura de rudo;
Alta linearidade;
Casamento na entrada e na sada;
Isolamento do sinal reverso e;
Baixo consumo de potncia quando necessrio.

Entretanto, de modo que o compromisso entre estas especificaes seja satisfatrio,


deve haver uma boa caracterizao dos dispositivos analgicos, que infelizmente ainda
deixa a desejar em tecnologias CMOS padro.
Tal caracterizao est relacionada com a preciso dos modelos dos dispositivos,
que por sua vez est relacionada com a boa caracterizao fsica dos efeitos que
dominam os dispositivos em RF. Estes modelos devem considerar o comportamento AC
e DC, de linearidade, extrao de parmetros, variaes de temperatura, fontes de rudo,
bem como as tolerncias do processo (Razavi, 1998) (Cheng, et al, 1998) (Tsividis,
1999) (Tsividis e Suyama, 1994).

Casamento de Impedncia

Rudo

Ganho Compromisso Dissipao de Potncia

Linearidade

Frequncia de Trabalho LNA

Figura 4.1: Compromisso dos parmetros no projeto de um LNA.

4.1.2 Configuraes de LNAs


Basicamente, h dois tipos de arquitetura para LNA's em tecnologia CMOS, uma
com apenas uma sada e outra com sada diferencial. A Figura 4.2 exemplifica estas
arquiteturas de modo simplificado.
40

a) b)
Rc Rc Rc

VS1 VS2
VS
VS = VS1 VS2

Ve Ve - Ve

I
2I

Figura 4.2: Arquiteturas de (a) Sada nica e (b) Diferencial.

No caso de circuitos com uma nica sada (Figura 4.2a), o ganho de tenso dado
por:

( 67 )

Em inverso forte, a transcondutncia tem uma relao quadrtica com a corrente :

( 68 )

onde:
transcondutncia do transistor MOS, em inverso forte;
W - largura do canal;
L - comprimento do canal;
mobilidade de eltrons no canal;
- capacitncia por unidade de rea do capacitor de placas paralelas formado pelo
eletrodo da porta e canal;
- corrente pelo dispositivo.
Para circuitos diferenciais (Figura 4.2b), a polarizao do amplificador diferencial
deve ter o dobro de corrente do que a utilizada por um circuito de sada simples, de
modo a se obter o mesmo ganho com transistores de mesmas dimenses. Isto
caracteriza uma grande desvantagem com relao a consumo de potncia, no entanto,
faz-se necessrio no sentido de que cada parte do circuito diferencial possua a mesma
corrente do circuito de sada simples.
H casos em que a necessidade de um sinal diferencial adiciona outra desvantagem a
este tipo de arquitetura, pois um novo elemento deve ser adicionado ao sistema, nesse
caso o balun, o qual dar a defasagem do sinal proveniente do estgio anterior (filtro ou
antena). Este elemento causa perdas adicionais no sistema, contribuindo assim com a
figura de rudo total do mesmo.
41

Para alcanar a mxima transferncia de potncia do sinal necessrio que se faa o


casamento de impedncia, o qual pode ser interno ou externo. A dificuldade em realizar
este casamento devido capacitncia intrnseca de entrada dos transistores MOS.
Encontra-se na Figura 4.3 as principais configuraes de LNA para casamento de
impedncia que podem ser usadas com sada simples ou diferencial. Estas topologias
so conhecidas como: Terminao Resistiva, Terminao 1/gm, Realimentao
Resistiva e Degenerao Indutiva.
Rf

Lg
RS
RS

R1
R1 LS

a) b) c) d)

Figura 4.3: Casamento de impedncia: (a) Terminao Resistiva; (b) Terminao


1/gm; (c) Realimentao Srie; (d) Degenerao Indutiva.

A primeira topologia (Figura 4.3a), utilizada em (Sheng, et al, 1996), fornece um


bom casamento de entrada para faixas largas, porm h uma grande degradao no
ganho e na figura de rudo do LNA devido a utilizao de uma terminao resistiva, que
atravs de seu prprio rudo trmico aumenta a figura de rudo do circuito e atenua o
sinal. Uma aproximao do fator rudo F, desprezando o rudo induzido na porta e
usando o modelo simples de baixa frequncia mostrado na Figura 3.7, pode ser expresso
como (Ge e Mayaram, 1998):

( 69 )

Observa-se na segunda topologia (Figura 4.3b), utilizada em (Houston e Read,


1969), a utilizao da fonte de um transistor MOS porta comum como terminao de
entrada, onde atravs da seleo apropriada de suas dimenses e da corrente de
polarizao, pode-se obter a impedncia necessria para o casamento. Para bandas
estreitas gerado um bom casamento, onde a impedncia vista pela fonte 1/gm. No
entanto, analisando as equaes abaixo, visto que a figura de rudo inversamente
proporcional ao comprimento do canal do transistor, onde teoricamente, a figura de
rudo j possui um valor mnimo antes mesmo de qualquer tentativa de se realizar
alteraes de valores dos componentes. Para dispositivos de canal longo a figura de
rudo mnima 2.2dB ( e ) e para dispositivos de canal curto 4.8dB
( ).
Considerando que a tendncia na evoluo da microeletrnica a contnua
diminuio do tamanho do canal, esta topologia se torna menos atrativa em projetos que
faz necessrio o uso de tecnologias menores. Outro fator importante a linearidade, que
bastante pobre para esta topologia.
42

( 70 )

onde:
NF - limite inferior da figura de rudo para o transistor;
- transcondutncia do dispositivo;
O Fator rudo desta topologia pode ser expresso como:
( 71 )

A terceira topologia (Figura 4.3c), utilizada em (Benton, 1992) e (N. Sheng, 1991),
faz uso da tcnica de amplificao com realimentao resistiva, a qual resulta em um
projeto bastante linear e com relativa insensibilidade a elementos parasitas da rede de
casamento de entrada. Entretanto, necessita-se de uma alta transcondutncia para se
obter ganho, o que ocasiona um maior consumo de potncia, no sendo possvel
remediar com tcnicas de sintonia LC (para tentar minimizar a potncia) por se tratar de
um projeto tpico de banda larga, alm de aumentar a figura de rudo devido o uso de
resistores. Normalmente esta tcnica utilizada em circuitos de banda larga que
necessitam de um bom casamento de impedncia, onde consumo de potncia no seja
um fator determinante. O fator rudo para esta topologia, assumindo o casamento de
impedncia, pode ser expresso como:

( 72 )

onde so as condutncias associadas aos resistores .


A ltima topologia, chamada de degenerao indutiva (Figura 4.3d), utiliza
indutores conectados fonte do transistor de amplificao para gerar a parte real
desejada na impedncia de entrada. O amplificador fonte comum necessita de uma
sintonia de dreno, tornando esta configurao tipicamente estreita. Sua maior vantagem
a possibilidade de poder controlar o valor da parte real da impedncia, o que pode ser
feito atravs da escolha de indutores adequados a cada projeto.

Vant LG
i D
Zin
Ii
LG Cgs gm Vgs
Vant
M1

RS

LS LS

a) b)

Figura 4.4: Configurao degenerada por fonte com transistor MOS: (a) Circuito; (b)
Modelo simplificado para o calculo de Zin.
43

4.1.3 Funcionamento de uma topologia bsica


Dentre as quatro solues bsicas encontradas na literatura, a topologia com
degenerao indutiva a que apresenta melhor desempenho para LNAs de banda nica
com relao a rudo, isto devido ausncia de resistores geradores do mesmo. Uma
simples anlise da impedncia de entrada usando transistor MOS (Figura 4.4a/b),
mostra que:
para ( 73 )

( 74 )

( 75 )

onde:
tenso de sada da antena e vista na entrada do LNA ;
Ls, Lg e Cgs so calculados para estar em ressonncia na frequncia ;

Logo, ( 76 )

E a impedncia de entrada pode ser escrita como:


( 77 )

Onde a frequencia de ganho unitrio de corrente.


importante ressaltar que o clculo acima foi realizado desprezando os valores das
resistncias associadas aos indutores (as quais possuem valores considerveis em
indutores on-chip) e a resistncia de folha da porta. Para o modelo da Figura 4.4b, o
fator rudo para esta topologia dado por (Shaeffer e Lee, 1997):
( 78 )
44

5 LNA MULTIBANDA

Nos ltimos anos, tem havido um crescente mercado para transceptores que atuam
em vrios padres sem fio. A maioria deles tenta maximizar a partilha de hardware para
salvar a rea do chip, custo e consumo de energia. Atualmente, h algumas solues
wideband e multibanda existentes, sendo que cada uma possui uma tcnica especfica
para solucionar um certo tipo de problema para um determinado projeto. Como na
maioria dos problemas de engenharia, uma experincia baseada em habilidades e
intuies til para um projeto bem sucedido. Contudo, faz-se necessrio a busca de
tcnicas utilizadas anteriormente para que se possa obter tal base de conhecimento
necessrio. Dentre as solues encontradas na literatura, segue na prxima seo as
mais utilizadas atualmente.

5.1 Tipos de LNA Multibanda

No incio principalmente, para se atingir uma implementao dual-band (duas


bandas de frequncia distintas), utilizava-se duas cadeias de recepo, onde era utilizada
uma chave para selecionar uma das frequncias (Wu e Razavi, 1998). Essa abordagem
geralmente degrada a figura de rudo (NF) devido perda de insero ocasionada pela
chave. A eficincia desta soluo degradada pelo fato de que apenas uma banda pode
ser selecionada por vez. Um exemplo desta soluo mostrado na Figura 5.1.

Figura 5.1: Exemplo conceitual de um receptor multibanda (Wu e Razavi, 1998).


45

Outra abordagem surgiu com a necessidade de diminuir a rea que era consumida
pela soluo anterior. Ela consiste em selecionar um conjunto de redes de ajuste usando
uma chave (Lavasani, Chaudhuri e Kiaei, 2003). Porm, suas desvantagens se devem
principalmente a mudana no caminho do sinal e, comparada com solues atuais, a
rea consumida pelos conjuntos de redes de ajustes ainda demasiadamente grande. A
Figura 5.2 mostra um exemplo desta soluo, na qual a degenerao indutiva na fonte
utilizada.

a) b)

Figura 5.2: Exemplo de soluo com conjunto de redes de ajuste usando uma chave: (a)
Pseudo LNA para trs bandas; (b) Rede utilizada para casamento de impedncia
(Lavasani, Chaudhuri e Kiaei, 2003).

Outro tipo de soluo utilizada consiste em ajustar a entrada e a sada do circuito


para diferentes frequncias por meio de filtros complexos multibanda. Porm a grande
desvantagem est na dificuldade de se implementar no chip esse tipo de filtro (Zhang, et
al, 2007). Segue um exemplo da resposta em frequncia desse tipo de soluo.

Figura 5.3: Exemplo da resposta em frequncia de filtros complexos multibanda


(Zhang, et al. 2007).
46

Atualmente, as solues mais utilizadas so para faixas largas (Wideband), nas


quais, alm de cobrir uma larga faixa de frequncia, ainda possui alta linearidade. Sua
caracterstica de banda larga proporciona a vantagem da no utilizao de chaves que
selecionem a banda desejada. Entretanto, sua grande desvantagem o alto compromisso
entre Zin, NF e Ganho, de onde surge a necessidade de tcnicas para desacoplar estas
variveis. Alm disso, para esta abordagem, faz-se necessrio uma alta transcondutncia
para se obter ganho e baixo rudo, o que dificulta o projeto, pois gm j determinado
por Zin. Na Figura 5.4 mostrado um exemplo da resposta em frequncia desse tipo de
soluo (Kim, Jung e Lee, 2005).

a) b)

Figura 5.4: exemplo da resposta em frequncia de LNAs Wideband: Medida e


simulao de: (a) Parmetros-S; (b) Figura de Rudo (Kim, Jung e Lee, 2005).

Outra soluo bastante utilizada atualmente faz uso de redes passivas, as quais so
usadas para criar uma transcondutncia caracterstica de um dispositivo ativo, a fim de
se obter o ganho necessrio e o casamento de impedncia simultaneamente nas faixas de
frequncias desejadas, sem o uso de chaves, e permitindo que o dispositivo possua uma
performance otimizada para cada banda de frequncia. Como normalmente acontece em
receptores de banda simples, o primeiro estgio de ganho em um receptor multibanda
simultneo tambm o LNA.
Assim como LNAs tradicionais de banda simples utilizam um estgio de transistor
simples ou cascode para fornecer a transcondutncia e combin-lo com um circuito
ressonante passivo adequado na entrada e na sada, essa abordagem modela a resposta
em frequncia, assegura a estabilidade e consegue um ganho nas bandas de interesse
(Engberg, 1995). importante observar que a transcondutncia do transistor
inerentemente banda larga e pode ser utilizada para proporcionar o ganho
correspondente a outras frequncias sem qualquer penalizao na dissipao de energia.
A desvantagem desta soluo est na complexidade de projetar um LNA com vrias
redes passivas, o que nos leva a outra desvantagem com relao LNAs de banda larga,
pois o uso de mais redes passivas ocasiona o aumento de rea do chip. Na Figura 5.5
acha-se um exemplo desta soluo e da sua resposta em frequncia.
47

a)

Av

b) S11

Figura 5.5 Exemplo de (a) LNAs Multi-banda e da sua (b) resposta em frequncia
(Engberg, 1995).

5.2 Diferentes especificaes de LNAs Wideband e Multibanda

Com o objetivo de se obter uma comparao bsica entre as especificaes dos


diferentes LNAs wideband e multibanda existentes na literatura, abaixo segue naTabela
1 as informaes adquiridas na literatura, cujos resultados de alguns trabalhos recentes
podem ser observados e analisados.
48

Arquitetura / Freq Ganho NF


Autor Aplicao Tecnologia
Caracterstica (GHZ) (dB) (dB)
(H. S. Jhon, Rede LC 0.18um 1.7 9.2 5.7
2008) ISM CMOS
Simultnea 0.8 V 2.4 12 6.4

(Li Wang, Banda varivel Multi- 0.25um 0.7 9 6.8


2006) chaveada standard BiCMOS
2.5 V 1.4 12 4.4
wireless
(Tsung-Te 0.18um 0.01-
Wideband UWB CMOS 22 7
Liu, 2005) 1.4
1.8 V
(Wang-Chi Banda varivel 0.18um 2.4 10.6 2.7
Cheng, 2006) chaveada WLAN CMOS
1V 5.2 11.5 2.9
(Youchun 0.18um 0.05-
Wideband DVB CMOS 15 2.5
Liao, 2007) 0.86
1.8 V
(Hsien-Ku 0.18um
Wideband UWB CMOS 2 11.5 14.8 3.1
Chen, 2007)
1.2 V
LTE 0.6 -0.8 17.9 2.3
(Yohan Jang, Rede LC 0.18um
WCDMA 1.9 -2.1 18.7 3.1
2009) CMOS
Simultnea SDPA
1.8 V
WiBro 2.3 -2.4 18.7 3.1
1.45 19 3.1
(Yuh-Shyan Banda varivel 0.18um
Banda L 1.68 19 3.1
Hwang, 2010) chaveada RF CMOS
CMMB 1.8 V 2.635 26.1 3.1

GSM 0.945 18 4.6


(Chyuen-Wei Multi-estgios 0.18um
WCDMA 2.4 24 4.43
Ang, 2007) e filtros CMOS
Bluetooth
1.8 V 5.25 23 4.42
WLAN

(Ben Amor. Rede LC 0.35um 0.9475 28 2.3


GSM
M, 2006) CMOS
Simultnea UMTS 2.5 V 2.14 17 2.71
(Perumana. 90nm 0.5-7 22 2.3
Wideband Multi-band
B.G, 2008) CMOS
wireless 1.2 V 4-8 24.4 2
1.85 12.9 2.11
(Yang Liu, Rede LC CDMA 0.18um
WCDMA CMOS 2.14 15.2 2.03
2009) Simultnea
Wibro 1.8 V 2.35 15.1 2.16
(Andersson. S, WCDMA 0.18um 2.45 13.1 3.7
Wideband WLAN CMOS
2003) 5.5 12.2 5.1
HIPERLAN 1.8 V
Tabela 1: Especificaes de LNAs Multibanda presentes na literatura.
49

5.3 Topologia adotada no projeto do LNA

Aps revisar na literatura as topologias mais implementadas para este tipo de


projeto, foi iniciado o processo de especificao do LNA. Levou-se em considerao o
sistema ao qual o LNA ir pertencer, e a deciso de projeto mais adequada foi a
utilizao de uma topologia diferencial com realimentao resistiva, de modo que esta
ir manter o casamento de impedncias nas terminaes, melhorar o desempenho de
rudo e obter um ganho aceitvel em toda a faixa de frequncia que ser utilizada no
sistema.
O LNA ainda utiliza tcnica de cancelamento de rudo, a qual efetivamente diminui
a figura de rudo com moderado consumo de potncia, alm da diminuio da rea total
do chip, visto que esta topologia no faz uso de indutores e tambm no utiliza o
chaveamento de bandas como tcnica.

5.3.1 Tcnica de cancelamento do rudo

Como comentado anteriormente, topologias tradicionais de LNA wideband no


alcanam valores baixos de figura de rudo (NF < 3dB) para a condio de Zin = Rs
devido o compromisso existente entre estas variveis. Por outro lado, topologias que
exploraram tcnicas de realimentao negativa global obtiveram baixos valores de NF
com Zin = Rs, porm so bastante susceptveis a problemas de instabilidade (Bruccoleri,
Klumperink e Nauta 2004).
Nesta seo apresentada a tcnica de cancelamento de rudo em banda larga, onde
possvel dissociar o Fator Rudo (F) de Zin = Rs sem a necessidade de realimentao
negativa global, sem comprometer a estabilidade e o casamento de impedncia,
variveis estas apontadas na seo 5.1 como fatores negativos para a escolha da
topologia adotada neste projeto. Basicamente isto possvel cancelando o rudo na sada
do dispositivo de casamento sem degradar a transferncia do sinal.

5.3.1.1 O Princpio do cancelamento do rudo

Ao analisar a eq. ( 79 ), referente ao fator rudo para topologias com realimentao


resistiva (Figura 5.6), observa-se que o valor terico mnimo de F maior ou igual a
, sabendo-se que . Sendo este o grande compromisso desta topologia,
pois teoricamente, para se alcanar suficiente ganho e baixo fator rudo, os valores de
e devem necessariamente ser altos, impossibilitando o projeto.
( 79 )

No entanto, sabe-se que um MOSFET em saturao pode ser modelado como uma
fonte de corrente controlada por tenso com transcondutncia gm, e que o rudo do
canal assumido como a fonte dominante de rudo (Bruccoleri, Klumperink e Nauta,
2004).
50

I
RF
vo
in,i
vi RS
gmi

Figura 5.6: Estrutura de um amplificador com realimentao resistiva.

Logo, a fim de se reduzir o rudo do circuito, tem-se como principal objetivo o


cancelamento do rudo trmico devido resistncia do canal entre dreno e fonte do
transistor M1.

Vn,B Vs,B
IB

Vn,A Vs,A RF
B vo
in,i
RS A
gmi
vi

Figura 5.7: Tenso de (a) Rudo e (b) Sinal gerados no amplificador.

Na Figura 5.7, podemos observar que o sinal e tenso de rudo no n de entrada A e


no n de sada B, ambos esto referenciados ao GND devido a fonte de corrente .
Dependendo da relao e , uma corrente de rudo ir fluir por RF e .
Esta corrente de rudo ir causar imediatamente duas tenses de rudo nos ns A e B, os
quais possuem o mesmo sinal. Por outro lado, as tenses do sinal nos dois ns possuem
sinais opostos, pois o ganho negativo, assumindo que .
Esta diferena entre sinal e rudo torna possvel o cancelamento do rudo no
dispositivo, o qual simultaneamente soma a contribuio dos sinais. Para que isto
ocorra, necessrio um novo estgio entre o primeiro estgio e o ltimo, deste modo
criando uma nova sada, cuja tenso no ponto B somada a uma rplica negativa da
tenso no ponto A. Atravs do dimensionamento apropriado desse novo estgio
composto por dois amplificadores, um amplificador fonte comum e um seguidor de
fonte, obtm-se o cancelamento do rudo.
51

Vn,B Vs,B
a)

RF
Vn,A Vs,A +
B

-Av
RS A
gmi Vn,B Vs,B
vi

IB
RF
gm3
b) B
M3 vo

gm2
RL
RS A gm1
M1 M2
vi

Figura 5.8: (a) Estrutura de cancelamento do rudo (b) com implementao bsica
(Bruccoleri, Klumperink e Nauta, 2004).

5.3.1.2 Clculo do cancelamento do rudo

A corrente do rudo trmico do canal do transistor M1 pode ser expressa como:


( 80 )
Analisando o circuito da Figura 5.8, temos as tenses de rudo nos pontos A e B,
( 81 )

( 82 )
Atravs da anlise de pequenos sinais, temos que:
( 83 )
52

Assumindo que a resistncia de sada de infinita, ento a


impedncia de entrada e a impedncia de sada do circuito podem ser respectivamente,
( 84 )

( 85 )

Para transcondutncia do transistor , cuja condio de casamento de


impedncia, onde e , assume-se que,

( 86 )

Atravs da transcondutncia do transistor , calcula-se o ganho de tenso do


amplificador fonte comum,

( ) ( 87 )

E ignorando o efeito de canal curto do transistor , pode-se calcular o ganho de


tenso do seguidor de fonte,

( 88 )

Desta forma, a contribuio da corrente de rudo de na tenso de rudo na sada


dada por:

[ ( ) ] ( 89 )

Para condio de tenso de rudo igual a zero, , assume-se que,

( ) ( 90 )

Para que as condies de cancelamento de rudo sejam satisfeitas, ento a eq. ( 87 )


pode ser reescrita como:

( 91 )

E a tenso no sinal de sada como,

( )
[ ] ( 92 )

Portanto, o ganho de tenso total do circuito dado por,

( 93 )
53

5.3.1.3 Clculo da figura de rudo

A figura de rudo pode ser calculada atravs da contribuio da tenso do rudo de


cada fonte, cuja soma direta destas tenses representa a tenso de rudo total. Logo, o
fator rudo da Figura 5.8a pode ser expressa como:


( 94 )

Onde, , , e so as contribuies das tenses do rudo do


transistor , do resistor , dos transistores e , e da resistncia de sada,
respectivamente.

1) Contribuio de rudo do transistor


Sabe-se que a eq. ( 89 ) a contribuio da corrente de rudo de na tenso de
rudo na sada, logo, satisfazendo a condio da eq. ( 90 ), temos o rudo do
transistor totalmente compensado:
( 95 )

2) Contribuio de rudo do resistor :


A corrente do rudo do resistor pode ser expressa como:

( 96 )

Para o rudo entre o ponto A e o ponto B, assume-se que a corrente de rudo no


ponto B a mesma entre o dreno e a fonte de , o qual ser totalmente compensado.
Logo, assume-se o fluxo de corrente do rudo apenas no primeiro ponto. Atravs desta
corrente, a tenso do rudo no ponto A dada por:

( 97 )

Onde a contribuio de rudo do resistor ser dada por:


( 98 )

3) Contribuio de rudo dos transistores e


A contribuio de rudos dos transistores pode ser obtida diretamente na sada
atravs do produto entre a impedncia de sada e a tenso de rudo correspondente.
Sabendo a impedncia de sada , temos a equao para tenso de
rudo dos dois transistores,
( 99 )
54

Atravs das equaes ( 86 ) e ( 90 ), obtemos a contribuio de e

[ ] ( 100 )

4) Contribuio de rudo do resistor :


A contribuio da tenso do rudo do resistor pode ser expressa como:
( 101 )
E atravs das equaes ( 94 ), ( 98 ), ( 100 ) e ( 101 ), finalmente temos:

( 102
( ) ( )
)
( )

5.3.1.4 Anlise de linearidade

Considerando apenas efeitos de primeira ordem e condio de no linearidade fraca,


a corrente de dreno de e , pode ser dada por:
( 103 )

( 104
)

Onde significa a ordem de distoro da transcondutncia do MOSFET


(para e ), e . A tenso no ponto B pode ser calculada
pela anlise de pequenos sinais,
( ) ( 105 )
E a entrada IP3 do primeiro estgio dada por:

| | | | ( 106 )

Na eq. ( 107 ), o primeiro termo a contribuio da no linearidade da topologia


fonte comum de e o ltimo a realimentao do resistor . Onde normalmente
quando est em saturao, portanto o valor de IP3 do primeiro estgio
diminui devido .
55

[( ) ] ( 107 )

E o IP3 de entrada do circuito total :

| | | | ( 108 )

Atravs das equaes ( 93 ), ( 102 ) e ( 108 ), pode-se concluir que , e


so dependentes apenas do resistor de realimentao . Alto ganho, baixa figura de
rudo e alta linearidade podem ser alcanadas simultaneamente para valores de
suficientemente grandes. No entanto, altos valores de implicam em altos valores de
para satisfazer a condio de cancelamento de rudo, o que pode causar o aumento
do consumo de potncia.
56

6 PROJETO DO LNA, SIMULAO E PROTOTIPAO

Como comentado na seo 5.3, aps avaliar as topologias mais adequadas para este
projeto, e considerando o sistema no qual o LNA ser um bloco funcional, foi decidida
a utilizao de uma topologia diferencial com realimentao resistiva, de modo que esta
ir manter o casamento de impedncias nas terminaes, ir melhorar o desempenho de
rudo e obter um ganho aceitvel em toda a faixa de frequncia em que ser utilizada no
sistema. O LNA faz uso da tcnica de cancelamento de rudo, possui moderado
consumo de potncia e permite a diminuio da rea total do LNA por no utilizar
indutores.

6.1 Consideraes do Projeto

Nesta etapa do projeto, deve-se ter o mximo de informaes possveis do que se


espera do bloco. Estas especificaes auxiliam o projetista na tomada de decises que
sero de extrema importncia para o bom funcionamento do bloco e do sistema, por
conseguinte.
Espera-se que estes dados estejam disponveis para todos os projetistas no inicio do
projeto e com um bom nvel de detalhamento. Contudo, relativamente normal que se
inicie o projeto de um bloco sem possuir todas as suas especificaes, ou at mesmo
que estas sejam modificadas no decorrer do projeto.

6.1.1 Especificaes

Estes dados so obtidos principalmente devido ao sistema de RF que est sendo


adotado, porm algumas especificaes podem ser limitadas por outros fatores, como a
tecnologia CMOS utilizada, a fbrica (foundry), o encapsulamento, e at mesmo
equipamentos de medida disponveis e mtodos de medidas que sero utilizados podem
influenciar na construo de especificaes de blocos e sistemas RF.
Com os dados iniciais possvel iniciar o projeto do bloco, cujas primeiras decises
envolvem escolha de arquitetura, de topologia, pontos de polarizao, valores de
componentes ativos e passivos, entre outros.
57

As especificaes deste trabalho foram baseadas no estudo de um sistema de rdio


cognitivo que objeto de pesquisa no laboratrio de projetos de chips CMOS
analgicos de RF do PGMICRO/UFRGS. Apesar das especificaes deste sistema ainda
no estarem completamente definidas, foi estabelecido que o projeto do LNA deve
atender as especificaes parciais relacionadas na Tabela 2.

Descrio Especificao
Arquitetura para sada Diferencial
Fonte de Tenso 1.5V
Frequncia de Operao 50 MHZ a 1GHz
Impedncia de entrada e sada 50
Ganho de tenso > 12 dB
Figura de Rudo < 3.5dB
Coeficiente de Reflexo na Entrada (S11) < -10 dB
Coeficiente de Reflexo na Sada (S22) < -10 dB
Ponto de interceptao de terceira ordem (IIP3) > -5 dBm
Tabela 2: Especificaes do Amplificador de Baixo Rudo.

6.2 Projeto do LNA

O projeto deste amplificador de baixo rudo foi baseado na tcnica de cancelamento


de rudo apresentada em (Bruccoleri, Klumperink e Nauta, 2004). Dentre as diferenas
entre este e o projeto daqueles autores, a principal destaca-se pela arquitetura utilizada,
sendo que neste trabalho, por exigncia de especificao, foi utilizada a arquitetura
diferencial.
Nesta seo sero apresentados os estgios do LNA banda-larga, a metodologia
utilizada para dimensionamento dos transistores MOS, os valores calculados e
simulados dos componentes do circuito, bem como resultados de simulao do
esquemtico e comentrios.

6.2.1 Estgios do LNA

O circuito do LNA basicamente composto por um inversor CMOS com


realimentao resistiva, que ser acoplado por um filtro RC a um amplificador seguidor
de fonte, o qual formar a sada do circuito juntamente com um amplificador cascode.
A impedncia de entrada do circuito fornecida pelo inversor CMOS com
realimentao resistiva, o qual um estgio de ganho baseado no amplificador fonte
58

comum. Existem diferentes tipos de inversores, porm neste projeto foi utilizado o
inversor push-pull, que comparado a um amplificador fonte comum, possui menor
figura de rudo para mesma corrente, o que possvel atravs da tcnica de reuso de
corrente.
Considerando o modelo simplificado de um inversor com realimentao resistiva, e
que (Ahmed A. Youssef, 2010), o ganho e a impedncia de entrada podem ser
calculados atravs dos mesmos princpios de um amplificador fonte comum, como pode
ser observado na demonstrao abaixo.

RL
RF vout

vin
M1

Figura 6.1: Amplificador fonte-comum com realimentao resistiva.

( 109 )

( 110 )

RL

M2
vin RF vout

M1

Figura 6.2: Inversor push-pull com realimentao resistiva.


59

( 111 )

( 112 )

O acoplamento AC (corrente alternada) entre o inversor e o seguidor de fonte feito


atravs de um filtro RC passa alta. Esse acoplamento possibilita a isolao CC entre os
dois estgios, mantendo portanto as condies de polarizao inalteradas.
C

Vout/Vin
vin R vout

fc f
Figura 6.3: Circuito e resposta de um filtro RC passa-alta.

( 113 )

onde a frequncia de corte a -3dB do filtro passa-alta.

O amplificador seguidor de fonte, tambm conhecido como dreno comum,


frequentemente utilizado como um somador ou um buffer. Quando utilizado como um
buffer, ele simplesmente conduz a tenso da porta para a fonte. No entanto, neste
projeto ele utilizado como um somador, cujo modo de operao o mesmo do buffer,
porm a tenso do sinal na porta somada a um sinal j existe no dreno do prximo
estgio, neste caso um amplificador cascode.

vin
M2
vout

Rs

Figura 6.4: Amplificador seguidor de fonte.


60

O ganho de tenso do amplificador da Figura 6.4 dado por:

( 114 )

Para isolar a sada da entrada, utiliza-se o amplificador cascode mostrado na Figura


6.5, o qual tambm possui vantagens como a alta impedncia na sada e a baixa
capacitncia na entrada.
vout

vb
M2

vx
vin
M1

Figura 6.5: Amplificador cascode.


Se os dispositivos possurem as mesmas dimenses, o ganho ser igual a um. Esta
propriedade ir reduzir a capacitncia Miller originada da porta para a fonte no
transistor de entrada , o que conduzir a uma maior largura de banda.
Aps uma breve descrio de cada estgio do LNA, segue na Figura 6.6 a metade
idntica do esquemtico do circuito diferencial. Na figura as tenses de polarizao
foram omitidas.

Ib
Rac
M1b
vin RF
M3
RS Cac
vout
M1a
vb
M2b

RL
M2

Figura 6.6: Metade idntica do esquemtico do LNA diferencial.


61

6.2.2 Metodologia de projeto baseada na curva

Para o projeto do LNA, foi utilizada uma metodologia de sntese unificada, a qual
considera todas as regies de operao do transistor MOS, diferente dos mtodos
tradicionais, que geralmente consideram os transistores MOS operando em inverso
forte ou fraca.
O parmetro principal desta metodologia a relao entre a caracterstica
(razo entre transcondutncia e corrente de dreno) e a corrente de dreno normalizada
. Considerando que este projeto baseado no cancelamento de rudo, que ser
alcanado aps as condies de operao dos transistores serem devidamente atendidas,
logo este mtodo se torna uma excelente ferramenta para os clculos das dimenses dos
transistores.
A razo igual a derivada do logaritmo da corrente de dreno em relao
, a qual mxima na regio de inverso fraca e mnima quando o ponto de operao
se move para a regio de inverso forte. Feita esta anlise, observa-se mais claramente a
relao deste mtodo com a regio de operao dos transistores MOS (Cortes, 2003).

( )
( 115 )

Outro fator determinante para escolha desta metodologia que ambas as relaes,
e , so independentes das dimenses dos transistores. O que permiti
inicialmente considerar estas relaes como uma caracterstica nica de projeto, uma
vez que e dos transistores ainda so desconhecidos.
A partir das especificaes desejadas, como regies de operao, transcondutncias
e correntes de dreno, podem-se obter mais facilmente as dimenses dos transistores
(NMOS e PMOS) para aproximao de primeira ordem, a qual ser refinada atravs de
simulaes na ferramenta de projeto.

Especificaes WeL
Curva
de projeto gm/Id dos transistores
gm/Id vs Id/(W/L)
Id, gm, Zin/out MOS

Simulaes
Eltricas
DC, ganho, NF, IP3...

Figura 6.7: Fluxo de projeto utilizando a metodologia .


62

H duas formas de se obter a curva de versus , a primeira


analiticamente, onde utiliza-se um modelo para o transistor MOS, o qual ir fornecer a
representao contnua de corrente do transistor, bem como seus parmetros de
pequenos sinais em todas as regies de operao. A segunda forma, a qual foi utilizada
neste trabalho, atravs das medidas experimentais ou simuladas de um transistor da
tecnologia que est sendo utilizada. Neste trabalho, foram realizadas simulaes
eltricas do transistor para tecnologia IBM CMOS 130nm (modelo BSIM).

Para o transistor NMOS, a curva vs foi obtida da seguinte forma:


1) Curva x , para um e , relao ;
2) Clculo do para cada ponto;
3) Clculo da derivada do em relao para cada ponto;
4) Plotagem da curva versus ;
5) Mesmo procedimento para o transistor PMOS, porm com as tenses de
polarizao invertidas.

Figura 6.8: Curva simulada dos transistores NMOS e PMOS IBM 130nm.

Ainda relacionado ao mtodo acima, pode-se obter uma segunda curva adicional, a
qual considera uma importante caracterstica relacionada ao parmetro , a relao
entre versus (tenso de Early). Esta relao permite considerar o mnimo
comprimento permitido dos transistores MOS.
63

6.2.3 Dimensionamento dos dispositivos

Com o conhecimento das especificaes exigidas para o LNA, dos estgios bsicos
da topologia escolhida, das condies para cancelamento do rudo apresentadas na
seo 5.3.1 e da ferramenta para estimao de valores dos transistores MOS, possvel
realizar os clculos de primeira ordem, os quais iro fornecer os valores iniciais de
simulao e refinamento se necessrio.
Na seo 5.3.1, foi apresentado o detalhamento do mtodo de cancelamento do rudo
para topologia adotada nesse projeto. Basicamente, devem-se seguir as seguintes
condies para correta aplicao da tcnica:

1)

2)

3) ( )

Primeiramente deve-se respeitar a condio de casamento de impedncia


, por conseguinte . Esta condio determina a
transcondutncia dos transistores e atravs da equao ( 86 ),

lembrando que,

O segundo e o terceiro item iro satisfazer a condio de tenso de rudo na sada


igual zero. O valor de do resistor de realimentao foi escolhido atravs do
compromisso entre ganho, figura de rudo, linearidade e consumo de potncia. Para isto
foi desenvolvida uma rotina no software matlab aplicando as equaes encontradas na
seo 5.3.1. Esta rotina seria realimentada no refinamento de valores durante as
simulaes eltricas.
Com os valores de e definidos, pode-se encontrar o valor de :
64

( ) ( )

Para o acoplamento AC foi utilizado um filtro passa-alta com valores de resistncia


igual a e capacitncia de . Para reduzir a sensitividade do ganho e da
impedncia de entrada com relao s variaes na fonte de tenso, foi utilizado um
capacitor no valor de entre e fonte do transistor . Outro capacitor de igual
valor foi utilizado para filtrar o rudo no circuito de polarizao.
A partir da transcondutncia dos transistores j conhecida, a prxima etapa envolve
a utilizao da ferramenta para estimar os valores de e dos transistores MOS. Uma
vez que, para garantir o bom funcionamento do LNA e boa relao de compromisso
entre as especificaes, convencionou-se que todos os transistores devem operar em
inverso forte, representado por um valor igual ou inferior a 10 para na curva
versus da Figura 6.8.
Todos os transistores foram projetados para valores de comprimento de canal
mnimo permitido pela tecnologia , com exceo dos transistores dos
espelhos de corrente, cujos valores de comprimento de canal, para correto
espelhamento, devem ser pelo menos trs vezes maior que o comprimento mnimo,
sendo que o valor escolhido para este trabalho foi um para os espelhos de
corrente, os quais espelham uma corrente de .
Foram extrados os valores de primeira ordem de de todos os transistores, os
quais foram posteriormente refinados durante as simulaes eltricas. Segue abaixo uma
tabela com os valores adquiridos atravs das curvas, assim como seus valores corrigidos
via simulao.

Transistor Valores de
MOS Simulao
26 30
93 80
477 400
477 400
29 35
70 10
195 400

Tabela 3: Valores calculados e simulados para os transistores MOS.

Pode-se validar o funcionamento do circuito apenas com os valores de primeira


ordem, onde se observa o comportamento da topologia e de valores razoveis para
algumas figuras de mrito. Contudo, so extremamente necessrias algumas
modificaes, as quais so justificadas por variadas razes durante o fluxo de projeto da
65

Figura 6.7: Fluxo de projeto utilizando a metodologia Figura 6.7, seja para
alcanar maiores ganhos de tenso, menor figura de rudo, melhores casamentos de
impedncia, menor consumo de potncia ou mesmo manter estas especificaes em
variaes aceitveis durante simulaes de cornes.
Dentre os motivos para modificao dos valores dos transistores durante as
simulaes eltricas, seguem os principais:
1) Os valores iniciais de e no proporcionaram o mximo cancelamento
do rudo e um ganho de tenso de acordo com a especificao;
2) Para diminuir o consumo de potncia excessivo ocasionado pelo alto valor de
, os valores de e foram diminudos de forma que as especificaes
ainda fossem atendidas sem maiores variaes;
3) Com as variaes ocasionadas nos itens 1 e 2, o valor de era modificado de
modo a acompanhar estes pequenos ajustes e manter a condio de
cancelamento;
4) Valores dos circuitos de polarizao variaram de acordo com algumas
modificaes realizadas em outros pontos do circuito, de modo a manter todos
componentes corretamente polarizados;
5) Assim como o no item 4, os valores de componentes passivos que formavam
filtros e acopladores no circuito eram modificados afim de mant-lo dentro das
especificaes.

Segue abaixo o esquemtico completo do amplificador de baixo rudo de banda


larga operando entre as frequncias de 50MHz a 1GHZ.

Mb2 Mb3 Mb6 Mb5


C1

Mb1 Mb4
M1b Rac Rac- M1b-
RF RF-
A B B A
M3 M3-
vin Cac Cac- -vin
vout -vout
M1a M1a-

M2b M2b-

Mb7

M2a M2a- C2
Mb8

Figura 6.9: Esquemtico do LNA banda-larga para frequncias de 50MHz-1GHZ.


66

6.2.4 Ambiente de simulao

As simulaes foram realizadas atravs de uma ferramenta de EDA (Electronic


Design Automation) da Cadence Design System e do kit de projeto (design kit) da IBM
para tecnologia CMOS 130nm (IBM 8RF-DM). Durante o levantamento das figuras de
mrito para o LNA, blocos adicionais foram adicionados ao ambiente de teste para obter
maior realismo durante as simulaes.

6.2.4.1 Tecnologia CMOS IBM 130nm (IBM 8RF-DM)

O modelo fornecido pela fbrica para componentes passivos e transistores so


proprietrios e possuem caractersticas e parmetros bem caracterizados para modelar os
MOSFETs em altas frequncias. O modelo MOSFET intrnseco baseado no modelo
BSIM4 e inclui estatstica baseada no processo. Para que haja preciso em altas
frequncias, a resistncia de porta, diodos, capacitncia parasita, resistncia de linha e
resistncia de substrato foram includos no modelo RF (IBM, CMRF8SF Model
Reference Guide 2010). Os modelos utilizados para alguns dos componentes do LNA
so apresentados na Tabela 4.

Componente Modelo
Transistor NMOS nfet_rf
Transistor PMOS Pfet_rf
Capacitor (MIM) dualmimcap
Resistor (kx BEOL) kxres

Tabela 4: Modelos utilizados na simulao.

6.2.4.2 Blocos adicionais

Para se obter maior realismo dos resultados das simulaes com respeito s
condies reais de operao em que operar o circuito LNA, foram includos cinco
blocos adicionais, dos quais apenas trs realmente foram encapsulados juntamente com
o amplificador de baixo rudo, os quais so: proteo ESD (Electrostatic discharge)
para sinal de RF, proteo ESD para tenso de alimentao e os PADs. Os outros dois
blocos so utilizados para emular o componente externo chamado balun e o efeito
causado pelo fio de ligao (wirebond) do chip com o encapsulamento.
Como o LNA deste trabalho um dispositivo de entrada diferencial, logo se faz
necessrio o uso de um componente externo conhecido como balun, cuja funo neste
caso converter o sinal nico de entrada em um sinal diferencial e vice-versa. Neste
projeto o balun foi emulado como um componente ideal durante as simulaes na
ferramenta EDA.
67

A forma mais simples de modelar o efeito do wirebond atravs de trs


componentes passivos, um resistor em srie com um indutor e um capacitor para a
referncia terra. Os valores destes componentes foram retirados das informaes
fornecidas pela organizao americana MOSIS (MOSIS 2010), a qual indica que, para o
encapsulamento utilizado neste trabalho, os valores so: resistor de , indutor de
e capacitor de A Fig. 6.10 mostra o sub-circuito utilizado para
modelar a fiao externa (wirebond).

R L

Figura 6.10: Modelo eltrico bsico do wirebond.

O PAD e a proteo ESD so blocos proprietrios contidos na biblioteca disponvel


da fbrica CMOS utilizada neste design. Os mesmos foram redimensionados de acordo
com as especificaes de projeto, sendo que o primeiro foi dimensionado com o mnimo
valor permitido para compor um anel de PADs compatvel com o encapsulamento de 64
pinos. O segundo composto por um bloco com dois diodos e outro com um Clamp
DC, os quais foram dimensionados de acordo com o compromisso entre capacitncia e
corrente atravs de simulaes onde eram aplicados pulsos de 2kV, padro de descarga
eletrosttica tipo HBM (Human-body model). Segue na Figura 6.11 a topologia de
proteo utilizada.

Pulso Negativo
Vdd

Circuito
Power
I/O Interno
Clamp
- LNA -

Pulso Positivo
Gnd

Figura 6.11: Topologia do circuito de proteo ESD.


68

6.2.5 Resultados de simulao do esquemtico

Para que a topologia e os clculos apresentados possam ser validados, apresentado


nesta seo um conjunto de simulaes para comprovar adequadamente o desempenho
do esquemtico do LNA projetado. Para isto, foram utilizadas ferramentas e
configurao de teste apresentadas na seo 6.2.4.
A configurao de testes para simulaes eltricas apresentada na Figura 6.12, a
qual composta por uma fonte de tenso, fontes de sinal RF e suas respectivas cargas
de , baluns na entrada e na sada, protees ESD para sinais de RF e tenso de
alimentao, assim como os blocos que emulam o comportamento dos wirebonds.
Para este trabalho foram realizadas simulaes DC e AC no ambiente de projeto
analgico (Analog Design Environment) da ferramenta EDA, a qual possui um mdulo
especfico para simulaes de RF, chamada SpectreRF, onde foram feitas as simulaes
de ganho de tenso, figura de rudo, parmetros de espalhamento, estabilidade e
linearidade.

Figura 6.12: Configurao de testes para simulao.

6.2.5.1 Anlise DC

Como comentado na seo 6.2.3, todos os transistores foram projetados para operar
na regio de saturao, assim como em regime de inverso forte. Para uma alimentao
de o consumo de potncia simulado foi de , considerado um valor
elevado para aplicaes mveis. Este valor decorre da arquitetura diferencial do
circuito, da escolha de acoplamento de sada a uma carga de impedncia muito baixa
(50 ), e da susceptibilidade da topologia ao maior consumo de corrente, como
comentado na seo 5.3.1.
69

6.2.5.2 Ganho de tenso

O ganho de tenso pode ser adquirido por simulao eltrica e apresentado de


diferentes formas; neste trabalho ele de foi adquirido atravs da simulao dos
parmetros de espalhamento (S Parameters) na ferramenta SpectreRF. Observa-se na
Figura 6.13 que para toda a banda de interesse (50MHz a 1GHz) o ganho esteve acima
de , o que significa uma margem de com relao especificao
original do projeto.

Figura 6.13: Ganho de tenso do LNA para simulao do esquemtico.

6.2.5.3 Figura de Rudo

Assim como o ganho de tenso, a figura de rudo tambm foi extrada da simulao
dos parmetros de espalhamento, atravs da funo NF do simulador. Atravs da
anlise da Figura 6.14, confirma-se que a figura de rudo est abaixo de para a
banda de interesse, sendo que, para frequncias acima de ela se encontra entre
e , o que significa uma margem de 50% da especificao de .
70

Figura 6.14: Figura de rudo do LNA para simulao do esquemtico.

6.2.5.4 Coeficientes de Reflexo S11 e S22

Novamente, atravs da simulao eltrica dos parmetros de espalhamento foram


extrados os coeficientes de reflexo na entrada (S11) e na sada (S22) do amplificador.
Na Figura 6.15 so apresentados valores de S11 e S22 menores que para a
banda de interesse, indicando um bom casamento de impedncia para cargas de na
entrada e na sada.
71

Figura 6.15: Coeficientes de reflexo do LNA para simulao do esquemtico.

6.2.5.5 Linearidade: IP3 e P1dB

Para anlise de linearidade so extrados o ponto de interceptao de 3. ordem e o


ponto de compresso de . O primeiro obtido atravs do teste de dois tons
utilizando a funo PSS do SpectreRF, o qual tambm utilizado para o P1dB, porm
sem a necessidade de dois tons.
De acordo com as especificaes, o ponto de interceptao medido com relao
entrada (IIP3) deve ser maior que , e sabe-se atravs da equao ( 18 ) que o
ponto de compresso deve estar em torno de abaixo de IP3. Logo, pode-se
observar que ambas figuras de mrito (indicadas por pontos na Figura 6.16 e Figura
6.17, respectivamente) esto de acordo com as especificaes.
importante ressaltar que o IP3 varia de acordo com a diferena das frequncias
utilizadas no teste de dois tons, cuja figura de mrito bem aceita no mercado e no
meio cientfico. No entanto, na literatura dos LNAs, os autores diferem dos pontos de
medidas, no raramente para mesmas aplicaes, o que pode por muitas vezes tornar
comparaes de ponto de interceptao de 3 ordem incorretas se esta separao em
freqncia dos dois tons de teste no for levada em considerao.
72

Figura 6.16: IP3 do LNA para simulao do esquemtico.

Figura 6.17: P1dB do LNA para simulao do esquemtico.


73

6.2.5.6 Estabilidade: Kf e B1f

Assim como outras medidas, a estabilidade pode ser comprovada atravs da


simulao dos parmetros de espalhamento, utilizando as funes Kf e B1f no
simulador, as quais representam respectivamente o fator K e Delta (). Ao analisar a
Figura 6.18 e a Figura 6.19, pode-se afirmar que o circuito deste trabalho
incondicionalmente estvel, pois atende s condies de estabilidade da equao ( 31 ),
onde deve ser maior do que 1 e delta menor do que .

Figura 6.18: Fator K do LNA para simulao do esquemtico.


74

Figura 6.19: Delta do LNA para simulao do esquemtico.

6.2.5.7 Simulao de corner e Monte Carlo

Simulaes de corner foram realizadas para fornecer respostas rpidas do


funcionamento do circuito para diferentes combinaes dos extremos do processo, bem
como a variao de itens externos ao circuito, como a fonte de tenso e temperatura do
ambiente. Segue na Tabela 5 as variveis que foram utilizadas nas simulaes, e os
resultados de extremos na Tabela 6.

Parmetro Valores
Temperatura -20 a 80C
Fonte de tenso 1,4 a 1,6V
Processo ss, sf, fs e ff

Tabela 5: Parmetros de simulao de condies-limite (corners).


75

Parmetro Mnimo Mximo


Ganho de tenso (dB) 11,87 16,32
Figura de rudo (dB) 1,26 4,27
S11 (dB) -16,86 -8,99
S22 (dB) -17,22 -9,54
Consumo (mW) 30,3 69,81
Fator K 5,3 396,9
Delta 0,91 1,11
Tabela 6: Resultados da simulao de corners do LNA.
Como podem ser observados, com exceo do fator K, todos os parmetros ficaram
fora das especificaes em alguma condio-limite particular, mesmo que
minimamente. Sabe-se que esses valores so resultado de raras situaes particulares
nas quais o circuito estar inserido. Porm, na prtica adotada pela indstria de circuitos
integrados, importante que o projeto de um circuito integrado esteja sempre dentro das
especificaes para todos os corners de processo, temperatura e alimentao
especificados no limite.
Com relao simulao de Monte Carlo, sua realizao tem o objetivo de simular
estatisticamente a influncia do processo de fabricao no desempenho final do projeto,
podendo ser analisado em apenas uma frequncia ou em uma banda desejada para
verificar a conformidade do projeto com suas especificaes. Os modelos de simulao
contm dois tipos de variao estatstica, variao global e mismatch. A primeira
considera as variaes que podem ocorrer de um chip para outro, de uma pastilha para
outra ou de um lote de wafer para outro lote. A segunda considera as variaes nas
caractersticas do dispositivo que podem ocorrer dentro de um mesmo chip para
componentes muito prximos fisicamente.
No caso deste trabalho, foram realizadas simulaes com as duas variaes para
1000 pontos de simulao. Seguem os resultados na Tabela 7, e como ilustrao, a
representao grfica atravs de histograma do ganho e da figura de rudo na Figura
6.20. Nota-se tambm uma diferena entre estes resultados e os resultados de
simulaes em casos tpicos. Isto se deve ao descasamento dos dispositivos, afetando
principalmente os espelhos de corrente e o par diferencial.
Parmetro Mnimo Mximo
Ganho de tenso (dB) 14,23 15,3
Figura de rudo (dB) 1,75 6,17
S11 (dB) -12,67 -10,63
S22 (dB) -12,44 -10,46
Consumo (mW) 46,59 46,59
Fator K 12,05 349,1
Delta 0,998 1,051
Tabela 7: Resultados da simulao de Monte Carlo do LNA.
76

Observa-se que, diferente da simulao de corners, apenas o Delta e a figura rudo


ficaram abaixo das especificaes, e que o consumo de potncia permaneceu inalterado
para as rodadas de simulao Monte Carlo (MC), o que pode ser justificado pela no
variao da fonte de tenso. Apesar da diferena de resultados entre corners e Monte
Carlo, seus resultados iro depender do projeto e da tecnologia CMOS utilizada. Neste
trabalho foi adotada a boa prtica de projeto em que a simulao de ambas situaes
(corners e de variao estatstica por simulao MC) oferece valores limites e tambm o
comportamento estatstico da funo densidade de probabilidade, sempre que
necessrio.

a) b)

Figura 6.20: Histograma do ganho (a) e da figura de rudo (b).

6.2.5.8 Anlise de resultados das simulaes do esquemtico

Com base nos bons resultados apresentados nas simulaes do esquemtico do


LNA, pode-se afirmar que a topologia foi validada com algumas ressalvas para as
especificaes indicadas. Apesar de a topologia apresentar-se adequada, modificaes
seriam necessrias para que a mesma venha a consumir menos potncia e para que
possa atingir a totalidade das especificaes, tanto nas simulaes de corners quanto de
Monte Carlo.

6.3 Prototipao

Nesta seo apresentada a ltima etapa do projeto, onde o layout completo do


LNA integrado e as simulaes eltricas ps-layout so realizados. Cabe ressaltar que
apesar de ser a ltima etapa, dependendo dos resultados de simulao, h a
possibilidade de o projetista retornar para as primeiras etapas do projeto, revendo
aspectos da especificao, da configurao do LNA no sistema, da arquitetura e da
topologia do circuito eltrico.
77

6.3.1 Consideraes de Layout


O layout consiste de blocos geomtricos desenhados com o auxlio da ferramenta
EDA (Cadence), cujo desenho formar as mscaras utilizadas no processo de fabricao
do circuito integrado. Para criao do layout necessrio um conjunto de regras
vinculado ao processo, cujas diversas dimenses mnimas e mximas, overlaps e
distncias mnimas so estipuladas pela empresa fabricante do chip. No caso deste
trabalho, as regras de layout obedecidas foram fornecidas pela empresa IBM
Microelectronics, dos EUA, para a tecnologia CMOS 8RF de 130nm.
6.3.1.1 Os nveis de metal do modelo CMOS 8RF

No projeto do layout, para correta utilizao dos metais, necessrio conhecer as


caractersticas eltricas e fsicas de cada nvel que ser utilizado. Para o modelo desta
tecnologia, utilizada uma pilha de metal com configurao 3-2-3, totalizando oito
nveis. Os cinco primeiros, formados por M1, M2, M3, MQ (Cobre) e MG (Cobre),
normalmente so utilizados para roteamento de sinais DC em geral. Os trs ltimos,
formados por LY (Alumnio), E1 (Cobre) e MA (Alumnio), so utilizados para
aplicaes RF, como indutores, transmisso/proteo de sinais RF, bem como a
interligao com os PADs. Na Figura 6.21 apresentado um exemplo de uma seco
transversal do modelo.

Figura 6.21: Seco transversal de um modelo de metalizao para a tecnologia IBM


8RF-DM (IBM, 2010).
78

6.3.1.2 Tcnicas de layout

Para altas frequncias, a etapa de layout extremamente importante, de modo que


seu projeto pode influenciar consideravelmente o desempenho de um bloco RF, neste
caso o LNA. Existem regras da fbrica que devem ser seguidas para correto
funcionamento dos componentes, como por exemplo, a proporo existente entre
quantidade de corrente DC e a largura mnima da trilha que a conduz. No entanto,
dependendo do circuito, h tcnicas (consideradas regras) que no so exigidas pelo
fabricante, mas que devem ser levadas em considerao. Abaixo sero comentadas
algumas das tcnicas utilizadas neste trabalho para otimizao do layout.
Para transistores CMOS, foram utilizados para todos os componentes os transistores
de RF da biblioteca do fabricante. Seu uso foi justificado pela alta preciso do
comportamento em simulaes eltricas devido bom modelamento de capacitncias e
resistncias parasitas. Este bom modelo se deve geometria controlada do transistor,
caracterizada pelas conexes da porta realizadas por metal 1, fonte e dreno por metal 2,
presena de tie dows locais e realizao automtica de anis de guarda.
Para reduzir os efeitos das resistncias de porta e das capacitncias parasitas, os
transistores foram particionados utilizando configuraes multi-finger. No entanto, o
bom modelamento comentado anteriormente torna o transistor de RF relativamente
limitado quanto s escolhas de nmero de fingers e do anel de guarda, o que
impossibilita a utilizao de tcnicas importantes para layout de circuitos
analgicos/RF, como por exemplo, o uso de dummy e configurao topolgica tipo
centride comum para transistores com o casamento mximo desejado, utilizados para
reduzir efeitos de mismatch devido s variaes de processo.
Como o LNA possui arquitetura diferencial, faz-se necessrio um layout simtrico, a
fim de evitar descasamentos entre os caminhos percorridos pelos sinais de RF. Como
no havia grande limitao com relao a espao, e com o intuito de minimizar o
acoplamento e contaminao dos sinais de RF, todos os componentes foram dispostos
de modo que houvesse uma distncia razovel entre eles.
Outra tcnica utilizada neste trabalho, e uma das tcnicas mais utilizadas em
projetos de CI, o uso de poos de isolao entre dispositivos e/ou circuitos, os quais
reduzem o rudo e o acoplamento de sinais RF. Normalmente essa isolao feita
atravs de anis de guarda conectados ao terra do circuito ou ao potencial de polarizao
mais negativo presente no chip.
Para o roteamento de sinais de RF, foi utilizada uma tcnica de blindagem de linha
de transmisso, devido possibilidade de acoplamento entre fontes de rudo e os sinais
de entrada e sada do LNA. A tcnica consiste na utilizao de uma linha de proteo
em cada lado da linha de transmisso, as quais so conectadas a um plano de terra
formando uma blindagem em torno do caminho dos sinais de RF.

Gnd RF Gnd

Gnd

Figura 6.22: Exemplo da proteo de sinais RF.


79

Com relao s conexes entre metais, possvel realiz-las com apenas uma via, no
entanto, isto ocasiona uma grande resistncia em srie com o dispositivo alvo desta
ligao, cujo efeito notadamente prejudicial em componentes como capacitores e
transistores. Em projetos analgicos e de RF, so raros os casos em que se justifica o
uso de vias simples. Uma boa prtica de projeto sempre utilizar mltiplas vias para
manter baixa a resistncia em srie provocada pelas conexes/vias entre duas camadas
consecutivas de metalizao.
Recomenda-se tambm que o chip possua vrios PADs de terra, porm no apenas
interligados entre o anel, mas cada um com seu prprio wirebond, formando conexes
em paralelo com o terra. Isto minimiza o efeito dos wirebonds e impede que o terra do
chip no possua o mesmo potencial que o terra da placa de testes (PCB).
A disposio do bloco LNA dentro do die outro fator bastante relevante, pois o
roteamento de sinais de entrada e sada esto diretamente relacionados com sua posio.
Deve-se considerar tambm o tamanho do wirebond, o qual varia de tamanho de acordo
com o pino em que ser interligado no encapsulamento, variando assim sua resistncia,
capacitncia e indutncia. Para minimizar estes efeitos, a posio escolhida para o LNA
logo abaixo dos PADs superiores do die, alinhando os quatro PADs centrais com as
duas entradas e sadas do circuito, o que alm de diminuir ao mximo o roteamento
destes sinais at os PADs, tambm utiliza os menores wirebonds do encapsulamento.

6.3.2 Layout do LNA

Nesta seo so apresentados os layouts do LNA sem proteo ESD, com proteo
ESD e juntamente com os outros blocos presentes no chip, bem como uma breve
descrio destes blocos e a listagem dos pinos do encapsulamento.

6.3.2.1 Layout do LNA sem proteo ESD

Na Figura 6.23 apresentado o layout do LNA, o qual sem protees ESD possui
dimenses de . Como comentado anteriormente, observa-se na regio
central as entradas e sadas dos sinais de RF devidamente blindadas, a presena de
simetria em todo o circuito, larguras de metal proporcionais s correntes, anis de
guarda, transistores de RF com mltiplos fingers e mltiplas vias de contato.
80

Figura 6.23: Layout do LNA sem proteo ESD.


6.3.2.2 Layout do LNA com proteo ESD

Na Figura 6.24 apresentado o layout do LNA com protees ESD, deste modo o
amplificador possui dimenses de . Observam-se na regio central os
quatro blocos de proteo ESD compostos apenas por dois diodos, destinados s
entradas e sadas dos sinais de RF. Nas extremidades nota-se a presena dos blocos com
o power clamp, devidamente conectados ao terra e tenso de alimentao do circuito.

Figura 6.24: Layout do LNA com proteo ESD.


81

6.3.2.3 Layout do topo do chip


Na Figura 6.25 apresentado o layout do topo do chip encapsulado, contendo todos
os blocos projetados e o anel de PADs, com uma dimenso total de .
Nessa figura possvel observar a preocupao com o posicionamento do LNA, o qual
est posicionado na parte superior do die com o intuito de minimizar o efeito do
wirebond e diminuir o percurso dos sinais de RF.
Neste projeto, apesar do LNA no estar conectado a nenhum bloco e/ou sistema, no
significa que o mesmo o nico bloco presente no die cujo layout foi enviado
fabricao O chip composto por outros projetos independentes, realizados por outros
alunos, onde cada um possui seus prprios pinos de alimentao e terra. Abaixo feita
uma breve descrio de alguns destes blocos que no fazem parte de fato do do LNA.
Um importante trabalho o projeto de uma referencia de tenso de baixa potncia,
cujo bloco deve gerar uma tenso de sada ( ) precisa e idealmente independente do
processo, alimentao, carga e variaes de temperatura. Atualmente, estes circuitos so
passveis de fabricao com o mesmo processo CMOS digital e operam com
alimentao abaixo de , enquanto consomem dezenas de a poucos
Outro trabalho composto pelo mdulo integrado de um projeto CMOS analgico
de um regulador linear tipo LDO com rpida regulao de carga de para uma
corrente de carga de . Uma vantagem intrnseca da regulao de carga a
capacidade de integrao do capacitor de desacoplamento de para trabalhar em
um intervalo de tenso de VDD de 2V a 1.6V e a programao da tenso de sada entre
1.4V a 0.9V.
Tambm presente no chip, h o projeto de um sensor de corrente que se destina a
detectar pulsos de corrente acionados por partculas radioativas que atingem uma juno
dreno-corpo inversamente polarizada de em um transistor PMOS. O projeto possui
ainda o circuito de um buffer utilizado para aumentar a corrente disponvel na entrada, o
que permitir a ligao de uma ponteira de osciloscpio para controlar o pulo de sada.
82

Figura 6.25: Layout do topo do chip encapsulado.

6.3.2.4 Encapsulamento

Para este projeto foi adotado um encapsulamento quadrado (LQFP - Low Profile
Quad Flat Package) com 64 pinos, de plstico e com cavidade aberta (OCP - Open
Cavity Plastic), o que permite vrias possibilidades de testes, como por exemplo, a
utilizao de FIB (Focused Ion Beam) para pequenas correes de projeto, assim como
ponteiras de medida direto no chip com uma probe station. Abaixo segue na Figura 6.26
e na Figura 6.27 a lista com os nomes de todos os pinos e o diagrama de bonding do
encapsulamento.
83

Figura 6.26: Lista dos pinos do chip encapsulado.

Figura 6.27: Diagrama de bonding do encapsulamento.


84

6.3.3 Resultados de simulao ps-layout


Para que os resultados do projeto possam ser validados com maior realidade, so
realizadas simulaes considerando elementos parasitas RC de todos os blocos que
realmente so encapsulados, como o LNA, os PADs e as protees ESD. Para isto, foi
utilizada a ferramenta de extrao RC da ferramenta EDA, gerando um novo layout
aqui chamado de extrado.
Todas as simulaes foram realizadas da mesma forma como aquelas feitas para o
esquemtico, utilizando o mesmo ambiente, ferramenta e configurao de teste. Logo,
os mtodos para obter os resultados apresentados nesta seo no sero detalhados.

6.3.3.1 Anlise DC
Para as mesmas condies de simulao utilizadas no esquemtico, o consumo de
potncia foi de , em condies nominais, cujo valor praticamente o mesmo
do esquemtico, com uma diferena mnima de .

6.3.3.2 Ganho de tenso


Assim como as simulaes do esquemtico, o ganho de tenso do LNA extrado foi
adquirido atravs da simulao dos parmetros de espalhamento (S Parameters) na
ferramenta SpectreRF. Observa-se na Figura 6.28, que para toda a banda de interesse
(50MHz a 1GHz) o ganho est entre e . Ainda que prximo, o ganho final
obtido com todos os parasitas nas entradas/sadas do LNA no alcanou a especificao
do projeto de .

Figura 6.28: Ganho de tenso do LNA (S21) obtida por simulao do esquemtico
extrado.
85

6.3.3.3 Figura de Rudo

Assim como o ganho de tenso, a figura de rudo tambm no alcanou as


especificaes de projeto, neste caso apenas para frequncias abaixo de ,
porm em casos extremos (faixa de ) a figura de rudo alcana valores com
acima do esperado, j que a potncia de rudo tem valores crescentes em freqncias
menores, e o projeto do LNA alvo deste trabalho necessita cobrir ampla faixa de
frequncias, inclusive a de VHF.

Figura 6.29: Figura de rudo do LNA para simulao do esquemtico extrado.

6.3.3.4 Coeficientes de Reflexo S11 e S22

Atravs da simulao dos parmetros de espalhamento foram extrados os


coeficientes de reflexo na entrada (S11) e na sada (S22) para o LNA extrado. Na
Figura 6.30 so apresentados valores de S11 e S22 menores que para a banda
de interesse, e assim como no esquemtico, observa-se o bom casamento de impedncia
para cargas de na entrada e na sada para o LNA extrado.
86

Figura 6.30: Coeficientes de reflexo do LNA para simulao do esquemtico extrado.

6.3.3.5 Linearidade: IP3 e P1dB

Considerando que o ponto de interceptao medido na Figura 6.31, com relao


entrada (IIP3) possui o valor de , e o ponto de compresso obedecendo a
equao ( 18 ) com um valor de , comprova-se que, assim como no
esquemtico, ambas as figuras de mrito esto de acordo com as especificaes.
87

Figura 6.31: IIP3 do LNA para simulao do esquemtico extrado.

Figura 6.32: P1dB do LNA para simulao do esquemtico extrado.


88

6.3.3.6 Estabilidade: Kf e B1f

Ao obedecer a condio e , pode-se afirmar atravs da Figura 6.33 e da


Figura 6.34, que o circuito deste trabalho incondicionalmente estvel para simulaes
do circuito extrado.

Figura 6.33: Fator K do LNA para simulao do esquemtico extrado.

Figura 6.34: Delta do LNA para simulao do esquemtico extrado.


89

6.3.3.7 Anlise de resultados das simulaes do layout extrado

Ao analisar os resultados das simulaes do layout extrado, observa-se que a maior


diferena para com o desempenho obtido na simulao do esquemtico, com relao
ao ganho de tenso e figura de rudo, os quais ficaram abaixo das especificaes.
Abaixo seguem algumas consideraes sobre estas simulaes e seus resultados.
Para resolver o problema, foram cogitadas algumas possveis fontes de erro, as quais
sero comentadas com o objetivo de compilar, post mortem, uma lista de mudanas de
metodologia de projeto de layout, para um futuro debug do primeiro projeto.
Inicialmente foi verificada a influncia da forma e condies do CAD de extrao dos
elementos parasitas com o auxlio da ferramenta EDA. No entanto, esta alternativa foi
descartada aps simulaes de outras topologias que apresentavam o mesmo problema.
Outra possibilidade estaria relacionada com os transistores de RF e os efeitos de
mismatch, devido ao fato da no utilizao no leiaute final de tcnicas como centride
comum e o uso de dummy, inviabilizado pelas limitaes dos transistores de RF tais
como recomendados pela fabricante, como comentado anteriormente. No entanto, isto
tambm foi descartado aps a realizao de novas anlises DC e verificar que a
polarizao no estava sofrendo alteraes. Tambm se levou em considerao que
estes efeitos, se ocorrerem, sero comprovados efetivamente apenas durante as medidas
experimentais ps-fabricao, devido a limitaes das ferramentas de extrao e
simulao, as quais no consideram os efeitos das tcnicas de leiaute utilizadas.
A ltima alternativa foi analisar a influncia dos componentes parasitas, os quais
no haviam sido considerados inicialmente, pois se julgava que a topologia era bastante
robusta e tambm por no possuir indutores. Realmente a topologia no apresentou
maiores variaes quando a extrao de capacitncias e indutncias parasitas feita com
mais acuidade, resultado diferente aps as extraes das resistncias.
Verificou-se grande influncia das resistncias parasitas encontradas nas trilhas de
RF, em especial nas trilhas de entrada do circuito. Para confirmar tal hiptese, foram
colocadas resistncias adicionais durante simulaes do esquemtico, justamente para
emular o problema encontrado nas simulaes do circuito extrado. Como resultado,
foram obtidos os mesmos comportamentos encontrados nas simulaes do layout
extrado anteriormente.
Para que este problema seja resolvido, tcnicas para diminuir estas resistncias
parasitas devem ser aplicadas, seja modificando a conexo de metal utilizada, seu
tamanho (largura e tipo), vias ou mesmo tcnicas que modifiquem a topologia e assim
diminuam a influncia destes parasitas. Infelizmente, a fonte do problema no foi
identificada dentro do tempo hbil para a realizao do tape-out em dezembro de
2011, logo no foi possvel realizar as modificaes antes do envio do projeto para
fabricao.
Para efeito de comparao, so apresentados na Tabela 8 os resultados de alguns
artigos publicados que possuem especificaes similares deste trabalho. Nota-se que
este trabalho mantm-se coerente com o que se encontra na literatura, pois as diferenas
observadas entre os resultados so fruto da peculiaridade da especificao/aplicao e
90

do objetivo a que se presta cada LNA, onde inclusive as condies de matching de


impedncia das entradas/sadas joga um papel importante.
No consumo de potncia, por exemplo, observa-se um valor elevado com relao
aos outros trabalhos publicados. Isto decorre principalmente da arquitetura diferencial
do circuito, da prpria susceptibilidade da topologia ao maior consumo de corrente, bem
como da escolha de acoplamento de sada a uma carga de 50 para fins de teste.
Quando inserido no canal de recepo de RF completo, o LNA ser otimizado para
potncia com um casamento em impedncias efetivamente maiores.

Bruccoleri Youchun Tsung Ximenes Este trabalho


2004 2007 2008 2011 Esquem. Layout
Processo 0,25 0,25 0,18 0,13 0,13 0,13
( m)
Frequncia 2-1,6 0,5-0,86 0,46-0,87 0,05-5 0,05-1 0,05-1
(GHz)
Ganho 13,7 13,4 21,5 12 14,3 11-12
(dB)
Rudo 2,4 5,7 3-4,7 1,4-2,4 1,5-3 3-5
(dB)
S11 (dB) -8 -9 -12,7 -10 -12 -15

S22 (dB) -12 -10 -12 -10 -12 -12

P1dB -9 -6,7 -17 -17,6 -11,6 -10,21


(dBm)
IIP3 0 3,3 -5,6 -7,89 -3,7 0,72
(dBm)
Consumo 35 30 27 15 46,5 46,4
(mW)
Tamanho 0,075 0,027 0,02 0,08 0,056 0,056
Chip

Tabela 8: Comparao de resultados de artigos sobre LNA banda larga.

6.3.4 Setup de medidas experimentais do LNA

Para realizar as medidas experimentais do LNA, se faz necessrio um plano de testes


detalhado, o qual deve conter informaes dos tipos de medidas, equipamentos,
configurao de bancada, bem como o projeto da placa de circuito impresso (PCB -
Printed Circuit Board) que receber o circuito integrado. As figuras de mrito foram
comentadas nos conceitos bsicos da seo 2 e abordadas nos resultados de simulao
da seo 6, logo, no sero novamente comentadas nesta seo.
91

6.3.4.1 Placa de circuito impresso

A PCB servir de interface entre o chip encapsulado e os equipamentos de medidas,


a mesma conter os baluns para converso de sinais e permitir as polarizaes DC do
circuito atravs de conectores KRE, assim como acesso aos terminais de entrada e sada
de RF atravs de conectores SMA. As linhas de transmisso so do tipo microstrip, ou
seja, com referncia em um plano de terra contnuo no plano oposto da placa.
Confeccionada em substrato FR4, adequado para banda de interesse, a PCB deve ser
projetada de modo a garantir o casamento de impedncia das linhas de RF para ,
para isto so seguidas as diretrizes de (Montrose 1998).

6.3.4.2 Parmetros de espalhamento

As medidas de parmetros de espalhamento so fundamentais para caracterizao do


LNA, pois atravs dela que possvel mensurar o desempenho do ganho (S21), do
casamento de impedncia (S11 e S22) e da estabilidade (Bf e K1f) de um dispositivo
como o amplificador. A configurao para desenvolvimento das medidas apresentada
na Figura 6.35, onde se observa a utilizao de um analisador vetorial de redes (VNA -
Vector Network Analyser).

Fonte de
tenso
PCB

50 50
LNA

Analisador
Vetorial de
Redes

Figura 6.35: Configurao de teste para parmetros de espalhamento.


92

6.3.4.3 Linearidade

Para anlise de linearidade so medidos o ponto de interceptao de 3. ordem e o


ponto de compresso de . Apesar de ambos utilizarem um analisador de espectro
para varredura de potncia, h uma configurao de teste para cada medida, uma vez
que a medida de IP3 faz uso do teste de dois tons, necessitando de um power splitter e
de dois geradores de sinal de RF, enquanto que a medida de P1dB necessita apenas de
um gerador de sinal RF. Abaixo segue na Figura 6.36 e na Figura 6.37 a configurao
de teste para cada medida.

Gerador de Fonte de
Sinais RF Tenso
Analisador de
Espectro
F1 F2
PCB

Power 50 50
LNA PA
Splliter

Figura 6.36: Configurao de teste para IP3.

Fonte de
Tenso

PCB

Gerador de 50 50 Analisador de
LNA
Sinais RF Espectro

Figura 6.37: Configurao de teste para P1dB.


93

6.3.4.4 Figura de rudo

Para medida de figura de rudo de um LNA, h trs tcnicas distintas encontradas na


literatura (Maxim, 2003) (HP, 1992). A mais confivel, faz uso de uma fonte de rudo
precisa e de um analisador especfico para figura de rudo, um exemplo deste tipo de
configurao apresentado na Figura 6.38. Apesar da preciso desta tcnica, raro
encontrar um equipamento deste porte disponvel em Universidades, pois alm do preo
elevado, a demanda de utilizao muito pequena, com exceo de empresas lderes e
especializadas em sistemas e circuitos de RF, cuja atividade de projeto pode ter na
figura de rudo um fator determinante.

Fonte de
Tenso

PCB

Fonte de 50 50 Analisador de
LNA
Rudo Figura de Rudo

Figura 6.38: Configurao de teste para NF com analisador de especfico.

A segunda tcnica, razoavelmente precisa, chamada de mtodo do fator Y, a qual


utiliza uma fonte de rudo calibrada, um analisador de espectro e um amplificador com
ganho e rudo conhecidos, como apresentado na Figura 6.39. A tcnica baseada na
medida resultante do rudo nos dois estgios, cujo rudo desejado extrado atravs da
frmula de Friis. Caso o amplificador auxiliar possua baixo rudo e alto ganho, pode-se
considerar o valor medido como a figura de rudo do prprio LNA (com pequena
margem de erro), ou at mesmo, se o LNA possuir ganho suficiente, de modo que o
rudo trmico sobreponha o rudo branco do analisador, no se faz necessrio o
amplificador auxiliar.

Fonte de Fonte de
Tenso Tenso
Analisador de
Espectro

PCB

Fonte de 50 50
LNA PA
Rudo

Figura 6.39: Configurao de teste para NF com mtodo fator Y.


94

A terceira tcnica, e a menos precisa, chamada de mtodo do ganho. O fato de no


necessitar de equipamentos como a fonte de rudo calibrada e o analisador de figura de
rudo, a torna a tcnica mais comumente utilizada. Como pode ser visto na Figura 6.40,
ela composta apenas por um amplificador com ganho e rudo conhecidos, bem como
um analisador de espectro.

Fonte de Analisador de
Tenso Espectro

PCB

Gerador de 50 50
LNA PA
Sinais RF

Figura 6.40: Configurao de teste para NF com mtodo do ganho.

A figura de rudo calculada atravs da equao (116 ), composta basicamente pela


soma da potncia medida com o rudo trmico, menos os ganhos do LNA e do
amplificador auxiliar, o qual pode ser retirado caso o LNA possua ganho suficiente, de
modo que o rudo trmico sobreponha o rudo branco do analisador. Este mtodo mais
simples porque utiliza em sua formulao o valor do rudo trmico fixo em
, o que gera uma fonte de erro, sabendo-se que este rudo sofre constantes variaes
devido ao ambiente de medida.

( 116 )
95

7 CONCLUSO

Neste trabalho foram apresentados estudos dos conceitos bsicos de RF, a anlise de
comportamento dos transistores de tecnologia CMOS em RF, a reviso da literatura
existente sobre as topologias bsicas de LNAs e as topologias mais utilizadas em
projetos de amplificador multi-banda e banda larga. Este estudo proporcionou o
conhecimento necessrio para o projeto de um LNA banda larga, o qual destinado a
rdios cognitivos do padro IEEE 802.22.
O LNA projetado utilizou arquitetura diferencial com realimentao resistiva, fez
uso da tcnica de cancelamento de rudo e de metodologia alternativa para projeto de
CIs, de modo que obteve bons resultados para simulaes a nvel de esquemtico,
sendo que atingiu todas as especificaes de projeto para simulaes tpicas. Apesar de
a topologia apresentar-se validada, modificaes seriam necessrias para que a mesma
consuma menos potncia e para que possa atingir a totalidade das especificaes nas
simulaes de corners e Monte Carlo.
Para as simulaes eltricas obtidas com a extrao do layout, obtiveram-se
resultados similares na maioria das figuras de mrito, no entanto observou-se uma maior
diferena com relao ao ganho de tenso e a figura de rudo, para os quais foram
obtidos valores de qualidade pouco inferior s especificaes. Aps algumas anlises,
conclui-se que a influncia das resistncias parasitas encontradas nas trilhas de RF, em
especial nas trilhas de entrada do circuito, constituiu-se na principal fonte do problema.
Contudo, a origem deste problema relacionado aos parasitas no foi identificada dentro
do tempo hbil, o que impossibilitou que novas modificaes fossem incorporadas ao
prottipo enviado para fabricao. O circuito do LNA acha-se em fabricao na IBM
Microelectronics, de modo que os teste de bring-up sero realizados a partir de julho
de 2012 com os circuitos integrados encapsulados no exterior. Os prximos trabalhos
relevantes sero o desenvolvimento da placa de teste e a realizao dos testes com as 40
amostras de chips.
96

REFERNCIAS

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