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AVANCES

EN CIENCIAS E INGENIERAS
ARTCULO/ARTICLE SECCIN/SECTION C

EOT sub-nanomtrico y degradacin de la movilidad: hacia un lmite fsico con las


tcnicas de fabricacin modernas?
Lionel Trojman1 , Luigi Pantisano2 , Jos Bustamante1 , Santiago Navarro1
1 Colegio de Ciencias e Ingeniera - El Politcnico, Universidad San Francisco de Quito.
Diego de Robles y Va Interocenica, Quito, Ecuador
2 Interuniversity MicroElectronic Center, IMEC.

Kapeldreef 75, B-3001, Leuven, Belgium


Autor principal/Corresponding author, e-mail: ltrojman@usfq.edu.ec

Editado por/Edited by: R. Jtiva, M.Sc.


Recibido/Received: 03/17/2010. Aceptado/Accepted: 04/29/2010.
Publicado en lnea/Published on Web: 05/23/2010. Impreso/Printed: 06/01/2010.

Abstract
In this article we investigate the major problem of the micro/nano-electronic: How to redu-
ce the Equivalent Oxide Thickness (EOT) in the sub-nanometric range and improving the
MOSFET performance? To reduce the EOT it is necessary that the semiconductor indus-
try introduce the high- material as the Hafnium (Hf) in the dielectric layer. However the
Hf produces a reduction of the mobility and therefore a reduction of the MOSFET speed.
We explain through a simple semi-empirical model this mobility degradation in order to
familiarize the reader with the concept of mobility for the high- MOSFET. Afterward we
focus on two optimized processing methods for the EOT reduction yielding the best gate
stack quality. These processing methods are the Fully-Silicide (FuSi) gate with HfSiON
dielectric and the Metal Gate with HfO2 which are both gate first based integration sche-
me. The important results we found is that first we can obtain a sub-1nm EOT in the both
cases although it was thought impossible to make it with high thermal budget process such
as the FuSi method. Second, the mobility degradation is very similar in the both case in
spite of the very different chemistries we use to form the gate stack. We conclude that the
modern deposition technique does not allow controlling the dielectric quality as of 0.8 nm
and we suggest using the gate last based integration scheme to improve further the gate
stack quality.

Keywords. Microelectronics, MOSFET, high-, sub-1nm EOT, mobility, Coulombic inter-


action.

Resumen
En este artculo investigamos un problema mayor de la microelectrnica moderna. Para
reducir el EOT y aumentar el desempeo del MOSFET, la industria tiene que introducir
el material high-, como el Hf. Pero eso genera una degradacin de la movilidad y una
prdida de la rapidez de los dispositivos. Explicamos esta degradacin con un modelo muy
sencillo para familiarizar al lector con el concepto de movilidad. Despus nos enfocamos
en dos procesamientos optimizados (Fully-Silicid con HfSiON y Metal Gate con HfO2 )
para reducir el EOT y causar un mnimo de defectos en el film. Un resultado muy impor-
tante es que podemos lograr un EOT sub-nanomtrico en los dos casos ya que esto fue
considerado imposible con el FuSi/HfSiON. Otro resultado importante es que en los dos
casos la degradacin de la movilidad es muy parecida a pesar de que los dos procesamien-
tos generan una pila de compuerta de naturaleza qumica muy diferente. Concluimos que
con las tcnicas de deposicin moderna no se controla la calidad del dielctrico a partir de
0.8 nm y sugerimos cambiar el esquema de integracin con un gate last.

Palabras Clave. Microelectrnica, MOSFET, high-, EOT sub-nanomtrico, movilidad,


interacciones Coulmbicas.

Introduccin ra y el telfono celular son simplemente dos ejemplos


de su impacto. En medio de todos los dispositivos, el
Hace ms de 50 aos que los dispositivos del estado s- MOSFET [1] es el dispositivo que ha jugado el rol pro-
lido han revolucionado las sociedades humanas en casi tagnico en las tecnologas modernas (memoria, aplica-
cualquier aspecto de la vida cotidiana. La computado- cin lgica etc.) por medio de los circuitos integrados

Avances, 2010, Vol. 2, Pags. C25-C33


http://www.usfq.edu.ec/avances/articulos/C25-2-2010
Avances, 2010, Vol. 2, Pags. C25-C33 Trojman et al.

[2] y gracias a el scaling o la miniaturizacin [3, 4]. wafers estn hechos de Si con dopaje tipo p, de 200 mm
Sin embargo, la reduccin de las dimensiones vertica- de diametro, cortado en el plano (100) y los transisto-
les, o de la Equivalent Oxide Thickness (EOT), del res son integrados en la direccin h110i con el mtodo
MOSFET hecho con Si/SiO2 o Si/SiON, se acerca de llamado self-aligned.
1nm lo que impone un lmite fsico que no permite ga-
rantizar el desempeo de los MOSFET de la generacin En el caso del FuSi, preparamos el wafer con el In-
a venir. Los principales problemas son la degradacin Situ-Steam-Generation (ISSG) [10] para hacer crecer
de la capacitancia y el aumento de la corriente de la una capa de 0.4-0.5 nm de SiO2 . Despus eso deposi-
compuerta (Gate) [5]. De este modo la solucin ms tamos una capa de HfSiOX por medio de Metal Orga-
realista conduce a cambiar el SiO2 o SiON por un ma- nic Chemical Vapor Deposition (MOCVD) [11] (con
terial llamado de alta constante dielctrica. Nos refe- 60 % de Hf) a 650 C. El nitrogen es introducido por
riremos a ellos como materiales de high-. Entre todos medio de un Decoupled Plasma Nitridation (DPN) y
los materiales high-, el dixido de hafnio (HfO2 ) esta de un Post Nitradation Annealing (PNA) a 900 C con
considerado como la mejor opcin [5]. En el MOSFET O2 [12]. Una capa de Poly-Si (100 nm) es deposita-
con high- la estructura vertical (o gate stack) es de ti- da sobre la capa de HfSiON con Chemical Vapor De-
po multi-capas. Tenemos una capa de Interfacial Oxide position (CVD) a 700 C. Despus de esta operacin
Thickness de IOT = 0.4-1 nm hecha con SiO2 debajo la uniones Source/Drain (S/D) son activadas con un
de un capa de material high- (1-4 nm de HfO2 ) y de Spike Annealing (1000 C, 1s). Una vez que los con-
un compuerta hecha con metal (TiN o TaN) como lo tactos estn hechos, una capa de Ni es depositada so-
muestra Tsai et al. [6]. Con este tipo de estructura po- bre la compuerta y con dos Rapid Thermal Processing
demos alcanzar un EOT = 0.8 nm, con una densidad de (RTP) formamos una compuerta hecha de NiSi o FuSi
corriente de compuerta JG = 1A/cm2 , lo que es me- [13]. El caso del MG, la preparacin de la superficie del
nor en un factor 3 al MOSFET con SiO2 puro [5]. Pero wafer se hace con un IMEC clean o IMEC04 [14]. El
Ragnarsson el al. [7] encontraron tambin una degra- HfO2 se deposita con Atomic Layer Deposition (ALD
dacin de la movilidad de los portadores con los MOS- o ALCVDT M ) (1.8 a 3 nm, 300 C)[15] y tambin la
FET high- cuando reducimos su EOT. Esta degrada- compuerta TaN/TiN (12 nm/100 nm) [16] con PVD a
cin se explica por una reduccin del efecto de apanta- temperatura ambiente. Antes de formar la compuerta
llamiento que a su vez disminuye las interacciones entre aplicamos un Degas sea a T=350 C o a T=450 C
los portadores de carga y los defectos elctricos con- [17] para reducir la concentracin de H2 O. La activa-
tenidos en la capa high- o a las interfaces de la capa cin de las uniones se hace posteriormente con el m-
de high- [8]. La densidad de estos defectos depen- todo Solid Phase Epitaxial regrowth (SPER) (650 C,
de del mtodo de procesamiento. Por ejemplo podemos 1min)[18] o con el mtodo Spike. El procesamiento MG
usar menos Hf para tener menos defectos [9] pero eso corresponde a un esquema de integracin llamado gate
va a reducir el valor de la constante dielctrica () y first y el FuSi, gate first/last[19]. En los dos casos la
en teora reducir la posibilidad de obtener un EOT fino capa de high- se deposita posteriormente a la activa-
(1nm) [5]. En este artculo hacemos una investigacin cin de las uniones para satisfechar los requisitos de la
de mtodos de procesamiento optimizados, y compara- industria de la microelectronica. En este estudio nos en-
mos el mximo de movilidad que podemos lograr pa- focamos slo sobre los n-MOS (los portadores de carga
ra un EOT sub-nanomtrico en cada caso. Para empe- son electrones).
zar vamos a explicar la degradacin de la movilidad por Mtodo de caracterizacin elctrica
medio de las interacciones Coulmbicas con un nuevo
y sencillo modelo semi-emprico. Despus vamos a de- En este trabajo el mtodo descrito en [20] que consiste
tallar dos mtodos de procesamiento optimizados para en extraer la movilidad con la caracterstica de la co-
el material high- y basados en el esquema ms usado rriente (I-V) y la medicin de la capacitancia (C-V). Pa-
en la industria, llamado gate first/last o gate first. ra el C-V usamos el mtodo llamado Split-CV, ya sea
El primer mtodo es el Fully Silicide (FuSi) con Hf- bsico [21] o avanzado (RF Split CV [22]).
SiON (o Fusi/HfSiON) que se realiza a alta temperatura
Los efectos de las resistencias en serie estn corregidos
(1000 C). El segundo, Metal Gate (MG) con HfO2
con la Ecuacin 1:
(o MG/HfO2 ) se puede realizar a baja temperatura. Fi-
nalmente vamos a comparar las dos tecnologas y en-
contrar que llegamos a una lmite fsico de reduccin de VDS
RCH = RS (1)
EOT tambin con el Hafnio y que eso no depende del IDS
tipo de procesamiento.
donde IDS [A] es la corriente fuente-a-drenaje, VDS =
Metodologa 50mV la cada de potencial entre la fuente y el drenaje
RCH [ cm] es la resistencia del canal o intrnseca y
Mtodo Procesamiento de los dispositivos RS es la resistencia en serie o parastica.
Lo dispositivos high- que vamos a estudiar estn he- La movilidad efectiva se ha obtenido por medio de la
chos con las tecnologas descritas a continuacin. Los siguiente Ecuacin:
Trojman et al. Avances, 2010, Vol. 2, Pags. C25-C33

nm con menos de una mono-capa de HfO2 (5 ciclos con


ALD) [26]. De esta manera podemos considerar que las
colisiones producidas por Remote Phonons Scattering
(RPS) [27] son muy dbiles en comparacin de las
colisiones producidad por Remote Coulomb Scattering
(RCS) o interaccines con defectos elctricos produci-
dos por la capa de high-. Recordemos que las colisio-
nes de los portadores de carga en el MOSFET dependen
del campo vertical o campo efectivo en rgimen hmi-
co. Las interaccines en campo dbil son de naturaleza
Coulmbica de tal manera que el efecto de los defectos
Figura 1: Ejemplo de extraccin de la movilidad y comparacin del high- debera observarse slo en campo dbil.
de la movilidad entre un dispositivo de tipo high- y SiON.
Basado en la regla de Matthiessen y de las ecuaciones
semi-empircas de cada intereaccin [28] podemos dar
una descripcin ms detallada de las interacciones en
L IDS (VG ) 1 campo dbil (Figura 2a). Pero decidimos proponer tam-
ef f (VG ) = (2)
W VDS QS (VG ) bin un nuevo modelo semi-empirico ms adecuado a
nuestro caso. De este modo las interacciones tanto de
donde QS = qNS [C/cm2 ] es la carga de inversin los RCS y las impurezas ionizada como de los defec-
(q = 1,6021 1019C es la carga de Coulomb) , L[cm] tos en la interface Si/SiO2 estn descritos con solo una
la longitud y W [cm] el ancho del canal. La carga de in- ecuacin:
versin se deduce de la capacitancia en regimen de in-
versin medida con el mtodo Split-CV.
C = a1 NS .T (5)
La extraccin del campo efectivo se ha obtenido con la
Ecuacin 3 [20]:
donde a1 y son constantes empircas, T [K] es la tem-
peratura.
QDEP + QS
Eef f (VG ) = (3)
Si En esta ecuacin los dos tipos de interaccin Coulm-
bica (RCS y defectos de interface) son descritos como
donde Si es la permitividad dielectrica del Si ( 1,04 una reduccin del efecto de apantallamiento de la car-
1012 F/cm), QDEP es la carga de agotamiento, y ga inversa del canal del MOSFET. As obtenemos un
describe la contribucin de la QS en el campo elctrico modelo de la movilidad efectiva ms preciso (Figura
efectivo o vertical [20]. Un ejemplo de la extraccin de 2b). La comparacin entre un dispositivo de Si/SiO2 y
la movilidad est dado en la Figura 1. Las explicaciones Si/SiO2 /HfO2 (Figura 1) muestra que la movilidad en
de la degradacin estn dadas en el prrafo siguiente. campo dbil es ms alta cuando no hay Hf en la pila
de compuerta del MOSFET. En consecuencia el tiempo
La extraccin de la IOT se ha hecho con los datos de la
entre dos colisiones de los portadores de carga es ms
C-V, para los dispositivos HfO2 . En el caso del MG/HfO2
largo cuando no hay Hf. Este fnomeno nos conduce a
el valor nominal es muy diferente del valor real debido
conlcuir que se produce un aumento en las interaccines
a un recrecimiento con la temperatura de la activacin
en campo dbil debido a los defectos elctricos produ-
de las uniones [23, 17]. La ecuacin para la IOT es:
cido por la capa de HfO2 .
SiO2 La reduccin de los defectos Coulmbicos depende del
IOT = EOT ( .th ) (4)
h mtodo de deposicin del high- como lo vamos a mos-
trar en los prrafos siguientes.
donde la permitividad relativa del SiO2 es 3.9 (SiO2 )
y 20 para el HfO2 (h ) [24]. El espesor fsico de la El compromiso Hf/EOT
capa high- es th [nm]. El EOT se ha obtenido con el
algoritmo de fitting desarollado por Hauser et al. [25] El uso del Hf es positivo para reducir el EOT y mantener
un nivel de corriente de compuerta suficientemente bajo
en relacin con las especificacin de la ITRS [29]. Pe-
Resultados y Discusin ro al mismo tiempo encontramos una degradacin de la
Evidencia de las interaccines Coulmbicas movilidad, negativa para la rapidez de funcionamiento
del MOSFET. El problema de la degradacin es causa-
Como lo explicamos en la introduccin, la degradacin do fsicamente por la reduccin del tiempo de colisin
de la movilidad (Figura 1) viene de una interaccin en- de los portadores como lo explicamos en el prrafo pa-
tre los portadores de carga y los defectos elctricos de sado. Para reducir los defectos elctricos de la capa de
la capa de HfO2 . En la Figura 2 se muestra la movili- Hf podemos sea reducir la cantidad de Hf o modificar el
dad de un dispositivo high- con capa de SiON de 2-1.5 mtodo de procesamiento en trminos de temperatura.
Avances, 2010, Vol. 2, Pags. C25-C33 Trojman et al.

Figura 2: La movilidad para diferentes tipos de interacciones: Coulmbicas en campo dbil, phonones en campo medio y rugosidad de
interface en campo fuerte de acuerdo con [20]. Las interacciones con defectos de interface estn dada por it y con defectos dentro la pila
high- o RCS por RC . De acuerdo con la Ec. 2 el campo es proporcional a la densidad de la carga de inversin NS . En a, las interacciones
estn descritas con un modelo complicado y no permite obtener una buena descripcin de la movilidad efectiva. En b usamos un modelo
ms sencillo (Ec. 5) y obtenemos una mejor precisin para la descripcion de la movilidad efectiva.

En el caso de un dispositivo de puro HfO2 , el control Thermal Budget SPER SPER Spike
de la temperatura y de la concentracin de H2 O (con la Degas 450 C 350 C 450 C
temperatura del Degas), es muy importante para redu- peak [cm2 /V.s] 260 250 240
cir la cantidad de defectos [17] y obtener un EOT ms Not [1012 cm2 ] 1.2 1.3 1.6
fina. De hecho una temperatura demasiado alta ( 650 (PIV)

C) genera una recristalizacin de la capa de HfO2 [30]. Nbulk [1010 cm2 .cy 1 ] 0.8 0.87 1
Pero la temperatura y la concentracin de H2 O (gas pre- (CP)
cursor de ALD) tambin genera un recrecimiento del
espesor de la capa de SiO2 (IOT) que reduce una par- Tabla 1: Lista de la densidad de defectos en la pila TiN/TaN/HfO2
te la posibilidad de tener un EOT fino [23] y de otra extracta con dos tecnicas, (Pulse-IV (PIV) y Charge Pumping
parte la calidad de la interface SiO2 /HfO2 [17], sobre (CP) y del pico de la movilidad efectiva por disposotivos con la
misma IOT y EOT. La mejor movilidad esta en correlacin con la
todo para T 900 C [31]. En un trabajo anterior [17] menor densidad de defetos (SPER+450 C).
concluimos que un dispositivo con HfO2 tiene que ser
procesado a una temperatura menor o igual a 650 C HfSiON con una compuerta de FuSi que tenga una EOT
y con una concentracin de H2 O muy baja. La Tabla 1 0.8 nm (Figura 3a). La concentracin de N permite au-
sintetiza este resultado. mentar el valor del del HfSiON [12] as que podemos
En el caso del HfO2 el recrecimiento del SiO2 hace au- alcanzar un EOT muy fino tambin con este tipo de pro-
mentar el EOT . Entonces el procesamiento que tiene un cesamiento (alta temepratura o high thermal budget).
menor thermal budget y con un Degas a T=450 C Tenemos que tomar tambin en cuenta el efecto del N
ser preferido. Por esta razn tenemos que usar una ac- en la capa de SiO2 . De acuerdo con [32] el N impide
tivacin de unin de tipo SPER que trabaja a 650 C en un recrecimiento de la IOT debido a su propiedad de
lugar de un Spike. No obstante la reduccin de la capa reduccin. No obstante el N puede contaminar la capa
de SiO2 genera ms interaccin entre los portadores de de interface y generar un material ms cerca del SiON
carga y los defectos elctricos en la interface SiO2 /HfO2 que del SiO2 . El SiON tiene un valor de k 7 que es
y dentro la capa de HfO2 . Adems los esquemas de inte- ms alta que para el SiO2 y eso contribuye seguramente
gracin usados en industria moderna necesitan una acti- a reducir el EOT. La reduccin de la presin parcial de
vacin de tipo Spike (mejor calidad de las uniones S/D). O2 durante el PNA, ayuda tambin a una mejor intro-
duccin del N en la pila de la compuerta como lo indica
La otra opcin es de disminuir la cantidad de Hf y usar la concentracin proveda por la medicin X-ray Pho-
una capa high- hecha con una aleacin de HfSiON en toelectron Spectroscopy (XPS) (Figura 3a).
su lugar. La ventaja de esta aleacin es que el N per-
mite que la capa tenga una estabilidad con respecto a El aumento de N genera tambin una degradacin de la
la temperatura cerca del SiO2 . Pero el valor del Hf- movilidad como lo muestra la Figura 3b, tal como se ha
SiON ( 12) es inferior al HfO2 ( 20). Eso significa reportado en [33]. Se supone que el N genera interac-
que no podemos alcanzar EOT del mismo espesor con cin Coulmbica con los portadores de carga en el canal
los dos tipos de materiales high- en teora; los EOT y este efecto se vuelve ms importante cuando el N se
ms finos se han observado con dispositivos hechos de encuentra cerca del la interface Si/SiO2 . En un dispo-
HfO2 (EOT 0.8 nm) [23, 6]. Sin embargo si usamos sitivo con EOT0.8 nm, el experimento XPS muestra
condiciones de PNA en las cuales la presin parcial de tambin un perfil de N ms cerca de la interface (Figu-
O2 es ms baja (ver Tabla 2) obtenemos un dispositivo ra 4) sugiriendo una penetracin ms importante del N
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Figura 3: a muestra la correlacin entre la reduccin del EOT y el aumento de la concentracin de N. A partir de 8 % de N se obtiene un
valor de suficiente alta para alcanzar una EOT de 0.8 nm usando una interfaz de SiO2 con una activacin de las uniones de 1000 C. b
muestra la cada de movilidad que est en correllacion con la reduccion de EOT debido a un aumento de la concentracion de N.

Figura 5: El pico de movilidad efectiva se reduce con la reduc-


Figura 4: Perfil de N para el dispositivo con el mayor espesor de cin del EOT en cualquier procesamiento. Obtenemos un EOT
HfSiON. Se oberva un pico de N en la direccin del canal, sugi- sub-nanomtrico con un procesamiento hecho con un thermal
riendo una concentracin ms importante cerca del canal de in- budget alto o estandar.
versin. Este pico es ms importante para el dispositivo que tiene
la menor movilidad y la ms alta concentracin de N.
IOT (o espesor de la capa de SiO2 ). La razn es que los
en la capa interfacial y la interfaz. efectos Coulmbicos de los defectos disminuyen con el
aumento del efecto de apantallamiento. Este efecto de
Podemos concluir que con cualquiera de los procesa- apantallamiento proviene de una parte de los tomos de
mientos optimizados es posible alcanzar un EOT sub- metal en la compuerta (Ni, Ta y Ti) y de otra parte con el
nanomtrico. Ante este resultado surge una pregunta: espesor del IOT [27]. Tenemos que comparar los efec-
es el efecto sobre la movilidad el mismo en los dos tos de las cargas (defectos) que degradan la movilidad
casos? en funcin de los efectos de apantallamiento. Entre FuSi
Compromiso EOT/Movilidad por varios procesamien- y MG la magnitud del apantallamiento es igual como lo
tos optimizados hemos mostrado en [34]. Si comparamos con la misma
IOT podemos deducir cual dispositivo o procesamien-
En sta ltima parte intentamos comparar la movilidad to genera ms defectos debido a la concentracin de Hf
entre los dos tipos de dispositivos estudiados en los p- o de N. En la Figura 6, podemos ver que los dispositi-
rrafos precedentes: FuSi/HfSiON y MG/HfO2 .
vos realizados con un procesamiento optimizado de tipo
En trminos de EOT encontramos una movilidad muy MG (con TaN/TiN) o de tipo FuSi (NiSi) siguen la mis-
parecida (difiere de 15 %) para el mismo EOT (Figu- ma tendencia y en consecuencia obedecen a la misma
ra 5). Tenemos que indicar que el mtodo de extraccin variacin del IOT o del efecto de apantallamiento.
usado para los dispositivos FuSi fue ms preciso que
para los dispositivos MG, y que el dopaje del canal para Podemos suponer que los efectos de carga son indepen-
los MG no fue tan precisamente controlado como en el dientes del procesamiento usado. La reduccin del EOT
caso de los dispositivos FuSi. De hecho para los dispo- con N por el HfSiON genera una densidad de defectos
sitivos FuSi usamos el mtodo de RF-split CV en el que igual a la de un dispositivo HfO2 que tiene por natu-
no hay impresiciones por corrientes de fuga a traves la raleza ms defectos. Para concluir esta parte podemos
compuerta. Entonces esta diferencia se debe probable- decir que la reduccin de escala por medio de un pro-
mente a un error de medicin. Bajo el punto de vista f- cesamiento optimizado particular (que sea de bajo/alto
sico tenemos que mostrar la movilidad en funcin de la presupuesto trmico o thermal budget y con alta/baja
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Samples IL[nm] HfSiON[nm] DPN PNA EOT []


S1 0.5 1.7 DPN2 PNA1 10
S2 0.5 1.7 DPN1 PNA1 9.5
S3 0.5 2.3 DPN1 PNA1 11
S4 0.5 2.3 DPN1 PNA2 8.3

Tabla 2: Diferentes parmetros de procesamientos para las muestras usadas en este esdudio. DPN1: potencia de RF es 1750W, presin
8mT, f = 10kHz, DC = 20 % y la duracin 20s, DPN2 es ms suave que DPN1, es decir con menor DC (5 %). PNA1: T=900 C
durante 15 s bajo O2 a presin cercana a 0.5 T. PNA2 es ms suave que PNA1 es decir con menor O2 presin (0.1 % de 0.5 T).

queda dentro del limite de recristalizacin, la reduccin


del IOT, que disminuye el efecto de apantallamiento,
puede explicar la cada de la movilidad cuando alcan-
zamos un EOT 0.8 nm. Con dispositivos hechos con
FuSi/HfSiON, la estabilidad es mucho mejor as que el
problema de defectos elctricos debera ser menos im-
portante. No obstante, el uso de condiciones de nitri-
dacin optimizada permite alcanzar un dispositivo con
EOT 0.8 nm y con un thermal budget alto o estndar
(Spike) lo que fue considerado imposible con HfSiON
en el pasado. Pero el uso exagerado del N para reducir el
Figura 6: La reducin del IOT ensea como se reduce el efecto de EOT puede generar un cambio de la naturaleza de la pi-
apantallamiento. La reducin del pico de la movilidad se explica la HfSiON/SiO2 . De hecho el SiO2 se vuelve probable-
como una reduccin de este efecto y es universal para cualquier mente SiON y el HfSiON se encuentra con un valor de
tipo de dielctrico. Obtenemos la misma tendencia entre los dos
procesamientos (FuSi o MG) sugiriendo que para un EOT menor
mucho ms alto de lo que conocemos. Solo una carac-
de 1nm la densidad de defecto en el film no est controlada. Los terizacin fsica (High Resolution-Transmission Elec-
datos de la movilidad para los dispositivos con compuerta de Poly- tronic Microscopy, Fourier Transform Infra-Red y
Si y TiN (nicamente) [7]. Elastic Recoil Detection Analisys) podra aclarar esta
modificacin de la naturaleza de la pila del dispositivo;
para esto es necesario usar instrumentos con una preci-
concentracin de N) no tiene efecto sobre el desempe-
sin de 0.3-0.5 nm. Entonces, reducir el EOT a escala
o de la movilidad y del EOT del MOSFET. En otras
nanometrica resulta en una degradacin de la movilidad
palabras, bajo 1nm no es posible controlar la calidad
que perjudica al funcionamiento del MOSFET como lo
de materiales de interfaces o de las capas de materiales
hemos mostrado.
high- y SiON. En consecuencia no podemos controlar
el desempeo del MOSFET a esta escala con las tc-
nicas de deposicin que son la ms usadas en industria
(ALD, MOCVD, Nitradation etc.) con un esquema de
integracin de tipo gate first. Podemos pensar ahora Finalmente hemos comparado la movilidad de los dos
a cambiar de esquema de integracin y usar un proce- dispositivos con la variacin del IOT y result que con
samiento gate last como lo impuls INTEL [35] y/u un mtodo con el otro no podemos controlar la degra-
orientar las investigacin hacia otro material como el Zr. dacin de la movilidad, es decir la calidad de las interfa-
ces materiales bajo 1 nm con las muy usadas tcnicas de
Conclusiones procesamiento (ALD y MOCVD) con el esquema de in-
tegracin donde la deposicin del high- es anterior a la
En este estudio, hemos enfocado nuestra atencin en el activacin de las uniones (gate first). Entonces la op-
impacto de los defectos elctricos debido a los materia- timizacin del procesamiento para reducir el EOT no es
les high- sobre la movilidad. Dada la simplicidad del compatible con el desempeo de la movilidad para los
modelo semi-emprico que hemos utilizado, podemos dispositivos high- hechos con Hf. Las industrias pue-
entender adecuadamente la degradacin de la movili- den usar un thermal budget estndar (1050 C) para
dad. De todos los mtodos de procesamientos de mate- lograr el mismo desempeo que un dispositivo con un
riales high- hemos elegido dos de los ms optimizados procesamiento ms extico, es decir con una activa-
y adecuados para el Hf: el MG/HfO2 con activacin de cin de unin de tipo SPER que daa la calidad y la re-
unin de tipo SPER y el FuSi/HfSiON con DPN+PNA. sistividad de las uniones (control del desempeo de los
En dispositivos de tipo MG/HfO2 , si el thermal bud- MOSFET de canal corto 50 30 nm) [36]. Por otro
get es bajo podemos alcanzar un EOT 0.8 nm gracias lado, si queremos aumentar la movilidad por el medio
a la valor del HfO2 y a la reduccin del recrecimiento de la calidad del film para los MOSFET con EOT sub-
de IOT. Pero el problema surge tambin del HfO2 que nanomtrico tenemos que investigar otro tipo de esque-
genera una interface de mala calidad con el SiO2 ade- ma de integracin como el gate last o investigar otro
ms de defectos dentro el Hf. Aunque la temperatura material como el Zr.
Trojman et al. Avances, 2010, Vol. 2, Pags. C25-C33

Agradecimientos [13] Kittl, J., Veloso, A., Lauwers, A., Anil, G., Demeurisse,
C., Kubicek, S., Niwa, M., Dale, M. J. H. V., Richard,
Los autores agradecen al AMSIMEC, donde se realiza- O., Pawlak, M. A., Jurczak, M., Vrancken, C., Chiarell,
ron los experiemtos, y L.-. Ragnarsson y A. Roths- T., Brus, S., Maex, K., and Biesemans, S. 2005. Sca-
child en IMEC por su valiosa ayuda y por haber permi- lability of Ni-FuSi gate processes: phase and Vt control
tido usar sus muestras. to 30nm gate length IEEE International Symposium on
VLSI technology.
[14] Smedt, F. D., Vinckier, C., Cornelissen, I., Gendt, S. D.,
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