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CONVERSORES ANÁLOGOS DIGITALES.

OBJETIVO:

Conocer tanto la fundamentación teórica, como su manejo, en los distintos métodos de


conversión.

MARCO TEÓRICO RESUMIDO:

Por definición un conversor análogo digital, es un sistema el cual toma un voltaje análogo
continuo como señal de entrada “Vx” y lo convierte en un numero binario de “n” bits, el
cual puede ser fácilmente manipulado por sistemas o métodos digitales.

El numero de “n” bits es un binario fraccional que representa la relación entre un voltaje
“Vx” de entrada y el voltaje de escala total VFS del conversor.

Una amplia gama de técnicas son usadas para este tipo de conversión, estudiaremos
solamente los métodos mas comunes y ampliamente empleados, esto independiente de que
en la actualidad existe una amplia variedad de microcontroladores que poseen puertos
análogos con su asociado conversor A/D, pero la mayoría de ellos solamente maneja 8 bits.

Función de transferencia.

Esta puede expresarse mediante la ecuación:


 
V x  VREF b1 2 1  b2 2 2    bn 2  n

Expresión que es no otra cosa que la representación de un fraccionario en donde:

Vx= Voltaje análogo de entrada (Vxmin=0)


VREF= Voltaje de Referencia o de escala total”VFS”
b1,b1…bn=n bits de la palabra binaria.
Nota: El máximo valor de Vx esta determinado por:
a. Tamaño de la palabra.
b. VREF o VFS
Ejemplo:

1. Para n= 4 bits

V x max  V REF  2 1 * 1  2 2 * 1  2 3 * 1  2 4 * 1  0.9375VR

21. Para n= 8 bits

 
V x max  VREF 2 1 * 1  2 2 * 1  2 3 * 1  2 4 * 1  2 5 * 1  2 6 * 1  2 7 * 1  2 8 * 1  0.9961VREF

Resolución de conversión:

Definimos resolución de conversión A/D, como el más pequeño cambio de señal análoga
“Vx” que produzca el cambio de un bit en la palabra binaria, en este caso el bit menos
significativo (L.S.B).

Bajo estas condiciones el más pequeño cambio de entrada detectable estará dado por:
V x  V REF 2  n

Ejemplo: determinar el numero de bits que deberá tener un conversor A/D para que
incrementos de 20.04V a la entrada produzcan un cambio en un L.S.B., si VREF=10V.

Solución:

Tenemos:
V x  V REF 2  n
LogV x  LogV REF  nLog 2
Log 10   Log  0.04 
n
Log  2 
n  7.966

Así tomamos n = 8 bits

De la expresión anterior se desprende que una inherente incertidumbre “ Vx ” estará


presente en cualquier conversión Análoga/Digital, la cual deberá tenerse en cuenta en
aplicaciones de diseño.
Así si el problema en consideración específica una cierta resolución en el voltaje análogo
representativo de una variable física, tendremos que el tamaño de la palabra (n bits) y el
valor de VREF deberán ser adecuadamente escogidos a fin de que se logre la resolución
requerida.

Si para efectos de sencillez tuviésemos un conversor de n=3bits, la relación entrada salida


ideal para este elemento garficamente la podríamos visualizar como:

Figura 6.1

Para n=3 bits tendremos 8 particiones las cuales se incrementan desde 000 – 111.

El ancho de un escalón representa el tamaño del bit menos significativo, que corresponda a
V
un voltaje de entrada equivalente a: FS
2n

Así para un conversor de n=3 bit, los puntos de transición ideales estarán en:

1/16, 3/16,…13/16 de VFS

Bajo estas condiciones tendremos un código constante para un rango de voltaje de entrada
igual a 1LSB, este error se denomina “ERROR DE CUANTIZACIÓN”.

Nota: Con la finalidad de minimizar dicho error, para el caso de el conversor de 3 bit las
transiciones se trasladan a valores de 1/16 y no de 1/8, con lo cual el error de cuantización
de reduce a ½ LSB.

MÉTODOS DE CONVERSIÓN
1. CONVERSOR CONTADOR EN RAMPA

Este método se basa en la utilización de un conversor D/A de “n” bits el cual es utilizado
para generar cualquiera de las 2 n salidas discretas, mediante la aplicación de una palabra
digital apropiada a la entrada.

Durante la conversión la salida del DAC deberá verse como la generación de una escalera.
Este tipo de conversor tiene una arquitectura como la mostrada en la figura:

Figura 6.2

La conversión se inicia con un pulso de reset con el cual el contador es llevado a cero. A
partir de este instante cada pulso de reloj, incrementa la cuenta, hasta cuando la salida V A
de el DAC excede el voltaje de entrada V X. En este punto la salida del comparador cambia
de estado con lo que se inhibe el reloj y para la cuenta, la salida del comparador indica que
la conversión ha sido completada y el contenido del contador binario representa el valor
convertido (digita) de la señal de entrada VX.

Características:
1. La Duración del ciclo de conversión es variable y proporcional al voltaje V X, el máximo
periodo de conversión TMAX ocurrirá para el nivel de señal de entrada referida a escala total
VFS y corresponderá a “ 2 n ” pulsos de reloj.

2n
TMAX  f c  frecencia de reloj
fc

2. El valor binario en ele convertidor representa el mas pequeño voltaje (análogo) de salida
de el DAC, en orden a que el DAC tenga una función de transferencia ideal que a
continuación se grafica la salida del DAC deberá ajustarse para un OFF-SET de 0.5LSB.

Figura 6.3

Nota: Es de observarse que la señal de entrada deberá permanecer constante durante el


tiempo de entrada de conversión. Su principal desventaja radica en la relativa baja rata de
conversión ya que requiere 2 n pulsos de reloj para la más larga conversión (punto en el
cual el contador presenta “OVER FLOW”).
Así para un DAC de 10 bits y fc=10MHz, este tomaría un máximo de: 210  1.024mseg
para VFS.

2. CONVERSORES DE APROXIMACIONES SUCESIVAS.

Los conversores de aproximaciones sucesivas utilizan una técnica o estrategia más


eficiente, mediante la variación de la referencia de entrada al comparador. Como resultado
para la conversión se requerirá solamente de “n” pulsos de reloj para completar una
conversión de “n” bits.

Este tipo de conversor es expuesto en la siguiente figura.

Figura 6.4

Esta técnica emplea el método de búsqueda de un binario para establecer la mejor


aproximación a VX.

Para ilustrar este método tomemos el caso elemental de un conversor de “n=3 bits”: una vez
V
efectuado el RESET el arreglo lógico SAL ajusta el DAC para una salida de Vx  FS
2
7
V FS , esto debido a que con 3bit tendremos 8 particiones de VFS y que con la finalidad
16
de conseguir precisión en la cuantización se ajusta en (1/16) y no en un (1/8)(1/2LSB) .

1 7
Nota: La salida se ajusta en “ V FS ” equivalente V FS y espera a que el DAC se ajuste
2 16
a un valor de salida y luego chequea la salida de el comparador.
 V FS
En este punto el DAC tendrá un ajuste de (-0.5LSB) o sea un equivalente .
16

 7VFS V 
En binario este punto corresponderá a la palabra “100” (3bit)   Vx  FS  .
 16 2 
V
Al siguiente pulso de reloj, la salida del DAC se incrementa en “ FS ”, si la salida de el
4
V FS
comparador es un uno (1), pero si es un cero se incrementa en “ ”.
4

Figura 6.5

La salida del comparador se chequea nuevamente; con el nuevo pulso de reloj tendremos
V
que la salida del DAC puede ser incrementada ó decrementada en  FS , dependiendo de
8
si la salida del comparador es “1”ó “0”.
Luego se hace una tercera comparación.

El binario final de salida no se cambia si V X es mayor que el valor de salida final del DAC
y será decrementado en un LSB si VX es menor que el voltaje de salida del DAC.En nuestro
caso, la conversión es completada al final de los tres pulsos de reloj.

En el siguiente grafico se muestre la posible secuencia de códigos del ejemplo:


Figura 6.6

Rápidas ratas de conversión son posibles con la técnica de aproximaciones sucesivas, por
ejemplo para un conversor de n=10bits y un reloj fclock=1MHz (t0=1μseg), una conversión
se podrá completar en 10 μseg, pudiendo producirse 10 5 conversiones/seg.

Nota: se requerirá que el voltaje de entrada “V X” permanezca constante durante el periodo


de conversión. Sin embargo son aceptables pequeñas variaciones de 0.5LSB o su
V
equivalente FSn .
2.2

El periodo de conversión:

n
TC 
fc
El ancho de banda esta limitado a:

fc
f0 
2 n 2
n

3. CONVERSORES DE RAMPA DE DOBLE PENDIENTE


Este tipo de conversor se halla comúnmente en sistemas de adquisición de datos y en
instrumentación.

Figura 6.7

El ciclo de conversión esta constituido por dos intervalos de integración separados:


1. El voltaje desconocido “VX” es integrado un período de tiempo “T1” conocido.
2. El valor de esta integral es comparado con un voltaje de referencia conocido, el cual es
también integrado durante un tiempo”T2” variable.

Gráficamente tendremos:
Figura 6.8

Al aparecer es pulso “START” el contador es llevado a “0” (RESET), se hará también


RESET en el integrador a un voltaje ligeramente negativo.
Cuento la salida del integrador pase por cero el voltaje de entrada”V X” es conectado a la
entrada positiva del integrador ya que en este instante se da la orden de cierre de “S1”.
El voltaje VX será integrado durante un periodo “T1” fijo.

2n
T1 
fc
Al final de T1 en el contador de se tendrá (“OVER FLOW”) acarreo con lo cual se da la
orden apertura se “S1” y cierre de “S2”, “VREF” es conectado a la entrada positiva del
integrador.

Bajo estas condiciones la salida del integrador empezara a decrecer hasta pasar por cero,
con lo cual el comparador cambia de estado y tendrá fin de conversión EOC.

N
t2 
fc
N: Numero acumulado en el contador durante la segunda fase de operación.
Durante la caída de la rampa el contador continuara acumulando pulsos de reloj, y al final
el número en el contador representara el valor “cuantizado” del voltaje desconocido VX.
Este valor cuantizado de VX dependerá del tiempo “t2”; durante t1 tendremos un voltaje V1
dado por:

t1
1
RC 0
V1  Vxdt

Si mediante circuiteria “SAMPLE AND HOLD” VX es mantenido constante:

1
V1  VxT1
RC

Al final de T1 la entrada al integrador es swicheada a una referencia positiva, el comparador


vera un voltaje de entrada el cual decrece partiendo del valor V1 como:
T 1T 2
1
V2  V1 
RC V
T1
REF dt

1 1
V2  VxT1  t 2V REF
RC RC

Mientras tanto el contador es activado y acumulara pulsos de reloj hasta cuando V2=0 (esto
durante T2).

t2
Vx  V REF
T1

De este resultado vemos que el tiempo de conteot 2, esta linealmente relacionado a VX, e
independiente de la constante de tiempo “RC”.
Así podremos escribir:

N
 
Vx t 2  f c 
  nota : V  vaolor promedio
V REF T1  2 n 
 
 fc 
Vx N
  n
V REF 2

Conclusiones:
 Durante el primer periodo de integración se requieren 2 n periodos de reloj, para el
segundo (t2) se requerirán “N” periodos de reloj; Tc será variable y podrá tener una
2.2 n
duración máxima : Tc MAX  N MAX  2 n
fc
 Aunque es mucho más lento que los conversores de aproximaciones sucesivas, este
tipo de conversor ofrece excelente linealidad tanto diferencial como integral.
 Puesto que el integrador funciona pasa-bajo, si señales senoidales son aplicados a la
entrada, cuyas frecuencias (armónicos) sean múltiplos exactos de el reciproco de el
tiempo de integración “t1”, tendremos integrales de “valor cero” y no aparecerán a
la salida del integrador.
Esta propiedad es usada en muchos tipos de voltímetros digitales equipados con
conversores A/D de doble pendiente (7106-07), cuyo tiempo de integración ajustado
externamente, sea un múltiplo de 50 ó 60Hz. Esta propiedad es usualmente llamada:
“Modo Normal de Rechazo”.

Figura 6.9

Combinando las propiedades de integración, con cuidadosos diseños, es posible obtener


conversores de muy alta exactitud con resolución que exceda los 20 bits, pero con una
lógica relativa baja rata de conversión.
En desarrollos recientes la rampa de doble pendiente ha sido modificada, fases extras de
integración para eliminación automática de OFF-SET, técnica denominada:”QUAD-
SLOPE” ó “QUAD-PHASE CONVERTERS”.

También se han desarrollado conversores de “Rampa Triple” usando técnicas en las que la
rampa de bajada tiene ajuste de tiempo “T 2”, introduciéndose una gran mejora en la
n
velocidad de integración en el factor
2 2 para un conversor de “n” bits.

4. Conversor paralelo (FALSH CONVERTERS)


Este tipo de conversor, es en la actualidad uno de los de mas alta velocidad desarrollado.
Un modelo típico de este conversor se expone en la siguiente figura: n=3 bits.

Figura 6.10

En la figura anterior se expone el caso de un conversor “FLASH” (paralelo) de 3 bits en el


cual la entrada VX es comparada de manera simultánea con 7 voltajes de referencia
diferentes.
El circuito lógico codifica las 7 salidas de los comparadores en nuestro caso en tres bits,
palabra que representa el valor cuantizado del voltaje de entrada.
La velocidad de este tipo de conversor solo se vera limitada por el retardo característico de
los compradores y el tiempo de propagación de el circuito lógico combinacional.
Su resolución esta definida por el número de bits de salida para “n” bits se requerirán:
2n  1
Comparadores, al igual que voltajes de referencia. Por esta razón el costo de
implementación crece rápidamente con el orden de resolución.
Estos conversores alcanzan ratas efectivas de conversión típicas del orden de
10  100 *10 6 conversiones / seg.

5. CONVERSORES BIPOLARES.
Normalmente los conversores desarrollados, cualquiera que se a la técnica empleada no
ofrece entradas bipolares que operen en rangos  V REF y están diseñados mejor para hacer
conversión bipolar de señales de entrada, empleando técnicas como:
 OFF-SET BINARIO
 DOS COMPLEMENTO
 SIGNO Y MAGNITUD
La operación bipolar puede simularse por ejemplo de acuerdo con el siguiente grafico:

Figura 6.11

El la grafica se presenta el caso en que un amplificador inversor es o no switcheado en


serie con un ADC (unipolar), con la finalidad de invertir o no la señal VX de entrada.
Los switches S1 y S2 son controlados por el comparador que es quien sensa la polaridad de
la señal de entrada.

TRABAJO A REALIZARSE.

Para la realización de esta practica emplearemos el conversor A/D-0808 ó 0809 cuya única
diferencia radica en el hecho de que el ADC 0808 tiene un error total de digitalización no
ajustado de ±1/2LSB mientras que en el ADC 0809 es de ±1 LSB y usan la técnica de
aproximaciones sucesivas para “8 bits” y 8 canales multiplexados, compatible con μP y μC.
Este chip elimina la necesidad de ajuste de cero y escala total externos.
La salida de alimentación VCC=5.0 V y un consumo de potencia menor de 15mwatts; se
caracteriza por su relativa alta velocidad de conversión
tc= tiempo de conversión típico = 100μseg con fclock=640KHz
VREF(+)típico =5.0V Máx. VCC+0.1V
Si embargo VREF(+) puede ser menor, de acuerdo con el rango VFS elegido.
VREF(-)típico =0 V
Rango de voltaje análogo de entrada:
Mín → 0.0V
Máx. → VCC+0.1V

Esto se debe interpretar como: Vin no debe exceder la fuente de alimentación en más de
100mV. Para conseguir un código de salida correcto, así para el rengo 0-5V de entrada no
se podrá tener VCC menos de 4.9V.

ESPECIFICACIONES DE TIMING

tws (Mínimo (ancho) de pulso de START 100nSeg


twale (Mínimo ancho de pulso(Adress Latch 100nSeg
Enable)
tH (Mínimo tiempo de mantenimiento 25nSeg
(Adress))
tC (tiempo de conversión fc = 640KHz)TIP 100μSeg
fc (Frecuencia de reloj) Mín=10KHz TIP=640KHz
Máx=1280KHz
tEOC (END OF CONVERT DELAY TIME) 8+2μSeg periodos de reloj.
1

DIAGRAMA DE BLOQUES
1
Ver diagrama de Timing
Figura 6.12

Descripción Del multiplexor:

Este elemento tiene 8 canales análogos referidos a GND(pin 13), los cuales son
multiplexados. Un canal en particular puede ser seleccionado de acuerdo con los códigos de
la tabla anterior, estas direcciones son llevadas al decoder durante las transiciones L-H de la
señal ALE (ADDRESS LATCH ENABLE).

DIAGRAMA DE CONEXIONES.
Figura 6.13
DIAGRAMAS DE TIMING

Figura 6.14
Nótese que de acuerdo con el diagrama anterior la orden “START” deberá estar retardada
con respecto a la “ALE”.
Nota: si VCC=VREF=5.12V tendremos que el rango de escala total será dividido (para 8 bits)
en 256 pasos estándar y al mas pequeño valor de el paso (1LSB) corresponderá a:
5.12V
 20mV
256

En el siguiente grafico se expone el diagrama de una aplicación típica compatible con μP ó


μC
y en la cual se ha adicionado el diodo”D” con la finalidad de provocar un pequeño retardo
entre la orden “ALE “ y “START” como se surgiere en el diagrama de timing
correspondiente:

Figura 6.15

En la siguiente Grafica se presenta el circuito sugerido para la realización de esta practica


en el laboratorio, en la que se tiene operaron automática a partir de una orden inicial
“START”, sin tener que recurrir a un periférico (μP ó μC).
x
Figura 6.16

Figura 6.17
Figura 6.18

 CKL CLOCK
 ALE ADDRESS LATCH ENABLE
 OE OUTPUT ENABLE
 EOC END OF CONVERSION
 ADD ADDRESS LINE