You are on page 1of 13

PERCOBAAN 2

PENGENALAN DESAIN MENGGUNAKAN FPGA
AYU PRATIWI AFFANDI
Asisten : Simon Adisyaputra R. (13115007)
Tanggal Percobaan : 05-10-2017
EL2104 Praktikum Sistem Digital
Laboraorium Teknik Elektro – Institut Teknologi Sumatera
Abstrak keuntungan yaitu jumlah gerbang logika
Pada praktikum kali ini, praktikan melakukan lebih banyak, mudah dioperasikan, cepat,
beberapa percobaan untuk mempelajari dan fleksibel dan komsumsi dayanya lebih
mendesain rangkaian digital menggunakan sedikit.
target FPGA baik menggunakan pendekatan Tujuan dari percobaan pengenalan desain
skematik maupun bahasa VHDL . Percobaan menggunakan FPGA sebagai berikut:
pertama yaitu mendesain full adder dengan a. Mempelajari teknik perancangan
pendekatan skematik. Percobaan kedua yaitu rangkaian digital dengan target FPGA
mendesain Full Adder dengan pendekatan b. Dapat melakukan perancangan
bahasa VHDL. Percobaan ketiga yaitu
rangkaian digital dengan target FPGA
mendesain 4-Bit Ripple Carry Adder dengan
VHDL. Dan percobaan terakhir yaitu memggunakan pendekatan skematik
mendesain 4-bit Adder dengan skematik. Hasil maupun ahasa VHDL.
implementasi dari perancangan tersebut akan
disesuaikan dengan tabel kebenaran Full 2. STUDI PUSTAKA
Adder Dan 4 Bit Ripple Carry Adder serta
untuk membuktikan jika desain rangkaian FPGA
menggunakan skematik memiliki hasil yang Secara umum alur perancangan rangkaian
sama dengan menggunakan bahasa VHDL . dengan menggunakan FPGA dari ALTERA
Kata kunci : FPGA, Full Adder, skematik, dapat digambarkan seperti flowchart
Bahasa VHDL, tabel kebenaran Full Adder. pada gambar 1.
1. PENDAHULUAN FULL ADDER
Keunggulan FULL ADDER dibandingkan
Percobaan sistem digital kali ini mengenai dengan HALF –ADDER adalah
pengenalan desain menggunakan FPGA kemampuannya menampung dan
yaitu mempelajari teknik perancangan menjumlahkan bit CARRY-in (Cin) yang
rangkaian digital dengan target FPGA berasal dari CARRY-out (Cout) dari
menggunakan pendekatan skematik tahapan sebelumnya. Oleh karenanya
maupun bahasa VHDL. FPGA atau field- fungsi FULL ADDER itu sendiri adalah
programmable gate array merupakan menjumlahkan ketiga bit input yaiut bit A,
sebuah device yang dapat bit B dan Cin untuk menghasilkan dua bit
mengimplemetasikan fungsi logika outputyaitu S dan Cout.
berulang kali pada rangkaian digital. FPGA Dengan mengimplementasikan fungsi dan
berbentuk komponen elektronika dan melihat format operasi rangkaian FULL
semikonduktor yang terdiri dari ADDER, tabel kebenaran dapat disusun
komponen gerbang terprogram untuk setiap kemungkinan kombinasi
(programmable logic) dan sambungan ketiga bit input. Diasumsikan input
terprogram. Komponen gerbang tersebut berasal dari sumber logika positif dan
meliputi jenis gerbang logika biasa (AND, output berupa ACTIVE HIGH. Langkah
OR ,NOT) maupun jenis fungsi matematis selanjutnya adalah membuat K-map orde
dan kombinatorik yang lebih kompleks. 2 dari tabel kebenaran tersebut. K-map ini 1
Hardware yang digunakan pada FPGA akan membantu merumuskan fungsi
adalah Altera DE1 dan sofwarenya logika dari S dan Cout.
menggunakan Altera Quartus II.
Pemakaian FPGA memiliki banyak

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
Gambar 1. Flowchart umum proses kekurangannya.
perancangan 3. METODOLOGI

Peralatan yang digunakan adalah :
a. Komputer (PC) yang telah terinstal
program Quatus II
b. FPGA development board, tipe
ALTERA DE1 beserta perlengkapannya
yang meliputi Board FPGA tipe DE1,
Catu daya + kabel dan konektor
tambahan, Kabel ddownloader USB-
blaster.

Percobaan 2A : Mendesain Full Adder
Tabel 1. Tabel kebenaran dan K-ma[ dari dengan Skematik
FULL ADDER a. Membuat projek baru menggunakan
Quartus II 9.0 sp2 Web Edition

Implementasikan rangkaian FULL-ADDER
dibuat berdasarkan persamaan ekspresi
logika di atas. Rangkaian ini dapat disusun
dari dua buah HAFL-ADDER (HA1-HA2)
seperti terlihat pada gambar 2 Untuk
penjumlahan dengan jumlah bit yang
lebih banyak dapat dilakukan dengan
menambahkan rangkaian Half Adder,
sesuai dengan jumlah bit input. Di
pasaran, rangkaian Full Adder sudah ada
yang berbentuk IC, seperti 74xx83 (4 bit
Full Adder).

Gambar 2. Salah satu bentuk rangkaian
Full Adder 2
Terdapat beberpa jenis rangkaian Full
Adder, yaitu Parallel Adder, Look Ahead
Carry dan Carry Save Adder diaman
masing-masing memiliki kelebihan dan

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
Dibuat folder baru di dalam folder Klik File -> New, pada jendela yang tampil pilih
PraktikumSisDig Block Diagram/Schematic File sebagai pilihan
(D:\PraktikumSisDig\Kelompok4C\Modul2\...) desain dan klik OK. Disimpan file tersebut
sebagai tutorial1.bdf.

Kemudian pada folder tersebut dibuat dua
folder baru yang bernama Tutorial1 dan
Tutorial2 Dipilih File -> Page Setup dan Letter sebagai
ukuran kertas, klik OK

Dijalankan Quartus II 9.0 sp2 Web Edition
Dibuka jendela Symbol Tools dengan mengklik
tombol dengan ikon gerbang AND pada bagian
kiri jendela schematic editor.

Klik File -> New Project Wizard. Setelah ini akan
tampil jendela Introduction, Klik Next.

Dicari komponen XOR pada folder
...\primitives\logic dan klik dua kali nama
komponen tersebut. Diujung panah mouse
Pada kolom paling atas, ditekan tombol ”...” akan muncul gambar komponen XOR dengan
yang ada disebelah kanan kemudian dicari 2 masukan. Dicari posisi yang tepat pada
folder Tutorial1 yang sudah dibuat sebelumnya. skematik dan di klik 1 kali pada posisi itu
Diakhiri dengan menekan tombol Open. untuk menempatkan gerbang XOR. Untuk
menyudahi ditekan tombol Esc atau klik kanan
dan dipilih cancel.

Kemudian pada kolom berikutnya diketikan
”Tutorial1”. Dipastikan pada kolom ketiga terisi
nama yang sama. Diulangi langkah diatas untuk menempatkan
dua buah gerbang AND dengan 2 masukan dan
sebuah gerbang OR dengan 2 masukan serta
lima buah gerbang NOT.

Klik Next untuk sampai ke jendela ”Add Files” ,
lewati jendela ini dengan klik next kembali.
Dibuka kembali jendela Symbol tools, kali ini
dibuka folder ..\primitives\Pin.

Pada daftar ”Family” untuk mendapatkan board
DE1 untuk Family pilih Cyclonell, kemudian
dalam bagian device pilih EP2C20F484C7. Dipilih jenis Input Pin dan ditempatkan 3 buah
Setelah itu klik Finish karena untuk langkah pada skematik. Siulangi langkah ini untuk
berikutnya hanya menggunakan setting default menempatkan 5 buah Output pin pada
skematik.

b. Memilih dan Menetapkan Komponen

3

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
c. Menambahkan Hubungan untuk
Membentuk Net
Dipilih Orthogonal Node Tool pada toolbar e. Menetapkan I/O pin pada kaki FPGA
bagian kiri, untuk menggambarkan kabel.
Disimpan skematik, kemudian dipilih
Processing -> Start -> Start Analysis
& Synthesis atau Ctrl+K

Diarahkan ujung pointer mouse ke salah satu
sisi yang akan dihubungkan lalu klik kiri dan Dipilih Assignment -> Pin Planner
tahan kemudian ditarik garis hingga ujung lain
yang diinginkan.

d. Pelabelan Net dan Pin I/O Akan terbuka sebuah jendela baru
dimana sebelah atas akan ada gambar
Di klik dua kali pada port input/output yang FPGA dengan posisi kaki-kakinya dan
akan diubah namanya kemudian ubah nama dibawa ada daftar yang sudah berisi
dari pin sesuai dengan yang pada gambar 3 ( port input- output skematik.
”A”, ”B”, ”C” untuk input dan ”SUM”,”
CARRY ”, ”A_OUT ”, ” B_OUT ”, ” C_OUT ”
untuk output.
Di klik diretion untuk mengurutkan
pin

Untuk port masukan dibiarkan default value Pada kolom Location double-klik kiri
sebagai VCC. kolom yang sebaris dengan port yang
ditinjau. Akan muncul suatu daftar
kaki FPGA yang bisa dipakai.

Untuk percoban ini, digunakan switch untuk
masukan dan LED pada 7-segmen untuk
keluaran. LED pada DE1 bersifat active low.
Ketika terbuka/tidak ditekan switch akan
berlogika 1 karena ada rangkaian pull-up dan
jika tertutup/ditekan akan berlogika 0,
sedangkan LED akan menyala ketika
mendapatkan imut LOW VOLTAGE dan
matiketika mendapatkan input HIGH
VOLTAGE.

4

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
g. Membuat Waveform Masukan
f. Pembuatan Netlist untuk Simulasi
Dibuka kembali file Tutorial1.vwf dengan
Dipilih Processing -> SImulator Tool
menggunakan File -> Open ataupun
Simulator Tool -> Open

Dipilih Simulation Mode menjadi
Functional Di klik kiri pada port masukan A pada kolom
paling kiri file

Di klik pada tombol Generate Functional
Simulation Netlist (dipastikan tidak ada error)
Dipilih salah satu kotak tombol yang bernama
Overwrite Clock (berada di dalam toolbar dari
jendela waveform).

Di klik cek box disebelah kiri "Overwrite
Simulation inpu file with simulation result"
agar setiap melakukan simulasi hasilnya
langsung ditampilkan pada file simulasi. Pada jendela Clock, dipilih Time Period ->
Period dan isi perioda sebesar 10 ns

Diulangi langkah diatas untuk port masukan B
Lalu dibuat file yagn digunakan sebagai dan C tetapi dengan nilai periode sebesar 20 ns
sumber masuka vektor simulasi dengan cara
mengklik tombol open pada bagian bawah untuk B dan 20 ns untuk C
jendela Simulator Tool. Lalu akan didapatkan
jendela baru dengan nama default
waveform1.vwf.

Semua langkah diatas akan menghasilkan seluruh
kombinasi sinyal masukan yang mungkin.

Di klik kanan pada bagian kolom Name jendela
tersebut dipilih Insert -> Insert Node or Bus ->
Node Finder. Lalu dipilih pada bagian Filter ->
Pins : all kemudian di klik kir pada tombol List Setelah itu pada jendela Simulator Tool dipilih
untuk mengeluarkan semua port input output tombol Start untuk memulai simulasi
yang dipakai. klik kiri pada tombol dengan tanda
> untuk mensimulasikan seluruh port

Lalu diamati hasil simulasi pada jendela
tutorial.vwf dan dicek apakah hasilnya sesuai
Di klik (Detach Windows), lalu disimpan file dengna yang diharapkan
simulasi ini dengan nama Tutorial1.vwf.

Kemudian pada kolom Simulation Input di
Simulator Too 5
dipilih file Tutorial1.vwf sebagai input
simulasi.

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
Dibuat projek baru untuk percobaan ini seperti
yang telah dilakukan pada percobaan
h. Mengimplementasi Desain sebelumnya dengan memperhatikan langkah-
langkah dibawah ini
Dilakukan kompilasi terhadap program dengan
mamilih Processing -> Start Compilation
Di klik File -> New Project Wizard

Disiapkan board FPGA, dipasang kabel catu day
dan kabel programmer pada tempatnya Dibuka directory dan dicari folder Tutorial2
masingmasing dan dinyalakan board FPGA untuk menyimpan file-file pada percobaan ini
tersebut.

Diberi nama project dan top level entity :
Untuk konfigurasi, di klik Tools -> Programmer.klik ”modul2vhdl”.
pada tombol Hardware setup. Di klik pada Add
Hardware, untuk DE1 di klik 1 kali pada US Blaster.

Di klik Next untuk sampai ke jendela yang dapat
digunakan untuk menambahkan file pendukung,
dilewatkan jendela ini dengan klik Next kembali
Kemudian pada bagian Mode dipilih JTAG.

Untuk Family dipilih Cyclone II, kemudian dalam bagian
device dipilih EP2C20F484C7. Setelah itu di klik Finish.
Lalu muncul file Tutorial1.sof pada jendela utama
programmer.

b. Memasukkan Desain VHDL
Di klik File -> New, pada jendela yang tampil dipilih
Disorot nama file, dan dilakukan checklist pada VHDL File sebagai pilihan desain dan klik OK. Di klik
kolom ”Program/Configure”, kemudian di klik Detach Windows, lalu disimpan file tersebut sebagai
tombol Start untuk program FPGA. modul2vhdl.vhd

Lalu dimainkan switch 1-3 dengan Didapatkan jendela kosong tempat untuk menulis
merepresentasikan masukan A, B, dan C.
kode VHDL.

Percobaan 2B:Mendesain Full Adder
dengan Pendekatan Bahasa VHDL Ditulis kode VHDL untuk desain Full Ader
a. Membuat Projek Baru Kembali

Selanjutnya dilakukan langkah-langkah percobaan 1,
dimulai dari langkah ke E hingga langkah H.
6

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
Percobaan 2C : Mendesain 4 Bit
Ripple Carry Adder dengan VHDL
Dibuat folder dan project baru dengan nama pro
dan top-level entity ”adder4bit”.

Ditambahkan file vhdl pada project tersebut
dituliskan kode vhdl untuk Ripple Carry Adder
r
Tabel kebenaran full adder

Dilakukan simulasi secara fungsional seperlunya
dilihat apakah adder4bit bekerja seperti yang A B C C-out Sum
diharapkan.
0 0 0 0 0

Percobaan 2D: Mendesain 4 Bit 0 0 1 0 1
Adder dengan Skematik 0 1 0 0 1
Dibuat project baru dengan nama project dan top-
level etity adder4bit2 0 1 1 1 0

1 0 0 0 1

1 0 1 1 0
Di copy file pendukung yang bernamaFullAdder.bsf
dan FullAdder.bdf dari website labdasar ke dalam
folder proyek 1 1 0 1 0

1 1 1 1 1

Ditambahkan file skematik kosong ke dalam project. Dari percobaan tersebut
didapatkan bahwa sinyal
gelombangan yang dihasilkan
menggunakan pendekatan
Dibuat gambar skematik untuk rangkaian 4-bit
adder skematik sesuai dengan tabel
kebenaran full adder pada
rangkaian. Contohnya pada saat
Dilakukan simulasi secara fungsional dan A=1, B=0 dan C=1 menghasilkan
dibandingkana hasilnya dengan ketika
menggunakan vhdl nilai Carry (out) =1 dan S=0. Hal
ini membuktikan bahwa hasil
gelombang yang ditampilkan
4. HASIL DAN ANALISIS
dilayar sama dengan tabel
4.1 Percobaan 2A : Mendesain Full
kebenaran.
Adder dengan Skematik
Gambar 4. Implementasi FPGA
Gambar 3. Hasil gelombang sinyal
menggunakan Altera DE1 7
full adder dengan skematik

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
A B C S Carry

0 1 0 1 0

Switch1(A) off (0), Switch2(B) on
(1), Switch3(C) off (0)
menghasilkan nilai sum = 1 dan
carry out =0. Hal ini membuktikan
bahwa desain rangkaian sudah
Gambar 4a bekerja dengan benar.
A B C S Carry

0 0 0 0 0

Switch1(A) off (0), Switch2(B) off
(0), Switch3(C) off (0)
menghasilkan nilai sum = 0 dan
carry out =0. Hal ini membuktikan
bahwa desain rangkaian sudah Gambar 4d
bekerja dengan benar. A B C S Carry

0 1 1 0 1

Switch1(A) off (0), Switch2(B) on
(1), Switch3(C) on (1)
menghasilkan nilai sum = 0 dan
carry out =1. Hal ini membuktikan
bahwa desain rangkaian sudah
Gambar 4b bekerja dengan benar.
A B C S Carry

0 0 1 1 0

Switch1(A) off (0), Switch2(B) off
(0), Switch3(C) on (1)
menghasilkan nilai sum = 1 dan
carry out =0. Hal ini membuktikan
bahwa desain rangkaian sudah
Gambar 4e
bekerja dengan benar.
A B C S Carry

1 0 0 1 0

Switch1(A) on (1), Switch2(B) off
(0), Switch3(C) off (0) 8
menghasilkan nilai sum = 1 dan
carry out =0. Hal ini membuktikan

Gambar 4c

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
bahwa desain rangkaian sudah
bekerja dengan benar.

Gambar 4h
A B C S Carry
Gambar 4f
A B C S Carry 1 1 1 1 1

1 0 1 0 1 Switch1(A) on (1), Switch2(B) on
(1), Switch3(C) on (1)
Switch1(A) on (1), Switch2(B) off menghasilkan nilai sum = 0 dan
(0), Switch3(C) on (1) carry out =1. Hal ini membuktikan
menghasilkan nilai sum = 0 dan bahwa desain rangkaian sudah
carry out =1. Hal ini membuktikan bekerja dengan benar
bahwa desain rangkaian sudah
bekerja dengan benar 4.2 Percobaan 2B : Mendesain Full
Adder dengan Bahasa VHDL
Gambar 5. Hasil gelombang sinyal
full adder dengan VHDL

Gambar 4g
A B C S Carry

1 1 0 0 1

Switch1(A) on (1), Switch2(B) on
(1), Switch3(C) off (0)
menghasilkan nilai sum = 0 dan
Dari percobaan tersebut
carry out =1. Hal ini membuktikan
didapatkan sinyal gelombang yang
bahwa desain rangkaian sudah
dihasilkan dengan bahasa VHDL
bekerja dengan benar
adalah benar, karena sesuai
dengan tabel kebenaran full
adder. Contohnya A=1, B=0 dan
C=0 menghasilkan nilai carry =1
9
dan sum=0. Hal ini membuktikan
bahwa sinyal gelombang yang
dihasilkan dengan bahasa VHDL
identik dengan yang dihasilkan

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
oleh pendekatan skematik. . hal Dari percobaan tersebut didapatkan bahwa
ini menunjukkan bahwa kita hasil gelombang sinyal dengan
dapat menggunakan pedekatan menggunakan VHDL sesuai dengan tabel
bahasa VHDL maupun skematik kebenaran diatas. Yang mana hasil keluaran
dalam rangkaian full adder. tersebut sesuai dengan definisi referensi.
Contohnya A=1111 , B=0000 dan C=0 , maka
4.3 Percobaan 2B : Mendesain 4-bit hasil penjumlahan A+B+C menghasilkan
Ripple Carry Adder dengan VHDL sum =1111 dan carry=0.
Gambar 6. Hasil gelombang sinyal
4-Bit ripple carry adder dengan 4.4 Percobaan 2D : Mendesain 4-bit
VHDL Adder dengan Skematik

Hasil sinyal gelombang diatas
akan dibentuk tabel kebenaran
Gambar 7 Hasil gelombang sinyal 4-Bit adder
sebagai berikut: dengan skematik

Tabel kebenaran 4 bit ripple carry Dari percobaan tersebut didapatkan bahwa
a hasil gelo,bang 4bit adder dengan skematik
d A B C C-out Sum
sesuai dengan tabel kebenaran 4 bit ripple
d 0000 0000 0 0 0000 carry adder. Contohnya A=1111 , B=0000
e dan C=1 menghasilkan carry=1 dan sum
r 0000 1111 0 0 1111
=0000. Hal ini membuktikan bahwa
0000 0000 1 0 0001 gelombang yang dihasilkan VHDL identik
dengan yang dihasilkan dengan skematik.
0000 1111 1 1 0000 hal ini menunjukkan bahwa kita dapat
menggunakan pedekatan bahasa VHDL
1111 0000 0 0 1111
maupun skematik dalam rangkaian 4 bit
1111 1111 0 1 1110 ripple carry adder.

1111 0000 1 1 0000
5. SIMPULAN
1111 1111 1 1 1111 Kesimpulan yang diadapat dari percobaan
pengenalan desain menggunakan FPGA
tersebut adalah :
 perancangan rangkaia digital dapat
menggunakan dua pendekatan 10
yaitu secara skematik maupun
bahasa VHDL. Keduanya akan
mengembalikan hasil yang sama.

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
 akan tetapi kedua metode REFERENSI
tersebut memilki kelebihan 1. Brown,Stephen Vranesic,
dan kekurangan masing- Zvonko. Fundamental of
masing. Dengan skematik kita Digital Logic with VHDL
Design 3nd,Hal 126-147,
dapat membuat rangkaian
McGraw-Hill,New York,
sesuai dengan gambaran dan 2005.
melihat bentuk rangkaian, 2. Hutabarat T. Mervin,Modul
sedangkan dengan VHDL kita Praktikum Sistem Digital, Hal
tidak perlu memikirkan 1-10, Institut Teknologi
bentuk rangkaian sihingga Sumatera, Lampung, 2017
akan lebih miudah dan efektif 3. http://en.wikipedia.org/wiki
/FPGA diakses 6 oktober
dalam perancangan rangkaian
2017 18:37
kompleks.

11

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
LAMPIRAN
Skematik rangkaian Full Adder

Skematik singkat rangkaian 4 bit Ripple Carry Adder

f ull_adder f ull_adder

A S A S
B Cout B Cout
C(0)
Cin Cin

FA0 FA1

Skematik rangkaian 4 bit Adder

Kode VHDL pada Full Adder

12

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA
Kode VHDL pada 4 bit Ripple Carry Adder

Posisi kaki yang terhubung 7 segment dengan switch pada DE1

Switch Cyclone II Pin
Switch[0] PIN_L22
Switch[1] PIN_L21
Switch[2] PIN_M22
Switch[3] PIN_V12
Switch[4] PIN_W12
Switch[5] PIN_U12
Switch[6] PIN_U11
Switch[7] PIN_M2
Switch[8] PIN_M1
Switch[9] PIN_L2

13

Laporan Praktikum – laboratorium Dasar Teknik Elektro - ITERA