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Laboratorio de electrónica digital

CARRERA:INGENIERÍA ELÉCTRICA ASIGNATURA:ELECTRÓNICA DIGITAL


NRO. PRÁCTICA: 05 TÍTULO PRÁCTICA:FUNCIONAMIENTO DE FLIP-FLOPS Y APLICACIONES
BÁSICAS
OBJETIVO GENERAL: Diseñar aplicaciones básicas con Flip-Flops.
OBJETIVO ESPECÍFICO:
1. Comprobar el funcionamiento de los distintos tipos de Flip-Flops S-R (NAND), S-R (NOR), tipo Latch y
Sincronizados por Reloj.
2. Comprobar el funcionamiento de los Flip-Flops tipo Latch-Registros D.
3. Comprobar el funcionamiento de los Flip-Flops tipo J-K tanto de sus entradas de control síncronas como
asíncronas.
4. Establecer criterios, conclusiones y recomendaciones técnicas.
ACTIVIDADES POR DESARROLLAR
1. MARCO TEÓRICO:

1.1. FLIP FLOPS TIPO SET – RESET CON COMPUERTAS NAND Y NOR

El circuito de FF más básico puede crearse a partir de dos compuertas NAND p de dos compuertas NOR.
LA versión con compuertas NAND o simplemente Latch,las dos compuertas NAND están retroalimentadas en
forma transversa, de manera que la salida de la compuerta NAND-1 está conectada a una de las entradas de la
compuerta NAND-2 y viceversa.

Figura.1. Latch NAND y su tabla de funciones

La operación del circuito se describe de la siguiente manera:

Set = Reset = 1. Esta condición es el estado normal y no tiene efecto alguno sobre el estado de salida. Las salidas
Q y Q` permanecerán en el estado en que se encontraban antes de presentarse esta condición de entrada.

Set = 0, Reset =1. Este estado siempre ocasionará que la salida pase al estado Q=1, donde permanecerá aun
después de que Set retorne a nivel lógico alto.

Set = 1, Reset = 0. Esto siempre producirá el estado Q=0, donde la salida permanecerá aun después de que Reset
retorne a nivel lógico alto. A esto se le llama borrado o reinicio del flip-flop.

Set = Reset = 0. Esta condición intenta iniciar y borrar el flip-flop en forma simultánea. No debe utilizarse.

Flip-Flop con compuertas NOR (set-reset)

El flip-flop básico de la compuerta NOR opera exactamente igual que el flip-flop básico NAND excepto que las
entradas Set y Reset son activas en alto, en lugar de activas en bajo. Además que el estado de reposo es cuando
Set y Reset están a nivel bajo (0 lógico).
Figura.2. Latch NORy su tabla de funciones

La operación del circuito se describe de la siguiente manera:

Set = Reset = 0. Esta es la condición normal del flip-flop básico NOR y no tiene efecto alguno sobre el estado de
salida. Q y Q` permanecerán en cualquier estado en que se encontraran antes de esta condición de entrada.

Set = 1, Reset = 0. Esto siempre hará Q=1, donde permanecerá aun después de que Set retorne a 0.

Set = 0, Reset = 1. Esto siempre hará Q=0, donde se quedará aun después de que Reset regrese a 0.

Set = Reset = 1. Esta condición intenta iniciar y borrar el flip-flop básico al mismo tiempo. No debe utilizarse porque
el estado de su salida es impredecible.

1.2. FLIP FLOPS TIPO SET – RESET CON COMPUERTAS NAND Y NOR, SINCRONIZADOS POR RELOJ

EL flip flop sincronizado por reloj en S-R se puede disparar por el flanco de pendiente positiva o negativade la señal
de reloj. El flip flop puede cambiar de estado solo cuando una señal qie se aplica a su estrada de relonj realoza la
transición de 0 a 1. Las entradas S y R controlan el estado del FF de la misma que la Lacth de compuerta NOR.

Figura.3.Version simplificada de los circuitos internos para un flip flop sincronizado por relo S-R
Figura.4.Circuito detectores de flancos(PGT) y (NGT)

1.3. FLIP FLOPS TIPO LATCH-REGISTRO D

El flip-flop D disparado por flanco utilizan un circuito detector de flancos para asegurar que la salida responda a la
entrada D solo cuando ocurre la transición active del reloj. Si no se utiliza este detector de flancos, el circuito
resultante opera en forma un poco distinta.

El flip-flop D intenta seguir a la entrada D, pero no puede hacer la transición requerida a menos que esté habilitado
por el "clock" (pulso de sincronismo). Nótese que si el clock es low (está bajo) cuando ocurre una transición en D, la
transición correspondiente en Q, ocurre a la siguiente transición alta del clock.

Figura.5.Flip Flop D y sus formas de onda

1.4. FLIP FLOPS J-K. OPERACIÓN SÍNCRONA Y ASÍNCRONA


Para los flip-flop sincronizados por reloj que hemos estudiado, las entradas K y D se han designado como entradas
de control. A estas entradas también se les conoce como entradas síncronas, ya que su efecto sobre la salida del
FF esta sincronizado con la entrada CLK, Como hemos visto, las entradas de control síncronas deben usarse en
conjunto con una señal de reloj para disparar el FF.
Figura6.Simbolo e un flip-flop JK
Este flip-flop se denomina como "universal" ya que los demás tipos se pueden construir a partir de él. En el símbolo
anterior hay tres entradas síncronas (J, K y CLK). Las entradas J y K son entradas de datos, y la entrada de reloj
transfiere el dato de las entradas a las salidas.

Figura.7. Flip flop sincronizado por reloj en J-K con entradas asíncronas.

1.5. CUADRO COMPARATIVO DE LOS DISTINTOS TIPOS DE FLIP-FLOPS, EN TECNOLOGÍA TTL Y


CMOS

Figura.8. cuadro comparativo de valores de sincronización de los flip flops

La lista de los diversos valores sincronizados para cada uno de estos FFs, a medida que aparece en los libro de
datos del fabricante. Todos los valores listados son mínimos, excepto para los tiempo de propagación, que son
valores máximos.
1.6. SÍMBOLOS IEEE ANSI DE LOS FLIP-FLOPS

Figura.9.Simbologia IEEE/ANSI para un solo flip-flop J-K disparado por flanco y Un CI real(de dos flip-flop J-K
disparados por flanco negativo

Figura.10. Simbolos IEEE/ANSI Para un flip flop tipo D disparado por flanco y un CI actual flip flop 74HC175.

1.7. APLICACIONES DE FLIP-FLOPS:

Los flip-flops disparados por flanco (sincronizado por reloj) son dispositivos versátiles que pueden usarse en una
amplia variedad de aplicaciones, incluyendo el conteo, el almacenamiento de datos binarios, la transferencia de
datos binarios desde un lugar hacia otro y muchos más. Casi todas estas aplicaciones utilizan la operación
sincronizada de FF. Muchas de ellas entran en la categoría de los circuitos secuenciales. En un circuito
secuencial las salidas siguen una secuencia predeterminada de estados.

1.7.1. CIRCUITO ANTIREBOTE CON FLIP-FLOPS


Se deben usar circuitos antirrebotes porque debido a las propiedades de memoria inherentes a estos sistemas, las
"oscilaciones indeseables" o ruido de contacto pueden mandar a un estado no deseado la salida de un flip-flop. No
necesitas compuertas especiales, solo otro flip-flop para que haga la función antirrebote! Me explico: un flip-flop tipo
J-K con ambas entradas conectadas a tierra a través de sendas resistencia puede cambiar su salida como
respuesta a un cambio de estado en una de sus entradas. Los "rebotes" de contacto harán que entren varios
pulsos en vez de uno, pero debido al efecto de "memoria" del flip-flop J-K, no importa, pues su salida permanecerá
en el mismo estado que si solo hubiera entrado un pulso, hasta que la entrada se estabilice. Lo mismo sucede
cuando quieres mandar la salida de 0 a 1, pues el efecto memoria recordará el último estado en que haya estado el
FF.

1.7.2. TRANSFERENCIA DE DATOS EN PARALELO


La transferencia de datos de uun registro a otro mediante el uso de varios FF tipo D.

Figura.11. Transferencia en paralelo del contenido del registro X hacia el registro Y.

1.7.3. TRANSFERENCIA DE DATOS EN SERIE

Figura.12 Transferencia en serie de información, del registro X al registro Y.


Antes de describir la operación de transferir de datos en serie debemos examinar el arreglo básico de un registro
de desplazamiento; es decir, un grupo de FFs ordenados de manera que los números binarios almacenados en
ellos de desplacen de un FF al siguiente durante cada uno de los pulsos de reloj.

1.7.4. DIVISORES DE FRECUENCIA, MOD-N


Cada FF tiene sus entradas J y K en el nivel 1, por lo que cambiara se estado (conmutara) cada vez que la señal
en su entrada CLK cambie de ALTO a BAJO. Los pulsos de reloj solo se aplicaran a la entrada CLK del FF Q 0. La
salida Q0 esta concetada a la entrada CLK del FF Q1, y la salida Q1 esta concetada a la entrada CLK de FF Q2.

Figura.13.Flip flops J-K conectados como un contador binario de 3 bits MOD8

2. DISEÑO Y ANÁLISIS DE RESULTADOS:


2.1. DISEÑOS ELECTRÓNICOS Y DESCRIPCIÓN DE FUNCIONAMIENTO DE LAS APLICACIONES
IMPLEMENTADAS
Circuito Flip – Flop (FF) tipo Set (S) – Reset (R) con compuertas NAND
VCC 5V

VCC 5V
VCC 5V
S1

330Ω 330Ω
U1A 330Ω 330Ω

7400N

4.2kΩ 4.2kΩ
U2A

8.2kΩ
7400N 8.2kΩ

330Ω 330Ω

Figura.14.Flip-flop S-R con compuertas NAND


(combinación S=1 R=0 Q=0)
La operación del circuito se describe de la siguiente manera:
Set = Reset = 1. Esta condición es el estado normal y no tiene efecto alguno sobre el estado de salida. Las
salidas Q y Q` permanecerán en el estado en que se encontraban antes de presentarse esta condición de
entrada.
Set = 0, Reset =1. Este estado siempre ocasionará que la salida pase al estado Q=1, donde permanecerá aun
después de que Set retorne a nivel lógico alto.
Set = 1, Reset = 0. Esto siempre producirá el estado Q=0, donde la salida permanecerá aun después de que
Reset retorne a nivel lógico alto. A esto se le llama borrado o reinicio del flip-flop.
Set = Reset = 0. Esta condición intenta iniciar y borrar el flip-flop en forma simultánea. No debe utilizarse.

Tabla1.Tabla obtenida

set reset Q
1 1 Sin cambio
0 1 1
1 0 0
0 0 Invalido

Circuito FF tipo S–R con compuertas NOR


VCC 5V

VCC 5V
VCC 5V
S2

330Ω 330Ω
U5A 330Ω 330Ω

7402N

4.2kΩ 4.2kΩ

U6A
8.2kΩ
8.2kΩ
7402N
330Ω 330Ω

Figura.15.Flip-flop S-R con compuertas NOR


(combinación S=0 R=1 Q=0)

La operación del circuito se describe de la siguiente manera:

Set = Reset = 0. Esta es la condición normal del flip-flop básico NOR y no tiene efecto alguno sobre el estado de
salida. Q y Q` permanecerán en cualquier estado en que se encontraran antes de esta condición de entrada.
Set = 1, Reset = 0. Esto siempre hará Q=1, donde permanecerá aun después de que Set retorne a 0.
Set = 0, Reset = 1. Esto siempre hará Q=0, donde se quedará aun después de que Reset regrese a 0.
Set = Reset = 1. Esta condición intenta iniciar y borrar el flip-flop básico al mismo tiempo. No debe utilizarse porque
el estado de su salida es impredecible.

Tabla1.Tabla obtenida

set reset ̅
𝑸
0 0 Sin cambio
1 0 1
0 1 0
1 1 invalido
Circuito FF tipo S–R Sincronizado por Reloj, con compuertas NAND, para lo cual, deberá implementar un
circuito de conducción de pulso y un circuito detector de pulsos (PGT)

VCC 5V

S2
4.2kΩ 4.2kΩ

330Ω 330Ω

VCC 5V
VCC 5V
R1

1kΩ
U8A 330Ω 330Ω
U4A 330Ω 330Ω

U1A U2A 74LS00N


U3A 7400N

74LS14N 74LS04N
74LS08N U7A
U9A
C1
1µF 8.2kΩ
7400N 8.2kΩ
74LS00N

Figura.16.Flip-flop S-R sincronizado por reloj con compuertas NAND Y circuito detector de pulsos (PGT)

Al dar la combinación Q=1 y Q’=0 se generara un pulso de tiempo muy pequeño, las otras combinaciones no
producirán ningún efecto sobre la salida.

Circuito FF tipo S–R Sincronizado por Reloj, con compuertas NOR, para lo cual, deberá implementar un
circuito de conducción de pulso y un circuito detector de pulsos (NGT)

Figura.17.Flip-flop S-R sincronizado por reloj con compuertas NOR y circuito detector de pulsos (NGT)

Al dar la combinación Q=1 y Q’=0 se generara un pulso de tiempo muy pequeño, las otras combinaciones no
producirán ningún efecto sobre la salida.
Circuito FF tipo D (Recordar que este tipo de FF es un Latch-Registro), Sincronizado por Reloj, con
compuertas integradas (Investigar que compuertas TTL y CMOS incluyen estos C.I.’s).

4.2kΩ

VCC 5V

S2
330Ω

VCC 5V
VCC 5V
R1

1kΩ
U8A 330Ω 330Ω
U4A 330Ω 330Ω

U1A U2A 74LS00N


U3A 7400N

74LS14N 74LS04N
74LS08N U7A
U9A
C1 U5A
1µF 8.2kΩ
7400N 8.2kΩ
74LS00N
74LS04N

Figura.19. Flip-flop tipo D con tecnología TTL

Circuito FF tipo J-K, (TTL 74LS112)

Cuando Reset y Clear en 1 y 0 respectivamente, el flip flop J-K funciona como divisor de frecuencia, cuando J y K
están en 1 y Reset y Clear están 1 su salida va estar en 1 dependiendo del flanco.

2.2. PRUEBAS Y RESULTADOS OBTENIDOS


VCC 5V

VCC 5V
VCC 5V
S1

330Ω 330Ω
U1A 330Ω 330Ω

7400N

4.2kΩ 4.2kΩ
U2A

8.2kΩ
7400N 8.2kΩ

330Ω 330Ω

Figura.21.Flip-flop tipo S-R con NAND Set=1,reset=1


Figura.22.Flip-flop tipo S-R con NAND Set=1,reset=1,Qsin cambio

VCC 5V

VCC 5V
VCC 5V
S1

330Ω 330Ω
U1A 330Ω 330Ω

7400N

4.2kΩ 4.2kΩ
U2A

8.2kΩ
7400N 8.2kΩ

330Ω 330Ω

Figura.23.Flip-flop tipo S-R con NAND Set=0,reset=1,Q=1

Figura.24.Flip-flop tipo S-R con NAND Set=0,reset=1,Q=1


VCC 5V

VCC 5V
VCC 5V
S1

330Ω 330Ω
U1A 330Ω 330Ω

7400N

4.2kΩ 4.2kΩ
U2A

8.2kΩ
7400N 8.2kΩ

330Ω 330Ω

Figura.25.Flip-flop tipo S-R con NAND Set=1,reset=0,Q=0

Figura.26.Flip-flop tipo S-R con NAND Set=1,reset=0,Q=0

VCC 5V

VCC 5V
VCC 5V
S1

330Ω 330Ω
U1A 330Ω 330Ω

7400N

4.2kΩ 4.2kΩ
U2A

8.2kΩ
7400N 8.2kΩ

330Ω 330Ω

Figura.27.Flip-flop tipo S-R con NAND Set=0,reset=0,Q=1


Figura.28.Flip-flop tipo S-R con NAND Set=0,reset=0,Q=1

VCC 5V

VCC 5V
VCC 5V
S2

330Ω 330Ω
U5A 330Ω 330Ω

7402N

4.2kΩ 4.2kΩ

U6A
8.2kΩ
8.2kΩ
7402N
330Ω 330Ω

Figura.28.Flip-flop tipo S-R con NAND Set=0,reset=0,Qsin cambio

Figura.29.Flip-flop tipo S-R con NAND Set=0,reset=0,Qsin cambio


VCC 5V

VCC 5V
VCC 5V
S2

330Ω 330Ω
U5A 330Ω 330Ω

7402N

4.2kΩ 4.2kΩ

U6A
8.2kΩ
8.2kΩ
7402N
330Ω 330Ω

Figura.30.Flip-flop tipo S-R con NAND Set=1,reset=0,Q=1

Figura.31.Flip-flop tipo S-R con NAND Set=1,reset=0,Q=1


VCC 5V

VCC 5V
VCC 5V
S2

330Ω 330Ω
U5A 330Ω 330Ω

7402N

4.2kΩ 4.2kΩ

U6A
8.2kΩ
8.2kΩ
7402N
330Ω 330Ω

Figura.32.Flip-flop tipo S-R con NAND Set=0,reset=1,Q=0

Figura.33.Flip-flop tipo S-R con NAND Set=0,reset=1,Q=0


VCC 5V

VCC 5V
VCC 5V
S2

330Ω 330Ω
U5A 330Ω 330Ω

7402N

4.2kΩ 4.2kΩ

U6A
8.2kΩ
8.2kΩ
7402N
330Ω 330Ω

Figura.34.Flip-flop tipo S-R con NAND Set=1,reset=1,Q=0

Figura.35.Flip-flop tipo S-R con NAND Set=1,reset=1,Q=0


Figura.36,Flip-flop tipo S-R sincronizado con reloj y detector de pulsos.

Figura.37.Flip-flop tipo S-R sincronizado con reloj y detector de pulsos.


Figura.38.Flip-flop tipo D.

3. CONCLUSIONES Y RECOMENDACIONES:

En el Flip-flop S-R sincronizado por reloj con compuertas NAND no funciono del todo bien ya que a veces titilaban
los 4 leds.

Cuando hablamos de un latch NAND activo nos referimos a enviar un dato de 1 al set y 0 al reset.
De la misma mandera cuando hablamos de un latch NOR nos referimos a enviar un dato de 0 al set y de 1 al reset.

Se analizó y verifico que guardan datos en este caso la unidad más pequeña de memoria llamada bit. Es un
dispositivo capaz de permanecer en uno de dos estados posibles durante el tiempo que el usuario requiera, aquí es
donde entra el guardar información el cambio de este dispositivo se realiza mediante las combinaciones de sus
entradas.

Los flip-flops tipo S-R requieren de sus combinaciones de entrada para que sus salida tener en alto o en bajo.

En los detectores de pulsos se deben utilizar compuertas veloces para poder observar el cambio de estado en
estas.
Los flip-flops tipo D, al utilizar un generador de frecuencia, este se debe utilizar una mínima, para poder observar su
funcionamiento mediante el osciloscopio.
RECOMENDACIONES

Mantener conocimientos actualizados de la materia para saber cuáles elmásadecuado)fácil en la realizaci8n de


la práctica, asegurarse de conectar de manera adecuada cada componente para que posteriormente no sufran
daños) el resultado sea el deseado.
Al utilizar los detectores de pulsos se deben utilizar compuertas de alta velocidad, por su nivel de rapidez en el
tiempo mínimo de retardo por medio de las compuertas negadas que se encuentran a la entrada de sus circuitos.
Debemos revisar el estado de cada circuito integrado TTL o CMOS a utilizar, debido a que el uso y manipulación
de estas circuitos integrados, puede ocasionar que se quemen completamente o parcialmente las entradas y
salidas de los mencionados circuitos integrados.

Para observar las ondas de salida, con los pulsos, se puede utilizar el osciloscopio en modo detección de pulsos,
que ayuda a observar con mayor precisión los pulsos de salida debido a su pequeño tiempo (ns).

Tener presente el datashett de cada compuerta ya que esto nos facilitara que las implementaciones de los
circuitos sean mucho más fáciles, ya que si conectamos alguna entrada o salida mal podemos quemar el
integrado o pasar tiempo detectando la falla externa de las conexiones.

4. BIBLIOGRAFIA

[1]Tocci, Ronald J. Sistemas digitales principios y aplicaciones, decimal edición, Editorial Prenetice Hall. Antonio
Hermosa Donate. Electronica digital fundamental y programable.

Anexos:
REALIZADO POR: DARWIN MAGUANA, ANDRES QUIZHPE