МИКРОПРОЦЕСОРСКИ

СИСТЕМИ
АУДИТОРИСКИ ВЕЖБИ (3)
летен семестар,2011
КАТЕРИНА РАЛЕВА
ИНСТИТУТ ЗА ЕЛЕКТРОНИКА

catherin@feit.ukim.edu.mk

Што ќе се анализира? (1)
1.

МЕМОРИЈА
(RAM, ROM)

+

8-битни
ПРОГРАМАБИЛНИ
паралелни I/O порти

2. 8355 (8355-2)
16 384-Bit ROM + I/O
Ports
2.1 8755 (8755-2)
16384-Bit EPROM/IO
Што да се чита? Intel MCS-80/85 Family User’s
Manual (Chapter 6, 6-37 do 6-56)

3-1 do 3-10) .Што ќе се анализира? (2) 2. ПОВРЗУВАЊЕ НА ВЛЕЗНО-ИЗЛЕЗНИ УРЕДИ И МЕМОРИИ СО 8085A (INTERFACING TO THE 8085A) 8085A МИНИМАЛЕН MCS-85 СИСТЕМ Што да се чита? Intel MCS-80/85 Family User’s Manual (Chapter 3.

време на пристап: 400ns (8355).пински чип со едно напојување (+5V) 16384 ROM-ќелии = 2048words x 8bits max. 8355 (8355-2) 16384-Bit ROM + I/O Ports 40 .2. 300ns (8355-2) 2 програмабилни 8-битни I/O порти MUX AD0-7 магистрала Интерен адресен леч .

8355 (8355-2) БЛОК ДИЈАГРАМ CLK READY AD0-7 (input) A8-10 (input) Port A 8 A CE2 CE1 8 2Kx8 ROM PA0-7 (I/O) Port B B IO/M ALE RD RESET IOR IOW 8 PB0-7 (I/O) VCC(+5V) VSS(0V) .2.

0-7 адреса или I/O-адреса (I/O) A8-10 ги содржи ПОВИСОКИТЕ БИТОВИ од ROM адресата IOR IOW VCC(+5V) VSS(0V) .2. 8355 ФУНКЦИЈА НА ПИНОВИТЕ (1) CLK READY AD0-7 (input) A8-10 (input) Port A 8 A CE2 CE1 IO/M ALE RD RESET 8 2Kx8 ROM PA0-7 (I/O) AD0-7 БИДИРЕКЦИОНА АДРЕСНОPort B ПОДАТОЧНА МАГИСТРАЛА пониските 8Bбита од8 ROMPB .

IO/M.2. CE1. A8-10. CE2 Port B PB0-7 8 B (I/O) VCC(+5V) VSS(0V) . 8355 ФУНКЦИЈА НА ПИНОВИТЕ (2) CLK READY AD0-7 (input) A8-10 (input) 8 Port A СО ALE? КОИ СИГНАЛИ СЕ ЛЕЧУВААТ ALE CE2 CE1 2Kx8 ROM IO/M ALE RD RESET IOR IOW A 8 PA0-7 (I/O) AD0-7.

2. 8355 ФУНКЦИЈА НА ПИНОВИТЕ (3) CLK READY AD0-7 (input) A8-10 (input) 8 CE2 CE1 IO/M ALE RD RESET CHIP ENABLE INPUTS: CE1 & CE2 Port A АКТИВНИ: CE1=0 CE2=1 PA0-7 8 A ПРИСТАП ДО 8355: само (I/O) ако CE-2Kx8 пиновите се АКТИВНИ (кога ALEROM ги лечува) Port B If CE=NOT ACTIVEPB then 0-7 8 B (AD0-7 & READY)=Hi -Z (I/O) IOR IOW VCC(+5V) VSS(0V) .

PB0-7 8 B CE1.CE2 и CLK. 8355 ФУНКЦИЈА НА ПИНОВИТЕ CLK READY AD0-7 (input) A8-10 (input) 8 CE2 CE1 IO/M ALE RD RESET (4) Port A PA0-7 CLK (INPUT):го носи сигналот 8 A READY=HI-Z откако претходно (I/O) CE=active 2Kx8 и ALE=1 го носат READY=0 ROM(OUTPUT):три-состојбен READY излез Port B READY се контролира со: ALE. (I/O) Како се менува состојбата на READY-сигналот? VCC(+5V) IOR IOW VSS(0V) .2.

ВРЕМЕНСКИ ДИЈАГРАМ НА READY-СИГНАЛОТ CE= READY=Hi-Z CLK 4 CE 3 ALE READY 2 1 CE= CE=1 & ALE=0 & CLK= READY=1 CE=1(active) & ALE=1 READY=1 READY=0 .

2. 8355 – ROM СЕКЦИЈА IO/M CE1 CE2 RD ALE READ LOGIC БЛОК ДИЈАГРАМ DATA BUS BUFFER AD0-AD7 2Kx8 RОM MEMORY ARRAY X-Y DECODER ALE A8 A9 A10 (1) ADDRESS LATCH .

ВРЕМЕНСКИ ДИЈАГРАМ IO/M=0 CLK A8-10 AD0-7 CE ALE RD ADDRESS ADDRESS DATA . 8355 – ROM СЕКЦИЈА (2) RОМ READ OPERATION .2.

2. AD0-7 (input) A8-10 (input) Port A A IO/M ALE RD RESET I/O READ: RD=0 OR IOR=0 I/O WRITE: IOW=0 IOR IOW 8 PA0-7 (I/O) АДРЕСА: xxxxxx00 RESET = 1: A И B СЕ CE2 ИНИЦИЈАЛИЗИРААТ КАКО ВЛЕЗНИ. CE1 (1) Port B B 8 PB0-7 (I/O) АДРЕСА: xxxxxx01 . 8355 – I/O СЕКЦИЈА 2 ПРОГРАМАБИЛНИ 8-БИТНИ I/O ПОРТИ 8 ПРИСТАП ДО I/O СЕКЦИЈА: IO/M=1 & CE=ACTIVE.

8355 – I/O СЕКЦИЈА PORT A & PORT B БИТ-ПО-БИТ ПРОГРАМАБИЛНИ Port A A СЕКОЈА ПОРТА ИМА ЕДЕН 8БИТЕН DDR-РЕГИСТЕР (DATA DIRECTION REGISTER) ГО ОДРЕДУВА ВЛЕЗНОИЗЛЕЗНИОТ СТАТУС НА СЕКОЈ ПИН ОД СООДВЕТНАТА ПОРТА (2) 8 PA0-7 (I/O) АДРЕСА: xxxxxx00 Port B B АДРЕСА НА DDR-РЕГИСТРИТЕ: DDR A: A1A0=10 DDR B: A1A0=11 8 PB0-7 (I/O) АДРЕСА: xxxxxx01 .2.

8355 – I/O СЕКЦИЈА (3) ЕДЕН БИТ ОД PORT A И DDR A INTERNAL DATA BUS D0 output latch D Q CLK OE WRITE PA D0 DDR latch D Q CLR RESET PA0 CLK WRITE DDR D0 READ PA .2.

8355 – I/O СЕКЦИЈА (4) WRITE DDR=(IOW=0)·(CE=ACTIVE) ·(DDR A ADDRESS SELECTED) WRITE PA=(IOW=0)·(CE=ACTIVE) ·(PORT A ADDRESS SELECTED) READ PA={(IO/M=1)·(RD=0)· (IOR=0)}·(CE=ACTIVE)·(PORT A ADDRESS SELECTED) .2.

2. 8355 – I/O СЕКЦИЈА (5) ЕДЕН БИТ ОД PORT A И DDR A INTERNAL DATA BUS D0 output latch D Q CLK OE=0 WRITE PA D0=0 DDR latch D Q CLR RESET PA0 CLK Data Flow WRITE DDR=1 D0 READ PA .

8355 – I/O СЕКЦИЈА (6) ЕДЕН БИТ ОД PORT A И DDR A INTERNAL DATA BUS D0 output latch D Data Flow Q CLK OE=1 WRITE PA D0=1 DDR latch D Q CLR RESET PA0 CLK WRITE DDR=1 D0 READ PA .2.

ПОВРЗУВАЊЕ НА ВЛЕЗНОИЗЛЕЗНИ УРЕДИ И МЕМОРИИ СО 8085А (INTERFACING TO THE 8085A) 2 начина на адресирање МЕМОРИСКО I/O СТАНДАРДНО I/O МАПИРАЊЕ МАПИРАЊЕ (STANDARD I/O) (MEMORY-MAPPED I/O) Ако IO/M излезот од CPU се користи за да се направи разлика помеѓу I/O и мемориски READ и WRITE циклуси STANDARD I/O ВО СПРОТИВНО MEMORY-MAPPED I/O .

ПОВРЗУВАЊЕ НА 8355 (8755) СО 8085А (МЕМОРИСКИ МАПИРАН I/O) A8-A15 AD0-AD7 8085A ALE RD WR CLK READY IO/M VCC VCC RD CLK IO/M IOR AD0-7 A8-10 RDY CE ALE IOW 8355 .

ПОВРЗУВАЊЕ НА 8355 (8755) СО 8085А (СТАНДАРДНО I/O МАПИРАЊЕ) ДЕЛ ОД КОНЕКЦИИТЕ A8-A15 AD0-AD7 8085A A11 A12 A13 A14 A15 ALE RD WR CLK READY IO/M IO /M CE1 1 IO /M CE2 2 IO /M CE2 3 IO /M CE2 4 IO /M CE2 5 .

ПОВРЗУВАЊЕ НА 8155 (8156) СО 8085А (МЕМОРИСКИ МАПИРАН I/O) A8-A15 AD0-AD7 8085A ALE RD WR CLK RESET OUT IO/M Timer AD0-7 RESET IO/M RD In ALE WR 8156 VCC CE .

ПОВРЗУВАЊЕ НА 8155 (8156) СО 8085А (СТАНДАРДНО I/O МАПИРАЊЕ) A8-A15 AD0-AD7 8085A ALE RD WR CLK RESET OUT IO/M Timer AD0-7 RESET IO/M RD In ALE WR 8156 VCC CE .

МИНИМАЛЕН МИКРОКОМПЈУТЕРСКИ СИСТЕМ MCS85 8085А 8355 (8755) 8155 (8156) Memory-Mapped I/O Standard I/O Mapped .

МИНИМАЛЕН MCS85 СИСТЕМ (мемориско мапирање) 8085А 8156 RAM + I/O + COUNTER/TIMER 8355 (ROM+I/O) OR 8755 (PROM+I/O) .

МИНИМАЛЕН MCS85 СИСТЕМ (Стандардно I/O мапирање) ЗА ДОМА: Како 8185 се поврзува во MCS85? .

MCS85 СИСТЕМ СО СТАНДАРДНИ МЕМОРИИ (Стандардно I/O мапирање) .