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UNIVERSIDAD TECNOLGICA NACIONAL

Tcnicas Digitales II Ao:2008


Trabajo Prctico Nro 2: Mapeo Decodificacin

J.T.P. Ing. Steiner Guillermo. Email:gsteiner@scdt.frc.utn.edu.ar

Trabajo Prctico Nro 2: Mapeo Decodificacin


Introduccin
Estructura bsica de buses (Arquitectura Von Newman)
Bus de Direccin Bus de Datos Bus de Control Microprocesador

Memoria RAM (1)

Memoria ROM (2)

Dispositivos de I/O (3)

Figura 1

Estructura bsica con circuito decodificador


El circuito decodificador nos permite proveer a las memorias y los dispositivos de I/O de una zona exclusiva del mapa de memoria del micro. Cualquier dispositivo que se conecte al microprocesador, debe disponer de una bus de direcciones menor al que provee el micro, de esta manera podemos, para un dispositivo dado, distinguir dos tipos de lneas de direccionamiento. Lneas de direccionamiento externa, son las encargadas de diferenciar el dispositivo del resto (dispositivo 1, 2 o 3 de la Figura 2), de esta forma puedo tener varios en un sistema de buses y acceder a uno en especial por medio de estas lneas y un circuito decodificador. Lneas de direccionamiento interno, son las que se conectan directamente al dispositivo Por ejemplo en caso del dispositivo 1 de la Figura 2, este grupo de lneas darn la posicin interna del casillero a leer o escribir, estas lneas corresponden a la parte mas baja de la palabra de direccionamiento.
Bus de Direccin Bus de Datos Bus de Control Microprocesador Memoria ROM (2) Circuito decodificador
CS

Memoria RAM (1)


CS

Dispositivos de I/O (3)


CS

Figura 2

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Circuito decodificador de dos memorias


(Se omitieron bus de control y dato)
A15 A15 A13 A14 A12 A12

0000
A0-A11

CS = 0 Memoria RAM
A11 A0

Microprocesador 64K de direccionamiento

RAM 4K CS

Desde Hasta

0 0 0 0 0 0 0 0 0 0 0 0 000h 1 1 1 1 1 1 1 1 1 1 1 1 FFFh

Memoria ROM
A11 A0

ROM 4K CS
A15 A12

Desde Hasta

0 0 0 0 0 0 0 0 0 0 0 0 000h 1 1 1 1 1 1 1 1 1 1 1 1 FFFh

0001

CS = 0

Figura 3 En el circuito de la Figura 3 vemos que las lneas de direccionamiento interno correspondientes a los 12 bits menos significativos del total se comparten entre todos los dispositivos, la seleccin de una de las dos memorias la realiza las lneas externas a travs de sendas compuertas OR de cuatro entradas. El mapa ampliado del circuito queda formado de la siguiente manera: Lneas de Mapeo Externa
A15 A11 A0

Memoria RAM Memoria ROM

Desde Hasta Desde Hasta

0 0 0 0

0 0 0 0

0 0 0 0

0 0 1 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0000h 0FFFh 1000h 1FFFh

Lneas de Mapeo Interna

El microprocesador tendr ubicada dentro de su mapa de direcciones las dos memorias en forma consecutivas.
FFFFh 2000h 1FFFh

Mapa de 64 Kb del microprocesador

ROM 4K
1000h 0FFFh

RAM 4K
0000h

ROM 4K RAM 4K

0000h

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Prctico de Aula Desarrollados


Ejercicio Nro 1
Se dispone de un microprocesador de 64Kb de direccionamiento, se desea implementar: 1 CI de memoria RAM de 8 Kb. 1 CI de memoria RAM de 8 Kb. 1 CI de memoria ROM de 16 Kb. Partiendo desde la posicin 0000h. Realizamos los mapas de Memoria Reducido y Ampliado con el circuito de decodificacin. Mapa Reducido
FFFFh

8000h 7FFFh

Memoria ROM 16K Memoria RAM 8K Memoria RAM 8K


4000h 3FFFh 2000h 1FFFh 0000h

Mapa Ampliado
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

Direc. Disp
00000 01FFF 02000 03FFF 04000 07FFF
RAM 8K RAM 8K ROM 16K

0 0 0 0 0 0

0 0 0 0 1 1

0 0 1 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

0 1 0 1 0 1

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D0-D7

U1A A13 A14 A15 1 3 2 1 74LS32/SO 2 /RD 74LS32/SO /WR uP U3A 1 3 2 74LS32/SO U6A 1 A0-A15 74ABT04 2 U4A 1 3 2 74LS32/SO /CS /RD /WR U5A 1 3 U6A /RD 1 /WR 74ABT04 U2A 1 3 /MEMRQ 2 74LS32/SO U2A 1 3 2 74LS32/SO A0-A13 /RD /CS 2 74LS32/SO 2 A0-A12 A0-A12 3 /CS U2A

RAM 8Kb

RAM 8Kb

ROM 16Kb

Ejercicio Nro 2
Se posee un microprocesador de 8088 configurado en modo mnimo y 2 chips de memorias RAM de 8Kb con las cuales se desea conformar un banco de 16Kb que comience en la posicin 00000h del mapa de memoria Realizamos los mapas de Memoria Reducido y Ampliado con el circuito de decodificacin. Mapa Reducido
FFFFFh

Memoria RAM 8K Memoria RAM 8K

04000h 03FFFh 02000h 01FFFh 00000h

Mapa Ampliado
A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

Direc.
00000 01FFF 02000 03FFF

Disp
RAM 8K RAM 8K

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

0 0 1 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

0 1 0 1

U? 19 1 OE T/R A0 A1 A2 A3 A4 A5 A6 A7 GND 74LS245 U? U? Vcc AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 A8 A9 A10 A11 A12 A13 A14 A15 74LS373 U? 1 19 2 4 6 8 11 13 15 17 10 OE1 VCC OE2 A1 A2 A3 A4 A5 A6 A7 A8 GND 74S244 U? 1 11 3 4 7 8 13 14 17 18 U?C 9 8 10 74LS32 U?D 12 11 13 74LS32 10 OE LE D1 D2 D3 D4 D5 D6 D7 D8 GND 74LS373 VCC Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 VCC 20 2 5 6 9 12 15 16 19 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 23 24 25 26 36 33 32 29 8 7 6 5 4 3 2 22 GND VCC 20 18 16 14 12 9 7 5 3 10 16 15 14 13 12 11 10 9 D1 D2 D3 D4 D5 D6 D7 D8 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 3 4 7 8 13 14 17 18 2 5 6 9 12 15 16 19 VCC 21 OE LE VCC 1 11 VCC 20 20 26 27 22 10 9 8 7 6 5 4 3 25 24 21 23 2 14 B0 B1 B2 B3 B4 B5 B6 B7 18 17 16 15 14 13 12 11 VCC 2 3 4 5 6 7 8 9 10 20

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VCC

U?

CE1 CE2 WE OE

VDD

28

NC

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19 CLK MNI/MX NMI INTR INTA HLDA HOLD TEST A16 / S3 READY A17 / S4 RESET A18 / S5 A19 / S6 DEN DT/R SS0 ALE IO/M WR RD GND GND 8088 28 17 18 37 31 30 38 39 40 35 34 27 1 20

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A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12

DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7

11 12 13 15 16 17 18 19

GND

00000H a 01FFFH 02000H a 03FFFH


VCC 20 26 27 22

Ram 8K

VCC

U?

A13 A14 A15 A16 4 A17 5 A18 1 A19 2


74LS32 U?A 74LS32 U?B 6

U? 1 2 3 6 4 5 8 3 A VCC B C Y0 Y1 OE1 Y2 OE2A Y3 OE2B Y4 Y5 Y6 Y7 GND 74LS138 16 15 14 13 12 11 10 9 7 10 9 8 7 6 5 4 3 25 24 21 23 2

CE1 CE2 WE OE

VDD

28

NC

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A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12

DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7

11 12 13 15 16 17 18 19

Circuito de Decodificacin Externa

14

GND

Ram 8K

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Prctico de Aula a Desarrollar


Se debern usar siempre para la decodificacin integrados comerciales de la serie 74LSXXX.

Ejercicio Nro 1
Se desea conectar a un microprocesador de 64Kb de direccionamiento, dos memorias una de 4Kb cuya direccin de inicio es 3000h y otra de 2Kb, en la direccin A000h La decodificacin deber ser completa (sin imgenes). a) Realizar el mapa ampliado y reducido, sealando las lneas de decodificacin externas e internas. b) Realizar el circuito decodificador completo.

Ejercicio Nro 2
Se desea conectar un microprocesador con un campo de direccionamiento de 64Kb: Una banco de memoria ROM de 16Kb formado por CI de 4Kb en la parte baja (a partir de 0000h). Una memoria RAM de 24Kb formada por un CI de 16Kb y un CI de 8 Kb en la parte ms alta (hasta FFFFh). Se deber utilizar un CI 78LS139 para el mapeo de los dos bancos. La decodificacin deber ser completa (sin imgenes). a) Realizar el mapa ampliado y reducido, sealando las lneas de decodificacin externas e internas. b) Realizar el circuito decodificador completo.

Ejercicio Nro 3
Se dispone del siguiente circuito de decodificacin de cuatro memorias.
A15 A14 A13 A12 A11 A10 D0-D7 1 2 U?A 1 74LS04 2 4 5 74LS32 U?B 6 CS 2 74LS32 U?A 3 CS 1

1 2 U?B 3 74LS04 4 4 5

U?A 3 74LS00 CS 3

U?B 6 74LS00 CS 4

a) Realizar el mapa reducido y ampliado de cada memoria, con sus correspondientes imgenes. b) Analizar cual ser el mximo tamao de cada bloque de memoria. c) Se deber modificar el circuito para eliminar las superposiciones, para lo cual nicamente se podrn eliminar las imgenes, pero nunca modificar las posiciones de los dispositivos en el mapa.

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Ejercicio Nro 4
Se posee un microprocesador de 8088 configurado en modo mnimo, chips de memorias RAM de 32Kb y 16Kb y ROM de 64Kb con los cuales se desea conformar los siguientes bancos: Un banco de memoria RAM de 80K con inicio en 00000h Un banco de memoria ROM de 64K con final en FFFFFh Adems se desea mapear en I/O una PPI, la misma no tendr una direccin fija, se podr modificar dentro de 256 direcciones posibles modificables con un switch de 8 llaves, los bloques de memoria donde se podrn ubicar la PPI sern de la forma 0XX0h a 0XX3h donde XX son los 8 bits modificables (de 00h a FFh) La decodificacin deber ser completa (sin imgenes). a) Realizar el mapa ampliado y reducido, sealando las lneas de decodificacin externas e internas. c) Realizar el circuito decodificador completo.