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Electrnica
los autores
Tr. 5.1
Electrnica
G D
Regin de Drenador
W
n+
ND
L
sustrato p
ND
n+
Regin de Fuente
NA
Regin Canal
Corte transversal
S n
+
D
ND
L
sustrato p
ND
Regin Canal
NA
Electrnica
VS = VD = VB = 0
G
S n+
SiO2
D n+
VG = 0
DOS UNIONES PN ENFRENTADAS NO HAY CORRIENTE ENTRE FUENTE
sustrato p B
DRENADOR Y
VG
VG > 0
APARECEN CARGAS POSITIVAS EN LA GATE QUE INDUCEN CARGAS
D n+
NEGATIVAS EN LA SUPERFICIE DEL SILICIO DEBAJO DEL XIDO
S n+
+ ++ + ++ + ++ SiO2
- - - - -- - -
canal n
regin de deplexin
sustrato p
Q,B=Impurezas Ionizadas
los autores
Tr. 5.3
Electrnica
VS VD
+ iG=0 G
iS=iD S n+
V DS ( pequea )
V GS
iG=0 G
iD D
iS=iD S n+
V DS ( grande )
canal n
- - -- - - -
n+
sustrato p B
estrangulamiento del canal
sustrato p B
Aspectos caractersticos del transistor MOS: 1.- Dispositivo Bilateral (S y D electricamente indistinguibles) 2.- Unipolar (Conduce exclusivamente por un nico tipo de portadores: electrones en NMOS y huecos en PMOS)) 3.- Alta impedancia de entrada: G aislada (iG=0) 4.- Controlado por tensin 5.- En estado de no conduccin iD=0 (muy adecuado para uso como llave)
los autores Tr. 5.4
Electrnica
Aislados
Eo ECS qM EFM
Metal Tipo p
CASO REAL :
M=S
qS
qF EVS
Ei EFS
Vinculados
Q,G
sustrato p
Q,B
Polisilicio
Vd qM qS EFM qF EVS
Metal Si Tipo p
Eo ECS Ei EFS
Q,I
los autores
Tr. 5.5
Electrnica
SiO2
sustrato p
B
-No potencial de contacto (Vd=0) -No campo elctrico -No cargas acumuladas
Metal
xido
Si Tipo p
Electrnica
G
Polisilicio
q|VGB|
VGB + + + + + +
q|VGB|
SiO2
qM qS EFM qF EVS
Si Tipo p
Eo EC Ei EFS
sustrato p
Metal
Campo Elctrico
xido
p
( E i E FS ) --------------------------KT
Ei-EFS en la superficie
Curvamiento de Bandas
p = ni e
los autores
Tr. 5.7
Electrnica
Polisilicio
+ ++ + + +
SiO2
VGB
Eo EC
qS qM
sustrato p
qF
EFM
q|VGB|
Campo Elctrico
Ei EFS EVS
Metal
xido
Si Tipo p
p = ni e
( E i E FS ) --------------------------KT
Ei-EFS en la superficie
Curvamiento de Bandas
los autores
Tr. 5.8
Electrnica
Polisilicio
+ ++ + + +
SiO2
VGB
Eo EC
qM
sustrato p
q|VGB|
q(y)
qS qF
EFM
Metal
qS
Campo Elctrico
Ei EFS EVS
xido
Si Tipo p
Aumentando VGB a partir de la condicin anterior se puede hacer Ei EFS en la superficie. Se produce as una inversin del tipo del semiconductor n => p
los autores
Ei<EFS en la superficie
Curvamiento Acentuado de Bandas
S = Potencial de Superficie
S F
Inversin
Tr. 5.9
Electrnica
q|VGB|
Eo EC
q|VGB|
Eo EC
q(y)
qS
qS qF
=0
Ei EFS EVS
q(y)
qS
qS qF
Ei EFS EVS
xido
Tipo p
xido
Tipo p
xido
Tipo p
Ei(0)=Ei
Ei(0)<EFS
y
S = 0 : Banda Plana S > 0 : Empobrecimiento
Inversin
S > F : Inversin
Curvamiento Acentuado de Bandas
S 2F
Inversin Fuerte
Creacin de Canal
los autores
Tr. 5.10
Electrnica
Polisilicio
-Q,ox Q ox
,
Polisilicio
MS
Q=0
SiO2
VFB
V FB = MS ox Q ox V FB = MS ----------C ox
SiO2 + +++ + ++ +
Q=0
sustrato p
sustrato p
ox C ox' = -------t ox
TENSIN DE BANDA PLANA (VFB) => tensin entre Gate y Sustrato (VGB) que anula las cargas causadas por MS y Q,ox.
los autores Tr. 5.11
Electrnica
Polisilicio
Las situaciones de equilibrio en funcin de VGB son iguales que en el caso ideal, teniendo ahora en cuenta VFB.
0
V GB Q,I
+ -
SiO2
1) Condicin de banda plana: VGB=VFB, QC=0,S=VGB-VFB=0 2) Acumulacin: VGB<VFB, QC>0,S<0 3) Empobrecimiento: VGB>VFB, QC<0,F>S>0 4) Inversin: VGB>VFB, QC=QI+QB<0,S>=F S es lo suficientemente positiva para atraer un buen nmero de electrones libres a la superficie Q,I=cargas por unidad de rea debidas a eQ,B=cargas por unidad de rea debidas a iones Na-
yp
sustrato p
los autores
Tr. 5.12
Electrnica
Q,G
+ + + + + + + + ++
Q,ox
+
Q,C=Q,I+Q,B Q,I Q ,B
y
G + ++ + ++ + - - - - -- - Q,B Q,G
Polisilicio
y1
Tipo p
V GB Q,I
+ -
SiO2
yp
sustrato p
yp
Ecuacin de Poisson
los autores
Tr. 5.13
Electrnica
= 0 ;( y y p )
q F -----------KT q F --------KT 2 n0 p0 = ni
n0 = ni e
( EF Ei ) ----------------------KT ( Ei EF ) ----------------------KT
= ni e
p0 = ni e
o En la regin bajo el xido:
= ni e
n ( y ) = ni e
= n0 e
p ( y ) = ni e
= p0 e
q ( y ) ---------------KT
los autores
Tr. 5.14
Electrnica
Na Nd
q q d ( y ) ------- p ( y ) n ( y ) N - = ------- p e a Si 0 Si 2 dy
q ( y ) ---------------KT
n0 e
q ( y ) ------------KT
N a
los autores
Tr. 5.15
Electrnica
q ( ( y ) 2 )
2q
huecos
electrones
cargas fijas
los autores
Tr. 5.16
Electrnica
Integrando la ecuacin anterior dentro de la zona perturbada: y p > y > 0 , para el caso : ( y ) > 0 => Empobrecimiento
) F q ( y ) 2q Si N a KT q ( y ------------------------------------------d e KT 1 + ( y ) + e KT KT e KT 1 ( y ) -----E ( y ) = ( y ) = ------------------------- ----- Si q q dy 2q
Q C = Si E ( S )
los autores
Tr. 5.17
Electrnica
KT Q C 2q N a S + ------- e SI q inversion Q C = Q B + Q I
q ( S 2 F ) KT
SiO2
0 yn yp
V GB Q,I
sustrato p
inversion
yn=valor de y por encima del cual la la concentracin de e- es despreciable yp=anchura de la regin de empobrecimiento
Determinamos QB con las siguientes aproximaciones: 1- Aproximacin de Lmina de Carga: yn<<yp=> yn-->0 2- Dentro de la regin de carga de espacio, las cargas mviles son despreciables frente a los iones (aprox. vaciamiento o empobrecimiento) Ec. Poisson 2 qN a d ( y ) -------- Si 2 dy
Q B = qN a y p = 2q SI N a S
los autores
Tr. 5.18
Electrnica
Q I = Q C inv Q B
Q I
inversion
= 2q SI N a
Condicin sobre S F S 2 F 2 F S 2 F + 0 S 2 F + 0
Propiedad Fundamental
dQ C d S dQ B d S
Regin de transicin
dQ C d S dQ I d S
Tr. 5.19
Electrnica
S n+
- - - - -- - -
D n+
ox
p B
Q C' SM
+
V GB
ox C ox' = -------- = Cap. de puerta por unidad de rea t ox Q C' + Q ox' Q G' ox = ---------- = --------------------------C ox' C ox' Q C' Q ox' V GB = S ---------- + SM ----------C ox' C ox' VFB Tensin de banda plana
los autores
Tr. 5.20
Electrnica
S -----UT
2 F ----------U T
2q si N A = ---------------------------C ox'
I. Fuerte
2 F
+ 0
I. Debil
V GB V FB ------------------------UT
Q I
IFuerte Q I
= C ox' [ V GB V FB B B ] = C ox' [ V GB V T0 ]
IFuerte
V T0 = V FB + B + B
VGB VFB
Emp.
VTO
I.D I.M I.F
los autores
Electrnica
G + + + + ++ S n+
+ + + - - - - -- - +
VC
A travs de las regiones n+ se puede hacer contacto con la regin de inversin del canal. As, una tensin VC puede alterar el equilibrio.
D n+
Existe unin pn que hay que polarizar inversamente:
VC > VB
p B
VB
KT V GB = V FB + S + S + ------- e q inversion
q ( S ( 2 F + V CB ) ) KT
EN INVERSIN FUERTE
Q I IFuerte = C ox' [ V GB V FB B V CB B + V CB ]
Q I
IFuerte
= C ox' [ V GB V TO V CB B + V CB + B ]
los autores
Tr. 5.22
Electrnica
G
V SB
S n+ - - - - - -x x = 0 x = L
D n+
o
lmina de carga
p
t
I D = f ( V GS, V DS, V SB )
B Suposiciones bsicas:
-- - - - -dx
S ( x )
S ( x + dx )
3 Aproximacin de canal gradual = componente horizontal del campo elctrico (debida a V DS 0 ) despreciable frente a
la componente vertical (debida a VGB)
Q I ( x ) I Fuerte
= C ox' [ V GB V FB B V CB ( x ) B + V CB ( x ) ]
4 Tomamos VDB > VSB (la zona del canal ms invertida es la S): el transistor en inversin fuerte cuando la zona de
S est en inversin fuerte.
los autores
Tr. 5.23
Electrnica
t S ( x )
-- - - - -dx
S ( x + dx )
I D ( x ) dx = V
V DB
SB
WC ox' [ VGB V FB B V CB ( x ) B + V CB ( x ) ] dV CB ( x )
0 Integrando y haciendo una aproximacin del trmino B + V CB ( x ) se tiene: V DS 2 V DS 2 W W ---- ( V ------------- ( V ----------I D = C ox' = k n' GS V T )V DS 2 GS V T )V DS 2 L L ecuacin vlida siempre que el D est en inversin fuerte, VDS < VDSsat k n' = C ox' = transconductancia del proceso (~ 50A/V2 - 100A/V2) W k n = k n' ---- = factor de ganancia del transistor o transconductancia L
dependencia con VSB: efecto sustrato en VT
VT =
FB
+ B +
B + V SB = V TO + [ B + V SB
B ]
Tr. 5.24
Electrnica
VDS Sustrato a VB
IS=ID
Regin Saturacin
V DS V GS V T ID
R. Lineal
lineal
V DS > V GS V T ID
R. Saturacin
los autores
Tr. 5.25
Electrnica
Si V DS aumenta tal que VGS V DS < VT , el canal desaparece en la vecindad de D Canal estrangulado Haciendo
D
L eff V GS V T
n+
n+ + Exceso de V DS p
Q I ( x )
= C ox' [ V GB V FB B V D B B + V D B ] = 0
se tiene VDSsat = V GS V T
B
k n' W I D sat = ------ ---- ( V GS V T ) 2 2 L
para V DS > V GS V T
los autores
Tr. 5.26
Electrnica
El modelo ideal resulta inapropiado para dispositivos de canal corto (L<1m). Son necesarios anlisis en dos dimensiones Importantes variaciones respecto al modelo de 1er orden VARIACIN DE LA TENSIN UMBRAL: V T0 = f ( L )
V T0
n+ p
n+
R o 10 100 o
+ V GS, eff
RS
G
RD
V DS
V T0 = h ( t ) n+
S
V T0 PMOS NMOS
e-
n+ p
Para canal corto t
L S, D R S, D = ----------- R o + R C W
Electrones calientes
Electrones calientes (de alta energa acelerados por un campo intenso) pasan al xido por efecto tnel y cambian la tensin umbral.
los autores
Tr. 5.27
Electrnica
DEGRADACIN DE LA MOVILIDAD:
n ( cm/s ) sat 10 n = E
n ( cm 2 ( Vs ) )
7 700
n0
E sat 1,5V m
250
E t ( V/m )
100
eff = ------------------------------------------------------------1 + ( V GS V T ) + B V SB
T- M ( T ) = ( T r ) ---- T r
CONDUCCIN SUBUMBRAL:
Se ha supuesto que el transistor MOS est cortado si V GS < V T . Sin embargo, el paso de ON a OFF no es abrupto, sino gradual Operacin en subumbral o Inversin Dbil con I D 0 .
V GS ------------------------( 1 + )U T
ID Io e
V GS < V T
,V DS > 0
los autores
Tr. 5.28
El Transistor PMOS
Electrnica
Todo el anlisis anterior sirve tambin para el transistor tipo p, pero hay que tener en cuenta lo siguiente:
o Sustrato tipo n: S < 0, B < 0
ni F = U T ln ------- < 0 N D
p+ n
B ]
p+
B V SB = V TOp [
B + V SB
2q si N D = -----------------------C ox'
R. LINEAL:
VSD ID lineal
V SD V SG V T
Sustrato a VB
ID
los autores
Tr. 5.29
Electrnica
Capacidades en el MOS:
1.- Capacidades de puerta 2.- Capacidades de unin
Vista Superior
xido de puerta
G D
Regin de Drenador
Ld L eff
W
n+
ND
L
sustrato p
ND
n+
Regin de Fuente
NA
Regin Canal
Ld
contacto a sustrato, B
L eff
Metal (actualmente polisilicio)
xido de puerta
G D
Regin de Drenador
W
n+
ND
W eff = W 2W d W
Ld
L
sustrato p
ND
n+
Regin de Fuente
NA
Regin Canal
contacto a sustrato, B
los autores
Capacidades de Puerta
W eff = W 2W d W C GS L eff
OV
Electrnica
C GD
OV
Ld
G D n+
C GD C GB
p
C GS
I
C GD
C ox W eff L eff
0
1 2 C ox W eff L eff 2 3 C ox W eff L eff
0
1 2 C ox W eff L eff
0 0
0
Tr. 5.31
Capacidades de Unin
Implantacin de campo p+ Cara lateral
te ra l
Electrnica
W
ra Ca
la
Fuente n+ Bottom
Las capacidades de unin son de pequea seal: dependen del punto de operacin. Las uniones estn siempre inversamente polarizadas ( VSB 0 ) capacidades de unin pequeas.
Sustrato p
xj
Cara lateral
Ls
X = DS
los autores
Tr. 5.32
Electrnica
G
C GS C GD
De puerta:
C GS = C GS + C GS I OV C GD = C GD + C GD I OV C GB = C GB + C GB I OV
S
C BS
C GB
D
C BD
De Unin:
C BS = C difusion, S C BD = C difusion, D
los autores
Tr. 5.33
Electrnica
El modelo de pequea seal nos relaciona las variaciones en ID con pequeas variaciones de las tensiones en los terminales alrededor de un valor DC (punto de operacin, Q)
I D = g m V GS + g mb V BS + g ds V DS
Tres parmetros: gm = I D V GS Q g mb =
o bien
i d = g m v gs + g mb v bs + g ds v ds
I D V BS Q
I D V SB Q
I D g ds = g o = V DS
transconductancia
transconductancia de sustrato
conductancia de salida
los autores
Tr. 5.34
Electrnica
Transistor NMOS
i d = g m v gs + g mb v bs + g ds v ds Circuito equivalente:
G B + vbs ig = 0 + vgs S id D
gmvgs
gmbvbs
rds = gds-1
Q Q
C sb = C union, SB C db = C union, DB
gmvgs
gmbvbs
rds = gds-1
C gd = C GD + C GD I OV C gb = C GB + C GB I OV
Q Q
PMOS
G Cgb B + vbs Cgd D CdbCgs
Csb
id S
gmvsg
gmbvsb
rsd = gsd-1
los autores
Tr. 5.35
Electrnica
V T = V TO + ( B + V SB B )
g mb =
ID
lineal
LINEAL
Las capacidades de pequea seal se pueden tomar igual a las de gran seal en la mayora de los casos. En saturacin:
, C gs = C GS + C GS = 2 3 C ox WL + C GS I OV OV C gd = C GD + C GD = C GD I OV OV C gb = C GB + C GB = C GB I OV OV C sb = C union, SB Q C db = C union, DB Q
gm
W k n' ---- V DS L
gds gmb
I D ---------------------1 + V DS ----------------------------- g m 2 2 + V SB
los autores
Tr. 5.36