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EJERCICIOS

POR: ZAPANA APAZA, EDDIE

1.-

Un circuito que implementaba una operacin en top= 450 ns se ha segmentado mediante un cauce lineal con cuatro etapas de duracin T1=100 ns, T2=125 ns, T3=125 ns, T4=100 ns, respectivamente separadas por un registro de desacoplo que introduce un retardo de 25 ns cul la mxima ganancia de velocidad posible ? cul es la mxima productividad del cauce? A partir de que nmeros de operacin ejecutadas se consigue una productividad al 90 % de la productividad mxima?

En nuestro caso
T2=T3=125ns , seria el tiempo mximo de procesamiento mas el retardo del registro de desacoplo que seria

d=25 ns

t = 125 ns +25 ns =150 ns

Mxima ganancia
S= T =

450 ns = 3 (125 + 25 )ns

Mxima productividad
W= 1 =

1 = 6666666.67 instrucciones /s 150ns

A partir de que nmeros de operacin ejecutadas se consigue una productividad al 90 % de la productividad mxima 90* 1 = n TLI=k x t = 4 x t (tiempo de latencia de inicio) 100*150 TLI + (n-1)*t (k numero de etapas) 9 1500 n=27 = n 4*150 + (n-1)*150

2.- Supongamos que las etapas de una unidad funcional segmentada


S1, S2, S3, S4 y S5 se utilizan en el orden S1 , S3, S5, S1, S3, S4, S1, S3, S2, S5 ,S4, S2. Cual es el tiempo ( en numero de ciclos ) de latencia de inicio del cauce ? Cul es la tabla de reservas y el vector de colisin inicial ? Si se supone el cauce vaci inicialmente y se introduce una operacin, es posible introducir otra pasados 5 ciclos ? Cul es el numero mnimo de ciclos que hay que esperar?

SOLUCION:

TLI=12 ciclos t1 S1 S2 X X X t2 t3 t4 X X X X t5 t6 t7 X X X X X t8 t9 t10 t11 t12

S3
S4 S5

S1,S3,S5,S1,S3,S4,S1,S3,S2,S5,S4,S2

F={3,5,6,7} (latencias prohibidas)

C=(1 1 1 0 1 0 0)Vector de colisiones

Con latencias prohibidas

F=(3 ,6 ,5 ,7)
As el vector de colisiones seria

V=(1110100)
NO es posible introducir una instruccin a los 5 ciclos ya

que es una latencia prohibida


Tenemos (1,2,4,) que NO son latencias prohibidas entonces

el numero mnimo para esperar un instruccin seria de 1 ciclo

3.- Se pretende utilizar un cauce con cuatro etapas A, B, C, D, para


aumentar el rendimiento en la ejecucin de la unidad funcional F. las etapas se pueden utilizar segn una de las dos secuencias S1 y S2 siguientes:

S1: ABACACABD

S2: ADBCCABD

Si la duracin de cada etapa (incluyendo el registro de acoplo) es de 50 ns, y la operacin que implementa la unidad funcional F tarda 350 ns en ejecutarse Cul de las dos posibilidades es mejor? Por qu? Cules son los valores mximos para la productividad, la eficacia y la ganancia del cauce en cada una de las secuencias de utilizacin, S1 y S2?

solucin

S1:

TLI = t*k =9*50ns = 450 ns S2: TLI= t*k = 8*50ns = 400ns k= nmero de etapas t = tiempo de ejecucin de una etapa

Productividad
n wn TLI n 1* t
n = nmero de operaciones

T = tiempo de ejecucin de

operacin sin segmentar TLI =tiempo de latencia de inicio t = tiempo de ejecucin de una etapa

S1:

1 wS1 2.22 *106 450ns


S2

1 wS 2 2.5 *106 400ns


W(n) es el numero de operaciones por unidad de tiempo

Eficiencia
n *T E n k * TLI n 1* t
S1

350ns ES 1 0.0864 9 * 450ns


S2
ES 2 350ns 0.1093 8 * 400ns

E(n) es la relacion entre la ganancia de velocidad y el numero de etapas

Ganancia
n *t S n TLI n 1* t

S1

350ns S S1 0.777 450ns


S2
SS 2

350ns 0.875 400ns

S(n) es la ganancia de velocidad en la ejecucion de n operaciones

4.- La tabla de reservas que se muestra a continuacin corresponde a


un cauce que puede ejecutar dos funciones A y B: Determinar las latencias prohibidas y construir el diagrama de estados para dicho cauce

t0 s1 s2 s3 B A

t1 B A

t2

t3 A B

t4 B A

AB

FAA = ( 3 )
FBA = (2,1)

FAB = (1,4,2)

FBB = (3,2)

Ma = 0100

0011

Mb = 1011 0110

5.- Se tiene un cauce multifuncional con 4 etapas S1, S2, S3, S4, que
permite ejecutar dos tipos de operaciones, A y B. Las instrucciones del tipo A recorren el cauce segn la secuencia: S1, S3, S2, S3, S1, S4 Y las del tipo B segn: S1, S4, S1, S2, S3, S4 Cul es la mnima latencia media para la secuencia de operaciones ABABABAB? Si la frecuencia de reloj es de 1 GHz Cul es la productividad mxima del cauce para esta secuencia?

Solucin
Tabla de reservas:

t0
S1 S2 S3 S4 FAA=(2,4) FBA=(2,4)

t1

t2
B A

t3
B A

t4
A

t5

AB

A B

B
AB

FAB=(1,2,3) FBB=(2,4)

Vectores de colisiones cruzadas: VAA=(1010) VBA=(1010) Matrices de Colisin: VAB=(0111) VBB=(1010)

Diagrama de estados

1010 1010

0111 1010

Con estos resultados el diagrama de estados queda de la siguiente forma:

A5

A4,5+

A1 A5

1010 1010

A4,5+ B1 B1

0111 1010

B5

1111 1111
B3

A3

A5

0111 1111

B3

1011 1011
A3 A4,5 +

B5

0111 1011
B3

A5

A4,5+

B5

A1 A5

1010 1010

A4,5+ B1 B1

0111 1010

1111 1111
B3 A3 A5

0111 1111

B3

1011 1011
A4,5+ A3

B5

0111 1011
B3

Para la secuencia de operaciones ABABABAB

tenemos las latencias medias: LM = 3.5

LM = 2.5

Siendo la mnima latencia media: Y la mxima latencia media: MLM = 3.5

2.5

Como la frecuencia es de 1 GHz el tiempo por ciclo

ser el inverso de la frecuencia, para este caso: t = 1 ns. Usando la frmula de la productividad:

La productividad mxima ser de:

2.85 x 108

6.- En un procesador segmentado de 5 etapas S1, S2, S3, S4, S5, en ese
orden y todas tardan un ciclo, excepto la etapa S3 (etapa de ejecucin) que segn las instrucciones, puede tardar 2 0 3 ciclos Cul es la velocidad pico de ese procesador si funciona a 500 Mhz?

F= 500Mhz
T= 1 500Mhz =1 ciclo

MiPS=

Ni Tcpu x 10

=
6

F CPI x 10
6

Para 2 ciclos
MIPS=500MHz = 250MIPS 2 x 10
MIPS CPI
6

Para 3
MIPS = 500MHZ 3 x 10 6 = 166MIPS

(milones de intrucciones por segundo) (ciclos por instruccin)