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CONTENIDO RESUMIDO:
1- Introducción
2- Osciladores
3- Mezcladores.
4- Lazos enganchados en fase (PLL).
5- Amplificadores de pequeña señal para RF.
6- Filtros pasa-banda basados en resonadores piezoeléctricos.
7- Amplificadores de potencia para RF.
8- Demoduladores de amplitud (AM, DSB, SSB y ASK).
9- Demoduladores de ángulo (FM, FSK y PM).
10- Moduladores de amplitud (AM, DSB, SSB y ASK).
11- Moduladores de ángulo (PM, FM, FSK y PSK).
12- Tipos y estructuras de receptores de RF.
13- Tipos y estructuras de transmisores de RF.
14- Transceptores para radiocomunicaciones
ATE-UO EC 00
4. Lazos enganchados por fase, Phase Locked
Loops (PLLs)
Conceptos previos:
• Función de transferencia de sistemas realimentados.
• Fases y frecuencias.
xs(s) G(s)
xe(s) xer(s) G(s) xs(s) =
xe(s) 1 + G(s)·H(s)
Entrada - Planta Salida
ATE-UO EC PLL01
Casos particulares con realimentación negativa 1 +
G(s)·H(s) > 1
xe(s) xer(s) G(s) xs(s)
Alta ganancia de lazo ⇒
Entrada - Planta Salida
G(s)·H(s) >> 1 ⇒
xr(s) H(s) xs(s)/xe(s) = 1/H(s)
xs(s) G(s) Red de
= realimentación
xe(s) 1 + G(s)·H(s) La red de realimentación determina
la función de transferencia
xr(s) = xs(s)
xs(s)/xe(s) = 1 ⇒ xs(s) = xe(s)
ATE-UO EC PLL05
Estructura básica de un PLL (I)
Detector de fases:
entrega una tensión
Filtro pasa-bajos: Oscilador
Necesario para filtrar
proporcional a la controlado por
la salida del detector
diferencia de fases tensión (VCO):
de fases
la frecuencia de la
señal de salida
depende de una
tensión de control
ATE-UO EC PLL06
Estructura básica de un PLL (II)
ve = Vesen(Φ e)
vosc = Vosc sen(Φ osc )
ve
vosc
Entrada V = k(∆ Φ )
Salida
vosc En fase
ve
∆Φ ATE-UO EC PLL07
Diagrama de bloques de un PLL (I)
Estudiamos los PLLs aplicando la teoría de sistemas.
Vesen(Φ e)
Vosc sen(Φ osc )
Φ)
V = k(∆
Detector de fases:
Φe Filtro Φ osc
Conv.
Φ /V pasa- VCO
- bajos
Φ osc
φ e- φ osc
φ e
v∆ Filtro vc φ osc
Conv.
Φ
pasa- VCO
- /V Φ bajos
ATE-UO EC PLL10
Diagrama de bloques de un PLL (IV)
Ecuaciones: φ v∆Φ vc φ
t
e Filtro osc
Conv.
pasa- VCO
∫
- Φ/V
bajos
R F(s)
Entrada C Salida
ATE-UO EC PLL15
Funciones de transferencia (V)
R F(s)
Tφ o- φ e(s)
C
φ osc (s)
Entrada Salida
φ e(s)
Tφ o- ∆φ (s)
- 2π ·KV·K∆Φ ·F(
Tφ o- φ e(s) =
ss)+
2π ·KV·K∆Φ ·F(s)
Diagrama -20
de Bode -40 K∆Φ = 1 10
-60
103 104 105 106 107
ATE-UO EC PLL16 f [Hz]
Funciones de transferencia (VI)
Ωe Ω osc
ω ω e1
ω osc
osc
t t
Ω e(t) Ω osc (t) 0
0
Φe PLL Φ osc
t t
ω e(s) ω (s)
PLL osc
Tφ o- φ e(s)
ω e(s) =
ω e1 /s 2π ·KV·K∆Φ ·F(
ω osc (s) = Tφ o- φ e(s)·ω e(s) = s)
s+
·ω e1 /s
2π ·KV·K∆Φ ·F(s)
ATE-UO EC PLL18
Respuesta temporal ante un escalón en Ω e(t) (II)
ω e(s) ω (s)
PLL osc
K∆Φ = 100
K∆Φ = 10
ω e1
F(t) K∆Φ = 1
0 2 4 6
ATE-UO EC PLL19
t [µ s]
Respuesta temporal ante un escalón en Ω e(t) (III)
Ωe
Ω e(t) Ω osc (t) Ω osc
ω ω e1 ω
osc
t PLL osc
0
t
0
t
Ωe(t)
PLL
Ωosc(t)
t
?
ATE-UO EC PLL20
Respuesta temporal ante un escalón en Ω e(t) (IV)
Tφ o- φ e(s) =
φ osc (s)/φ e(s)
φ e(s) ∆ φ (s) φ osc (s)
Tφ o- ∆φ (s) Tφ o- ∆φ (s) =
- φ osc (s)/∆ φ (s) =
= 2π ·KV·K∆Φ ·F(s)/s
Tφ o-
Tφ o- φ e(s) = (s)
1 ∆φ+ Tφ o-
∆φ (s)
Tipo 1 (1 polo en s = 0)
Como siempre la función de transferencia del integrador
tiene un polo en cero, el Tipo mínimo posible es 1.
ATE-UO EC PLL23
Relación entre el Orden y de Tipo de un PLL
φe(s) ∆φ(s) φosc(s)
Tφo-∆φ(s)
-
La función Tφ o- ∆φ (s) se puede escribir como:
ω osc (t)
τ = 1µ s
ω τ = 10µ s
e1
0 20 40 60
t [µ s]
ATE-UO EC PLL26
PLL de Orden 1 y de Tipo 1 (III)
Diferencia de fases entre las señales de entrada y salida ante escalón en la
frecuencia de entrada:
Como: ω e(s) = ω e1 /s, entonces: φ e(s) = ω e1 /s2
φ e (s)·φ e(s) ⇒
τ 2·ω e τ 2 = 10µ s
1 τ 1·ω e1 τ 1 = 1µ s
0 20 40 60
ATE-UO EC PLL27 t [µ s]
PLL de Orden 1 y de Tipo 1 (IV)
Respuesta de la frecuencia relativa del oscilador ante un escalón en la
fase de entrada:
φ e(s) = φ e1 /s ⇒
Φ e(t) Ω osc (t) ω e(s) = s·φ e(s) = φ e1 ⇒
PLL ω osc (s) = φ e1 /(τ ·s +1) ⇒
Φe
ω osc (t) = (φ e1 /τ )·e-t/ τ
t ω osc (t)
τ 1 = 1µ s
φ e1 /
τ 1
φ e1 /τ 2
τ 2 = 10µ s
0 5 7,5 10
ATE-UO EC PLL28 t [µ s]
PLL de Orden 1 y de Tipo 1 (V)
Diferencia de fases entre las señales de entrada y salida ante escalón en la
fase de entrada:
=φ e1 ·e-t/ τ
φ e1
τ = 10µ s
τ = 1µ s
0 20 40 60
t [µ s]
ATE-UO EC PLL29
PLL de Orden 1 y de Tipo 1 (VI)
Evolución de las señales ante un escalón en la fase de entrada:
Φe ve =Vesen(Φ e)
PLL
t
vosc =Vosc sen(Φ osc )
Escalón en la
fase φ e1 = π /2
vosc
ve
∆φ
La diferencia de fases entre las señales de entrada y salida acaba
anulándose y la frecuencia de ambas señales coincidiendo
ATE-UO EC PLL30
PLL de Orden 1 y de Tipo 1 (VII)
Evolución de las señales ante un escalón en la frecuencia de entrada:
Ωe ve =Vesen(Φ e)
ω ω PLL
osc
t
e1 vosc =Vosc sen(Φ osc )
0 Escalón en la frecuencia
ω e1 = 0,25 ω osc0
vosc
ve
∆φ ∆ φ (∞)
Es necesario que exista diferencia de fases en régimen permanente para
que cambie la frecuencia de salida de tal forma que la frecuencia de ambas
señales coincidan.
ATE-UO EC PLL31
PLL de Orden 2 y de Tipo 1 (I)
Filtro F(s) usado:
F(s) R1
F(s) = (1+s/ω Z)/(1+s/ω P)
Entrada Salida
R2
C
F(s) = (1+ R2·C·s)/[1+ (R1 + R2)·C·s]
tiene un polo y un cero, siendo:
ω Z = 1/(R2·C) y ω p = 1/[(R1+R2)·C)]
2π ·KV·K∆Φ ·(1+R2·C·s
Tφ o- ∆φ (s) = 2π ·KV·K∆Φ ·F(s)/s =)
s·[1+(R +R )·C·s]
1 2
2π ·KV·K∆Φ ·(1+R2·C·s Tφ o-
Tφ o- ∆φ (s) ) Tφ o- φ e(s) = (s)
s·[1+(R +R )·C·s]
1 2
1 + Tφ o-
∆φ
=
∆φ (s)
2π ·KV·K∆Φ ·(1+R2·C·s)
Tφ o- φ e(s) =
s·[1+(R1+R2)·C·s] + 2π ·KV·K∆Φ ·(1+R2·C·s)
2π ·KV·K∆Φ ·(1+R2·C·s)
Tφ o- φ e(s) =
(R1+R2)·C·s2 + (1+ 2π ·KV·K∆Φ ·R2·C)·s +
2π ·KV·K∆Φ
1+R2·C·s
Tφ o- φ e(s) =
(R1+R2)·C 1+ 2π ·KV·K∆Φ ·R2·C
·s +
2
·s +1
2π ·KV·K∆Φ 2π ·KV·K∆Φ
ATE-UO EC PLL33
Orden 2 (2 polos)
PLL de Orden 2 y de Tipo 1 (III)
1 + R2·C·s
Tφ o- φ e(s) =
(R1+R2)·C 1+ 2π ·KV·K∆Φ ·R2·C
·s2 + ·s +1
2π ·KV·K∆Φ 2π ·KV·K∆Φ
Reagrupando términos:
1 + s/ω Z
Tφ o- φ e(s) =
s2/(ω p·K) + s·(1+K/ω Z)/K +
1
siendo: ω Z = 1/(R2·C), ω p = 1/[(R1+R2)·C)] y K =
2π ·KV·K∆Φ
Escalón en la frecuencia de entrada: ω e(s) = ω e1 /s ⇒
(1 + s/ω Z)·ω e1
ω osc (s) =
s·(s2/(ω p·K) + s·(1+K/ω Z)/K + 1)
ATE-UO EC PLL34
PLL de Orden 2 y de Tipo 1 (IV)
Ejemplo:
K = 105-107 Hz/rad ω p = 106π rad/s ω Z = 5·106π
rad/s
ω osc (t)
R1 ω Z = 5·106π rad/s
K = 107 ωZ=∞
Entrada Salida
R2 K = 106
C
ωZ≠ ∞ ω e1
R1
K = 105
Entrada C Salida
0 2 4 6
ωZ=∞ t [µ s]
ω Z = 1/[(R1+R2)·C] y ω P = 1/(R1·C)
2π ·KV·K∆Φ ·[1+(R1+R2)·C·s]
Tφ o- ∆φ (s) = 2π ·KV·K∆Φ ·F(s)/s =
s2·R1·C
Tipo 2 (2 polos en s = 0)
ATE-UO EC PLL36
PLL de Orden 2 y de Tipo 2 (II)
Tφ o-
2π ·KV·K∆Φ ·[1+(R1+R2)·C·s] T
φ o- φ e(s) = (s)
Tφ o- ∆φ (s) = 1 + Tφ o-
∆φ
s2·R1·C
∆φ (s)
2π ·KV·K∆Φ ·[1+(R1+R2)·C·s]
Tφ o- φ e(s) = 2
s ·R1·C + 2π ·KV·K∆Φ ·[1+(R1+R2)·C·s]
2π ·KV·K∆Φ ·[1+(R1+R2)·C·s]
Tφ o- φ e(s) =
R1·C·s2 + 2π ·KV·K∆Φ ·(R1+ R2)·C·s + 2π ·KV·K∆Φ
1 + (R1+R2)·C·s
Tφ o- φ e(s) =
R1·C
·s2 + (R1+ R2)·C·s + 1
2π ·KV·K∆Φ
Orden 2 (2 polos)
ATE-UO EC PLL37
PLL de Orden 2 y de Tipo 2 (III)
1 + (R1+R2)·C·s
Tφ o- φ e(s) =
R1·C
·s2 + (R1+ R2)·C·s + 1
2π ·KV·K∆Φ
1 + s/ω Z
Reagrupando términos: Tφ o- φ e(s) =
s2/(ω p·K) + s/ω Z +
1
siendo: ω Z = 1/[(R1+R2)·C], ω P = 1/(R1·C) y K = 2π ·KV·K∆Φ
1 + s/ω Z Resultado
Tφ o- φ e(s) = anterior
s2/(ω p·K) + s·(1+K/ω Z)/K +
1
EL resultado es semejante al obtenido en el PLL de Orden 2 y Tipo 1
anterior. Luego se puede optimizar de igual forma la respuesta dinámica.
La ventaja es que al ser de Tipo 2 se anula la diferencia de fases en
régimen permanente ante un escalón de frecuencia.
ATE-UO EC PLL38
PLL de Orden 2 y de Tipo 2 (IV)
Otra forma de realizar un PLL de Orden 2 y Tipo 2:
R2 C
F(s) = - [1+ R2·C·s]/(R1·C·s) ⇒ R1
- + VCC
F(s) = - ω P·[1+ s/ω Z]/s, Entrada
siendo: + - VCC Salida
ω Z = 1/(R2·C) y ω P = 1/(R1·C)
Procediendo como en el caso anterior:
1 + s/ω Z
Tφ o- φ e(s) =
s2/(-ω p·K) + s/ω Z +
1
Para que salga lo mismo que en el caso anterior, K tiene que ser
negativa. Como K = 2π ·KV·K∆Φ o bien KV < 0 o K∆Φ < 0. En
caso contrario, el PLL sería inestable, al menos que el detector de
fases cambie el signo de K∆Φ en función de la diferencia de fases.
ATE-UO EC PLL39
Realización física de las partes de un PLL
Vesen(Φ e)
Φ)
V = k(∆ Vosc sen(Φ osc )
Detectores de fases
Detectores analógicos ⇒ Detector basado en un mezclador.
Detector basado en “ puerta o exclusiva”.
Detectores digitales ⇒ Detector basado en “biestable RS activado
por flancos”.
Detector Fase-Frecuencia.
VCOs
Osciladores de onda senoidal.
Osciladores de onda cuadrada.
ATE-UO EC PLL40
Detector de fases basado en mezclador (I)
Detector de fases
v∆Φ = Km·Vesen(Φ e)·Vosc sen(Φ osc ) = K∆Φ ·[cos(Φ e - Φ osc ) - cos(Φ e + Φ osc )],
siendo K∆Φ = Ve·Vosc ·Km/2. Como: Φ e = ω osc0 ·t + φ e y Φ osc = ω osc0 ·t + φ osc ⇒
0 0%
0º 30º 60º 90º 0º 20º 40º 60º
x x
Inconvenientes:
• El valor de la constante K∆Φ es K∆Φ = Ve·Vosc ·Km/2, es decir,
depende de la amplitud de las señales. A veces hay que limitarlas
para acotar el valor de K∆Φ .
ATE-UO EC PLL44
Detector de fases basado en “puerta o exclusiva” (I)
Detector de fases ve(Φ e)
v∆Φ v∆Φ
ve(Φ e) Conv.
Φ /V
-
vosc (Φ osc )
vosc Φ osc )
ve(Φ e)
t
vosc (Φ osc )
t
v∆Φ
t
ATE-UO EC PLL45
Detector de fases basado en “puerta o exclusiva” (II)
ve(Φ e)
v∆
Ojo: no es
Φ
v∆Φ simétrica
respecto a 0º
vosc(Φ osc)
0º 180º 360º φ e– φ osc
t t t
vosc (Φ osc ) vosc (Φ osc ) vosc (Φ osc )
t t t
ATE-UO EC PLL46
Detector de fases basado en “puerta o exclusiva” (III)
0º 90º 180º
0º 180º 360º -0,5·v∆Φ max
φ e– φ osc
v∆ Φ
ve(Φ e) ve(Φ e)
t t
vosc (Φ osc ) vosc (Φ osc ) v∆Φ
t t 0,5·v∆Φ max
Es simétrica
v∆Φ = v∆Φ respecto a 90º
v∆Φ = v∆Φ t t
ATE-UO EC PLL47
Detector de fases basado en “puerta o exclusiva” (IV)
Ahora adelantamos la representación π /2.
El límite sería: -90º < (φ e – φ ’osc ) < 90º, es decir: 0º < (φ e –φ osc )<
180º
El valor de la constante K∆Φ es K∆Φ = v∆Φ max /π
ATE-UO EC PLL48
Detector de fases basado en “puerta o exclusiva” (V)
Ventajas:
• El circuito digital es relativamente sencillo, por lo que puede operar
hasta frecuencias bastante altas.
Inconvenientes:
• La diferencia de fases máxima posible es de 180º. En este caso: 0º <
(φ e –φ osc ) < 180º
ATE-UO EC PLL49
Detector de fases basado en “biestable RS
activado por flanco” (I)
¿Cómo activar un biestable RS por flanco y no por nivel?
A A
B B
A’ A’
A A
t t
tr tr
A’ A’
t t
B B
t t
R
AR
BR
AS
AS Q
S Q
t
AR R
AR
t Biestable RS activado
por flanco de bajada
Q
t
ATE-UO EC PLL51
Detector de fases basado en “biestable RS
activado por flanco” (III)
t
vosc (Φ osc )
v∆Φ
t
ATE-UO EC PLL52
Detector de fases basado en “biestable RS
activado por flanco” (IV)
ve(Φ e) v∆
S Q
Φ
v∆Φ Ojo: no es
R simétrica
respecto a 0º
vosc(Φ osc)
0º 180º 360º φ e– φ osc
t t t
vosc (Φ osc ) vosc (Φ osc ) vosc (Φ osc )
t t t
El límite sería: -180º < (φ e – φ ’osc ) < 180º, es decir: 0º < (φ e –φ osc )<
360º
El valor de la constante K∆Φ es K∆Φ = v∆Φ /(2π )
max ATE-UO EC PLL54
Detector de fases basado en “biestable RS
activado por flanco” (VI)
Ventajas:
• La diferencia de fases máxima posible es de 360º. En este caso: 0º <
(φ e –φ osc ) < 360º
Inconvenientes:
• El filtro es de la frecuencia de la señal generada.
ATE-UO EC PLL55
Detector Fase-Frecuencia (I)
v∆Φ max
v∆Φ
0º 180º 360ºφ – φ
e osc
v∆Φ max
v∆Φ
-360º
-180º 0º 180º 360ºφ – φ
e osc
-v∆Φ max
ATE-UO EC PLL56
Detector Fase-Frecuencia (II)
Detector de fases
ve(Φe)
ve(Φe) Conv.
v∆Φ S Q VU
- Φ/V R
+ v∆Φ
vosc(Φosc)
S Q -
R VD
vosc(Φosc)
-360º -180º
0º 180º 360ºφ – φ
e osc
-v∆Φ max
ATE-UO EC PLL57
ve(Φe)
S Q VU Detector Fase-Frecuencia (III)
R
+ v∆Φ v∆
Φ
v∆
Φ max
S Q -
-360º -180º
R 0º
VD 180º 360º φ
e– φ
osc
vosc(Φosc) -v∆
Φ max
t t t
vosc (Φ osc ) vosc (Φ osc ) vosc (Φ osc )
t t t
vU
t vU t vU t
vD t vD t vD t
v∆Φ v∆Φ t v∆Φ v∆Φ v∆Φ t
t v∆Φ
ATE-UO EC PLL58
ve(Φe)
S Q VU Detector Fase-Frecuencia (IV)
R
+ v∆Φ
¿Cómo es uno de estos circuitos?
S Q -
R
VD
vosc(Φosc)
VU
S Q
ve(Φ e)
R
R
vosc (Φ osc )
VD
S Q
ATE-UO EC PLL59
ve(Φe) Detector Fase-Frecuencia (V)
S Q VU
R
+ v∆Φ v∆Φ v∆Φ max
S Q -
R
VD φe– φosc
vosc(Φosc)
-360º -180º 0º 180º 360º
Circuito real
usado en el
PLL CD4046
ATE-UO EC PLL60
Detector Fase-Frecuencia (VI)
Ventajas:
• La diferencia de fases máxima posible es de 720º. En este caso:
-360º < (φ e –φ osc ) < 360º
Inconvenientes:
• El filtro es de la frecuencia de la señal generada.
ATE-UO EC PLL61
VCOs de forma de onda senoidal
ATE-UO EC PLL62
VCOs de forma de onda cuadrada
Son multivibradores astables controlados por tensión
+ VCC Vcond
RB Vramp Vcomp
β t
+
vc vosc
+
- C t
Vcond
-
Frecuencia de oscilación:
-
f = β ·(VCC -vc)/(RB·C·Vramp )
+ +
vosc
Vcomp
-
ATE-UO EC PLL63
Parámetros característicos de los PLLs (I)
• Margen de mantenimiento estático (hold-in range): Es la
diferencia de frecuencias de entrada entre las que el lazo permanece
enganchado en las siguientes condiciones: partimos del lazo enganchado
y cambiamos la frecuencia de entrada muy lentamente.
• Margen de mantenimiento dinámico (pull-out range): Es la
diferencia de frecuencias de entrada entre las que el lazo permanece
enganchado en las siguientes condiciones: partimos del lazo enganchado
y cambiamos la frecuencia de entrada bruscamente (es, por tanto, el valor
del escalón de frecuencia de entrada que acabamos de dar).
• Margen de enganche lineal (lock-in range): Es la diferencia de
frecuencias de entrada entre las que el lazo se engancha trabajando el
detector de fases de forma lineal.
• Margen de enganche no lineal (pull-in range): Es la diferencia
de frecuencias de entrada entre las que el lazo se engancha aunque el
detector de fases llegue a trabajar de forma no lineal.
ATE-UO EC PLL64
Parámetros característicos de los PLLs (II)
fosc0
Margen de enganche lineal
(lock-in)
Margen de mantenimiento
dinámico (pull-out)
ATE-UO EC PLL66
Ejemplo de PLL en un circuito integrado: el LM 565 (II)
Esquema interno
Idea básica
Oscilador a
Xtal
ve
vosc
V = k(∆ Φ )
÷N
Divisor de
frecuencias
ATE-UO EC PLL68
Sintetizadores de frecuencia con PLLs (II)
vXtal , fXtal
vVCO , fVCO
V = k(∆ Φ )
÷
vdiv , fVCO /N N
vVCO
t
vdiv t
vXtal
t
ATE-UO EC PLL69
Sintetizadores de frecuencia con PLLs (III)
vXtal, fXtal
vVCO, fVCO
V = k(∆Φ)
Ejemplo: N = 10
÷N
vdiv, fVCO/N
vVCO
t
vdiv t
vXtal t
÷N
P
fXtal
fVCO =NF·NP·fXtal
V = k(∆ Φ )
÷N ÷N
P F
NP
÷N ÷ (P+1)/P
(P+1)/P Reset En este caso:
P
fVCO =N·fXtal ,
÷A siendo:
Reset
N = NP·P + A
A NPmax ≥ NP ≥ NPmin
y Amax ≥ A ≥ 1
ATE-UO EC PLL73
Sintetizadores de frecuencia con PLLs (VII)
fXtal Estudio del sintetizador de
fVCO=N·fXtal
V = k(∆Φ)
doble módulo (I)
NP • Necesariamente tiene que
Amax ≥ A ≥ 1,
÷A
Reset
NPmin ≥ Amax ≥ P y
A
N = NP·P + A, entonces:
Nmin = P2 + 1
• Los escalones de frecuencia de salida son:
26,965 MHz-
fXtal = 5 kHz 27,405 MHz
V = k(∆ Φ )
÷N
P
5393 ≤ NP ≤ 5481
• Se generan frecuencias a saltos de 5 kHz (no es un problema).
• El divisor programable es una frecuencia bastante alta (aunque
posible)
ATE-UO EC PLL78
Ejemplos de sintetizadores de frecuencia con PLLs (III)
Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (III)
fXtal fVCO=NF·NP·fXtal
2º- Con sintetizador con divisores
V = k(∆Φ)
fijo y programable:
÷NP ÷NF
÷N ÷ NF=
P 8
5393 ≤ NP ≤ 5481
• El divisor programable es de frecuencia más baja (más asequible).
• La frecuencia del oscilador es bastante baja, por lo que también lo es la
de corte del filtro y, por lo tanto, el lazo es lento.
ATE-UO EC PLL80
Ejemplos de sintetizadores de frecuencia con PLLs (V)
Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (V)
Y también:
Nmax = 5481 = NPmax ·8 + A
Ahora hay que ver qué par de valores enteros de NPmax y A
cumplen la ecuación anterior:
A 1 2 3 4 5 6 7 8
NPmax 685 684,875 684,475 684,625 684,500 684,375 684,250 684,125
÷NP ÷9/8
(P+1)/P Reset
÷A
Reset
1≤ A≤ 8
ATE-UO EC PLL83
Sintetizadores de frecuencia con PLLs y con mezclador (I)
En caso de necesitar sintetizar frecuencias mayores que las
de funcionamiento de los divisores de frecuencia
fXtal1
fVCO
V = k(∆ Φ )
÷ NP
Filtro
Divisor de pasa-bajos
frecuencias fXtal2
programable
Se cumple:
÷ NP1
fXtal2
V = k(∆ Φ )
fVCO2
VCO
÷ NP2
Se cumple:
fXtal
fsal
Con multiplicador de fsal = 2·fXtal + fVFO
frecuencia (por 2)
fVFO
VFO
ATE-UO EC PLL86