NEDEN BOOTSTRAPPED SWITCH -Bootstrap switchin kullanm amac anahtarn ama gerilimi VGSyi sabit tutmak.

-Anahtarn Source ucunda giri iareti bal, drain ucu rnekleme kapasitesine bal. (Mos transistr iin anahtar olarak kullanldnda transmission gate gibi dnldnden S ve D yer deitirebilir, nemli olan neresinin referans alnd.)

Mos transistr karakteristik denklemine bakacak olursak VGS-VT>0 iken Doyma blgesi iin (VDS>VGS-VT) 1 + Lineer blge iin (VDS<<VGS-VT) Doyma blgesi iin mos switch direnci =

deeri doyma blgesi iin VDS ile doru orantl

olduundan VDS geriliminin deiimiyle direncin deimesi(non lineerlik) sz konusu deildir. Ancak RON direnci (VGS-VT)2 ile deiim gstermektedir. Lineer blge iin mos switch direnci =

deeri doyma blgesi iin VDS ile doru orantl

olduundan VDS geriliminin deiimiyle direncin deimesi(non lineerlik) sz konusu deildir. Ancak RON direnci (VGS-VT) ile deiim gstermektedir. Anahtarlama geriliminin gate ucuna uygulandn ve standart anahtarlar iin VDD olduunu gz nne alrsak, VT=0.6 V kabul edilirse anahtarlama ilemi VDS<VGS-VT artlarnda yani lineer blgede yaplmaktadr. (VDD=3.3 V, VT=0.6, VGS=2.1 V, VCM=1.6 V , giri iareti de VCM0.2 V arasnda deitiinden VDS=0.2 olur. 2.1>>0.2 olduundan anahtar srekli olarak lineer blgededir.) Buradan hareketle anahtarn lineer blgede alt ve diren deerinin de (VGS-VT) ile deitii sonucu karlr. VGS gerilimi giri gerilimiyle anahtarlama gerilimi arasndaki fark olduundan ve anahtarlama gerilimi sabit olmadndan giri gerilimi artka anahtarn direnci RON deiir.

Anahtar direnci ve rnekleme kapasitesi yukardaki devreyle modellenebilir. rnekleme kapasitesi zerindeki gerilim k geriliminin giri gerilimine gre deiimi aadaki denklemle ifade edilir.

= 1 Farkl iki giri gerilimi iin farkl iki giri diren deeri RON yani farkl iki zaman sabitini ele alalm. Bu iki farkl ifade iin k gerilimlerinin oranlar yazlacak olursa aadaki ifadeler elde edilir.

1 = 1 Burada grld gibi iki farkl durum iin iaretin farkl deerlere oturmas anahtarlama periyoduna ve zaman sabitlerine baldr. Eer anahtarlama periyodu zaman sabitlerine gre ok byrse aradaki fark azalr. Yani rnekleme frekans arttka anahtar zaman sabitleri daha da belirleyici olmaya balar. Anahtar direncinin yani zaman sabitinin giri gerilimine gre deimesi iaretin oturmas gereken deerden farkl olarak rneklenmesine sebep olur. Bu farkl rnekleme durumu stel olarak deien bir durum olduundan devre nonlineer zellik gstermeye balar. Buradan hareketle VGS geriliminin sabit olmamas durumunda rnekle tut devresi giriinde kullanlan anahtarlar giri gerilimine gre nonlineer davrandndan alnan iarette oluan nonlineerlik ADC knda harmonik distorsiyonlara sebep olur. Bu durumu engellemek iin VGS gerilimini sabit tutan birtakm ek elemanlar kullanlmaktadr. Bu yaplardan bir tanesi de bootstrapped switch yapsdr.

Bu yapda temel mantk rnekleme ileminin yaplmad saat periyodunda bir kapasiteyi VDD gerilimine yakn bir gerilimle arj edip rnekleme periyodunda giri ile mos transistorn geidi arasna balamaktr. Bylece VGS gerilimi sabit olarak kapasitenin arj edilen gerilimine eit olacaktr. Ayrca normalde VDD-VCM olan VGS gerilimi dorudan VDD olabilecektir.

nerilen devrede ama Coffset kapasitesini VDDye yakn bir gerilimle arj edip MNSW transistor nn gate ucuyla source ucu arasna balayarak sabit ve byk bir VGS gerilimi elde etmektir. Devrede MP4 ve MN3 transistr kapasitrn dolmasn salayan yolu olutururken MP2 ve MN1 dolan kapasitenin S ile G ucu arasna balayan yolu aar. Devredeki MP6, MN6 ve MN6S transistrleriyle MNT5 ve MN5 transistrleri bu hatlar ap kapayan transistrlerin yardmc elemanlardr. Devrenin 2 faznda olduunu varsayalm. Bu durumda MN5 iletimde olacandan MP4 transistrnn gate ucuyla VSS arasnda MNT5 zerinden geen bir yol oluacak, MP4 transistr gate gerilimi source geriliminden aada olacandan VDD gerilimi kapasitenin de bir ucunun bal olduu dmde grlecektir. Bu esnada MN3 transistrde iletimde olduundan Ofset kapasitesi VDD ile VSS arasnda balanm olur ve bu periyot boyunca VDDye yakn bir gerilimle arj olur.(MN3 ve MP4 transistrlerinin RDS oranlar kadar bir gerilim blm hari.) MP6 transistr de 2 faznda iletimdedir ve VDD gerilimini MP2 transistrnn gate ucuna balar bu sayede MP2 transistrnn iletimde olmas dolaysyla MNSW transistornn srlmesi engellenir. Ayrca bu aamada MNSW transistor gate ucu MN5 ve MNT5 ile de VSSye ekilmektedir. Bylece MN1 transistr de iletim yapmaz. Bylece giri ucuyla arj edilen kapasite arasnda yaltm salanr. Devrenin 1 fazna getiini varsayalm. MN3 ve MN5 iletimde olmayacandan devrenin VSS ile balants kesilir. MN6S transistor gate ucuna sinyal geldiinden iletime geer ve kapasiteyi MP2 transistrnn gate ile source ular arasna balanmasn salar.Bu durumda MP2 transistr VGS gerilimi VDD olduundan iletime geer. MNSW transistor S ucunda VCM0.2 V bir gerilim vardr. MP2 iletime getiinde MN1 transitr gate ucunda yani G dmnde oluan A dm referansl gerilim MN1 transistrn iletime geirir. Bylece MNSW transistor gate ucuyla giri gerilimi arasna

arj edilmi kapasite gerilimi balanm olur. Bu gerilim giri gerilimi deerinden sabit VGS dolaysyla sabit bir anahtarlama direnci elde edilmi olur. Tasarmda MP4 transistr gate ucu G dmne baldr. Eer bu ilem yaplmazsa kapasite devreye girdii anda MP4 zerinden VDDye akacaktr. Ancak G ucunda VDD+VS gerilimi olduundan MP4 transistr kesimdedir. MNT5 transistrnn gate ucu VDD gerilimine baldr. Yani G ucu VDDden aada olana kadar iletmez. Ancak 1 faznda G ucundaki gerilim VDD(arj gerilimi)+VSdir. Eer bu transistr kullanlmazsa MN5 transistr VDS gerilimi 2 VDD olacandan zarar grme ihtimali vard. Ancak MNT5 ile bu gerilim VDD kadar azaltldndan bu durumun nne geilmektedir. Benzer bir amala kullanlan dier transistr de MN6 transistrdr. Bu transistr de G ucundaki gerilimle srldnden ve bu dm A dmne gre daha yksek potansiyelli olduundan srekli iletimdedir. Bu durum MP2 transistrnn VGS geriliminin srekli olarak kapasite gerilimine eit olmasn saladndan MP2 transistrn VGS gerilimi VDDnin altna inemez. Eer bu ilem yaplmazsa transistor e ait VGS gerilimi -(VS+VDD) olacandan transistr zarar grebilir. CMOS devrelerde transistrlerin bulk ular ters diyotlarn almamas iin en yksek ve en dk potansiyellere balanmaktadr. Bu amala MP4 ve ve MP2 transistr bulk ular kendilerine gre en yksek potansiyel olan B dmne balanmlardr. Eer bu ilem yaplmazsa kapasitedeki gerilim ters diyot sebebiyle VDDye akacaktr. Benzer durum MNT5 iin de geerlidir. MNT6 transistr bulk ucu VSSye balandnda MNT6 ters diyotu VDD+VS kadar bir gerilime maruz kalabileceinden kullanlan prosesteki diyot bu ters gerilime dayanmaldr. Ancak bizim devremizde bulk uclar kendi source ularmza balanabildiinden bizim iin sknt deil. MN5 ve MNT5 ters diyotlar seri balanm oluyor. MN1 iin de dikkat edilmesi gereken bir durum. MNSW transistor gate ucunda devaml yksek gerilim var, bu sebeple hep iletimde. Eer bu transistor n bulk ucu source ucuna balanrsa S ve k gerilimi deiimleri olduunda diyot alr. Bunun nne gemek iin bu transistor de bulk ucu srekli en dk potansiyelde olmaldr.