Priključci - uvod

Ovaj dokument namijenjen je isključivo za osobnu upotrebu studentima

Fakulteta elektrotehnike i računarstva Sveučilišta u Zagrebu.
Svaka druga upotreba ili umnožavanje bilo kojeg dijela ovog dokumenta
nije dozvoljena bez pismene dozvole autora.
© Mario Kovač, Danko Basch

© Kovač, Basch, FER, Zagreb 1

 Priključci
• Svaki procesor, memorija ili bilo koja druga komponenta ostvarena
kao čip ima određen broj priključaka ili izvoda (nazivaju se još i pinovi
prema engleskom izvorniku)

DIP SMD PGA

Dual in line package Surface-mount device Pin grid array

• Pomoću priključaka se komponenta spaja na sabirnicu i putem

sabirnica na ostale dijelove računalnog sustava

© Kovač, Basch, FER, Zagreb 2

 Priključci - podjela po namjeni
• Sabirnice se prema namjeni obično dijele na*:
• adresnu sabirnicu (address bus)
• podatkovnu sabirnicu (data bus)
• upravljačku sabirnicu (control bus)

• Adresni priključci postavljaju adresu na adresnu sabirnicu, od

procesora prema memoriji i vanjskim jedinicama. Procesor, kao
aktivna i vodeća komponenta, adresira druge komponente zadajući
im adresu s koje želi čitati ili pisati podatak

• Podatkovni priključci spojeni su na podatkovnu sabirnicu i služe za

prijenos podataka između procesora i memorije ili između procesora i
vanjske jedinice prilikom operacija čitanja i pisanja

* Tako se mogu podijeliti i priključci spojeni na te sabirnice

© Kovač, Basch, FER, Zagreb 3

 Priključci - podjela po namjeni
• Upravljački priključci imaju razne funkcije vezane uz rad procesora
i općenito služe za sinkronizaciju rada pojedinih dijelova računala

• Na primjer, upravljački priključci služe za:

• dojavu da je na adresnoj sabirnici valjana adresa
• dojavu da li se obavlja čitanje ili pisanje
• dojavu da treba pričekati s izvođenjem određene operaicije
• dojavu da je određena operacija uspješno izvedena
• dojavu da li se pristupa memoriji ili vanjskoj jedinici
• postavljanje zahtjeva za prekidom
• potvrdu da je prihvaćen zahtjev za prekidom
• dojavu u kakvom je stanju procesor
• itd.

© Kovač, Basch, FER, Zagreb 4

 Priključci - podjela po namjeni
• Priključci koji imaju upravljačku namjenu (možemo
promatrati kao da prenose logičko stanje true ili false):

• mogu biti aktivni u niskoj razini i tada se označavaju imenom s

potezom. Na primjer IREQ može označavati zahtjev za prekid.
Ako je priključak nisko, onda znači da postoji zahtjev za prekid,
a u suprotnom ne postoji.

• mogu biti aktivni u visokoj razini i tada se nazivaju imenom bez

dodatnih oznaka. Na primjer READ može označavati ciklus
čitanja. Ako je priključak visoko, onda se trenutačno obavlja
ciklus čitanja, a u suprotnom se ne obavlja ciklus čitanja
>>>>

© Kovač, Basch, FER, Zagreb 5

 Priključci - podjela po namjeni
<<<<

• mogu označavati jedno od dva moguća stanja i tada u imenu sadrže

nazive oba stanja. Na primjer READ/WRITE može označavati da li se
trenutačno izvodi ciklus čitanja ili pisanja. Ako je priključak nisko, onda
se izvodi čitanje (READ ima potez). Ako je priključak visoko, onda se
izvodi ciklus pisanja (WRITE nema potez)

• U pravilu, komponente koje osluškuju upravljačke priključke

aktiviraju se na brid signala (tipično u trenutku kad signal prelazi iz
neaktivnog u aktivno stanje)
• Kad se ne promatra brid, nego stanje signala, onda se stanje
"očitava" u točno definiranim trenutcima

© Kovač, Basch, FER, Zagreb 6

 Priključci - "širina" priključaka
• Po širini priključci mogu biti:

• Jednostruki priključci su oni koji imaju svoju samostalnu namjenu. To

su obično upravljački priključci

• Priključci grupirani u skupinu po nekoj zajedničkoj funkciji. Na primjer,

mogu biti 32 adresna priključka, a pojedinačni se priključci označavaju
nazivima ADR0, ADR1, ... ADR31

© Kovač, Basch, FER, Zagreb 7

 Priključci - smjer priključaka
• Priključci se mogu podijeliti po smjeru signala (podataka) koji
njima putuje na:
• ulazne
• izlazne
• dvosmjerne

• Smjer priključka uvijek se promatra u odnosu na komponentu o

kojoj govorimo

© Kovač, Basch, FER, Zagreb 8

 Priključci - smjer priključaka

• Komponenta upravlja svojim izlaznim priključcima, a druge

komponente (spojene preko sabirnice na njih) "osluškuju" njihovo
stanje

• Za ulazne priključke komponenta samo "osluškuje" stanje na njima.

Sabirnicama koje su povezane na ove priključke upravljaju druge
komponente

• Dvosmjerni priključci spojeni su na sabirnicu kojom u različitim

trenutcima upravljaju različite komponente. Pri tome uvijek samo
jedna komponenta upravlja sabirnicom u nekom trenutku, a
priključci svih ostalih komponenata su ili ulazni ili u stanju visoke
impedancije

© Kovač, Basch, FER, Zagreb 9

 Priključci - smjer priključaka
• Stanje visoke impedancije omogućuje jednostavno spajanje više
komponenata na istu sabirnicu (ponoviti iz "Digitalne")

• Sklopove s tri stanja simbolički prikazujemo ovako:

ulaz izlaz

© Kovač, Basch, FER, Zagreb 10

 Priključci - smjer priključaka
• Ako je upravljački ulaz K neaktivan (0), onda je izlaz u stanju visoke
impedancije (high Z)

• Ako je upravljački ulaz K aktivan (1), onda je stanje ulaza prenosi

na izlaz
K ulaz izlaz
0 0 Z
ulaz izlaz
0 1 Z
1 0 0
K 1 1 1

• Efektivno, sklop sa tri stanja ponaša se kao

ventil koji propušta ili ne propušta vodu

© Kovač, Basch, FER, Zagreb 11

 Priključci - smjer priključaka
• Sklop s tri stanja omogućuje spajanje više priključaka na istu
sabirnicu

• Sabirnicom smije upravljati najviše jedan priključak i on određuje

stanje sabirnice (0 ili 1)

• Svi ostali priključci moraju biti neaktivni i oni ne utječu na stanje na

sabirnici

© Kovač, Basch, FER, Zagreb 12

 Priključci - smjer priključaka
• Postoje i posebne vrste priključaka. To su tzv. open
collector priključci (ponoviti iz "Digitalne")
• oni omogućuju da se više izlaznih priključaka spoji
zajedno na jednu sabirnicu i da svi zajedno njome
upravljaju u istom trenutku
• stanje sabrnice određeno je logičkom funkcijom spojeni-I
(wired-AND) između svih priključaka (naziva se još i wired-OR
- za negativnu logiku)
+

© Kovač, Basch, FER, Zagreb 13

 Priključci - smjer priključaka
• Ako su svi prekidni priključci neaktivni (u visokoj su razini),
onda je cijela sabirnica neaktivna (u visokoj je razini)

1 1 1 1

tri vanjske
jedinice

© Kovač, Basch, FER, Zagreb 14

 Priključci - smjer priključaka
• Ako se bilo koji prekidni priključak aktivira (aktivna razina je u
niskom), onda se aktivira cijela sabirnica, tj. prelazi u nisku
razinu

1 0 1 0

tri vanjske
jedinice

© Kovač, Basch, FER, Zagreb 15

 Priključci - smjer priključaka
• Open collector priključci se koriste, npr. za spajanje prekidnih
priljučaka vanjskih jedinica na jednu sabirnicu

• Na ovaj način procesor koji osluškuje prekidnu liniju može

detektirati da je netko postavio zahtjev za prekid

1 0 1 0
procesor

tri vanjske
jedinice

© Kovač, Basch, FER, Zagreb 16

Priključci procesora FRISC

© Kovač, Basch, FER, Zagreb 17

 Priključci procesora FRISC
• Priključci našeg procesora prikazani su sljedećom slikom:

Vcc GND
32
ADR0-ADR31 CLOCK
32 4
DATA0-DATA31 INT0-INT3

READ FRISC IACK

WRITE BREQ
2
SIZE0-SIZE1 BACK

WAIT RESET
>>>>
© Kovač, Basch, FER, Zagreb 18
 Priključci procesora FRISC

FRISC ima 80 priključaka čije namjene su:

• Vcc i GND (voltage i ground) su priključci za napajanje

• CLOCK ili takt služi za dovođenje pravokutnog signala stabilne

frekvencije koji daje takt rada procesoru. Izvor signala je obično
kristalni oscilator, a signal se vodi i do drugih komponenata u
računalnom sustavu pa se naziva i takt sustava

© Kovač, Basch, FER, Zagreb 19

 Priključci procesora FRISC
• ADR (address) (izlazni) je 32-bitni skup adresnih priključaka.
Pomoću njih FRISC adresira memoriju i vanjske jedinice

• DATA (dvosmjerni) je 32-bitni skup podatkovnih priključaka.

Pomoću njih se podatak prenosi u procesor ili iz procesora - ovisno
čita li se ili piše podatak iz memorije odnosno vanjske jedinice

• READ i WRITE (izlazni, aktivni nisko) su priključci kojima procesor

označuje memoriji ili vanjskoj jedinici želi li obaviti operaciju čitanja
ili pisanja:
• operacija čitanja: READ aktivan, a WRITE neaktivan
• operacija pisanja: tada je READ neaktivan, a WRITE aktivan
• brid jednog ili drugog signala može upotrijebiti memorija ili vanjska
jedinica da započne traženu operaciju

© Kovač, Basch, FER, Zagreb 20

 Priključci procesora FRISC
• SIZE (izlazni) je 2-bitni skup priključaka kojima procesor zadaje
širinu podatka kojem želi pristupiti. Mogu se zadati tri veličine: 8, 16
i 32 bita:
• SIZE=00 znači da nema pristupa memoriji
• SIZE=01 znači da se pristupa bajtu (8 bita)
• SIZE=10 znači da se pristupa poluriječi (16 bita)
• SIZE=11 znači da se pristupa riječi (32 bita)
• Brid na SIZE0 ili SIZE1 može upotrijebiti memorija da započne traženu
operaciju

• WAIT (ulazni, aktivan nisko) je priključak pomoću kojeg spore

memorije ili UI jedinice mogu zatražiti od procesora da produlji
normalni ciklus čitanja ili pisanja podatka

© Kovač, Basch, FER, Zagreb 21

 Priključci procesora FRISC

• RESET (ulazni, aktivan nisko) je priključak pomoću kojeg se

procesor može dovesti u početno stanje (tj. resetirati) koje je
jednako stanju nakon priključenja na napajanje:
• u R0 do R7, SR i PC je ništica
• izlazni priključci su u neaktivnom stanju
• dvosmjerni priključci su u visokoj impedanciji
• nakon deaktiviranja priključka RESET, procesor započinje s dohvatom i
izvođenjem naredaba (s adrese 0, jer je inicijalno u PC-u 0)

© Kovač, Basch, FER, Zagreb 22

 Priključci procesora FRISC
• INT i IACK ćemo detaljnije učiti kasnije

• INT (interrupt) (ulazni, aktivni nisko) su četiri priključka INT0 do

INT3 preko kojih prekidne vanjske jedinice mogu procesoru
postaviti zahtjev za prekid. Prekidni priključci vanjskih jedinica
povezani su na spojeni-I sabirnicu.

• IACK (interrupt acknowledge) (izlazni, aktivan nisko) je

priključak kojim procesor potvrđuje da je prihvatio zahtjev za
prekid najviše razine.

© Kovač, Basch, FER, Zagreb 23

 Priključci procesora FRISC
• BREQ i BACK ćemo detaljnije učiti kasnije

• BREQ (bus request) (ulazni, aktivan nisko) je priključak pomoću

kojeg DMA-jedinica može zatražiti od procesora da joj prepusti
upravljanje nad sabirnicom

• BACK (bus acknowledge) (izlazni, aktivan nisko) je priključak

kojim procesor potvrđuje DMA-jedinici da je prihvatio njen
zahtjev za upravljanje sabirnicom.

© Kovač, Basch, FER, Zagreb 24

Sabirnice - uvod

© Kovač, Basch, FER, Zagreb 25

 Sabirnice
• Sabirnica (engl. bus) je spojni put koji povezuje više uređaja (tj.
dijelova računalnog sustava), a sastoji se od skupa vodiča

uređaj 1 uređaj 2 ... uređaj n

© Kovač, Basch, FER, Zagreb 26

 Sabirnice
• Prednosti sabirnice:
• mala cijena (isti spojni put dijeli više uređaja)
• prilagodljivost prilikom projektiranja i nadogradnje računala
(jednostavno dodavanje uređaja)
• standardiziranost

• Nedostatci sabirnice:
• mala propusnost
• ograničena duljina sabirnice
• ograničen broj uređaja koji se mogu spojiti na jednu sabirnicu
• problemi zbog uređaja različite brzine

© Kovač, Basch, FER, Zagreb 27

 Sabirnice
• Alternativa sabirnici je spajanje dva uređaja (point-to-point)
pomoću vlastitog spojnog puta prilagođenog upravo tim uređajima
• Prednost je veća brzina komunikacije
• Nedostatak je veća cijena (više spojnih putova, više priključaka na čipu)

• Ovakvo spajanje koristi se u specijalnim slučajevima kad je potrebna

visoka propusnost

uređaj X uređaj 1 uređaj 2 ... uređaj n

© Kovač, Basch, FER, Zagreb 28

 Sabirnice - memorijske i UI
• Sabirnice se mogu dijeliti i na:
• memorijsku sabirnicu
• ulazno-izlaznu (U/I) sabirnicu
• sabirnice specijalne namjene (npr. grafička)

• Memorijska sabirnica:
• povezuje procesor i memoriju
• male duljine
• velike brzine rada
• prilagođena brzini memorije

© Kovač, Basch, FER, Zagreb 29

 Sabirnice - memorijske i UI
• U-I sabirnica:
• povezuje U-I jedinice s procesorom
• velika duljina (npr. USB 2.0 - do 5 metara)
• manja brzina rada nego memorijska sabirnica
• prilagodljivost različitim brzinama rada pojedinih U-I jedinica
• mogućnost spajanja velikog broja U-I jedinica (npr. 128)
• U-I sabirnica se spaja na procesor i memoriju na dva načina (vidi
sljedeći slajd)

>>>>

© Kovač, Basch, FER, Zagreb 30

Sabirnice - memorijske i UI - način spajanja
• Zajednička memorijska i U-I sabirnica (backplane bus)

procesor memorija U/I jedinica 1

... U/I jedinica n

zajednička memorijska i U-I sabirnica

• Spajanje memorijske i UI sabirnice pomoću posebnog

međusklopa (tj. neizravno)

procesor međusklop U/I jedinica 1 ... U/I jedinica n

memorijska
U-I sabirnica
sabirnica
memorija

© Kovač, Basch, FER, Zagreb 31

Multipleksirane sabirnice
• Sabirnice mogu biti "razdvojene" ili nemultipleksirane, u smislu da postoje
zasebni spojni putovi i priključci za svaku namjenu

• Sabirnice mogu biti multipleksirane *, što znači da isti spojni putovi

imaju više namjena, ali ne u isto vrijeme

* priključci na čipovima tada su također multipleksirani

© Kovač, Basch, FER, Zagreb 32

Multipleksirane sabirnice
• Na primjer, adresna i podatkovna sabirnica mogu dijeliti iste spojne putove
i to tako da:
• se u jednom trenutku prenosi adresa
• a u drugom trenutku se prenosi podatak

• Vremenski ove funkcije moraju biti jasno odijeljene jer se ne mogu

događati istodobno

Multipleksirane
ADR/DATA ADR DATA
sabirnice

ADR ADR
Nemultipleksirane
sabirnice
DATA DATA

© Kovač, Basch, FER, Zagreb 33

Multipleksirane sabirnice
• Prednosti multipleksiranih sabirnica su:
• manji broj priključaka na čipu
• manji broj spojnih vodova

• Nedostatci multipleksiranih sabirnica su:

• kompliciranija izvedba prijenosa podataka
• nemogućnost vremenskog preklapanja pojedinih prijenosa, tj. njihova
slijednost

• Broj izvoda na čipu je predstavljao veći problem u prijašnje vrijeme

kad je postojalo tehnološko ograničenje na 50-ak izvoda. Zato se
multipleksiranje tada češće i koristilo

© Kovač, Basch, FER, Zagreb 34

Sabirnice - sabirnički protokoli

© Kovač, Basch, FER, Zagreb 35

 Sabirnice - sabirnički protokoli
• Točan redoslijed svih koraka u komunikaciji naziva se sabirnički
protokol (bus protocol)

• Sabirnička transakcija (bus transaction) je slijed koraka potrebnih

da bi se na sabirnici izvela određena operacija, kao npr. operacija
čitanja ili pisanja

• Sabirnička transakcija obično sadrži:

• zahtjev (request)
• odgovor (response)
• Unutar zahtjeva i/ili odgovora može se nalaziti podatak, adresa,
naredba i sl.

© Kovač, Basch, FER, Zagreb 36

 Sabirnice - Digresija
• Tumačenje oznaka na vremenskom dijagramu:
niska razina signala
rastući brid signala padajući brid signala
visoka razina signala

CLOCK

ADR

stanje visoke valjani podatak

impedancije povratak u visoku
impedanciju
promjena podatka

prijelaz iz visoke impedancije u

stanje u kojem je na sabirnici
podatak

© Kovač, Basch, FER, Zagreb 37

 Sabirnice - sinkrone i asinkrone
• Sabirnice se prema načinu komunikacije dijele na*:
• sinkrone
• asinkrone

• Sinkrone sabirnice:
• sve operacije su sinkronizirane s taktom sustava (tj. clockom)
• jednostavne su za implementaciju
• imaju veliku brzinu rada pa zato i malu duljinu
• bolje su prilagođene za slučaj kad svi uređaji imaju jednaku brzinu
• imaju mogućnost prilagodbe brzine rada, ali se komunikacija većinom
odvija predviđenom brzinom
• češće se koriste za memorijske sabirnice

* tako se dijele i sabirnički protokoli

© Kovač, Basch, FER, Zagreb 38

 Sabirnice - sinkrone
• Pojednostavljeni prikaz sinkrone komunikacije:

CLOCK ukloni
postavi
adresu adresu

ADR
ukloni
čitanje podatka podatak
DATA

Sve operacije postavljanja adresa, čitanja podataka i

uklanjanja adresa i podataka odvijaju se u vremenskim
trenutcima točno definiranim u odnosu na CLOCK

© Kovač, Basch, FER, Zagreb 39

 Sabirnice - asinkrone
• Asinkrone sabirnice:
• ne koriste CLOCK za sinkronizaciju
• uređaji se sinkroniziraju tzv. rukovanjem (engl. handshaking
protocol)
• rukovanje je postupak u kojem strane koje komuniciraju prelaze na
sljedeći korak komunikacije tek kad obje strane potvrde da je
prethodni korak dovršen
• složenije su za implementaciju
• imaju manju brzinu rada
• mogu imati veliku duljinu
• bolje su prilagođene za slučaj kad uređaji imaju različite brzine
• češće se koriste za U-I sabirnice

© Kovač, Basch, FER, Zagreb 40

 Sabirnice - asinkrone
• Pojednostavljeni prikaz asinkrone komunikacije (npr. čitanje):
1
ADR_STB

ADR

DATA

DATA_ACK

1) Procesor postavlja adresu na ADR i dojavljuje to memoriji

aktiviranjem signala ADR_STB (address strobe)

© Kovač, Basch, FER, Zagreb 41

 Sabirnice - asinkrone
• Pojednostavljeni prikaz asinkrone komunikacije (npr. čitanje):
1
ADR_STB

ADR
2
DATA

DATA_ACK

2) Memorija je detektirala ADR_STB i započela operaciju čitanja;

nakon nekog vremena postavlja podatak na DATA i dojavljuje
to procesoru aktiviranjem DATA_ACK (acknowledge)

© Kovač, Basch, FER, Zagreb 42

 Sabirnice - asinkrone
• Pojednostavljeni prikaz asinkrone komunikacije (npr. čitanje):
1 3
ADR_STB

ADR
2
DATA čitanje

DATA_ACK

3) Procesor je detektirao DATA_ACK i zna da se na DATA nalazi

podatak; procesor čita podatak sa DATA te uklanja adresu sa
ADR i dojavljuje to memoriji deaktiviranjem ADR_STB

© Kovač, Basch, FER, Zagreb 43

 Sabirnice - asinkrone
• Pojednostavljeni prikaz asinkrone komunikacije (npr. čitanje):
1 3
ADR_STB

ADR
2 4
DATA čitanje

DATA_ACK

4) Memorija je detektirala deaktiviranje ADR_STB i zna da je procesor

pročitao podatak; memorija uklanja podatak sa DATA i javlja to
procesoru deaktiviranjem DATA_ACK

© Kovač, Basch, FER, Zagreb 44

 Sabirnice - asinkrone
• Pojednostavljeni prikaz asinkrone komunikacije (npr. čitanje):
1 3
ADR_STB

ADR
2 4
DATA čitanje

DATA_ACK

Nakon koraka 4) procesor detektira deaktiviranje DATA_ACK i

može započeti novo čitanje ili pisanje podatka, tj. može ponovno
započeti s korakom 1)

© Kovač, Basch, FER, Zagreb 45

 Sabirnice - sinkrone i asinkrone
• Komentari:
• I sinkrone i asinkrone sabirnice imaju mogućnost prilagodbe različitim
brzinama uređaja spojenih na sabirnicu. Osnovna razlika je:
• u tome što su asinkrone sabirnice upravo predviđene za spajanje
uređaja različite brzine
• spajanje uređaja različite brzine je više iznimka nego pravilo kod
sinkronih sabirnica, ili takvi uređaji sudjeluju u manjem postotku
sabirničkih transakcija
• Asinkroni protokoli trebaju potvrdu da bi mogli nastaviti sa sljedećim
koracima bez obzira koliko je vremena proteklo
• Sinkroni protokoli nastavljaju s radom automatski kad se dosegne
određeno stanje CLOCK-a, a usporenje rada se mora
izričito zahtijevati

© Kovač, Basch, FER, Zagreb 46

 Sabirnice - sinkrone i asinkrone
• Komentari:
• Neke memorijske sabirnice koriste asinkrone protokole
• Međutim, to ne znači da te sabirnice nemaju CLOCK ili da ga uopće
ne koriste
• CLOCK se koristi u procesoru za njegov interni rad
• Budući da interni rad procesora ovisi o njegovoj komunikaciji preko
sabirnica, onda su i na asinkronoj sabirnici barem neki koraci
(početni) sinkronizirani sa signalom CLOCK

© Kovač, Basch, FER, Zagreb 47

Sabirnice procesora FRISC

© Kovač, Basch, FER, Zagreb 48

 Sabirnice - FRISC
• Karakteristike projektiranog sustava koje su važne za odabir
sabirnice:
• jednostavni procesor za ugradbeno računalo
• želja je imati što jednostavniji i jeftiniji sustav
• potreba za spajanjem U-I uređaja koji mogu imati različite brzine rada
• želja za brzom komunikacijom s memorijom kako se ne bi ograničavale
eventualne upotrebe procesora u drugim aplikacijama

• Iako su gornji zahtjevi djelomice međusobno suprotni, možemo

napraviti kompromis...

>>>>

© Kovač, Basch, FER, Zagreb 49

 Sabirnice - FRISC
<<<<
• Ugradbeno računalo i jednostavni procesor
• male dimenzije što znači da nije nužno imati asinkronu sabirnicu i
jednostavnija implementacija sinkrone
• Jednostavnost i cijena sustava
• pogodna je zajednička memorijska i U-I sabirnica bez potrebe za
posebnim međusklopovima za povezivanje dviju sabirnica
• Različite brzine uređaja
• može se riješiti i sinkronom i asinkronom sabirnicom (nešto prirodnije
asinkronom)
• Brza komunikacijom s memorijom zbog šire primjene
• bolji je odabir sinkrona sabirnica >>>>

© Kovač, Basch, FER, Zagreb 50

 Sabirnice - FRISC
<<<<
• Ukupno gledano, odabir je sljedeći:
• neće se koristiti posebni spojni putovi između raznih dijelova sustava
• zajednička memorijska i U-I sabirnica (tzv. backplane)
• sinkrona sabirnica s mogućnošću prilagodbe brzine
• brzina se prilagođava umetanjem tzv. ciklusa čekanja

© Kovač, Basch, FER, Zagreb 51

 Sabirnice - FRISC
• Definirajmo sabirničke protokole za FRISC
• Par napomena:
• Bit će jednaki za pristup memoriji ili U-I jedinicama (u objašnjenjima
se spominje samo memorija, ali isto vrijedi i za U-I jedinice)
• Pokazat ćemo protokole za čitanje i pisanje podataka
• U slučaju normalne brzine, traju jedan takt CLOCK-a
• U slučaju sporih memorija ili U-I jedinica, umeću se dodatni ciklusi
čekanja (svaki traje po jedan takt CLOCK-a)
• Promatramo samo one sabirničke vodove koji su relevantni za
operacije čitanja i pisanja

© Kovač, Basch, FER, Zagreb 52

 Protokol čitanja
• Sabirnički protokol čitanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA
upravlja
memorija
WAIT

Sabirnička transakcija traje 1 takt signala CLOCK, označen sa T1

>>>>
© Kovač, Basch, FER, Zagreb 53
 Protokol čitanja
• Sabirnički protokol čitanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA
upravlja
memorija
WAIT

1) Početak je na rastući brid CLOCK-a: procesor postavlja adresu na

ADR i istovremeno aktivira READ čime naznačuje da želi čitati

© Kovač, Basch, FER, Zagreb 54

 Protokol čitanja
• Sabirnički protokol čitanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA
upravlja
memorija
WAIT

2) Memorija na temelju brida na signalu READ zna da se na adresnoj

sabirnici nalazi adresa; memorija započinje s dekodiranjem adrese i
s dohvatom adresiranog podatka
© Kovač, Basch, FER, Zagreb 55
 Protokol čitanja
• Sabirnički protokol čitanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA
upravlja
memorija
WAIT

3) Nakon vremena pristupa memorije, memorija postavlja traženi

podatak na podatkovnu sabirnicu DATA; memorija je dužna ovo
napraviti prije padajućeg brida signala CLOCK
© Kovač, Basch, FER, Zagreb 56
 Protokol čitanja
• Sabirnički protokol čitanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA
upravlja
memorija
WAIT

4) Na padajući brid signala CLOCK, procesor ispituje WAIT koji je

neaktivan pa procesor zna da je memorija stigla postaviti podatak;
procesor preuzima podatak sa DATA i deaktivira READ
© Kovač, Basch, FER, Zagreb 57
 Protokol čitanja
• Sabirnički protokol čitanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA
upravlja
memorija
WAIT

5) Memorija prepoznaje da je READ deaktiviran i nakon nekog

vremena oslobađa podatkovnu sabirnicu postavljajući je u stanje
visoke impedancije
© Kovač, Basch, FER, Zagreb 58
 Protokol čitanja
• Sabirnički protokol čitanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA
upravlja
memorija
WAIT

6) Završetak trenutačne transakcije i početak nove

© Kovač, Basch, FER, Zagreb 59

 Protokol pisanja
• Sabirnički protokol pisanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA

upravlja
WAIT memorija

Sabirnička transakcija traje 1 takt signala CLOCK, označen sa T1

>>>>
© Kovač, Basch, FER, Zagreb 60
 Protokol pisanja
• Sabirnički protokol pisanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA

upravlja
WAIT memorija

1) Početak je na rastući brid CLOCK-a: procesor postavlja adresu na

ADR, podatak na DATA i istovremeno aktivira WRITE čime
naznačuje da želi pisati
© Kovač, Basch, FER, Zagreb 61
 Protokol pisanja
• Sabirnički protokol pisanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA

upravlja
WAIT memorija

2) Memorija na temelju brida na signalu WRITE zna da se na adresnoj

sabirnici nalazi adresa; memorija započinje s dekodiranjem adrese

© Kovač, Basch, FER, Zagreb 62

 Protokol pisanja
• Sabirnički protokol pisanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA

upravlja
WAIT memorija

3) Nakon vremena pristupa memorije, memorija podatak s

podatkovne sabirnice DATA pamti na zadanoj adresi; memorija je
dužna ovo napraviti prije padajućeg brida signala CLOCK
© Kovač, Basch, FER, Zagreb 63
 Protokol pisanja
• Sabirnički protokol pisanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA

upravlja
WAIT memorija

4) Na padajući brid signala CLOCK, procesor ispituje WAIT koji je

neaktivan pa procesor zna da je memorija stigla zapamtiti podatak;
procesor deaktivira WRITE
© Kovač, Basch, FER, Zagreb 64
 Protokol pisanja
• Sabirnički protokol pisanja bez stanja čekanja:
T1

CLOCK

READ

upravlja
WRITE
procesor

ADR

DATA

upravlja
WAIT memorija

5) Procesor oslobađa podatkovnu sabirnicu DATA čime završava

trenutačna transakcija i započinje nova

© Kovač, Basch, FER, Zagreb 65

 Čitanje sporih memorija
• Sabirnički protokol čitanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

1) Početak je na rastući brid CLOCK-a: procesor postavlja adresu na

ADR i istovremeno aktivira READ čime naznačuje da želi čitati >>>>

© Kovač, Basch, FER, Zagreb 66

 Čitanje sporih memorija
• Sabirnički protokol čitanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

2) Memorija na temelju brida na signalu READ zna da se na adresnoj

sabirnici nalazi adresa; memorija započinje s dekodiranjem adrese i
s dohvatom adresiranog podatka
© Kovač, Basch, FER, Zagreb 67
 Čitanje sporih memorija
• Sabirnički protokol čitanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

3) Budući da je memorija spora, mora prije padajućeg brida CLOCK-a

aktivirati WAIT i zatražiti dodatni ciklus čekanja (TW)

© Kovač, Basch, FER, Zagreb 68

 Čitanje sporih memorija
• Sabirnički protokol čitanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

4) Na padajući brid signala CLOCK, procesor ispituje WAIT koji je

aktivan pa procesor zna da treba ubaciti ciklus čekanja; procesor ne
preuzima podatak sa DATA i sve se odgađa jedan takt CLOCK-a
© Kovač, Basch, FER, Zagreb 69
 Čitanje sporih memorija
• Sabirnički protokol čitanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

5) Nakon vremena pristupa memorije, memorija postavlja traženi

podatak na podatkovnu sabirnicu DATA i istovremeno deaktivira
WAIT naznačujući da je obavila traženu operaciju
© Kovač, Basch, FER, Zagreb 70
 Čitanje sporih memorija
• Sabirnički protokol čitanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

6) Na padajući brid signala CLOCK u TW, procesor ponovno ispituje

WAIT koji je sada neaktivan pa procesor preuzima podatak sa
DATA i deaktivira READ
© Kovač, Basch, FER, Zagreb 71
 Čitanje sporih memorija
• Sabirnički protokol čitanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

7) Memorija prepoznaje da je READ deaktiviran i nakon nekog

vremena oslobađa podatkovnu sabirnicu postavljajući je u stanje
visoke impedancije
© Kovač, Basch, FER, Zagreb 72
 Čitanje sporih memorija
• Sabirnički protokol čitanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

8) Završetak trenutačne transakcije i početak nove

© Kovač, Basch, FER, Zagreb 73

 Pisanje u spore memorije
• Sabirnički protokol pisanja s jednim stanja čekanja:
T1 TW

CLOCK

READ

WRITE

ADR

DATA

WAIT

Analogno pisanju bez čekanja što se tiče redoslijeda koraka;

Analogno čitanju s čekanjem što se tiče dodavanja ciklusa čekanja

© Kovač, Basch, FER, Zagreb 74

Spajanje FRISC-a i memorije

© Kovač, Basch, FER, Zagreb 75

 Spajanje FRISC-a i memorije
• Načelna shema spajanja:

DATA0 - DATA31

ADR0 - ADR31

READ Memorijski
FRISC
WRITE
podsustav

2 SIZE0 - SIZE1

WAIT

© Kovač, Basch, FER, Zagreb 76

 Memorijski podsustav
• Načelna shema memorijskog podsustava (primjer za memorijski
prostor veličine 64 kB): >>>>

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 77

 Memorijski podsustav
• Zbog adresiranja memorije po bajtovima te zbog pristupanja
pojedinim bajtovima, poluriječima i riječima, moraju postojati blokovi
memorije za svaki bajt

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 78

 Memorijski podsustav
• Svaki memorijski blok spojen je na odgovarajući "bajt" sabirnice
podataka DATA

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 79

 Memorijski podsustav
• Svaki memorijski blok spojen je na bitove 2 do 15 adresne sabirnice
ADR (to je točno 16 K adresa što je kapacitet svakog bloka). Bitovi 0 i
1 koriste se u odabiru pojedinog bloka.

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 80

 Memorijski podsustav
• Memorijski blok se aktivira onda kad mu je aktiviran kontrolni ulaz CS
(chip select) (ulazima CS upravlja dekoder)

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 81

 Memorijski podsustav
• Aktivirani memorijski blok postavlja podatak s tražene adrese na
sabirnicu podataka onda kad mu je aktiviran ulaz OE (output enable)
koji se aktivira kad se aktivira READ - čitanje

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 82

 Memorijski podsustav
• Dekoder mora na temelju bitova ADR 16-31 adrese "raspoznati" da li
je na sabirnici adresa iz ispravnog opsega - samo onda se aktiviraju
izlazi iz dekodera

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 83

 Memorijski podsustav
• Dekoder aktivira izlaze samo kad se radi o pristupu memoriji što se
prepoznaje ili po aktiviranju signala READ ili po aktiviranju signala
WRITE

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 84

 Memorijski podsustav
• Dekoder na temelju bitova SIZE određuje koji memorijski blokovi se
trebaju aktivirati...

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 85

 Memorijski podsustav
• Npr., ako je SIZE = 012, onda se čita bajt i aktivira se samo jedan
memorijski blok, ovisno o bitovima ADR 0-1

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 86

 Memorijski podsustav
• Npr., ako je SIZE = 102, onda se čita 16-bitna poluriječ i aktiviraju se
dva memorijska bloka, ovisno o bitu ADR 1

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 87

 Memorijski podsustav
• Npr., ako je SIZE = 112, onda se čita 32-bitna riječ i aktiviraju se sva
četiri memorijska bloka

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 88

 Memorijski podsustav
• Sklop za kašnjenje mora postojati ako je memorija sporija od brzine
procesora FRISC. Kašnjenje se aktivira u trenutku kad dekoder
raspozna da se pristupa ovoj memoriji...

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 89

 Memorijski podsustav
• Sklop za kašnjenje mora se posebno projektirati i on mora aktivirati
signal WAIT onoliko dugo koliko je memoriji potrebno da obavi
zadanu operaciju čitanja ili pisanja...

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 90

 Memorijski podsustav
• Sklop za kašnjenje može se napraviti, npr., korištenjem pomačnog
registra povezanog na signal vremenskog vođenja radi sinkronizacije
s procesorom.

DATA
32 DATA 24-31 DATA 16-23 DATA 8-15 DATA 0-7
Mem. 16KB Mem. 16 KB Mem. 16 KB Mem. 16 KB

bitovi 31-24 bitovi 23-16 bitovi 8-15 bitovi 0-7

OE

OE
OE

OE

CS

CS

CS
CS

ADR 2-15

ADR 2-15
ADR 2-15
ADR 2-15

READ

ADR
32
ADR 0-1, 16-31
WRITE CS 3 CS 2 CS 1 CS 0
Dekoder
SIZE
2
WAIT
Kašnjenje

© Kovač, Basch, FER, Zagreb 91