1.

Projektovati potpuni binarni 3-bitni asinhroni broja koristei ivine T flip-flopove sa EN ulazom i asinhronim ulazima za SET i RESET aktivnim u logikoj nuli. a) Obezbediti da za vreme trajanja aktivne vrednosti signala RESET brojaa (aktivnog u logikoj jedinici) broja bude u stanju nula. b) Ako je kanjenje flip-flopova tdff = 10 ns, vreme postavljanja ulaza flip-flopova tds = 4 ns i kanjenje kroz logika kola tdlk = 5 ns odrediti maksimalnu uestanost rada ovog brojaa i kanjenje izlaznih signala. c) Projektovaiti kombinacionu mreu kojom se dekoduje stanje 2 ovog brojaa. Uzimajui u obzir kanjenje iz prethodne take nacrtati vremenske dijagrame stanja brojaa i dekodovanog izlaza pri prelasku iz stanja 3 u stanje 4. d) Da li dolazi do pojave lanih vrednosti izlaza i ako dolazi predloiti modifikaciju tako da se one otklone. e) Uraditi sve prethodne take na primeru sinhronog 3-bitnog potpunog binarnog brojaa realizovanog pomou ivinih T flip-flopova. Reenje: a) Izgled asinhronog brojaa sa signalom RESET je prikazan na Slici 1.1.
RESET "1" EN Rd Q "1" EN Rd Q "1" EN Rd Q

CLK

>T Sd "1"

>T Sd "1" Q0

>T Sd "1" Q1

Q2

Slika 1.1. Realizacija potpunog binarnog asinhronog brojaa b) Da bi broja ispravno radio potrebno je da vreme izmeu dve uzlazne ivice signala takta bude dovoljno da se zavre svi prelazni procesi. Kako se ovde radi o asinhornom brojau potrebno je da signal propagira kroz sva tri flip-flopa. Odnosno da bi se postavio izalz treeg flip-flopa potrebno je da se prethodno postave izlazi prvog i drugog flip-flopa. Po postavljanju izlaza treeg flip-flopa imamo validno stanje brojaa poto su zavreni svi prelazni procesi. Tako da e kanjenje ovog izlaza odrediti uestanost rada. Kanjenje izlaza treeg flip-flopa je tdQ2 = 3tdff odnosno tdQ2 = 30 ns. Maksimalna uestanost rada ovog brojaa je prema tome fmax < 1/tdQ2 odnosno fmax < 33 MHz. Kanjenje izlaza ovog brojaa iznosi tdout = tdQ2 = 30 ns. c) Kombinaciona mrea koja dekoduje stanje 2 brojaa predstavlja troulazno I kolo prikazana na Slici 1.2 a). Izlaz ove kombinacione mree je jednak 1 kada je broja u stanju 2 dok je u suprotnom jednak 0. Vremenski dijagrami stanja brojaa i dekodovanog izlaza pri prelasku brojaa iz stanja 3 u 4 su prikazani na Slici 1.2 b). Sa Slike 1.2 b) se jasno moe uoiti trajanje prelaznih procesa u ovom brojau raunatih u prethodnoj taki. 1

CLK
tdff tdff tdff

Q2 Q1
Q2 Q1 Q0

Q0
Y

tdlk

tdlk

a)

b) Slika 1.2. Dekodovani izlaz stanja 2 brojaa

d) Na osnovu dijagrama iz prethodne take se moe uoiti da dolazi do pojave glia na izlazu (lana jedinica). Ovo je posledica nejednakih kanjenja izlaza flip-flopova zbog potrebe da signal propagira kroz ceo broja. Jedno od moguih reenja je prikazano na Slici 1.3. Stanje izlaza se osveava na silaznu ivicu signala takta. Treba voditi rauna da u ovom sluaju svi prelazni procesi moraju biti zavreni za vreme visokog nivoa signala takta tako da se radna uestanost brojaa jo vie smanjuje.
Y D Q Y1

CLK

>CLK

Slika 1.3. Kolo kojim se otklanjaju glievi dekodovanog izlaza brojaa e) Na Slici 1.4. je prikazan izgled sinhronog brojaa
RESET Rd Rd Rd

"1"

EN

EN

EN

>T Sd "1" CLK

>T Sd "1"

>T Sd "1"

Q0

Q1

Q2

Slika 1.4. ema sinhronog potpunog binarnog brojaa Kod sinhronog brojaa izlazi svih flip-flopova imaju jednako kanjenje tako da je kanjenje izlaza brojaa tdout = tdff = 10 ns. Kako bi broja ispravno radio potrebno je da po dolasku uzlazne ivice signala takta broja ima validne vrednosti na svojim ulazima. Stoga je potrebno pronai najduu putanju od signala takta do ulaza nekog od flip-flopva brojaa. Sa Slike 1.4. se vidi da najvee kanjenje ulaza ima trei flip-flop poto je potrebno da signal propagira i kroz I kolo. Kanjenje ulaza ovog flip- flopa je tdT2 = tdff + tdlk + tds odnosno tdT2 = 19 ns pa je fmax < 1/tdT2 = 52.6 MHz. Odavde se 2

vidi da su sinhroni brojai dosta bri od asinhronih, da im je kanjenje izlaza znatno manje i da ne zavisi od broja bita brojaa. Kombinaciona mrea koja dekoduje stanje 2 ovog brojaa ista je kao i kod asinhrone realizacije. Kako se svi izlazi sinhronog brojaa postavljaju sa jednakim kanjenjem u odnosu na signal takta to ne dolazi do pojave glieva na dekodovanom izlazu brojaa. Vremenski dijagrami stanja sinhronog brojaa i dekodovanog izlaza pri prelasku brojaa iz stanja 3 u stanje 4 su prikazani na Slici 1.5.
CLK
tdff

Q2 Q1 Q0 Y

Slika 1.5. Vremenski dijagrami pri prelasku sinhronog brojaa iz stanja 3 u stanje 2. a) Projektovati sinhroni broja koji broji sekvencu 26152... koristei ivine JK flip-flopove sa asinhronim ulazima za SET i RESET aktivnim u logikoj nuli. Obezbediti da pri aktivnoj vrednosti ulaza RESET brojaa (aktivan u logikoj jedinici) broja bude u stanju 3, a da po deaktiviranju ovog signala na prvu sledeu uzlaznu ivicu signala takta prelazi u stanje 1. Voditi rauna da kombinaciona mrea bude minimalne sloenosti. b) Modifikovati prethodno reenje ako je potrebno da broja izlazi iz zabranjenih stanja posle najvie jednog perioda signala takta. Reenje: a) Na osnovu zadate sekvence brojaa moemo zakljuiti da postoje 4 razliita stanja kroz koja broja prolazi i da nam za njegovu realizaciju trebaju samo 2 flip-flopa. Meutim kako je za vreme trajanja signala RESET broja u stanju koje se razlikuje od svih stanja u kojima se nalazi kad je u modu brojanja ovaj broja zapravo prolazi kroz 5 stanja pa su za njegovu realizaciju potrebna 3 flip-flopa. Na osnovu ovoga je odreena tabela stanja/prelaza ovog brojaa prikazana u Tabeli 2.1.
Q2 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 Q2+ b 1 1 0 b 0 0 b Q1+ b 0 1 0 b 1 0 b Q0+ b 1 0 1 b 0 1 b

Tabela 2.1. Tabela stanja/prelaza brojaa

Kako je zahtevano da kombinaciona mrea bude u minimalnoj formi to su prelazi iz zabranjenih stanja ostavljeni nedefinisani kako bi se ostavilo vie slobode pri minmizaciji funkcija pobude flipflopova. Po odreivanju funkcija pobude flip-flopva potrebno je proveriti ove prelaze kako bi se izbegla situacija u kojoj se broja vrti izmeu zabranjenih stanja i nikad ne izlazi iz njih. Dalje je potrebno odrediti tabelu stanja/pobude brojaa. Meutim pre ovoga je potrebno odrediti tabeli stanja/pobude JK flip-flopa. Ona se jednostavno odreuje na osnovu karakteristine jednaine rada JK flip-flopa Q + = J Q + KQ i prikazana je u Tabeli 2.2.
Q 0 0 1 1 Q+ 0 1 0 1 J 0 1 b b K b b 1 0

Tabela 2.2. Tabela stanja/pobude JK flip-flopa Na osnovu Tabele 2.1. i Tabele 2.2., jednostavno se odreuje tabela stanja/pobude brojaa prikazana u Tabeli 2.3.
Q2 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 Q2+ b 1 1 0 b 0 0 b Q1+ b 0 1 0 b 1 0 b Q0+ b 1 0 1 b 0 1 b J2 b 1 1 0 b b b b K2 b b b b b 1 1 b J1 b 0 b b b 1 b b K1 b b 0 1 b b 1 b J0 b b 0 b b b 1 b K0 b 0 b 0 b 1 b b

Tabela 2.3. Tabela stanja/pobude brojaa

Q1Q0 01 11 1 0 b b Q1Q0 01 11 0 b 1 b Q1Q0 01 11 b b b b Q1Q0 01 11 b b 1 b Q1Q0 01 11 b 1 b b Q1Q0 01 11 0 0 1 b

J2 00 0 b Q2 1 b

10 1 b

K2 00 0 b Q2 1 b

10 b 1

J1 00 0 b Q2 1 b

10 b b

K1 00 0 b Q2 1 b

10 0 1

J0 00 0 b Q2 1 b

10 0 1

K0 00 0 b Q2 1 b

10 b b

Tabela 2.4. Tabele pobude ulaza flip-flopova brojaa 4

Na osnovu Tabele 2.4. dobijaju se pobude ulaza flip-flopova brojaa:

J 2 = Q1 + Q0
K2 = 1

J 1 = Q2

J 0 = Q2
K 0 = Q2

K 1 = Q 2 + Q0

Po zavretku odreivanja funkcija pobude flip-flopova potrebno je proveriti ta se deava sa prelazima iz zabranjenih stanja. Ako se broja nae u stanju Q2 Q1Q0 = 000 zamenom ovih vrednosti promenljivih stanja u jednaine pobude koje smo odredili ranije dobijamo:
+ J 2 = 1, K 2 = 1 Q2 = Q2 = 1

J 1 = 0, K 1 = 0 Q1+ = Q1 = 0
J 0 = 0, K 0 = 0 Q0+ = Q0 = 0
Odavde dobijamo da iz stanja 0 broja prelazi u stanje 4 koje je takoe zabranjeno stanje! Dalje je potrebno odrediti ta se deava sa brojaem kada se nae u stanju 4. Zamenom vrednosti promenljivih stanja za Q2 Q1Q0 = 100 u jednaine pobude dobijamo:
+ J 2 = 1, K 2 = 1 Q2 = Q2 = 0

J 1 = 1, K 1 = 1 Q1+ = Q1 = 1

J 0 = 1, K 0 = 1 Q0+ = Q0 = 1
Iz gornjih jednaina dobijamo da broja iz stanja 4 prelazi u stanje 3 koje je regularno resetno stanje iz koga nastavlja regularno brojanje. Potrebno je jo odrediti ta se deava kad se broja nae u stanju 7. Na isti nain kao u prethodnim primerima dobijamo:
+ J 2 = 0, K 2 = 1 Q2 =0

J 1 = 1, K 1 = 1 Q1+ = Q1 = 0

J 0 = 1, K 0 = 1 Q0+ = Q0 = 0
Iz stanja 7 broja prelazi u stanje 0 koje je zabranjeno stanje. Meutim ako pogledamo gornje prelaze iz svih zabranjenih stanja se izlazi posle dovoljno taktnih intervala. Iz stanja 4 se posle samo jednog taktnog intervala prelazi u regularno stanje 3. Za izlazak iz stanja 0 je potrebno 2 taktna intervala zbog prelaza 043, dok je za izlazak iz stanja 7 potrebno 3 taktna intervala 7043.

Dakle u kom god stanju da se broja nae po ukljuenju napajanja posle najvie 3 taktna intervala se uspostavlja regularan reim rada. b) Reenje iz prethodne take obezbeuje ispravan rad brojaa posle najvie 3 taktna intervala od ukljuenja napajanja. Nekada je meutim potrebno obezbediti to ranije ispravan reim rada. Kako bi se obezbedio izlazak iz zabranjenih stanja posle najvie jednog taktnog intervala potrebno je modifikovati funkcije pobude flip-flopova. One vie nee biti minimalne ali e obezbediti najbri izlazak brojaa iz zabranjenih stanja. Jedno od moguih reenja predstavlja modifikovanje pobuda J0 i K0. Pobudu za J0 je potrebno modifkovati tako da se iz stanja 0 prelazi u regularno stanje 5 umesto u zabranjeno stanje 4. Dok je pobudu za K0 potrebno modifikovati tako da se iz stanja 7 prelazi u regularno stanje 1 za razliku od zabranjenog stanja 0. Ovim modifikacijama smo se odrekli nekih neodreenih vrednosti (oznaene su bojom) ime se poveava kompleksnost funkcija pobude. Modifikovane funkcije pobude su prikazane u Tabeli 2.5.

J0 00 0 1 Q2 1 b

Q1Q0 01 11 b b b b

10 0 1

K0 00 0 b Q2 1 b

Q1Q0 01 11 0 0 1 0

10 b b

Tabela 2.5. Modifikovane tabele pobude ulaza flip-flopova brojaa Na osnovu Tabele 2.5. dobijaju se modifikovane pobude ulaza flip-flopova brojaa:

J 0 = Q2 + Q1

K 0 = Q2 Q1

3. Projektovati sinhroni broja koji broji sekvencu 26152... koristei ivine T flip-flopove sa EN ulazom. Reenje: Iz zadate se sekvence se uoava da broja prolazi kroz samo 4 razliita stanja tako da je za njegovo konstruisanje dovoljno koristiti 2 flip-flopa. Meutim posmatranjem vrednosti izlaza zakljuujemo da je za predstavljanje izlaza broja potrebno najmanje 3 bita (zbog brojeva 5 i 6). Kako je konstrukcija potpunog binarnog 2-bitnog brojaa sa T flip-flopovima poznata zadatak se svodi na konstrukciju kombinacione mree koja e preslikavati stanja brojaa u odgovarajue vrednosti izlaza. Izalze mree je mogue proizvoljno povezati sa stanjima u cilju da se dobija minimalna kombinaciona mrea. Jedino treba voditi rauna o tome da se odri poredak kako bi broja prolazio kroz zadatu sekvencu. U naem sluaju je usvojeno da stanju 1 brojaa odgovara izlaz 1. Na osnovu toga preslikavanje ostalih stanja u izlaze je jednoznano odreeno. Tabela stanja/izlaza je prikazana u Tabeli 3.1.

Q1 0 0 1 1

Q0 0 1 0 1

Y2 1 0 1 0

Y1 1 0 0 1

Y0 0 1 1 0

Tabela 3.1. Tabela stanja/izlaza brojaa Iz Tabele 3.1. se vrlo jednostavno odreuju funkcije kombinacione mree izlaza:

Y2 = Q0 Y1 = Q0 Q1 + Q0 Q1 = Q1 Q0 Y0 = Q0 Q1 + Q0 Q1 = Q1 Q0
Realizacija traenog brojaa je prikazana na Slici 3.1.
"1" EN Q EN Q

>T CLK

>T

Y2 Y1 Y0

Slika 3.1. Realizacija projektovanog brojaa 4. Projektovati potpuni binarni 4-bitni sinhroni broja koristei ivine JK flip-flopove. Ako je potrebno da: a) Broja broji unapred. b) Broja broji unazad. c) Broja broji unapred ili unazad u zavisnosti od vrednosti ulaznog signala SMER (za SMER=1 broji unapred) Za sve tri realizacije: d) Ako je kanjenje flip-flopova tdff = 10 ns, kanjenje logikih kola tdlk = 5 ns i vreme postavljanja flipflopova tds = 4 ns izraunati maksimalnu uestanost rada. e) Ako flip-flopovi poseduju ulaze sa asinhroni set i reset, Sd i Rd, aktivne u logikoj nuli, obezbediti mogunost asinhronog paralelnog upisa. Upis se kontrolie ulaznim signalom LOAD aktivnim u logikoj jedinici. f) Obezbediti mogunost sinhronog paralelnog upisa. Upis se kontrolie ulaznim signalom LOAD aktivnim u logikoj jedinici. 7

g) Projektovati broja ako su pored flip-flopova na raspolaganju samo dvoulazna logika kola. Reenje: a) Najpre kako je broja sinhron to znai da se do svih flip-flopova dovodi isti signal takta. Dalje analizom sekvence brojanja zakljuujemo da bit najmanje teine menja stanje sa svakim taktnim intervalom. Ovo se moe postii tako to ulaze J i K flip-flopa iji izlaz predstavlja bit najmanje teine veemo na logiku jedinicu. Naredni bit u nizu menja stanje na uzlaznu ivicu takta jedino ako je prethodni bit jednak logikoj jedinici. Dakle potrebno je izlaz Q0 flip-flopa koji predstavlja bit najmanje teine vezati na ulaze J i K flip-flopa koji generie bit Q1. Na isti nain posmatranjem sekvence brojanja dobijamo da su ulazne funkcije preostalih flip-flopova J2=K2=Q1Q0 i J3=K3= Q2Q1Q0. Realizacija ovog brojaa je prikazana na Slici 4.1.
"1" Rd "1" Rd "1" "1" Rd

"1"

J > K

J >

J >

Rd

J >

Q Sd "1"

K Sd "1"

K Sd "1"

K Sd "1"

CLK Q0 Q1 Q2 Q3

Slika 4.1. Potpuni binarni sinhroni 4-bitni broja unapred b) Posmatranjem sekvence brojanja i istim redosledom zakljuivanja kao u prethodnoj taki dolazimo do realizacije brojaa unazad. Sada se stanje nekog bita menja jedino u sluaju da su svi biti manjih teina jednaki logikoj nuli. Realizacija brojaa unazad je prikazana na Slici 4.2.
"1" Rd "1" Rd "1" "1" Rd

"1"

J > K

J >

J >

Rd

J >

Q Sd "1"

K Sd "1"

K Sd "1"

K Sd "1"

CLK Q0 Q1 Q2 Q3

Slika 4.2. Potpuni binarni sinhroni 4-bitni broja unazad c) Proputanjem signala sa izlaza Q u sluaju da je SMER = 1 odnosno sa Q u sluaju da je

SMER = 0 dobijamo realizaciju obostranog brojaa prikazanu na Slici 4.3.

SMER

"1"

"1" Rd

"1" Rd

"1"

"1"

J > K

Rd

J >

J >

J >

Rd

Q Sd "1"

K Sd "1"

K Sd "1"

K Sd "1"

CLK

Q0

Q1

Q2

Q3

Slika 4.3. Potpuni binarni sinhroni obostrani 4-bitni broja d) Da bi se odredila maksimalna uestanost rada potrebno je izraunati maksimalno vreme koje protekne od dolaska uzlazne ivice takta do postavljanja stabilnih vrednosti na ulaze svih flip-flopova. Posmatranjem realizacije brojaa pod a) zakljuujemo da od bilo kog izlaza flip flopa do ulaza nekog drugog flip-flopa postoji maksimalno jedno logiko kolo. Na osnovu toga minimalno vreme koje je potrebno saekati do sledee uzlazne ivice takta je T = t dff + t dlk + t ds . Dakle od pojave uzlazne ivice takta prvo se za vreme tdff postavi odgovaraja vrednost na izlaz flip-flopa, zatim ta nova vrednost propagira u ovom sluaju kroz jedno logiko kolo za vreme tdlk i potrebno je da bude stabilna na ulazima flip-flopa najmanje tds da bi prelaz bio ispravan. Na osnovu gore navedenog dobijamo da je maksimalna uestanost rada ovog brojaa f max <

1 = 52.6 MHz . T

Realizacija pod b) ima istu maksimalnu uestanost rada kao i relaizacija pod a) Za realizaciju pod c) zbog dodatih logikih kola koja omoguavaju izbor smera brojanja poveava se kanjenje po kritinoj putanji, tako da sada iznosi T = t dff + 2t dlk + t ds . Odnosno maksimalna uestanost ove realizacije je f max = 41.67 MHz . e) Potrebno je da za vreme neaktivnog signala LOAD=0 na Sd i Rd ulaze flip-flopova dovesti logiku jedinicu ime se omoguava normalan rad brojaa, dok je za vreme aktivne vrednosti signala LOAD=1 na ulaz Rd potrebno dovesti vrednost sa paralelnog ulaza brojaa a na Sd komplementarnu vrednost ime se obezbeuje asinhron upis odgovarajueg podatka. Logika ema brojaa sa mogunou paralelnog asinhronog upisa je prikazana na Slici 4.4.

D0

D1

D2

D3

LOAD

"1"

J > K

Rd

J >

Rd

J >

Rd

J >

Rd

Q Sd

K Sd

K Sd

K Sd

CLK Q0 Q1 Q2 Q3

Slika 4.4. Potpuni binarni sinhroni 4-bitni broja sa paralelnim asinhronim upisom f) Kod sinhronog upisa potrebno je obezbediti da se ulazni podatak pojavi na izalzima brojaa na prvu sledeu uzlaznu ivicu signala takta u odnosu na njegovo pojavljivanje na ulazima brojaa. Iz ovog razloga korienje asinhronih ulaza Sd i Rd ne dolazi u obzir. Kako je broja realizovan pomou JK flip flopova to je za vreme upisa (LOAD=1) na ulaz J potrebno postaviti pravu a na ulaz K komplementiranu vrednost ulaznog bita D, dok je za vreme brojanja (LOAD=0) na ulaze brojaa potrebno propustiti odgovarajue signale koji obezbeuju brojanje kao to je to uinjeno u prethodnim takama. Realizacija brojaa sa sinhronim upisom prikazana je na Slici 4.4.
D0 LOAD J CLK > K Sd LOAD D0 "1" LOAD D1 Q "1" Rd D1 LOAD Q Q0 Q0 CLK J > K Sd "1" Q "1" Rd

Q1

D2 LOAD J Q1 Q0 CLK > K

"1" Rd

D3 LOAD Q Q2 Q2 Q1 Q0 Q CLK J > K

"1" Rd

Q3

Q Sd

Sd LOAD D2 "1" LOAD D3

"1"

Slika 4.4. Potpuni binarni sinhroni 4-bitni broja sa paralelnim sinhronim upisom Primetimo da je zbog razliite vrednosti koja se dovodi na J i K ulaze u sliaju upisa potrebno generisati posebno logike funkcije za pobudu ovih ulaza. Ovo se moe izbei ako se koristi sledea 10

logika pri upisu. U sluaju da je ulazni bit D isti kao tenutni izlaz flip flopa Q nije potrebno nista uraditi odnosno na ulazima J i K je potrebno postaviti 0. U sluaju da se ulaz D i izlaz Q razlikuju potrebno je promeniti stanje brojaa odnosno na ulazima J i K je potrebno postaviti 1. Na ovaj nain je postignuto da su u sluaju bilo kog ulaznog podatka D pobude na ulazima J i K identine. Realizacija brojaa sa sinhronim upisom realizovana korienjem prethodno opisane ideje je prikazana na Slici 4.5. Sa ove slike se vidi da je na ovaj nain postignuta znaajna uteda u broju logikih kola korienih pri realizaciji.

D0 Q0 LOAD J CLK > K

"1" Rd

D1 Q1 LOAD Q Q0 Q0 Q CLK J > K

"1" Rd

Q1

Q Sd "1"

Sd "1" D2 Q2 LOAD J Q1 Q0 CLK > K Sd "1" Q "1" Rd D3 Q3 LOAD Q Q2 Q2 Q1 Q0 CLK J > K

"1" Rd

Q3

Q Sd "1"

Slika 4.5. Potpuni binarni sinhroni 4-bitni broja sa paralelnim sinhronim upisom, unapreena verzija g) Ako su na raspolaganju samo dvoulazna logika kola onda moramo pribei realizaciji prikazanoj na Slici 4.6. Ovakav broja se naziva i broja sa serijskim prenosom, dok se realizacija pod a) naziva broja sa paralelnim prenosom. U ovoj realizaciji kritina putanja je od izlaza Q0 do ulaza J 3 i K 3 i na njoj se nalaze dva logika kola tako da je sada minimalno vreme koje je potrebno saekati da bi se stabilizovali ulazi T = t dff + 2t dlk + t ds , ime je maksimalna uestanost rada smanjena. Potrebno je primetiti da se sa poveanjem broja bita brojaa poveava i kanjenje odnosno smanjuje maksimalna uestanost rada to nije sluaj kod brojaa sa paralelnim prenosom gde je maksimalna uestanost konstantna. Meutim kompleksnost realizacije brojaa sa paralelnim prenosom znaajno raste sa poveanjem broja bita.

11

"1" Rd

"1" Rd

"1"

"1" Rd

"1"

J > K

J >

J >

Rd

J >

Q Sd "1"

K Sd "1"

K Sd "1"

K Sd "1"

CLK Q0 Q1 Q2 Q3

Slika 4.6. Potpuni binarni sinhroni 4-bitni broja unapred sa dvoulaznim logikim kolima 5. Ako je na raspolaganju potpuni binarni 4-bitni sinhroni broja sa mogunou asinhronog reseta i sinhronog paralelnog upisa realizovati:

a) Broja koji broji sekvencu izmeu brojeva 5 i 12 (ukljuujui i njih). b) Broja koji broji po modulu 10. c) Nacrtati vremenske dijagrame za realizacije pod b). d) Dekodovati stanja datog brojaa ako su na raspolaganju dekoderi 3/8. Reenje: a) Da bi broja brojao sekvencu izmeu 5 i 12 potrebno je obezbediti da kada stigne do broja 12 broja pree u stanje 5. Ovo se moe postii dekodovanjem stanja 12 brojaa i ovom vrednou aktiviranjem ulaza LOAD (prethodno je na ulaze za paralelni upis potrebno postaviti odgovarajui podatak u ovom sluaju 5). Traena realizacija je prikazana na Slici 5.1.
CLK "1" "0" "1" "0" "1" >CLK CLR LOAD D3 CNT D2 mod 16 D1 D0

Q3 Q2 Q1 Q0

Slika 5.1. Broja koji broji sekvencu izmeu 5 i 12 b) Da bi realizovali broja po modulu 10 potrebno je obezbediti da posle stanja 9 pree u stanje 0. Kako je na raspolaganju asinhroni RESET ne dolazi u obzir da po detekciji stanja 9 aktiviramo RESET brojaa poto bi onda stanje 9 trajalo veoma kratko. Jedno reenje je da se detektuje stanje 10 i da se njime aktivira RESET brojaa. Ova realizacija je prikazana na Slici 5.2. Mana ove realizacije je to se 12

na izlazima brojaa kratkotrajno pojavljuje nedozvoljena vrednost dok je on u stanju 10. Ako na izlazima ne sme da se pojavi makar i na kratko nedozvoljena vrednost signala onda je potrebno detektovati vrednost 9 na izlazu brojaa. Meutim potrebno je nekako zakasniti signal RESETa to se reava korienjem signala takta kao to je prikazano na Slici 5.3. Mogue je i reenje korienjem sihronog upisa pri emu je potrebno u broja upisati podatak 0 nakon detekcije stanja 9 brojaa. Ovo reenje je prikazano na Slici 5.4.
CLK >CLK CLR LOAD D3 CNT D2 mod 16 D1 D0

Q3 Q2 Q1 Q0

Slika 5.2. Broja po modulu 10, korienjem asinhronog RESETa, realizacija 1

CLK

>CLK CLR LOAD D3 CNT D2 mod 16 D1 D0

Q3 Q2 Q1 Q0

Slika 5.3. Broja po modulu 10, korienjem asinhronog RESETa, realizacija 2

CLK "1" "0" "0" "0" "0"

>CLK CLR LOAD D3 CNT D2 mod 16 D1 D0

Q3 Q2 Q1 Q0

Slika 5.4. Broja po modulu 10, korienjem sinhronog upisa c) Na Slikama 5. 5., 5.6. i 5.7. su prikazani vremenski dijagrami relevantnih signala za sve tri realizacije.

13

CLK Q3 Q2 Q1 Q0 CLR
9 10 0 1

Slika 5.5. Vremenski dijagrami realizacije sa asinhronim RESET-om varijanta 1

CLK Q3 Q2 Q1 Q0 CLR
Slika 5.6. Vremenski dijagrami realizacije sa asinhronim RESET-om varijanta 2
8 9 0 1

CLK Q3 Q2 Q1 Q0 LOAD
Slika 5.7. Vremenski dijagrami realizacije sa sinhronim upisom d) Kako projektovani broja ima 4 bita za dekodovanje svih stanja brojaa potrebna su nam dva dekodera 3/8 njihovo povezivanje je prikazano na Slici 5.8.
8 9 0

14

EN

DEC 3/8 CLK "1" >CLK CLR LOAD D3 CNT D2 mod 16 D1 D0 X2 X1 X0 Q3 Q2 Q1 Q0

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

S15 S14 S13 S12 S11 S10 S9 S8

EN

DEC 3/8 X2 X1 X0

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

S7 S6 S5 S4 S3 S2 S1 S0

Slika 5.8. Dekodovanje stanja 4-bitnog brojaa

15