TUTORIAL

Autor: Stanislav Vukovi 99/322 Mentori: Prof. dr. Veljko Milutinovi dipl.ing Saa Stojanovi

Uvod CAD design flow Dizajn jednostavnog kola MegaWizard Plug-In Manager SOPC Builder ModelSim - Altera

SADRAJ

UVOD
Quartus II je CAD (Computer Aided Design) softver namenjen za dizajn digitalnih kola, kao i implementaciju tih kola na FPGA ipovima kompanije ALTERA.
Dizajn se u Quartus II moe unositi preko - VHDL - U ovom tutorijalu bavimo se samo ovim nainom - Verilog - Elektrine eme Poeemo prikazom CAD dizajna na primeru jednostavnog kola

Potom e se prikazati neki malo napredniji aspekti

CAD DESIGN FLOW

Sledei dijagram ilustruje tipian proces dizajna uz korienje CAD alata

CAD DESIGN FLOW

Design entry specifikacija eljenog kola bilo putem eme bilo korienjem nekog jezika za opis hardvera kao to je VHDL. Synthesis sintetisanje unetog dizajna u kolo koje se sastoji od logikih elemenata podranih od strane FPGA ipa Functional Simulation testiranje sintetizovanog kola u cilju verifikacije funkcionalne ispravnosti. Ova simulacija ne uzima u obzir vremenske parametre Fitting CAD alat za smetanje odreuje mesto logikih elemenata (LE) definisanih u net listi. Takoe vri i povezivanje LE. Timing Analysis and Symulation kanjenja po raznim putanjama u kolu se analiziraju kako bi se analizirale performanse kola, a zatim se kolo testira kako bise verifikovali funkcionalna korektnost i tajming. Programming and Configuration Kolo se implementira na FPGA ipu programiranjem konfiguracionih prekidaa, koji konfiguriu LE i uspostavljaju zahtevane veze.

DIZAJN JEDNOSTAVNOG KOLA

Svako logiko kolo koje se dizajnira uz pomo Quartus II softvera se naziva projekat. Softver uva informacije o tom projektu u jednom direktorijumu. Da bi se poelo sa dizajnom, prvi korak je pravljenje direktorijuma u kojem e se uvati fajlovi

Da bi ste otvorili novi projekat, iz menja File izaberite New Project Wizard

Ovo je poetni ekran Quartus II software - a

Uvodni ekran koji se moe u sledeim projektima i preskoiti ukoliko se izabere Don`t show me this introduction again

Kliknite na Next kako bi preli na sledei prozor

Radni direktorijum projekta Ime projekta Ime top-level modula Putanja do projekta iz kog zelite da prekopirate parametre

Po default u je ime top-level modula isto kao i ime projekta Ukoliko elite ostale parametre projekta da postavite kao u nekom ranijem projektu

Ukoliko ne kliknite na Next

Ukoliko elite parametre da prekopirate iz projekta koji je poslednji otvaran

Ovde se u projekat mogu ukljuiti ranije napisani

Fajlovi

Biblioteke Ovde specificirajte koju biblioteku elite da koristite u vaem projektu

Izbor familije Alterinih FPGA na kojoj e dizajn biti implementiran Filtriranje ureaja koji e se pojaviti u Available devices listi po parametrima Lista dostupnih ureaja iz odabrane familije i sa odabranim paramatrima

Ukoliko se ele koristiti EDA Electronic Design Automation alati koji nisu Alterini to se moe specificirati u ovom prozoru

Na kraju izvetaj o parametrima projekta

Da bi ste poeli sa unoenjem dizajna, kliknite na New u File meniju

A zatim izaberite

VHDL File

Unesite dizajn vaeg modula ovde

Sauvajte fajl sa ekiranom opcijom ukljuivanja u projekat

U va fajl moete dodati i VHDL jezike templejte, pa se ne moraju napamet pamtiti sve jezike konstrukcije. Kliknite desnim dugmetom tamo gde elite da ubacite templejt. Izaberite opciju Insert Template Izaberite templejt koji

elite da ubacite i potvrdite izbor klikom na O.K

Sledea stvar je kompajliranje dizajna. Kliknite na dugme Start Compilation Ili iz menija Processing izaberite opciju Start Compilation

Ukoliko kliknete na neku poruku, pa zatim pritisnete F1 dobiete detaljnije informacije iz Quartus II help a. Razlog neuspeha, kao i ostala upozorenja i obavetenja mogu se proitati ovde

U sluaju uspene kompilacije dobijamo ekran slian ovome.

Ukoliko dva puta kliknete na poruku o greci,software e otvoriti source kode, a linija u kojoj je greka e biti markirana. A u sluaju neuspene ekran slian ovome

Detaljnija obavetenja mogu se videti u ovom prozoru izborom neke stavke iz menija Compilation Report

Kod ovakve kompilacije Quartus je bio slobodan da izabere bilo koje pinove FPGA ipa da na njih povee ulaze i izlaze naeg dizajna. Meutim ti pinovi u optem sluaju mogi biti povezani sa nekom drugom komponentom na razvojnoj ploi. U tom sluaju ovakva sluajna raspodela nam ne odgovara

Da bi se ulazi i izlazi dodelili eljenom pinu iz menija Assignements izaberite Assignement Editor

Klikom na eljeno Istim postupkom polje To dva moe se i puta pojavljuje se dodeliti lokacija padajui meni iz na ipu ovom koga moemo portu kao i I/O odabrati eljeni standard port u dizajnu

Pod Category izeberite Pin

Da bi dizajn testirao, potrebno je prvo napraviti waveform pobudnih signala, U File meniju kliknite na New Odaberite tab Other Files Odaberite Vector Waveform editor

Podesite vreme Izborom Fit signale in Window Dalje, potrebno je uneti koje trajanja simulacije opcije iz menija View emo posmatrati za vreme u ceo eljeni vremenski simulacije , otvorite meniju Edit, stavka opseg simulacije, bie Edit -> Insert -> Insert Node or Bus prikazan u prozoru End TIme Mogue je ukucati ime signala direktno, ali u optem sluaju bolje je koristiti Node Finder

Kada se unesu svi parametri pretrage i klikne na List dobiju se svi signali (naravni i portovi) koji te kriterijume zadovoljavaju. Zatim se oni ubace u Selected Nodes i klikne na O.K

Po Ilicrtanju izborom Waveform stavke a, Start odaberite Simulation vrstu iz Sada moete Waveform se Kliknite na simulaciju menija Processing koju elite pokrenuti simulaciju crta selekcijom eljeni ulazni samo funkcionalnu ili pritiskom na dugme signal i sa ukljuenim Startvremenskog Simulation opsega, a zatim nacrtajte njegov vremenskim klikom na waveform paramatrima eljenu logiku Napravite fajl za simulaciju klikomvrednost na stavku sa leve strane Generate Functional iz waveform menija Odaberite stavku Simulation Netlist a. Processing Settings iz menija Assignements

Ovde dodajte waveform fajl koji ste napravili

Takoe to se moe uraditi i klikom Tools -> Netlist_Viewers -> RTL Viewer Pritiskom desnim dugmetom mia na neki od modula u dizajnu pa izborom Locate -> Locate in RTL Viewer moe se videti kako je taj modul sintetizovan.

Ako je kompilacija protekla bez greaka Prilikom Sof fajlovi se Dizajn Da bi ste odredili moete programirati Asembliranja, uglavnom koriste FPGA ip implementiran koji hardver ete da biste testirali Da bi odredili sa koji Quartus je ste napravio za programiranje svoj dizajn direktno na FPGA koristiti na za hardveru. ete fajlom programirati dva fajla, jedan sa samog FPGA ipa preko JTAG lanca, programiranje FPGA Otvorite stavku FPGA kliknite na Add File i ekstenzijom .sof, a preko JTAG lanca, traje samo do kliknite na Hardware iz menija odaberite fajl iz drugi sa dok se Pof fajlovi Programmer iskljuenja I na kraju pritisnite dugme Setup direktorijuma ekstenzijom .pof vaegkoriste uglavnom Tools. napajanja, dok se Start uz ekiran Program Izdizajn menijasa izaberite projekta za programiranje kojim je opciju neki tip hardware On-board flash isprogramirana Dizajn se na flash a flash i zatvorite prozor memorija sa slikom memorija memoriju moe uitava po default dizajna. isprogramirati u u pri ukljuenju Spisak dostupnog vie modova npr napajanja hardware a za Odaberite mod Active Serial Mode programiranja programiranje

Da bi se iskoristili resursi na samom Dalje izabremo eljenu ipu, kao to su PLL ovi za kontrolu komponentu, aili ovde e Prema elji kloka ili memorijski blokovi prikazana varijanta podesite opcije i sa mnoai,... biti Potrebno je instancirati ih ROM memorijom, koja se kliknite na Next u dizajnu. To se radi uz pomo nalazi . pod Alterinih biblioteka Meutim nekad sama komponenta ROM:1-Port nije dovoljna, nekad je i vie od onoga to nam treba, pa je Odaberite jezik u kom Poto ROM potrebno napraviti wrapper sa e vam komponenta memorija mora da dodatnim opcijama ili sa onim biti deklarisana bude inicijalizovana, funkcionalnostima koje nam ovde se MORA uneti zapravo trebaju

Memory Compiler ->

Koliko stvarnih memorijskih blokova na ipu je zauzeto Izaberite Create a new custom megafunction variation i kliknite na Next

Odredite File gde fajl za inicijalizaciju U e Quartus II postoji ialat biti smetena, memorije, formata sapritisnite kojim seNext mogu HEX, ili MIF prilagoditi razni resursi na samom ipu, kao i third party IP Core stvarnim potrebama

Na kraju se dobija Plug-In Manager iz menija Otvorite MegaWizzard Kliknite na Finish izvetaj o fajlovima koji Tools e biti generisani

Generisani modul se dalje Pored unapred moe koristiti u dizajnu, dostupnih Open Core prostim instanciranjem.

Klikom na odreenu komponentu pa zatim na dugme se ADD dodaje se komponenta Komponente u meusobno sistem. komponente Kada ste Neke konfigurisali sve mogu povezuju Avalon se konfigurizovati i na Generate. komponente, kliknite parametrizovati kako binapraviti se magistralom SOPC builder e zatim generisao to optimalniji kod. potrebne fajlove, a u jednom Pozicija komponente u e se nalaziti i Top module sistema koji adresnom prostoru sistema ste generisali, koji dalje koristite jednostavnim instanciranjem Duplim klikom na neku komponentu radi se prekonfiguracija komponente

reenja, koja Nios II se moe podravaju Pored MegaWizard alata, konfigurisati na Top Clock komunikaciju preko Quartus II level poseduje jo jedan tri naina, sistema, moe Avalon magistrale, veoma moan Alat se odaberite preimenovati, korisnik moe a onaj System Onkoji Programmable mogu se iiSOPC dodavati definisati svoje Chip Builder Builder najoptimalnije drugi clock ovi komponente koje moe vae SOPC zadovoljava Builder se koristi ukljuiti u sistem zahteve sistema , podesite za generisanje meusobno povezanih paramtre Da bi ste pokrenuli komponenti, meu kretanjem uz SOPC Builder, kojima se nalazi i pomo Next i na kliknite na SOPC konfigurabilni Alterin kraju pritisnite Soft Builder Core Processor u meniju Finish NIOS II Tools

Dajte ime svom sistemu i odredite na kom e jeziku biti generisan

Iz biblioteke work izaberite va Test Bench file podesite Rezoluciju na eljenu i kliknite na O.K. Time uitavate vau simulaciju, i sve to je preostalo je da je pokrenete izborom opcije Run iz Simulate menija

Dalje da bi ste pokrenuli simulaciju iz menija Simulate odaberite opciju Start Simulation.

Uz Da Quartus bi ste korisitli II dolazi ModelSim i varijanta naModelSim Napravite novu biblioteku Uz pomo menija Compile izaberite Da bi ste simulirali svoj dizajn na software vaem dizajnu a, sa prvo kompajliranim je potrebno Alterinim da uz pomo New -> Library topRTL level file vaeg dizajan i test nivou, prvo promenite radni bibliotekama. va test waveform Preporuuje pretvorite se njegova u VHD ibench nazovite je work file, i kompajlirajte ih u direktorijum na root direktorijum upotreba file. To moete umesto Alterinog uz pomo simulatora biblioteku work postii vaeg projekta opcije Export iz menija File u Quartus II