Mainboard J618tas

J618TAS
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3 : 3
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3$ 100/100 OFF OFF 2-3 1-2
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TUALATIN AK36 VID25 TUALATIN AF36 NC 133/100 OFF OFF 1-2 1-2
PPGA 370 AK36 VID4 COPPERMINE AF36 GND =
133/133 OFF OFF 1-2 2-3

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370APICCLK: 5 8+ + 3C
TUALATIN CPU 0~2V
2 COPPERMINE CPU 0~2.5V

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FOR CPU VTT

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ICS94201
ICS9250-50
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3$ $ 4
4$ 3$
8+ + 8+ 8+ 8+ 8+ 8+ 8+
(4) 0603 CAPACITOR SITES SHOULD BE PLACE 70 mil ON THE BACKSIDE
5) 5))6
SM_MAA12: (4) 0603 CAPACITOR SITE SHOULD BE PLACE 70mil ON THE BACKSIDE
TUALATIN SM_MAA12 PULL LOW
COPPERMINE SM_MAA12 NC
B7$889
$
$
B)7 889
;4
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$3
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Use surface mount caps

placed close as possible
to power pins with short,
wide direct connections.
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$ 54
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2
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RCLK=3.25"~3.75" 3
8:
Place R93 within 0.5" of $$
the GMCH Ball. @$$<
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;) 3 3 ;)
) )
5 mil(60R) Trace. 5B; 5B; B;
; 2D:B$
If AGP intergace < 6 5))6
at least 1:3 trace spacing $ $
(data and data) &
(strobes and strobes).
But data and strobes muse 1:4 3< 5))6 )
6
2X/4X signals muse be $
$ $
$$
matched their associated C $C $ 3 EXAMPLE: +/- 0.5
strobe within +/- 0.5 inches. C
AD_STB0 & AD_STB0# is 5.3 long.
AD[15:0] & C/BE[1:0] can be 4.8 to 5.8 long.
Strobe signals: EXAMPLE
AD_STB0,AD_STB0#,AD_STB1,AD_STB1#
SB_STB,SB_STB# SB_STB & SB_STB# is 4.2
$ 4 $23 $ SBA[7:0] can be 3.7 to 4.7 long.

C $C $C
The strobe pair must be length matched to less than +/- 0.1
$4
DATA Strobe in 2X Strobe in 4X
AD[15:0],C/BE[1:0]# AD_STB0 AD_STB0,AD_STB0# 3<

%&'
AD[31:16],C/BE[3:2]# AD_STB1 AD_STB1,AD_STB1# ; =
SBA[7:0] SB_STB SB_STB,SB_STB# %( )*"+,&+,-! .

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5
5
5
5
5
5
5
5
5
5
5
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5

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B 2
B 2
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79 )679 $
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4 739 )6729
4 739 )6729
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B
79 )6739 B) B
79 )6739 B)
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9 )679 4 $ 7
9 )679 4
B
B)
B
B)
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9 B4 79 )67
9
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)679 3 )679 3
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4 79 )67 9
4 79 )67 9
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33 B) 33 B)
B)6 )679 B)
B)6 )679 B)
$ )679 )67
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9 3
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B) B)6 $4 3
B)
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B)6 2
B)$ B)6 2
B)$
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B)6 )6739 )67$$9 B)$ B)6 )6739 )67$$9 B)$

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)679 )67$ 9
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B)$3
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$ 79 )67$9

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$$
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9 B)$
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3 729 )67 9

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B)
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B) $
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4 B) 4 B)
B )67 9 B)
B$ )67 9 B)
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9 4$ ?79 )67
9 4$
B 2 4 B) B 2 4 B)
B ?79 )67 9 B) 4 B$ ?79 )67 9 B) 4
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)6729 43 )6729 43
B $
4
B)2 B $
4
B)2

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4 7$9 )6729
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9
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79 )6729 4 79 )6729 4
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)6739 2 )6739 2
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3 $ $ = ) = )6739 B)3$ ) = )6739 B)3$
3 $ $ ) $ ) )673$9 22 $ ) )673$9 22
3 24 B)3 3 24 B)3
79 )673 9 B)32 79 )673 9 B)32
79 )67329 3 79 )67329 3

3 B)33
3 B)33
7$9 )67339 5) 7$9 )67339
4 4
3 B)3 3 B)3
5) )6739 B)3
)6739 B)3
32 3 32

)673
9 B)3 )673
9 B)3
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$2 3 B)34 $2 3 B)34
)67349 B) )67349 B)
$3 3 $8$ $3 3
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3 )679 34 3 )679 34
2 B)$ B)$
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B73889

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NOTES:
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in this configruation Write Protection is register based
with the exception of the Boot Block. %( )*"+,&+,-! .

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2
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2

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2
2
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8+ 8+ 8+ 8+ 8+ 8+
53
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28

Smart Card Reader
Case Open Detection
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1-2:3.35V
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24 2

From M/B South Bridge GPIO CONTROL ENABLE

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32 32 2$
LOW : ENABLE
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* 4
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*
Mount R389 External Clock
7$

Enable
> 0 Mount R391 External Clock

* Disable
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06 71<5
06 7<5 .06

7<5
06
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6
0 $ > <25
6
5
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* MOUNT REMOVE MOUNT REMOVE MOUNT REMOVE
>
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7
RX2 RX6 RX3 RX4 RX6 RX2
7 =0 )#+ RX4 RX5 RX4
: 7
$0 RX5 RX6 RX5
A( 4 > $
> > C449,C407:1UF C449,C407:1UF C449,C407:4.7K

* * *C
MOUNT OSC R2 REMOVE
MOUNT R2 OSC REMOVE
REMOVE RX1~RX2 and BC9,BC11 Change to 4.7K ohm FOR PDC20267

$> MOUNT RX1~RX2 FOR PDC20265
7
; > 0 $ ; $ > 1

PDC20265/20267 WITH OSC > >
1 = =
MOUNT OSC & USD_A2 PULL HI 71< 7> 71< 7>

REMOVE R450 & R453 4 4
=>

= 4
PDC20265/20267 WITHOUT OSC
4
MOUNT R450 & R453 %&'
1 33
REMOVE OSC & USD_A2 PULL LO
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0 74 0 7
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7< 0 A A 0
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FOR CPU VTT

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(4) 0603 CAPACITOR SITES SHOULD BE PLACE 70 mil ON THE BACKSIDE

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