3. 6.

Tranzitorsko-tranzitorska logika
( Transistor Transistor Logic ) TTL
- Sprega uloza sa jedininim elementima kola ostvarena je preko
tranzistora.
- U integriranoj tehnologiji to su najee multiemiterski ulazni tranzistori
sl.3.14.

Sl.3.14

- Osnovna ema TTL NI kola data je na slici 3.14a.

- Prepolarizacija spoja baza kolektor tranzistora T3 u zasienju i
rastereenje parazitne kapacitivnosti baze tranzistora T3 vri se preko

kolektorske struje tranzistora T1 to ova kola ini znatno brim od DTL

kola.
- Nedostatak ovog kola je niska margina uma.

Sl 3.14a
Problem niske margine uma moe se eliminisati pomou tipine konfiguracije
NI kola sa tro-emiterskim ulaznim tranzistororm u TTL logici prikazanim na
slici 3. 15.

Sl. 3. 15

3.4.1 Princip rada NI - TTL kola

Predpostavimo da su svi ulazi NI kola na slici 3.15 na nivou logike 1. Tada
tranzistor T1 radi u inverznom reimu (struja kroz emiter je zanemarljiva).
Napon u bazi T1 moe da postane dovoljno velik da tranzistori T3 i T4 odu u
zasienje.
Vrijednost tog napona je:

VBT 1 = VBCT 1 + VBET 4 S + VBET 3S =0,7V+0,75V+0,75V = 2,2V

Kako je tranzistor T4 u zasienju baza tranzistor T2 je na naponu 0,95V
Ovaj napon nije dovoljan da tranzistor T2 provede, pa je izlaz na nivou log0.
Neka su sada svi ulazni signali, ili bar jedan od njih na nivou log 0 (0,2 V)
tranzistor T1 vodi, a tranzistor T4 vrlo brzo prelazi u zakaeno stanje jer se
njegova baza rastereuje kolektorskom strujom tranzistora T1.
Baza tranzistora T3 je na 0V i on je zakaen.
Tranzistor T2 vodi pa je naponsko nivo signala na izlazu:

Vo = VCC VBET 2 VD = 5V - 0,75V - 0,75V = 3,5V,

to odgovara nivou log1.
Serijska veza otpornika Rc2 tranzistora T2 i diode D (outoput circuit)
predstavlja relativno malu izlaznu otpornost preko koje se nabija izlazni
parazitni kapacitet tranzistora T3 to doprinosi brzini rada kola. Spoj na slici
3.15 je poznat i kao totem pole spoj.
Uloga diode D je da osigurava da je tranzistor T2 zakaen kada su ulazi na
nivou log 1.
Na slici 3. 15. a) data je prenosna karakteristika NI kola u integriranoj TTL
logici.

Sl.3.15a)
Pad karakteristike izmeu 3,6 i 2,6V odgovara prolasku tranzistora T3 kroz
linearni reim prilikom prelaska iz zakoenog stanja u stanje zasienja (kad
ulazi poprimaju vrijednost log1).
Rastereivanje baze tranzistora T3 vri se dijelom preko otpornika Re, a veim
dijelom preko poveane kolektorske struje koja se pojavi kroz tranzistore T2 i
T3 jer tranzistor T2 brzo provede zbog vrlo brzog koenja tranzistora T4.
Zbog ovih strujnih udara dolazi do poveanja potronje TTL krugova
posebno na visokim frekvencijama.
Za kolo na slici 3.15. nivo log 1 na izlazu je relativno nizak, posebno pri
velikim optereenjima kada je kolektorska struja tranzistora T2 velika to
dovodi do velikog pada napona na otporniku Rc2.
Ovo zahtjeva veliko pojaanje tranzistora T2 i mali otpor otprnika Rc2
Meutim, ovakva situacija moe prouzrokovati pregrijavanje tranzistora T2 i
diode D i njihov nekorektan rad.
Pretpostavimo da je IC2 = 10mA. Tada je nivo log1 na izlazu 2,8V.
Za vee optereenje na izlazu, nivo log 1 bi bio jo manji to bi dovelo do
nepouzdanog rada kola.
Da bi se prevaziao ovaj nedostatak umjesto tranzistora T2 i diode D koristi se
Darlingtonov spoj tranzistora T6 i T2 sl. 3.16.

Sl. 3.16
Diode na ulazu slue za zatitu kola od negativnih impulsa.
Na ovaj nain postignuto je veliko strujno pojaanje, a ulogu diode D preuzima
napon VBE na tranzistoru T2.
Pomou sklopa na sl.3.16 mogue je puniti parazitne kapacitete vrnom
strujom do 50mA, a da srednja disipacija snage ne prelazi 5 mW.
NI - TTL logiko kolo u monolitnoj integriranoj tehnologiji je veoma brzo
zbog manje vrijednosti otpornika u kolektoru, bre prepolarizacije i breg
pranjenja parazitnih kapaciteta u bazama tranzistora, ali troe vie energije.
Rastereenje baze tranzistora T3 vri se preko kolektorske struje tranzistora T5
to doprinosi brzini rada kola
Za kolo na slici 3.16. nivo log 1 pri izlaznoj struji 10 mA je 4,4V
to predstavlja garantovanu vrijednost nivoa log 1
3. 3. 1. TTL logika kola sa otvorenim kolektorom
Tipino NI TTL logiko kolo sa otvorenim kolektorom prikazano je na sl.3.17.

Sl.3.17.
Napajanje izlaznog tranzistora vri se iz spoljanjeg izvora preko spoljanjeg
otpornika,
Broj jedininih optereenja se moe poveati ako se povea spoljanja
otpornost R.
Zbog ovoga se i koriste TTL kola sa otvorenim kolektorom. Pomou
otvorenog kolektora mogue je upravljati vanjskim izvorom, relejem, led
diodom i sl. u ON/OFF reimu rada.
Najvea vrijednost otpornika R odreuje se iz uslova:

Vcc V0 min (1)

= I c max (0) + N I i max (1)
R
Standardna TTL kola ne mogu da se paraleluju (oiavaju) zbog malih
izlaznih otpornosti dok je kod TTL kola sa otvorenim kolektorom to mogue.
Napajanje izlaznih tranzistora kod paralelovanja TTL kola sa otvorenim
kolektorom vrii se preko zajednikog otpornika.
I p (1) =

3. 3. 2. otkijeva TTL logika integrirana kola

Najvea slabost standardnih TTL kola je ipak njihova brzina koja zavisi od
vremena prepolarizacije spoja colektor baza izlaznog tranzistora i vremena
rastereenja parazitnih kapaciteta baze tog tranzistora prilikom promjene
logikog stana.
Da bi se postigla vea brzina TTL kola koriste se otkijeve diode tako da je
katoda spojena u kolektor a anoda u bazu tranzistora sl. 3. 18.

sl.3.18
Kod otkijeve diode umjesto p tipa poluprovodnika koristi se metal. Zavisno
od vrste metala prag provoenja otkijeve diode se kree od 0,2-0,5V.
otkijeva dioda je polarizovana kada je metal pozitivno polariziran u odnosu
na poluprovodnik

Sl.3.18a.
Tipino otkijevo TTL NI logiko kolo prikazano je na sl.3.18a.
Vrijeme rastereenja svih dioda pri inverznoj palarizaciji je veoma kratko, reda
50 ps jer je poveanje elektrona u metalu pri voenju diode zanemarljivo u
odnosu na koncentraciju slobodnih elektrona,
otkijeva dioda izmeu baze i kolektora sprijeava da tranzistor ode u
zasienjje. Uslov je da pad napona na otkijevoj diodi mora biti manji od 0,65
V za sicilijumov tranzistor.
Na brzinu NI kola u standardnoj TTL logici presudno. utie rastereenje baze
tranzistora T3, sl.3.15, pri promjeni izlaza iz stanja log 0 u stanje log 1.
Kod otkijeva NI - TTL kola na izlazu je otkijev tranzistor T4 koji ne ide u
zasienje, a rastereenje njegove baze se vri preko otkijevog tranzistora T6 i
otpornika od 350E sl. 3.18..
otkijeva TTL logika kola u literaturi su poznata kao nezasiena logika kola.
NI - TTL kolo na slici 3.18. je iz serije 74LS00.
otkijeva TTL kola imaju veu potronju od standardnih TTL kola.
Vrijeme kanjenja u otkijevim TTL kolima je reda 3ns.

3. 3. 3. Logika kola sa tri stanja -TSL

Izlaz ovih kola pored stanja log 0 i log 1 ima i tree stanje - iskljueno
stanje.
U ovom stanju kolo je preko velike izlazne impedanse (kako prema masi tako i
prema naponu napajanja) odvojeno od ostatka strukture vezane na izlaz.
Jednosatvno NOT - TTL kolo sa tri stanja prikazano je na slici 3.19.
A je ulazni signal a preko E ulaza dovodi se upravljaki signal.
Kad je E ulaz na nivou log 1 kolo se ponaa kao standardno NI -TTL kolo.
Kada se na ulaz E dovede nivo logike 0 bez obzira na stanje ulaza
tranzistori Q3 i Q4 su zakaeni. Izlaz F ima veliku impedansu (tranzistor u
zakaenom stanju) prema masi i prema naponu napajanja. To praktino znai
da je NI kolo odvojeno od ostatka elektronske strukture.

Sl.3.19.
Elektronska ema tipine TSL elije data je na slici 3.19a.
Ako je na onemoguavajuem ulazu nivo log0 kolo se ponaa kao NI TTL
logiko kolo. Ako je na onemoguavajuem ulazu nivo log1 na izlazu je stanje
visoke impedanse.

Sl.3.19a
Kola sa tri stanja se koriste gdje se javlja potreba prikljuenja vie logikih
kola na zajedniku liniju, to omoguava velika izlazna struja kada je kolo u
stanju log1.
Koritenjem kola sa tri stanja moe se smanjiti broj veza u digitalnim
strukurama i upravljati optereenjem zajednikih vodnih linija.
3. 3. 4. Karakteristike TTL logikih kola
Analizu karakteristika TTLlogikih kola izvrit emo na primjeru standardnog
NI - TTL kola sl.3.15
Vremena kanjenja
Na vrijeme kanjenja prednje ivice izlaznog signala dominantno utie otpor Rc2
u kolektoru tranzistora T2, otpornost tranzistora T2 u voenju i otpornost diode
D u voenju preko kojih se puni parazitni kapacitet tranzistora na izlazu. Ove
otpornosti su poznate i kao pull-upotpornosti. Tipina vrijednosti vremena
porasta prednje ivice izlaznog signala je tPLH = 11 ns.
Na kanjenje zadnje ivice izlaznog signala kod standardnog NI - TTL kola
dominantno utie brzina ulaska u zasienje tranzistora T3. Tipina vrijednost
kanjenja zadnje ivice standardnog TTL kola je
tPHL = 7 ns (tabela 3.1)
Iz ovoga se moe zakljuiti da je maksimalna brzina standardnog TTL kola
reda 30 MHZ.

Margina uma
Margine uma za standardno NI - TTL kolo mogu se proraunati prema emi
na sl 3.15. U praksi se kod prorauna margina uma umjesto V Imax (0) i Vomin
(1) uzimaju tipine vrijednosti napona VIT (0) i VOT (1) respektivno to u
proraunu daje veu vrijednost za margine uma.
Tipine vrijednosti margina uma za tipino NI-TTL (7400 kolo tab.3.1) su
0,4V.
Faktor grananja (Fan-out)
Tipina vrijednost faktora grananja za NI TTL kolo sl.3.15 je 10.
Faktor grananja za NI TTL kolo sa Darlingtonovim spojem tranzistora na
izlazu sl.3.16 je dvostruko vei.
Karakteristike pojedinih tipova NI kola u TTL logici prikazane su u tabeli
3.1.

Tab. 3.1.

3. 4. Emiterski spregnuta logika ECL

Emitter coupled Logic (ECL) predstavlja nezasienu familiju integriranih
kola u bipolarnoj tehnologiji, Osnovna elija ECL tipa logike je ILI/NILI
logiko kolo ija je struktura data na slici 3.20.

Sl.3.20.
U ECL logici ILI (NILI) kolo ima prednost u odnosu na NI (I) kolo
zbog jednostavnije realizacije.
Kod ovih logikih kola kolektori i emiteri ulaznih tranzistora su spregnuti.
Zahvaljujuu injenici da tranzistori rade u linearnom reimu (na granici
zasienja) rastereenje baza tih tranzistora prilikom promjene logikih stanja je
veoma brzo, pa ECL logika predstavlja veoma brzu bipolarnu logiku.
Baze izlaznih tranzistora T3 i T4 ( sl. 3.21) se rastereuju preko kolektorskih
struja tranzistora T1 i T2.
Upravljanje reimom rada ulaznih tranzistora T1 i T1 i tranzistora T2 koji je u
deferencijalnom spoju sa ulaznim tranzistorima vri se upravljanjem strujom
emitera.
Struja emitera, koji su meusobno spojeni, u jednom logikom stanju je
konstantna
Izvor konstantne struje ine diferencijalna pojaala.

Sl.3.21
3. 4. 1. ECL kola sa usklaenom logikom
Na slici 3.22 data je dvo-ulazno ILI/NILI ECL logiko kolo sa podeenim
izlazima.

Sl.3.22

Tranzistori T4 i T5 predstavljaju emiterska sljedila i slue za podeavanje

nivoa izlaznih signala.
Potrebno je uoiti da i ovi tranzistori rade u linearnom reimu zahvaljujui
konstantnoj struji u emiterima. Izvor konstantne struje predstavljaju otpornosti
i naponski izvor VTT:
Prednost ove konfiguracije je to zadrava veliku brzinu, a zbog male
otpornosti kolektor emiter u linearnom reimu izlazna struja je velika, pa je i
faktor grananja ( fan out) ovih kola velik, do 30.
Tipina vrijednost kanjenja u ECL kolinna je 4 ns, a kod brzih ECL kola
reda1ns, a disipacija 20nW.
Na slici 3.22. prikazano je vrlo bzo ECL ILI/NILI kolo.
Cijena brzine ECL kola plaa se znatno veom potronjom u odnosu na TTL
kolo.
Ovo kolo se moe izvesti i sa otvorenim emiterom. Margine uma ECL kola su
veoma male i iznose tipino 0,15 V. Zbog ovako malih margina uma vodi se
rauna o sprijeavanju pojave uma u kolu. To se postie ako je Vcc1 = Vcc2 =
0V, napajanje Vcc je na uzemljenju.
U tabeli 4 date su uporedne karakteristike dvoulaznog ILI/NILI kola u
razliitim izvedbama ECL Logike.

Tab.4.
ECL kola se koriste samo kada je to nuno, u dijelu elektronske strukture gdje
se zahtjevaju velike brzine (reda nekoliko stotina MHZ).
U normalnom radu naponi napajanja Vcc1 i Vcc2 su na masi, VEE = -5,2 V, a VTT
i VEE je od -2V do 0V

Vrijednost (minimalnog) nivoa logike 0 je -1,75 V, a nivoa logike 1 je --0,9 V.

Kada je napon Vcc1 i Vcc2 na masi umovi u kolu su najmanji, Ovo je veoma
vano jer je razlika u nivou log 1 i log 0 svega 0,85 V.
Ako su ulazi A i B (jedan ili oba) na nivou log 1 (0,9 V). Emiteri tranzistora
T1A, T2B i T2 su na naponskom nivou -1,6 V (-0,9+(-0,7)V).
Napon izmeu baze i emitera tranzistora T2 je takav da je on zakaen. To se
postie pomou dioda D1, D2, otpornika 1,958 K.. i tranzistora T3.
Poto je tranzistor T2 zakaen tranzistor T4 je u linearnom reimu to se postie
upravljanjem emiterskom strujom tranzistora T4 preko strujnog izvora koga
ine otpornik od 50 E i izvor VTT = -2 V. Izlaz kola A+B je na nivou log 1 (0,9 V), a izlaz kola A+ B na nivou log 0(- 1.75V).
Kada su oba ulaza na nivou log 0 (-1,7 V), tranzistori T1A i T1B su zakaeni, a
tranzistor T2 vodi.
Struja kroz otpor 365 E.. postaje [(-2,15-(-5,2)/0,365] = 8,2mA.
Ova struja na otporniku 112E pravi pad napona -0,94 V. Dakle baza tranzistora
T4 je na -0,94 pa izlaz A +B odgovara nivou log 0 (-1,75 V).
Poto se tranzistori T1A i T1B zakoeni napon u bazi tranzistora T5 je 0 V, pa
tranzistor T5 vodi, na izlazu je nivo log 1 (-0,9 V).
Prenosna karakteristika ECL kola, sl.3.21 data je na sl 3.23

Sl.3.23
Oblast II je oblast kada oba tranzistora u diferencijalnom spoju (T1 i T2) rade
u linearnom reimu. Tada je ulazna otpornost kola mala. Ova oblast predstavlja
prelazni reim rada i potrebno je da traje to krae jer utie na brzinu rada kola.

U oblasti I tranzistor T2 vodi, a T1 je zakaen.

Nivo izlaznog signala NOR je na nivou log 1 (-0,9 V)
U oblasti III tranzistor T1 vodi, a tranzistor T2 je zakaen. Sada je izlaz NOR
na nivou log 0.
Oblast IV predstavlja oblast zasienja tranzistora T1 to se u ovim okolnostima
izbjegava kako se ne bi ugrozila brzina kola.
Mogue je formirati oieni izlaz sa ECL kolima i tako dobiti razliite izlazne
funkcije sl. 3.24.

Sl.3.24

3. 5. Sprega kola DTL/TTL i ECL logike

Zbog razlike u naponskim nivoima logikih stanja, itegrirana kola u TTL i
ECL logici ne mogu se direktno sprezati.
Tipine vrijednosti naponskih nivoa log 0 i log 1 kod TTL kola su 0,2 V i
3,5 V respektivno, a kod ECL kola -1,7 V i -0,8 V respektivno.
Da bi se povezala DTL/TTL i ECL kola mora se izvriti naponsko prilagoenje
izlaznih napona.
Kod prelaska sa DTL/TTL na ECL kolo prilagoenje izlaznih napona vri se
pomou naponskog djelitelja (primjer sl.3.25).

Sl.3.25.
Vrijednost otpornika se prorauna tako da nivou log 0 na izlazu DTL/TTL
kola od 0,2 V odgovara nivou log 0 na ulazu ECL kola od -1,7 V. Takoer
nivou log 1 na izlazu DTL/TTL kola odgovara nivo log 1 na ulazu ECL
kola od -0,8 V.
Da bi se povezala ECL i DTL/TTL kola mogue je koristiti spoj kao na sl.3.26.
Spreno kolo ine tranzistori T5 dioda D1 i otpornik. Ulazni tranzistori T3 i T4
su spojeni na 5V umjesto na 0V kako je u standardnoj strukturi. Mogue je
realizovati i drugaije strukture za spregu ECL i DTL/TTL ligikih kola.

Sl.3.26.