Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

2. Bazele logice ale calculatoarelor numerice

2.1. Variabile i funcii logice
Caracteristica esenial a tuturor generaiilor de calculatoare numerice realizate pn n
prezent o constituie natura discret a operaiilor pe care acestea le efectueaz. Considerente de
ordin tehnologic impun utilizarea n construcia calculatorului a dispozitivelor cu dou stri care
condiioneaz codificarea informaiei i efectuarea calculelor n sistem binar.
Analiza i sinteza circuitelor de comutaie aferente calculatoarelor numerice utilizeaz
ca principal instrument matematic algebra logic (boolean).
n continuare se prezint unele elemente att ale algebrei logice ct i ale unor circuite logice
fundamentale.
2.1.1. Algebra boolean
Fie mulimile M={x1, x2,,xn,} cu xiZ i O={+,} (componentele mulimii O sunt
dou operaii care vor fi definite ulterior). Structura A=(M,O) reprezint o algebr dac:
a) mulimea M conine cel puin dou elemente;
b) mulimea M reprezint parte stabil n raport cu cele dou operaii respectiv
x1+x2M, x1x2M pentru orice x1, x2 M;
c) cele dou operaii au urmtoarele proprieti:
- comutativitate:
x1+x2 = x2+x1;
x1x2 = x2x1,
- asociativitate:
(x1+x2)+x3 = x1+ (x2 + x3) ;
(x1x2) x3 = x1 (x2x3)
- distributivitatea uneia fa de cealalt:
(x1+x2) x3 = x1x3 +x2x3 ;
x1+(x2x3)= x1x2 +x1x3.
d) mulimea conine un element nul - 0 i unul unitate -1 care constituie elemente
neutre fa de cele dou operaii i pentru cvare sunt valabile proprietile:
x1+0=0+x1=x1;
x11=1x1=x1 unde x1M.
e) fiecrui element xM i corespunde un unic invers x M cu proprietile :
xx 0
(principiul contradiciei)
x x 1
(principiul terului exclus)
Dac elementele mulimii M pot lua numai dou valori (0 i 1) structura de mai sus
reprezint o algebr boolean.
La definirea axiomatic a algebrei s-au folosit notaiile +, , x pentru cele dou legi de
compoziie, respectiv pentru elementul invers. n logic i tehnic exist denumiri i semnificaii
specifice, evideniate n tabelul 2.1.
1

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

Matematic

Tabelul 2.1
Tehnic

Logic

Denumire

Simbol

Prima operaie

A doua operaie

Element invers

Denumire

Simbol Denumire
e
Disjuncie
SAU

Conjuncie
I

Negaie

Simbol

NU

Pornind de la axiome se deduc teoremele prezentate n tabelul 2.2 care se constituie n

reguli de calcul n cadrul algebrei booleene.
Tabelul 2.2
Nr.
Denumire
Forma produs
Forma sum
T1

Dubl negaie
(involuia)

xx

xx

T2

Absorbia

x1 x1 x 2 x1

x1 x1 x 2 x 2

T3

Elemente neutre

x 0 0

x 11

T4

Idempotena
(tautologia)

x x x x

x x x x

T5

De Morgan

x 1 x 2 x1 x 2

x1 x 2 x1 x 2

Oricare dintre cele 5 teoreme poate fi demonstrat utiliznd axiomele cu ajutorul crora
s-a definit structura algebrei.
2.1.2. Funcii logice importante
O funcie y=f(x1, x2, , xn) reprezint o funcie logic dac domeniul de definiie este
reprezentat de produsul cartezian {0,1}n, cu alte cuvinte f:{0,1}n{0,1}.
Avnd n vedere aceast definiie se poate spune c o funcie logic (boolean) pune n
coresponden o combinaie binar asociat produsului cartezian cu una din valorile 0 sau 1.
Domeniul de definiie al unei funcii logice de n variabile este format din 2n puncte
2n

(combinaii), iar numrul total de funcii este de 2 . De exemplu cu 2 variabile pot fi formate
16 funcii, dintre care n tabelul 2.3 se prezint cele mai importante.

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

Tabelul 2.3
Denumire
funcie

Simbol

Ecuaie logic

A B A B A B A B

A
B
A
B
A
B

NICI
EXCL.

A B A B A B A B

A
B

I- NU

A B A B A B

SAU - NU

A B A B A B

A
B
A
B

F A B

SAU
SAU
EXCL.

F A B

F
F
F

Funciile I, SAU, NU se numesc funcii logice de baz ntruct cu ajutorul lor se poate
exprima orice alt funcie logic. Ilustrarea semnificaiei operatorilor logici se poate realiza prin
diagrame Venn, tabele de adevr, diagrame Karnaugh, scheme cu comutatoare etc.
Reprezentarea cea mai comod i pretabil formalizrii este cea realizat cu ajutorul
tabelelor de adevr. Pentru funciile din tabelul 2.3 se prezint tabelul de adevr 2.4.
Tabelul 2.4
A

SAU

SAU
EXCL

NICI
EXCL

I - NU

SAU - NU

0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
0
1
0
0
1
1
0
1
0
1
1
1
1
0
1
0
0
Reprezentarea cu ajutorul diagramei Karnaugh const n marcarea punctelor
domeniului de definiie ntr-o diagram plan i precizarea valorilor funciei n fiecare din aceste
puncte. De exemplu n figura 2.1 este reprezentat diagrama Karnaugh pentru o funcie de trei
variabile cu marcarea vecintilor punctului 010.
x1 x2

00

01

11

10

x3
0
1

Fig. 2.1. Diagrama Karnaugh pentru o funcie de trei variabile.

Dup cum se observ, trecerea de la o combinaie la alta pe laturile diagramei Karnaugh
se face prin modificarea unui singur bit.

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

O funcie logic se poate reprezenta dezvoltat n dou forme i anume:
- forma disjunctiv canonic (FDC), cu utilizarea constituenilor unitii;
- forma conjunctiv canonic (FCC), cu utilizarea constituenilor lui zero.
FDC presupune exprimarea funciei ca o disjuncie de conjuncii (reuniune de
intersecii) n care variabilele care au valoarea 0 se consider negate.
FCC presupune exprimarea funciei ca o conjuncie de disjuncii (intersecie de
reuniuni) n care variabilele care au valoarea 1 se consider negate.
2.1.3. Minimizarea funciilor logice
Minimizarea unei funcii booleene implic reducerea la minimum a numrului de
variabile i a simbolurilor de funcii implicate n reprezentarea acesteia. Metodele de minimizare
pot fi ncadrate n dou categorii: analitice i grafice.
Metodele analitice constau n principal din calcule efectuate n funcia dat pe baza
axiomelor i teoremelor algebrei binare.
Metodele grafice presupun constituirea unor tabele sau matrie de combinaii, din care
prin grupri i asocieri corespunztoare rezult reduceri. Din categoria acestor metode, n
continuare se vor face referiri la cea care utilizeaz diagrama Karnaugh.
Dup cum s-a vzut, dou celule adiacente ntr-o diagram Karnaugh difer prin
valoarea unei singure variabile. Dac termenilor din dou asemenea celule li se aplic
proprietatea de distributivitate i principiul terului exclus se elimin variabila care i schimb
valoarea.
Referitor la acest procedeu de reducere i implicit de minimizare pot fi formulate
urmtoarele observaii:
a) un grup de 2m celule vecine ocupate cu uniti permite eliminarea a m variabile;
b) pentru reducere, fiecare celul trebuie s fac parte dintr-o grupare, dar poate fi
inclus n mai multe;
c) cel mai avansat grad de simplificare se obine dac unitile dintr-o diagram
Karnaugh sunt grupate ntr-un numr minim de grupri fiecare grup coninnd un numr minim
de uniti;
d) pentru a putea aplica n mod succesiv proprietatea de distributivitate i teorema
terului exclus, numrul unitilor din gruprile formate trebuie s fie o putere ntreag a lui 2.
Reguli similare pot fi deduse i pentru deducerea formei conjunctive minime. n acest
caz, n diagrama Karnaugh se vor grupa zerourile. Se va scrie apoi disjuncia grupurilor de
zerouri vecine, iar forma minim va fi conjuncia grupurilor de coordonate.
Etapa care succede minimizrii este aceea a implementrii funciei logice. Aceast
implementare se realizeaz cu elemente de comutaie de diverse tipuri cum ar fi: contacte i
relee, pori logice etc.

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

2.2. Circuite logice combinaionale

Caracteristica principal a circuitelor logice combinaionale (CLC) o reprezint
dependena mrimilor de ieire ale acestora numai de combinaiile aplicate la intrare, nu i de
timp.
Schema bloc a unui CLC este prezentat n figura 2.11. Acesta dispune de intrrile x0,
x1, xm-1 i genereaz n exterior ieirile y0, y1, , yn-1. Funcionarea CLC poate fi descris cu
ajutorul unei funcii logice (de comutaie).
x0
x1

y0
y1

CLC

xm-1

yn-1

Fig. 2.2. Circuit logic combinaional

Analiza CLC pleac de la cunoaterea schemei acestuia i urmrete stabilirea

funcionrii, concretizat prin tabela de adevr sau prin scrierea expresiilor variabilelor de ieire
funcie de cele de intrare.
Sinteza CLC presupune parcurgerea urmtoarelor etape pentru stabilirea structurii
circuitului:
- definirea funciilor logice;
- minimizarea acestora;
- obinerea schemei circuitului.
n structura unui calculator numeric se ntlnesc numeroase tipuri de CLC ntre care
reprezentative sunt: convertoarele de cod, codificatoarele i decodificatoarele, multiplexoarele i
demultiplexoarele, comparatoarele, detectoarele i generatoarele de paritate, ariile logice
programabile, memoriile i circuitele aritmetice.
n continuare vor fi prezentate elemente privind sinteza unor CLC uzuale din structura
unui calculator numeric.
2.2.1. Convertoare de cod
Convertoarele de cod sunt CLC care permit trecerea dintr-un cod binar n altul. Sinteza
unui asemenea CLC se va exemplifica pentru un convertor din cod binar n cod Gray. n figura
2.3 se prezint elementele aferente sintezei acestui tip de convertor, n care B3 B2 B1 B0 reprezint
cuvntul binar aplicat la intrare, iar G3 G2 G1 G0 cuvntul binar obinut la ieire.

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

B3

B2

B1

B0

G3

G2

G1

G0

0
0

0
0

0
0

0
1

0
0

0
0

0
0

0
1

0
0

1
1

0
0

0
1

0
0

1
1

B1B0

00

B3B2

01

11

B1B0

10

00

B3B2

00

00

01

01 1

11 1

1
1

0
1

10 1

1
1

0
0

0
0

0
1

1
1

1
1

0
0

0
1

11

1
1

1
1

0
0

0
1

1
1

0
0

1
1

0
1

10

00

11

10

G2

G3 11
10 1

01

11

10

B1B0
B3B2

01

01

00

11

10

B1B0
B3B2

00

00

01 1

G1 01

11

10

G0

Fig. 2.3. Convertor de cod binar natural - Gray:

a - tabela de coresponden;
b - diagramele Karnaugh asociate

Fcnd reducerile n diagramele Karnaugh rezult:

G3 B3

G2 B2 B3 B3 B2 B2 B3

G1 B1B2 B2 B1 B1 B2
G0 B1B0 B0 B1 B1 B0
n figura 2.4 se prezint dou variante de implementare ale relaiilor de mai sus.
B3 B2 B1 B0
a
b
G3
B3
G3
G2

B2

G1 B1

G0

B0

G2

G1

G0

6
Fig. 2.4. Schema convertorului din cod binar
natural n cod Gray:
a - realizarea cu pori NAND; b - realizarea cu circuite SAU EXCLUSIV .

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

2.2.2. Codificatoare i decodificatoare
Codificatoarele sunt CLC la care activarea unei intrri, dintr-un grup de m, conduce la
apariia unui cuvnt de cod la ieire format din n bii (m2n). n figura 2.5 se prezint elemente
aferente unui codificator cu m=3 i n=2.
X
Y

X
0
1
0
0

CODIF

Y
0
0
1
0

Z
0
0
0
1

A
0
0
1
1

B
0
1
0
1

A X (Y Z)
B Y (X Z)

Fig. 2.5. Codificator cu m=3 i n=2 (schema bloc, tabela de adevr, funcii logice.
Decodificatoarele sunt CLC care activeaz una sau mai multe ieiri funcie de cuvntul
de cod aplicat la intrare. Decodificarea este necesar n aplicaii care se refer la adresarea
memoriilor, afiarea numeric, multiplexarea datelor etc.
2.2.3. Multiplexoare i demultiplexoare
Multiplexoarele sunt CLC care permit transferul datelor de la una din intrrile selectate
cu o adres (cuvnt de selecie) ctre o ieire unic. Din punct de vedere funcional MUX pot fi
privite ca o reea de comutatoare comandate. MUX pot fi analogice sau numerice, ultimele fiind
specifice CN. n continuare se va face sinteza unui MUX 4:1 numeric i implementarea cu pori
logice.
E
B
A
f = Canal
E
0
0
0
D3
D3
0
0
1
D2
f
D2
MUX
0
1
0
D1
D1
f
D0
0
1
1
D0
1
*
*
A
D3
D2
D1
D0

f E (B A D3 B A D2 B A D1 B A D0 )

D3

D2

f
f

D1

D0

Fig. 2.6. Multiplexor numeric 4:1.

E

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

Demultiplexoarele sunt CLC care realizeaz transmiterea datelor de la o unic intrare
ctre o ieire selectabil cu ajutorul unui cuvnt de selecie (adres). Ca i MUX
demultiplexoarele reprezint practic o reea de comutatoare comandate, putnd fi numerice sau
analogice. n figura 2.7 se prezint elemente specifice sintezei unui DMUX numeric 1:4.
E

O0
O1
O2
O3

DMUX

E B A O0
0 0 0 D
0 0 1
0 1 0
0 1 1
1 * *
-

O1

O2

O3

D
D
-

D
-

B
O0
O1
O2
O3

O0 E B A D O2 E B A D
O1 E B A D O3 E B A D
O0
O1

O2

O3

Fig. 2.7. Demultiplexor 1:4

D

2.2.4. Circuite de complementare

Circuitul de complementare este un CLC care funcie de comenzile aplicate realizeaz
una din urmtoarele funcii:
- complementeaz fa de unu biii cuvntului de la intrare;
- las cuvntul de la intrare neschimbat;
- foreaz n unu toi biii cuvntului de la ieire;
- foreaz n zero toi biii cuvntului de la ieire.
n figura 2.8 se prezint elementele aferente unui circuit de complementare pe 4 bii.
Din tabela de adevr se obin urmtoarele funcii logice ale ieirilor:

Y1 x1 A B x1 A B AB ( x1 B) AB
Y2 x2 A B x2 A B AB ( x2 B) AB
8

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

Y3 x3 A B x3 A B AB ( x3 B ) AB

Y4 x4 A B x4 A B AB ( x4 B) AB
a cror implementare s-a realizat cu pori I, SAU i SAU-EXCLUSIV.

x1
Comenzi
A

y1

Ieiri
y1 y2 y3 y4

x1

x2

x2

y2

x3

y3

x3 x4

x2 x3 x4

x4

y4

A
Fig. 2.8. Circuit de complementare pe 4 bii.
2.2.5. Comparatoare
Comparatoarele numerice sunt CLC care permit determinarea relaiei existente ntre
dou numere. Ieirile unui comparator sunt reprezentate de trei funcii care corespund tipului de
relaie existent ntre numerele aplicate la intrare (<,=,>).
n figura 2.9 sunt prezentate elemente aferente sintezei unui comparator pe un bit.
y1 (A<B)

A
COMP

y2 (A=B)

y3 (A>B)

y1
y2

A
0
0
1
1

B
0
1
0
1

y1
0
1
0
0

y2
1
0
0
1

y3
0
0
1
0

y3
y1 A B
y2 A B A B A B
y3 A B

Fig. 2.9. Comparator pe un bit.

Prin interconectarea mai multor comparatoare pe un bit se obin comparatoare pentru
cuvinte binare formate din mai muli bii.
9

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

2.2.6. Detectoare de paritate

Detectoarele de paritate sunt CLC cu n intrri i dou ieiri PAR i IMPAR care sunt
complementare. Ieirea PAR are valoarea 1 atunci cnd numrul de valori logice 1 n combinaia
de la intrare este par i 0 atunci cnd acest numr este impar.
n figura 2.10 se prezint elementele aferente sintezei unui detector de paritate cu n=4
intrri.
Dup cum se observ n tabela de adevr funciile PAR i IMPAR sunt complementare,
respectiv IMPAR= PAR . Din aceast cauz n figura 2.10 a fost reprezentat diagrama Karnaugh
pentru funcia PAR. Aa cum reiese din diagram, nu se poate opera nici o reducere asupra
funciei care va fi:

PAR D C B A D C BA D CB A D CBA DC B A DC BA DCB A DCBA

n relaia de mai sus prin aplicarea proprietilor operaiilor logice rezult:
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

PAR

D
C
B

DETPAR

IMPAR
a
BA

00

01

11

10

00

01

11

10

DC

C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

PAR
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1

Fig. 2.10. Detector de paritate: a schema bloc; b - tabela de adevr; c diagrama Karnaugh a funciei PAR.
PAR D C (B A BA) D C(B A BA ) DC (B A BA ) DC(B A BA)
PAR (D C DC)(B A BA) (D C DC )(B A BA )

Dar
D C DC D C DC ( D C ) ( DC ) ( D C ) ( D C ) (D C) (D C )
DC D C D C
B A BA B A

10

IMP
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

Notm

D C C D Y
B A A B X
Rezult:

PAR Y X YX Y X (D C) (B A)
IMPAR PAR (D C) (B A)
relaii a cror implementare se prezint n figura 2.11.
Y

D
C

PAR
B
A

IMPAR
X

Fig. 2.11. Implementarea detectorului de paritate.

2.2.7. Sumatoare
Semisumatorul elementar, pentru care schema logic i tabela de adevr sunt prezentate
n figura 2.12, adun dou numere a cte un bit xi, yi i genereaz la ieire 2 bii: suma si i
transportul ci ctre rangul urmtor.
xi
0
0
1
1

yi
0
1
0
1

Si
0
1
1
0

ci+1
0
0
0
1

xi
yi

Si
ci+1

Fig. 2.12. Semisumatorul elementar.

Schema din fig. 2-22 a rezultat pe baza relaiilor:

si xi yi xi yi xi yi ;
ci 1 xi yi .

Sumatorul elementar este un CLC care adun dou numere binare xi, yi cu un transport
de intrare ci, genernd la ieire doi bii: suma si i transportul ci+1 ctre rangul superior, conform
tabelului 2.5.

11

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

Din tabelul 2.5 rezult:

Tabelul 2.5
xi

yi

ci S ci+1

ci 1 xi yi ci xi yi ci xi yi ci xi yi ci ci ( xi yi ) xi yi
Relaiile de mai sugereaz obinerea sumatorului
elementar din dou semisumatoare conform figurii 2.13.
Pentru adunarea a dou cuvinte de n bii este necesar s se
nserieze n astfel de sumatoare ca n figura 2.14.

ci

xi

xi
yi

yi

si xi yi ci xi yi ci xi yi ci xi yi ci xi yi ci

Si

Si

ci+1

ci
ci+1

Fig. 2.13. Sumatorul elementar.

Cele dou numere care urmeaz a se aduna se gsesc n registrele A i B, iar rezultatul
n registrul C. Transportul este depus ntr-un bistabil exterior care pentru un microprocesor este
indicatorul de transport CY (Carry).

an-1

a1

a0

Registrul A

bn-1

b1

b0

Registrul B

cn-2

CY

cn-1

c2

c1

c1

c0

c0

Registrul C

Fig. 2.14. Sumator pentru cuvinte de n bii.

12

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

2.3. Circuite logice secveniale

Circuitele logice secveniale (CLS) sunt circuite ale cror mrimi de ieire, la un
moment dat, depind att de combinaia mrimilor de intrare, ct i de starea sa.
Modelul matematic al CLS, pentru un anumit moment de timp t, este definit de dou
seturi de ecuaii care reflect tranziia strilor i pe cea de ieirilor i care pot fi grupate n
cvintuplul
CS=(X,Y,Q,f,g),
unde:
X={x1,x2,xn} este mulimea variabilelor binare de intrare;
Y={y1,y2,ym}
- mulimea variabilelor binare de ieire;
Q={q1,q2,qp}
- mulimea variabilelor binare de stare;

f : X Q Q

- funcia de tranziie a strilor;

g : X Q Y

- funcia de tranziie a ieirilor.

Funciile de tranziie a strilor respectiv ieirilor sunt de forma

q i,

f ( x1 , x2 ,...., xn , q1 , q2 ,..., q p ) i=1,2,,p

yk g ( x1 , x2 ,...., xn , q1 , q2 ,..., q p ) k=1,2,,p

,

Funciile q i i yk reflect procesele de modificare a strilor respectiv ieirilor, ambele

dependente doar de intrri i de starea actual
Din punct de vedere al structurii CLS conin elemente combinaionale i elemente de
memorie, figura 2.15.

CLC
Q(t+1)
Q(t)

T
t

Memorie
T

Fig. 2.25. CLS sincron.

n ceea ce privete modul de schimbare a strii elementelor de memorie exist dou
tipuri de CLS:
CLS sincrone la care modificarea strii se face sincron cu un impuls de tact, n funcie
de intrri i de starea curent;
CLS asincrone la care modificarea strii se produce la momente aleatoare depinznd
numai de intrri i de starea curent.
13

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

n continuare vor fi prezentate pentru CLS care se regsesc n structura unui CN cum ar
fi: bistabile, numrtoare, registre, circuite de memorie.
2.3.1. Circuite basculante bistabile
Circuitele basculante bistabile (CBB) au dou stri stabile la ieire, iar prin aplicarea
unor semnale de comand trec dintr-o anume stare n starea complementar. Practic un CBB
implementeaz un element de memorie care pstreaz un bit de informaie. ntre cele mai
rspndite CBB sunt cele de tip RS, D, T i JK.

Bistabilul RS asincron este format din dou pori NAND, fiecare avnd drept una
din intrri ieirea celeilalte (figura 2.26).

S R Q(t+1) Q (t+1)
0 0
1
1 int
0 1
1
0
1 0
0
1
1 1(0) 0
1 ned
1(0) 1
1
0 ned

S
1
0
1
x

R
x
1
0
1

Q(t) Q (t+1)
0
0
0
1
1
0
1
1

Fig. 2.26. B-RS asincron: schema logic, tabelele de adevr i de excitaie.

Tabelul de adevr definete starea ieirii funcie de intrri iar tabelul de excitaie
definete intrarea care determin o anumit evoluie a ieirii intrrile S (Set) i R (Reset) sunt
active pe 0.
Combinaia 00 la intrare este interzis deoarece ieirile sunt identice i nu
complementare. Combinaia 11 la intrare pstreaz starea anterioar Q(t), ieirea fiind o
nedeterminare fa de intrare. Dac nainte de 11 a fost la intrare 10 ieirea este 0, iar dac
nainte de 11 a fost 01 ieirea este 1.
Se observ c pentru a memora 1 (pentru seta CBB) trebuie aplicat combinaia S =0 ,
R =1 n timp ce combinaia S =1 , R =0 determin memorarea cifrei binare 0 (resetarea CBB).

Bistabilul RS sincron. La acest tip de CBB modificarea strii este determinat de

un impuls de tact T (figura 2.17). Se observ c CBB RS sincron deriv din cel asincron prin
adugarea unor pori suplimentare acionate pe una dintre intrri de semnalul de tact.
S

T
1

S
0

1
1
1
0

0
1
1
x

R Q(t+1) Q (t+1)
0 Q(t) Q (t)
1
0
1
0
1
0
1 ned
ned
x Q(t) Q (t)

14

Fig. 2.17. B-RS sincron:

schema logic, tabelul de
adevr .

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

Bistabilul D are o asemenea structur (figura 2.18) nct permite eliminarea strii
de nedeterminare specifice CBB RS sincron, respectiv a acelei stri pentru care S=R=1.
D

D Q(t+1) Q (t+1)
0 Q(t) Q (t)
1 Q(t) Q (t)

1
1

0
1

T
0

0
1

1
0

Fig. 2.18. Bistabilul D: schema logic, tabelul de adevr .

Valoarea logic aplicat la intrarea D se transfer la ieire doar la aplicarea semnalului
de ceas (deci cu o ntrziere de un tact).

Bistabilul T are proprietatea c schimb starea la fiecare impuls de tact, dac o

intrare de validare A are 1 logic (figura 2.19). Dac A=0 starea bistabilului (respectiv ieirea Q)
rmne neschimbat.

A Q(t+1) Q (t+1)
x Q(t) Q (t)
0 Q(t) Q (t)

T
0

Q (t)

Q(t)

Fig. 2.19. Bistabilul T: schema logic, tabelul de adevr .

Bistabilul JK este un bistabil sincron care admite comenzi simultane pe ambele

intrri fr a prezenta o stare instabil. Dup cum se observ din figura 2.20 acesta are n plus
fa de RS dou intrri de reacie care sunt activate simultan cu semnalele de comand. Conform
tabelului de adevr la combinaia J=0, K=1 ieirea Q=0, iar la combinaia J=1, K=0 ieirea
Q=1. Circuitul funcioneaz i dac pe ambele intrri se aplic 1 respectiv dac J=K=1.
J

Q
K

J
0
0
1
1

K Q(t+1) Q (t+1)
0 Q(t) Q (t)
1
0
1
0
1
0
1 Q (t) Q(t)

Fig. 2.20. CBB-JK sincron: schema logic, tabelul de adevr .

15

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

2.3.2. Numrtoare
Numrtoarele sunt CLS care numr (contorizeaz) impulsurile aplicate la intrare i
memoreaz rezultatul.
n funcie de sistemul de numeraie folosit se ntlnesc numrtoare binare,
hexazecimale, decadice etc. Un numrtor care poate numra att nainte ct i napoi se numete
reversibil. Practic un numrtor realizeaz, pentru un numr natural N, operaia de identificare a
claselor de resturi modulo C ( 0 , 1 , c 1 ).
De exemplu, un numrtor modulo 10 va avea aceeai stare 3 pentru oricare din
urmtoarele numere aplicate la intrare. N=3, 13, 23, 33, , 103, 113, , 203, 313. Numrul
maxim nscris ntr-un numrtor modulo c este c-1, deoarece pentru N=c, acesta va indica zero.
Numrtoarele asincrone sunt cele la care informaia de la intrare se propag spre ieire
pas cu pas.
Numrtoarele sincrone sunt caracterizate prin aceea c toi bistabilii care le compun
basculeaz simultan funcie de informaiile aplicate la intrare i de semnalul de tact.
Numrtoarele n bucl sunt registre de deplasare a cror ieire este conectat la intrare.
2.3.3. Registre
Registrele sunt CLS destinate memorrii vectorilor binari. Numrul de bii egal cu
numrul elementelor de memorie reprezint capacitatea registrului sau lungimea cuvntului
registru. n mod obinuit registrele sunt constituite dintr-un set de bistabile i o logic
combinaional auxiliar. Fiecare bit Di al unui cuvnt binar este pstrat ntr-un bistabil B i unde
i=0,1, ,n-1 (registrul are capacitatea de a memora n bii iar i este rangul bistabilului Bi).
Registrele pot efectua o serie de operaii cum ar fi:
a) ncrcarea datelor serial sau paralel figurile 2.21 a,b;
b) deplasare date stnga sau dreapta - figurile 2.21 c,d;
c) rotaie stnga sau dreapta - figurile 2.21 e,f;
d) tergere.
B
B
B
1

D1

D0

n-1

DS
B1

Bn-1

Dn-1

B0

a)

0,1

0,1
Bn-1

B1

B0

B1

B0

B1

Bn-1

B1

Bn-1

f)

e)

Fig. 2.21. Operaii cu registre: Dn-1 MSB, D0 LSB.

B0

d)

c)
Bn-1

b)

ncrcarea serial se realizeaz prin n impulsuri de tact:

16

B0

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

`Bi Bi-1, i=1,2,,n-1, R0 DS,
unde Ds sunt biii care se ncarc n B0 dup ce are loc deplasarea spre stnga. Un astfel
de registru este folosit la un receptor la care datele sosesc serial pe o linie de 1 bit. Acestea sunt
mpachetate n cuvinte a cte n bii i transmise apoi paralel.

ncrcarea paralel se realizeaz ntr-un singur impuls de tact

Bi Di, i=0,1,,n-1,
un exemplu de utilizare fiind ncrcarea unui cuvnt de n bii de pe o magistral sau
dintr-un alt registru.

Deplasrile stnga/dreapta sunt asemntoare ncrcrii seriale, cu deosebirea c

se execut un singur pas:
Bi Bi-1, i=1,2,,n-1, B0 0 sau 1
(stnga),
Bi-1 Bi, i=1,2,,n-1, Bn-1 0 sau 1
(dreapta),
n bistabilele B0 sau Bn-1 ncrcndu-se 0 sau 1 funcie de contextul utilizrii registrului.

Rotaiile stnga/dreapta sunt asemntoare deplasrilor cu deosebirea c bitul care

prsete registrul reintr n registru ( n B0 la rotaia stnga i n Bn-1 la rotaia dreapta):
Bi Bi-1, i=1,2,,n-1, B0 Bn-1 (stnga),
Bi-1 Bi, i=1,2,,n-1, Bn-1 B0 (dreapta).
Pentru exemplificare n figura 2.22 se prezint un registru pe 4 bii care permite
realizarea operaiilor de tergere, ncrcare i citire paralel.
R2

R3

R0

R1

Read
Clk

D
C

B3
Q

B2
C

Q
R

B1

B0
Q

Q
R

SelR
Reset
LDP

D3

D2

D1

D0

Fig. 2.22. Registru de 4 bii cu ncrcare i citire paralel.

nscrierea celor 4 bistabile D ale registrului se face sincron cu impulsul de tact dac
semnalul de selecie registru SelR este activ. Semnalul LDP valideaz intrrile de pe liniile
D3D0, iar semnalul Read valideaz ieirile R3R0 ale registrului. tergerea registrului
(ncrcare CBB cu 0, se realizeaz prin activarea semnalului Reset.
n calculatoare registrele sunt utilizate la procesarea unor informaii cum ar fi: adrese,
coduri de instruciuni, operanzi, rezultate pariale sau definitive, informaii de stare etc. Una
dintre cele mai importante operaii o constituie transferul ntre registre. n continuare vor fi
prezentate dou modaliti de transfer ilustrate n figurile 2.23 i 2.24.
Transferul de la un registru surs C la dou registre destinaie A i B (figura 2.23) este
validat prin activarea simultan a semnalelor LoadA, LoadB i ReadC. Selecia registrelor care se
nscriu se realizeaz prin activarea semnalelor SelA i SelB.
17

Arhitectura calculatoarelor Bazele aritmetico-logice ale calculatoarelor numerice

n cazul transferului de la dou registre surs A i B la un registru destinaie C (figura
2.24), ieirile registrelor A i B sunt reunite n porile SAU de la intrarea registrului destinaie C.
Transferul C-B, de exemplu se realizeaz prin activarea semnalelor ReadB, LoadC i SelC.
Sel B

Sel A

An-1

Bn-1

A1 A0

Load A

B1 B0

Load B
Sel C

Cn-1

C1 C0

Load C

Fig. 2.23. Transfer : un registru surs dou registre destinaie.

Sel C

Cn-1

C1 C0

Load C

Sel A

An-1

A1 A0

Sel B

Bn-1

Load A

B1 B0

Load B

Fig. 2.24. Transfer : dou registre surs un registru destinaie.

18