// DSCH 2.

7f
// 9/29/2014 12:45:57 AM
// I:\SOFT\DSCH\example.sch
module example( in1,in2,in3,in4,out1,out2);
input in1,in2,in3,in4;
output out1,out2;
not #(1) inv(w5,in1);
not #(1) inv(w6,in4);
not #(1) inv(w7,in3);
not #(1) inv(w8,in2);
and #(1) and(w9,w6,in3,w8);
and #(1) and(w10,in4,w7,w5);
or #(1) or(out1,w9,in1);
or #(1) or(out2,w10,in2);
endmodule
// Simulation parameters in Verilog Format
always
#10 in1=~in1;
#20 in2=~in2;
#40 in3=~in3;
#80 in4=~in4;
//
//
//
//
//

Simulation
in1 CLK 10
in2 CLK 20
in3 CLK 40
in4 CLK 80

parameters
10
20
40
80