Nom: Carlos Bustamante Garres; Grup 12

Exercici 5

Empran el mètode dels camins de EULER dissenyeu la cel·la CMOS pou n corresponent a la
funció:

Y = A’·B + C’·D’ + E·F’ + G

NOTA: Podeu suposar que disposeu de totes les variables d’entrada, tan complementades com
sense complementar. El símbol ( X )’ indica el complement de la variable X.

Es demana:

A) Grafs indicant els camins d’EULER

Com es pot observar, no hi ha un cami

d’euler definit per els transistors n
B) Diagrama de “sticks”

El p+ del substrat i el n+ del pou es per polaritzar en inversa el diode que tenim de p- a n-.
Nota.- Recordem que les linies que tallen entre elles son ortogonals

C) Disseny topològic: Determineu la

relació d’amplades dels
transistors pMOS i nMOS
(Wp/Wn) per tal d’ equilibrar els
temps de pujada i baixada més
lents.

Donat que no hi diu en quin ordre esta la

seqüencia de combinacions d’entrada es
suposara com a pitjor cas, el que tingui
tant major Ron en conducció de Vdd a y
com el de GND i y.

En aquest cas per el cas de els p-mos

només d’ha d’agafar una de les 4
branques (amb dos transistors), per tant la
resistencia sera 2Ron

En el cas de GND, s’ha de mirar el pitjor

cas de Ron més gran, que sera en aquest
cas amb 4 transistors en serie, produint Ron. Igualant:

L 1 L 1
4·K · · = 2·K · · Recordem que: µn=[2..3] * µp i s’agafarà el valor 2. Aïllant termes
Wn µn Wp µ p
tindrem (següent full)

1 1 1 1 2 1 2 W
4· · = 2· · ; Finalment s’obtindrà-> = 2· · -> = n = 1
Wn 2·µ p Wp µ p Wn Wp 2 Wp