CENTRO FEDERAL DE EDUCAO TECNOLGICA DO RIO GRANDE DO NORTE

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Departamento Acadmico de Tecnologia da Informao

Sistemas Digitais
Curso Tecnologia em Redes de Computadores

Walmy Andr C. Melo

PROFESSOR

1 Edio Maro de 2008

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Sistemas Digitais

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1.

Sistemas Digitais

Um sistema digital uma combinao de dispositivos projetados para manipular informao lgica ou quantidades fsicas que so representadas no formato digital, ou seja, as quantidades podem assumir apenas valores discretos. A informao manipulada em um sistema digital pode ser uma imagem, um som ou um texto, mas na verdade um nmero que, de alguma forma, representa o dado em questo. 1.1.Representao em formato analgico e digital Na representao analgica uma quantidade representada por uma tenso, uma corrente ou uma medida de movimento que seja proporcional ao valor da quantidade em questo, podendo variar continuamente ao longo de uma faixa de valores. Na representao digital as quantidades so representadas por smbolos denominados dgitos que variam em saltos ou degraus.

Ilustrao 1 - Representao analgica e digital de uma temperatura

2.

Sistemas de Numerao

Existem vrios sistemas numricos, mas nos sistemas digitais os mais comuns so o sistema decimal, o binrio, o octal e o hexadecimal. O sistema decimal o mais utilizado no dia -a-dia e , sem dvida, o mais importante dos sistemas numricos. Trata-se de um sistema que possui dez algarismos, com os quais podemos formar qualquer nmero atravs da lei de formao. Infelizmente, o sistema de numerao digital no conveniente para ser implantado em sistemas digitais, pois seria difcil projetar um equipamento eletrnico capaz de operar com dez diferentes nveis de tenso. Por outro lado fcil projetar um circuito eletrnico que opere com apenas dois nveis de tenso motivando o uso do sistema de numerao binrio.

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Alm dos sistemas binrio e decimal, dois outros sistemas de numerao (octal e haxadecimal) encontram extensas aplicaes em sistemas digitais como um meio eficiente de representar nmeros binrios grandes. Todos os nmeros seguem uma lei de formao: onde: Nmero = an.bn +an-1 .bn-1 + ... + a0.b0 an = algarismo b = base do nmero n = quantidade de algarismos 1

Exemplo: Represente a quantidade representada pelos nmeros abaixo. 84917(10) = 8x104 + 4x103 + 9x102 + 1x101 + 7x100 1011(2) = 1x23 + 0x22 + 1x21 + 1x20 2.1.Sistema Binrio de Numerao O sistema binrio possui apenas 2 algarismos (0 e 1), mas pode ser usado para representar qualquer quantidade que possa ser representada no sistema decimal usando o agrupamento de dgitos. A denominao do digito binrio abreviado para Bit (Binary Digit) Exemplo: 110(2) = 6(10)

Abaixo, mostrada a seqncia numrica das quantidades de zero a quinze.

Decimal 0 1 2 3 4 5 6 7 Binrio 0 1 10 11 100 101 110 111 Decimal 8 9 10 11 12 13 14 15 Binrio 1000 1001 1010 1011 1100 1101 1110 1111

2.2.Sistema Hexadecimal de Numerao O sistema hexadecimal possui dezesseis algarismos, sendo sua base igual a 16. Os algarismos so assim enumerados: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E e F. Nota-se que os algarismos alfanumricos (letras) representam as quantidades de dez a quinze. A seguir, mostrada a seqncia numrica das quantidades de zero a dezesseis:

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Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

Hexadecimal 0 1 2 3 4 5 6 7 8 9 A B C D E F 10

Binrio 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 10000

2.3.Converso Binrio/Decimal A converso de um nmero em binrio para decimal feita aplicando a lei de formao dos nmeros. Exemplo: 110(2) = 1x22 + 1x21 + 0x20 =4 + 2 + 0 = 6(10)

2.4.Converso Decimal/Binrio O processo de converso de um nmero decimal para binrio se faz dividindo-se o nmero por 2 (base do sistema no qual se quer converter), sucessivamente, at que o quociente torne-se menor que 2. Exemplo: Converter 20(10) para base binria 20 2 = 10 resto 0. 10 2 = 5 resto 0. 5 2 = 2 resto 1. 2 2 = 1 resto 0

Ordenando o ltimo quociente com os restos do ltimo para o primeiro, teremos o nmero binrio correspondente: 21(10) = 10100 (2) 2.5.Converso Decimal/Hexadecimal Segue-se a mesma regra da converso decimal/binrio, onde, agora, divide-se o nmero por 16, que a base do sistema hexadecimal, at que o quociente seja menor que 16.

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Exemplo: Converter 65(10) para base hexadecimal 65 16 = 4 resto 1 Logo: 65(10) = 41(16) 2.6.Converso Binrio/Hexadecimal Percebe-se, pelas tabelas acima mostradas, que para cada algarismo hexadecimal, h quatro algarismos binrios correspondentes. Esta converso deve ser efetuada agrupando o nmero em quatro algarismos e usando a tabela de equivalncia. Exemplo: Converter 1101101(2) para base hexadecimal 1101101 = 0110 1101 6 D = 6D(16)

2.7.Converso Hexadecimal/Decimal Este processo segue o mesmo padro de converso de outros sistemas para decimal (lei de formao), tomando-se, agora, a base do sistema sendo igual a 16. Exemplo: Converter A40(16) para base decimal A40 = Ax162 + 4x161 + 0x160 = 2560 + 64 + 0 = 2624(10) 2.8.Converso Hexadecimal/Binrio o processo reverso da converso binrio/hexadecimal. Devemos substituir cada algarismo hexadecimal por quatro algarismos binrios obtidos da tabela de equivalncia. Exemplo: Converter 1BC(16) para base binria 1BC = 0001 1011 1100 = 110111100(2) 3. Cdigos Digitais

Uma grande parte dos sistemas digitais trabalha com nveis lgicos representando informaes codificadas, isto , a informao manipulada (nmeros, letras, sons, etc) representada atravs de CDIGOS DIGITAIS. 3.1.Cdigo BCD 8421 O cdigo BCD 8421 ou simplesmente, BCD (Binary Coded Decimal), que significa Decimal codificado em Binrio, composto por quatro bits, tendo cada bit um peso diferente. Ele bastante usado para codificao de nmeros decimais pela sua facilidade de converso para binrio mesmo em nmeros grandes.

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Decimal
0 1 2 3 4 5 6 7 8 9

A
0 0 0 0 0 0 0 0 1 1

BCD 8421 B C D
0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1

At o digito nove o cdigo igual ao cdigo binrio que j conhecemos. A diferena que a partir do nmero dez, a converso para o sistema binrio diferente da converso para o cdigo BCD. Veja os exemplos: Exemplo: O nmero 14 em decimal : 1110 no sistema binrio. (obtido por divises sucessivas) 0001 0100 no cdigo BCD 8421 Exemplo: O nmero 2538 em decimal : 100111101010 no sistema binrio. 0010 0101 0011 1000 no cdigo BCD 8421 3.2.Cdigo ASCII O cdigo ASCII (American Standard Code for Information Interchange) que significa Cdigo Americano Padro para Intercmbio de Informaes, foi criado para padronizar a troca de informaes ou dados entre computadores e seus perifricos (teclado, monitor, etc) O ASCII padro composto por sete bits que codificam vrias informaes diferentes: nmeros, letras, smbolos matemticos, smbolos especiais e sinais de controle de transmisso e formatao.
0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 8 9 A B NUL SOH STX ETX EOT ENQ ACK BEL BS TAB LF VT DLE DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC ! " # $ % & ' ( ) * + 0 1 2 3 4 5 6 7 8 9 : ; @ A B C D E F G H I J K P Q R S T U V W X Y Z [ ` a b c d e f g h i j k p q r s t u v w x y z { C FF FS , < L \ l | D CR GS = M ] m } E SO RS . > N ^ n ~ F SI US / ? O _ o

Na tabela anterior podemos relacionar o caractere ou comando com o seu cdigo em hexadecimal. Veja os exemplos: Exemplo: O caractere $ est na linha 2 e coluna 4, portanto o seu cdigo 24 em hexa. $ = 2416 = 3610 = 0010 01002 Exemplo : A tecla ESC est na linha 1 e coluna B, portanto o seu cdigo 1B em hexa. ESC = 1B16 = 2710 = 0001 10112

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Exemplo: Qual a mensagem codificada pela seqncia de bits abaixo, sabendo que foi usado o cdigo ASCII: 1010010 1000101 1000100 1000101 1010011 0100001 Em adio ao ASCII padro h o ASCII extendido, utilizando oito bits, cujos valores so dependentes da plataforma de uso e podem variar entre pases. 4. Funes e Portas Lgicas

Em 1854, o matemtico ingls George Boole (1815-1864) apresentou um sistema matemtico de anlise lgica conhecido como lgebra de Boole. Apenas em meados da dcada de 30 que a teoria da lgebra de Boole foi utilizada para resolver problemas de circuitos de telefonia com rels. Foi o incio da eletrnica digital. Este ramo da eletrnica utiliza como elementos bsicos circuitos padronizados chamados de portas lgicas. Atravs da utilizao conveniente destas portas, podemos implementar todas as expresses geradas pela lgebra de Boole. As expresses booleanas utilizam variveis, que podem assumir apenas os valores binrios, chamadas de variveis lgicas, representando elementos antagnicos, como: verdadeiro e falso, sim e no, passa e no passa, alto e baixo etc. Eletricamente o valor booleano Falso ou 0 representado por tenses entre 0 e 0,8V, enquanto que o valor Verdadeiro ou 1 representado por tenses eltricas entre 2 e 5V. 4.1.Funo E/AND A funo definida pela tabela dada ao lado: A tabela ao lado, chamada de tabela verdade, mostra que a sada da funo S igual a 1, s quando as entradas so 1 ao mesmo tempo. A representao da funo : S = A . B (lida como S igual a A e B) Em termos de circuito, representa-se a funo AND pelo smbolo da porta lgica, como mostra a figura abaixo. Estas portas esto disponveis em Circuitos Integrados como o 7408 tambm mostrado abaixo A 0 0 1 1 B 0 1 0 1 S 0 0 0 1

Pode-se estender o conceito da tabela da verdade acima para qualquer quantidade de variveis de entrada. Como exemplo, vemos abaixo a tabela verdade para trs variveis:

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Nota-se que a tabela verdade mostra todas as possveis combinaes de valores para as variveis de entrada e seus respectivos valores de sada. O nmero de solues possveis igual a 2N, onde N o nmero de variveis de entrada. No exemplo: N=323=8 possibilidades.

4.2.Funo OU/OR

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

S 0 0 0 0 0 0 0 1

A funo OU caracterizada pelo fato de sua sada ser zero somente quando todas as entradas forem, tambm, zero. V-se abaixo, a tabela verdade desta funo: A 0 0 1 1 B 0 1 0 1 S 0 1 1 1

A representao algbrica desta funo dada como: S = A + B (lida como S igual a A ou B) O smbolo da porta lgica OU e o CI 7432 so vistos a seguir:

4.3.Funo NO/NOT A funo NOT aquela que inverte ou complementa o valor de uma varivel lgica, ou seja, se a varivel estiver em 0, a sada vai para 1 e vice-versa. A tabela verdade exemplifica este fato: representada algebricamente pela expresso:
S = A ou S = A (lida como S igual a A barrado ou negado)

A 0 1

S 1 0

O smbolo da porta lgica e o CI 7404 so mostrados abaixo:

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4.4.Funo NE/NAND Esta funo a juno das funes NOT e AND, de forma que a tabela da verdade fica como: A expresso fica descrita como:
S = A.B

A 0 0 1 1

B 0 1 0 1

S 1 1 1 0

O smbolo da porta NAND dado abaixo. No CI 7400 podemos encontrar quatro portas NAND:

4.5.Funo NOU/NOR Esta funo a juno das funes NOT e NOR, de forma que a tabela da verdade fica como: A expresso fica descrita como:
S = A +B

A 0 0 1 1

B 0 1 0 1

S 1 0 0 0

O smbolo da porta NOR dado a seguir. O CI 7402 contm quatro portas NOR.

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4.6.Bloco Lgico OU EXCLUSIVO/XOR A funo que este bloco executa de fornecer 1 na sada, quando as entradas forem diferentes entre si. Abaixo, a tabela da verdade deste bloco mostrada. Da tabela obtm-se a expresso caracterstica:
S = AB + AB S = A B

A 0 0 1 1

B 0 1 0 1

S 0 1 1 0

O smbolo deste bloco dado abaixo. O CI 7486 contm quatro portas lgicas OU EXCLUSIVO.

4.7.Bloco Lgico COINCIDNCIA/XNOR A funo que este bloco executa de fornecer 1 na sada, quando as entradas forem iguais entre si. Abaixo, a tabela da verdade deste bloco mostrada. Da tabela obtm-se a expresso caracterstica:
S = AB + A.B S = A B

A 0 0 1 1

B 0 1 0 1

S 1 0 0 1

O smbolo deste bloco dado como:

5.

Expresses Booleanas Obtidas de Circuitos Lgicos

Todo circuito lgico executa uma expresso booleana, e por mais complexo que seja, formado pela interligao das portas lgicas bsicas. Podemos obter uma expresso que executada por um circuito lgico qualquer.

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Exemplo: Determine as expresses decorrentes dos circuitos lgicos abaixo: a) b)

A B C D
c) d)

A B C

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6.

Circuitos Obtidos de Expresses Booleanas

O mtodo para se obter um circuito obtido de uma expresso booleana consiste em se identificar as portas lgicas na expresso e desenh-las com as respectivas ligaes, a partir das variveis de entrada. Exemplo: Esboce os circuitos decorrentes das expresses abaixo a) S = AB + CD + AB b) Y = (A + B).C.(B + D) c) S = A + (BC).(A.B.C) + (A.C + B )

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7.

Obteno de Tabela Verdade

Tabela verdade um mapa onde se colocam todas as situaes possveis de uma dada expresso booleana. A quantidade de linhas funo do nmero de variveis de entrada da expresso booleana. Exemplo: Monte a Tabela verdade da expresso S = A.B + A + B A 0 0 1 1 B 0 1 0 1

( ) ( (A + B )
1 0 0 0

) ( ) ( )

(A.B )
1 1 1 0

S = A.B + A + B 1 1 1 0

Exemplo: Monte a Tabela verdade das expresses abaixo: a) S = A + B + A.B.C A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S b) S = ( A + B).(B.C) A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S

Exemplo: Usando tabelas verdades prove que: a) A.B A.B b) A + B A + B c) A + B = A.B

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8.

Mapa de Veitch-Karnaugh

Um mapa de Karnaugh (mapa K) um diagrama que fornece uma rea para representar todas as linhas de uma tabela verdade. A utilidade do mapa K est no fato de que a maneira particular de localizar as reas torna possvel simplificar uma expresso lgica por inspeo visual. Cada linha da tabela verdade tem um endereo (clula) respectivo no mapa K. O total de clulas depende do nmero de variveis de entrada, de acordo com a relao abaixo: Nmero de Variveis de Entrada N de Clulas = 2 O preenchimento das clulas feito para os casos em que as combinaes das variveis de entrada fornecem 1 na sada. Exemplo 17: Monte os mapas K e suas respectivas expresses booleanas a partir das tabelas verdades abaixo: a) A B S 0 0 1 0 1 1 1 0 1 1 1 0 b) A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 1 0 1 1 1 0 1 0 c) A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S 0 1 1 1 0 1 0 1 1 1 0 1 1 1 0 1

8.1.Simplificao pelo Mapa de Karnaugh Feito o preenchimento de 1s nas clulas, formam-se os agrupamentos respeitando as regras abaixo: a. Formar o mnimo possvel de grupos. b. Em cada grupo deve conter o mximo possvel de 1s. c. Os grupos devem ser horizontais ou verticais, nunca diagonais.

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d. As quantidades de 1s que pode conter cada grupo varia em potncia de dois (um, dois, quatro, oito, dezesseis etc). Com os grupos formados, faz-se a simplificao gerando uma expresso booleana formada por uma soma de multiplicaes lgicas. Cada multiplicao lgica corresponde simplificao de um grupo. Para a simplificao de um grupo tomam-se somente as variveis que no tiveram alterao em seu valor dentro do mesmo agrupamento. Se o valor da varivel for 0 ela vai para a expresso final invertida. Se o valor da varivel for 1 ela vai para a expresso final normal, sem inverso. O mapa K pode ser visto como uma esfera, onde a linha inferior vizinha da linha superior, e a coluna da esquerda vizinha da coluna da direita. A seguir so mostrados exemplos de simplificao por mapa K com 2, 3 e quatro variveis. Exemplo: Simplifique a expresso S = A.B + A.B + A.B usando mapa K: Supondo a expresso S = A.B + A.B + A.B Para cada parcela (minitermo) designado um endereo de clula no mapa K. Onde:
A.B = 00 A.B = 10

A.B = 11

Em cada endereo alocado o nmero 1 no diagrama do mapa K: Faz-se os grupos horizontais e/ou verticais, respeitando os limites de 1s em cada

grupo: Para cada grupo, extrai-se o seu minitermo simplificado: 1 Grupo A 2 Grupo B

Deste modo, a expresso final simplificada fica: S = A + B Exemplo: Simplifique a expresso S = A.B.C + A.B.C + A.B .C + A.B.C usando mapa K:

Alocam-se os 1s no mapa K:

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Agrupando-se os 1s, temos: Simplificando o grupo, obtm-se

S=B

Exemplo: Simplifique a expresso abaixo usando mapa K: S = A.B.C.D + A.B.C.D + A.B .C.D + A.B .C.D + A.B .C.D Alocam-se os 1s no mapa K e formam-se os grupos:

Extraindo os minitermos simplificados, vamos obter: S = A.C.D + B.C.D + A.B .D . Exemplo: Obtenha as expresses simplificadas da tabela verdade abaixo usando mapas K: ABC 000 001 010 011 100 101 110 111 Y1 1 1 1 1 0 1 0 1 Y2 1 1 0 0 1 1 1 0

8.2.Expresses com Minitermos Incompletos Quando h minitermos incompletos, ou seja, quando uma ou mais variveis esto ausentes em uma parcela, consideram-se, para efeito de mapeamento, as variveis ausentes nos casos em que so iguais a 0 e iguais a 1.

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Exemplo: Simplifique as expresses abaixo a) S = A.B.C + A.C + A b) S = A.B.C + A + A.B .C c) S = C + A.B .C + B.C + A.B.C + A.C 8.3.Irrelevncia (Dont Care) H casos em que algumas combinaes das variveis de entrada so impossveis de acontecer ou que tais combinaes das variveis de entrada no nos interessa. Neste caso, temos situaes irrelevantes em que no podemos assumir que as entradas tm valor 0 ou 1. Nas combinaes em que este fato ocorre, substitumos os valores de sada por X (dont care), que corresponde a um valor irrelevante. Os dont care so alocados no mapa K como se fossem 1s, mas na gerao dos grupos so seguidos alguns preceitos: [ S se agrupa um dont care se este ajudar na maximizao de um grupo; [ No se formam grupos apenas de dont care. Exemplo: Simplifique pelo mapa K a expresso:

S = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D

onde as situaes de entrada A.B.C.D , A.B .C.D , A.B.C.D , A.B.C.D , A.B .C.D e A.B .C.D so inexistentes: No mapa K alocam-se os 1s e os dont care, conforme vemos abaixo. Formam-se os grupos, de formas a alocar os dont care somente quando necessrio:

Simplificando os grupos, teremos:

S = C.D + C.D = C D

Exemplo: Obtenha as expresses simplificadas da tabela verdade ao lado usando mapas K:

ABC 000 001 010 011 100 101 110 111

Y1 0 0 1 X 0 1 X X

Y2 1 1 0 X 1 1 0 X

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9.

lgebra de Boole e Teorema de De Morgan

As simplificaes das expresses lgicas tambm podem ser efetuadas usando os postulados,a s identidades e as propriedades da lgebra de Boole e ainda os Teoremas de De Morgan.

Exemplo : Usando a lgebra de Boole, prove que: A+A.B = A Exemplo : Usando a lgebra de Boole, simplifique: a) A.B + A.B + A.B b) A + A.B c) A + A.B d) J + K .J e) X + X.Y Exemplo : Implemente a funo A.B usando portas OR. Exemplo : Implemente a funo X + Y usando portas AND. Exemplo: Usando a lgebra de Boole, prove que: a) (A+B).(A+C)=A+B.C b) A + A.B = A + B Exemplo: Usando a lgebra de Boole, simplifique S = (A + B + C).(A + B + C) Exemplo: Usando a lgebra de Boole, simplifique S = A.C + B + D + C.(A.C.D)

( )

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10. Circuitos Seqenciais e Flip-Flops Os circuitos digitais podem ser classificados em circuitos combinacionais e seqenciais. Os circuitos combinacionais, estudados at agora, apresentam as sadas, nica e exclusivamente, dependentes das variveis de entrada.
A B C N

Circuito

Q = f(A,B,C,...,N)

Os circuitos seqenciais tm as sadas dependentes das variveis de entrada e/ou de seus estados anteriores que permanecem armazenados, sendo geralmente, operados sob o comando de uma seqncia de pulsos denominada de clock.
Clock A B C N

Circuito

QF = f(Clock, QA, A,B,C,...,N)

O primeiro circuito seqencial que estudaremos o FLIP-FLOP, tambm chamado de biestvel por possuir dois estados lgicos estveis: 0 e 1. Este circuito o elemento bsico dos circuitos registradores e contadores e tem como funo armazenar nveis lgicos temporariamente, ou seja, funciona como um elemento de memria. Os flip -flops podem ter vrios tipos de configuraes, porm, todos eles apresentam duas sadas complementares chamadas Q e Q . Entrada 1 Clock Entrada 2 10.1. Flip-Flop RS Assncrono (Bsico)
Q

Flip-Flop

Q (Sada Principal)

Este flip-flop tem duas entradas denominadas reset (R) e set (S) e assncrono porque o tempo necessrio para a atualizao das sadas Q e Q depende apenas do atraso das portas lgicas que constituem o seu circuito. Uma das formas de se implementar um flip-flop RS assncrono est mostrada na figura abaixo.
(Set) S Q

(Reset) R

Devido a realimentao das sadas complementares Q e Q para as entradas das portas lgic as, s possvel conhecer os nveis lgicos das sadas num instante futuro, conhecendo-se os nveis lgicos das entradas R e S e das sadas Q e Q no instante atual, ou seja:

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QF = S.Q A

QF = R .Q A

A partir do circuito do flip -flop ou das equaes podemos construir uma tabela -verdade para representar o funcionamento do flip -flop da seguinte forma: 1. Atribuem-se nveis lgicos as entradas R e S para o instante atual. 2. Para cada condio de entrada, atribuem-se os nveis lgicos 0 1 e 1 0 s sadas QA e Q A (instante atual) 3. Determinam-se os nveis lgicos das sadas QF e Q F (instante futuro).
Entradas Atuais Sadas Atuais Sadas Futuras Comentrios Sadas futuras iguais s sadas atuais Sada futura QF igual a 1 independentemente de seu valor atual Sada futura QF igual a 0 independentemente de seu valor atual Erro lgico QF = Q F

R
0 0 1 1

S
0 1 0 1

QA
0 1 0 1 0 1 0

QA
1 0 1 0 1 0 1

QF
0 1 1 1 0 0 0

QF
1 0 0 0 1 1 0

Anlise resumida: Para R=S=0 (entradas reset e set desativadas), v-se que as sadas futuras sempre so iguais s atuais. Para R=0 e S=1 (entrada set ativada), a sada futura QF ser igual a 1 independentemente do seu valor atual. Para R=1 e S=0 (entrada reset ativada), a sada futura QF ser igual a 0 independentemente do seu valor atual. Para R=S=1 (ambas as entradas ativadas), v-se que, independentemente do valor atual das sadas, aps a atualizao elas se tornaro Q = Q F = 0, o que F caracteriza um erro lgico, e, portanto, esta condio de entrada no pode ser utilizada.

Smbolo Lgico e Tabela Verdade do flip-flop RS. R 0 0 1 1 S 0 1 0 1 QF QA 1 0 Erro

R S

Q
Q

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10.2.

Flip-Flop RS Sncrono

Este flip-flop apresenta, alm das entradas reset e set, uma terceira entrada denominada CK que, atravs de um sinal externo chamado pulso de clock (relgio), determina o instante de atualizao das sadas Q e Q .
(Set) S (Clock) CK (Reset) R
Q

Neste circuito, quando a entrada CK est em nvel lgico 0, as sadas Q e Q permanecem inalteradas independente das variaes das entradas R e S. A entrada CK inibe as entradas R e S. Quando a entrada CK est em nvel 1, as entradas R e S podem, juntamente com as sadas Q e Q , definir estas sadas no instante futuro. Smbolo Lgico e Tabela Verdade do flip-flop RS Sncrono. R CK S
Q

CK R 0 1 X 0 0 1 1

S X 0 1 0 1

QF QA QA 1 0 Erro

Portanto quem determina o instante que as entradas R e S podem atuar o pulso de clock. Exemplo: Dado as formas de onda das entradas, determine a forma de onda do sinal de sada do flip-flop RS S ncrono abaixo.

R S CK Q

Para a determinao da forma de onda devemos seguir a tabela verdade do flip-flop considerando o pulso de clock, isto , quando o clock(CK) for 0 a entrada permanece no seu ltimo estado.

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10.3.

Flip-Flop JK Mestre-Escravo (Master-Slave)

O flip-flop JK Mestre-Escravo formado por dois flip-flops RS sncronos ligados em cascata com um inversor entre a entrada de clock do primeiro (mestre) e a entrada de clock do segundo (escravo), alm de uma outra realimentao que vem das sadas Q e Q s portas lgicas de entrada.
(Set) J (Clock) CK (Reset) K Y
Q

Mestre Escrav o O flip-flop estudado anteriormente, na condio R=S=1, apresentava uma erro na sada. No flip-flop JK Mestre-Escravo, para J=K=1 tem-se o seguinte: Quando CK=1, o flip-flop mestre est habilitado e, ento, X e Y complementam-se, mas esta mudana no altera as sadas Q e Q , pois o flip-flop escravo encontra-se desabilitado (CK=0). Portanto, no havendo mudana em Q e Q , que esto realimentadas s entradas do circuito, X e Y no se alteram mais. Quando CK=0, o flip -flop escravo est habilitado (CK=1), provocando uma mudana nas sadas Q e Q , no alterando novamente X e Y pela realimentao, pois, agora o flip-flop mestre que se encontra desabilitado.

Isto significa que, para J=K=1, na subida do pulso de clock, X e Y complementam-se apenas uma vez e, na descida do pulso de clock, as sadas Q e Q complementam-se tambm apenas uma vez Smbolo Lgico e Tabela Verdade do flip-flop JK Mestre-Escravo. J J
CK

K X 0 1 0 1

QF QA QA 0 1 QA

Q
Q

CK 0 X 0 0 1 1

Este flip-flop tem como uma caracterstica muito interessante: o fato de suas sadas se atualizarem somente na descida do pulso de clock, sendo, por isso chamado de sensvel a transio negativa ou borda de descida. Exemplo: O circuito abaixo com dois FF JK-MS ligados em srie funciona como um divisor de freqncia . Se a freqncia do clock for de 1 MHz qual a freqncia do sinal de sada QB ? Obtenha as formas de onda nas sada dos flip-flops.

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CK QA QB

Os dois FFs esto com as entradas J e K iguais a um. O primeiro flip -flop complementa sua sada QA a cada transio negativa do clock. O segundo flip-flop complementa sua sada QB a cada transio negativa da sada QA , visto que o sinal a sada QA est ligada na sua entrada de clock. CK QA QB t
tA tB

Pelo grfico podemos concluir que tB =4xt, ento fB =f/4, resultando em que a freqncia do sinal QB de 250 kHz. 10.4. Flip-Flop JK Mestre-Escravo com entrada Preset e Clear

O flip-flop JK Mestre-Escravo pode ser melhorado introduzindo-se duas entradas muito teis, o Preset (PR) e o Clear (CL). Estas entradas atuam diretamente nas sadas Q e Q independente do pulso de clock e dos nveis lgicos das entradas J e K.
(Preset) PR (Set) J (Clock) CK (Reset) K (Clear) CL
Q

As entradas PR e CL so ativas em nvel lgico 0 e tm a funo de forar a sada Q para 1 (preset ativo) ou para 0 (clear ativo). Com as entradas preset e clear desativadas ( PR = CL =1), o flip-flop funciona normalmente. Smbolo Lgico e Tabela Verdade do flip-flop JK Mestre-Escravo.
PR CL CK J 1 0 X X 0 1 X X 0 0 1 1 1 1

K X X 0 1 0 1

QF 0 1 QA 0 1 QA

J PR Q
CK

K CL

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Obs.: As entradas preset e clear no podem ficar ativas simultaneamente (PR = CL =0), caso contrrio, teremos um erro lgico nas sadas. Exemplo: Determine a forma de onda de sada do flip-flop JK mestre escravo a partir das entradas com as formas de ondas abaixo: CK PR CL J K Q 10.5. Flip-Flop D

O flip-flop D um flip-flop JK mestre-escravo com um inversor entre suas entradas.

D

J PR Q
CK

K CL Deste modo, temos J= K , ou seja:

CK D 0 1

QF 0 1

Se D=0, ento J=0 e K=1 (reset ativado) e, portanto, as sadas futuras do flip -flop sero QF =0 e QF =1; Se D=1, ento J=1 e K=0 (set ativado) e, portanto, as sadas futuras do flip -flop sero QF =0 e QF =1;

Conclumos que aps o pulso de clock, o flip-flop apenas armazenar o valor da entrada D, sendo por isso chamado de latch (memria).

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Exemplo: Determine a forma de onda de sada do flip-flop D a partir das entradas com as formas de ondas abaixo: CK PR CL D Q Para determinar a forma de onda de sada, deve-se considerar a atuao das entradas preset e clear em qualquer instante e o sinal D somente na descida de clock. D PR Q
CK

CL

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11. Registradores O registrador um circuito seqencial constitudo basicamente por flip-flops e que serve para a manipulao e armazenamento de dados. Os microprocessadores utilizam registradores para armazenar suas instrues e dados a serem manipulados. Os registradores diferem das memrias em vrios aspectos, mas podemos dizer que o rpido acesso aos dados um dos mais relevantes. Os registradores podem ter quatro diferentes configuraes dependendo de como os dados so tratados, ou seja, se entram e saem de forma serial ou paralela. Modo Serial: A informao recebida ou transmitida bit a bit em um nico fio/FF. A transferncia completa de N bits de informao requer N pulsos de clock. Modo Paralelo: Todos os bits da informao so recebidos ou transmitidos simultaneamente com apenas um nico pulso de clock. O nmero de fios e FFs igual ao de bits de informao. Configuraes bsicas de Registradores Registrador srie-srie Registrador srie-paralelo
Entrada Serial Sada Serial Entrada Serial Sada Paralela

Registrador paralelo-paralelo
Entrada Paralela

Registrador paralelo-srie
Entrada Paralela Sada Serial

Sada Paralela

O nmero de bits que pode ser armazenado num registrador depende do nmero de flip-flops que o compe. Os primeiros sistemas digitais trabalhavam com 4 ou 8 bits (1 byte), mas hoje temos sistemas com registradores de 16, 32, e at 64 bits. Intel 4004 Intel 8080 / Zilog Z80 Intel 8088 Intel 80386 / Motorola 68000 Intel Pentium 4 bits 8 bits 16 bits 32 bits 64 bits

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11.1.

Registrador Srie-Paralelo

Tambm chamado de conversor srie paralelo, este circuito bastante til quando um sistema recebe uma informao no modo serial e precisa utiliz-la no modo paralelo.
Q3 Entrada Srie D3
CK
Q

Q2 D2
CK
Q

Q1 D1
CK
Q

Q0 D0
CK
Q

Q3

Q2

Q1

Q0

Clock

Exemplo: Vamos aplicar a informao srie I = 1010 (I3 I2 I1 I0) entrada srie do registrador e analisar as sadas (Q3 Q2 Q1 Q0), aps 4 pulsos de clock. CK ES Q3 Q2 Q1 Q0 1 0 1 0

Aps o 4 pulso de clock a informao I estar armazenada no registrador e aparecer nas sadas Q3, Q 2, Q 1 e Q0 como sendo uma informao paralela. Devido a informao se deslocar a cada pulso de clock, este tipo de circuito tambm chamado de registrador de deslocamento.

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11.2.

Registrador Paralelo-Srie.

Para entrarmos com uma informao paralela, necessitamos de um registrador que apresenta as entradas Preset e Clear, pois ser atravs destas que faremos com que o registrador armazene a informao paralela.
Enable PR3 PR2 PR1 PR0

Q3 Entrada Srie D3 PR Q3
CK

Q2 D2 PR Q2
CK

Q1 D1 PR Q1
CK

Q0 D0 PR Q0
CK

CL Q Clock Clear

CL Q

CL Q

CL Q

A entrada ENABLE controla o funcionamento do registrador. Quando ENABLE estiver em zero, as entradas PRESET dos flip -flops assumiro valor 1, permitindo que o registrador atue normalmente, como visto no item anterior. Quando a entrada ENABLE estiver em nvel 1, as entradas PRESET dos flip-flops assumiro valores em funo dos sinais presentes em PR3, PR2, PR1, e PR0. Considerando que as sadas de todos os flip-flops foram zeradas pela entrada CLEAR, vamos analisar o comportamento do flip-flop com a sada Q3. Com ENABLE = 1 e PR3 = 0, a entrada PR do flip -flop ir assumir nvel 1, logo o flip -flop manter o valor zero em sua sada Q3. Com ENABLE = 1 e PR3 = 1, a entrada PR do flip-flop ir assumir nvel 0, logo o flip-flop ser forado a colocar a sua sada Q3 em 1. Com isso podemos concluir que, se zerarmos o registrador (com a entrada CLEAR), e logo aps introduzirmos a informao paralela (I3, I2, I 1, I0) nas entradas PR3, PR2, PR1, e PR0, as sadas Q3, Q2, Q 1 e Q 0 assumiro respectivamente os valores da informao, aps a ativao do ENABLE. Esta forma de entrada de dados chamada de entrada paralela , sendo a entrada ENABLE responsvel por determinar QUANDO o registrador ir receber a informao. Para que este registrador funcione como registrador paralelo -srie, necessitamos efetuar as seguintes operaes: 1. 2. 3. 4. Limpar os Flip -Flops atravs um pulso de sinal com nvel lgico 0 na entrada CLEAR. Aplicar a informao a ser armazenada nas entradas PR3, PR2, PR1, e PR0. Aplicar um pulso de sinal com nvel lgico 1 na entrada ENABLE. Aplicar 4 pulsos de sinal com nvel lgico 1 na entrada CLOCK para obter a informao de forma serial (I0, I 1, I2 e I 3 ) na sada Q0.

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11.3.

Registrador Srie-Srie.

O circuito do item anterior pode ser utilizado como registrador srie -srie, isto , a informao pode entrar e sair de forma serial. Neste caso, a entrada da informao ser efetuada em D3, Aps 4 pulsos de clock a informao estar armazenada no registrador. Teremos ento o registrador funcionando como memria. Ao aplicarmos mais 4 pulsos de clock a informao ir deslocar e poder ser retirada pela sada Q0. 11.4. Registr ador Paralelo-Paralelo

O circuito do item anterior tambm pode ser utilizado como registrador paralelo -paralelo, desde que o clock seja inibido. Desta forma a informao entra pelas entradas PR3, PR2, PR1, e PR0 e retirada pelas sadas Q3, Q2, Q 1 e Q 0 depois de um pulso de sinal com nvel lgico alto na entrada ENABLE.

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12. Contadores O contador um subsistema seqencial que fornece em suas sadas um conjunto de nveis lgicos numa seqncia predeterminada. usual denominar este conjunto de nveis lgicos de estados internos do contador. Na construo dos contadores so usados flip-flops e portas lgicas, sendo a velocidade da variao das suas sadas determinadas pela freqncia dos pulsos de clock. Encontramos circuitos contadores em sistemas de c ontagem (relgios, cronmetros, placares), diviso de freqncia, gerao de formas de onda, converso de sinais analgicos para digitais, entre outros. Os contadores so classificados em Assncronos e Sncronos, dependendo de como o clock aplicado ao circuito. Ainda podemos classificar os contadores em Crescente e Decrescente dependendo de sua contagem. 12.1. Contadores Assncronos

Um contador assncrono tem os seus flip-flops controlados por pulsos de clock no simultneos. Geralmente o sinal de clock aplicado somente ao primeiro flip-flop. Os demais recebem na sua entrada de clock um sinal de sada de um flip-flop anterior. 12.1.1. + 5V T PR Q
CK

Contador Assncrono crescente de 0 a 7.

T PR Q
CK

T PR Q
CK

CLOCK

CL

CL

CL

QA (LSB)

QB

QC (MSB)

O circuito formado por flip-flops tipo T com nvel lgico 1 aplicado as suas entradas. Com isso as suas sadas sero invertidas (complementadas) a cada transio negativa do sinal aplicado as suas entradas de controle (clock). O flip-flop A recebe o sinal de clock externo. Com isso o sinal QA muda de valor a cada transio negativa do clock. O flip-flop B recebe este sinal na sua entrada de controle, provocando a mudana do estado de QB a cada transio negativa da sada QA . Com uma anlise semelhante para o flip-flop C teremos as formas de onda mostradas a seguir. Se verificarmos os valores de QC (MSB), QB e QA (LSB) a cada pulso de clock, perceberemos que formada a seqncia do cdigo binrio de 0 a 7, com retorno automtico ao estado inicial aps o fim da contagem.

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Perceba que a velocidade de contagem controlada pelo sinal de clock externo. Se este sinal for retirado do circuito, os flip-flops permaneceram congelados nos seus ltimos valores. CK QA QB QC 0 0 0 1 0 0 0 1 0 1 1 0 QC 0 0 0 0 1 1 1 1 0 0 1 QB 0 0 1 1 0 0 1 1 1 0 1 QA 0 1 0 1 0 1 0 1 0 1 1 1 1 1 0 0 0

0 1 2 3 4 5 6 7

Observando as formas de onda das sadas podemos verificar que a sada QA tem a metade da freqncia do sinal externo de clock, assim como a sada QB tem um quarto de freqncia e QC , um oitavo da freqncia. Por isto este circuito tambm chamado de divisor de freqncia. Aumentado a quantidade de flip-flops, podemos aumentar a contagem, por exemplo com quatro flip-flops podemos realizar a contagem hexadecimal.

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12.1.2.

Contador Assncrono crescente de 0 a n.

Podemos interromper uma contagem de um circuito contador utilizando as entradas CLEAR dos flip-flops. A idia gerar um nvel lgico zero, logo aps a ocorrncia do ltimo estado interno desejado, e aplica-lo as entradas CLEAR, forando o contador a reiniciar a contagem. Exemplo: Monte um contador de dcada a partir de um contador assncrono crescente hexadecimal. No contador de dcada (0 a 9), devemos reiniciar a contagem logo aps a ocorrncia do 9. Deste modo, quando tivermos nas sadas Q3Q2Q1Q0, os nveis 1010, referente ao estado 10, o CLEAR deve receber o nvel zero. Para isto vamos usar uma porta NAND tendo com as entradas os sinais Q 3 Q 2 Q 1 Q 0 .

12.1.3.

Contador Assncrono decrescente.

O circuito que efetua a contagem decrescente o mesmo circuito que efetua a contagem crescente, com a nica diferena de extrairmos as sadas dos terminais Q3 , Q2 , Q1 e Q0 . Com isto, a sada do circuito o inverso da sada do circuito contador assncrono crescente visto anteriormente.
Q3
1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0

O estado inicial 1111 pode ser obtido aplicando nvel lgico 0 na entrada IN ligada s entradas CLEAR dos flip-flops.

15 14 13 12 11 10 09 08 07 06 05 04 03 02 01 00

Q2
1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0

Q1
1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

Q0
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

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Exemplo: Monte um contador de 0 a 12 a partir de um contador assncrono crescente hexadecimal. Exemplo: Monte, no EWB, o circuito contador assncrono crescente/decrescente abaixo, verifique o seu funcionamento e monte o seu diagrama de estados com o sinal de controle em nvel lgico 0 e 1.

12.2.

Contadores Sncronos

No contador sncrono o sinal de clock externo aplicado a todas as entradas de clock dos flip-flops simultaneamente, obrigando-os a atuarem de forma sincronizada. Nestes tipos de contadores, as entradas J e K definem o valor futuro das sadas, em funo da contagem que se deseja obter. Com os contadores sncronos possvel obter contagens antes impossveis como nmeros pares, mpares, montagem do cdigo jonhson e outros. Exemplo: Determine o diagrama de estados para o contador sncrono abaixo, sabendo-se que, no instante inicial, os flip-flops foram resetados.

Para analisar o circuito i emos montar uma tabela verdade, onde saberemos o valor das entradas J r e K e, a partir destas, definiremos os valores das sadas Q0, Q 1 e Q2. Pelo circuito temos: J0 = 1 e K0 = Q 2.Q1 J1 = K1 = 1 J2 = K2 = Q 1

Devido ao RESET dos flip-flops a contagem comea em 0, portanto a primeira linha da tabela verdade seria a seguinte:

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Estado Atual Q2 Q1 Q0 0 0 0 0

Estado Futuro Q2 Q1 Q0

J2 =K2 =Q1 J2 K2 0 0

J1 =K1 =1 J1 K1 1 1

K0= Q2.Q1

J0 1

K0 0

Como conhecemos as entradas dos flip-flops podemos definir o valor futuro das sadas.
Estado Atual 0 Q2 0 Q1 0 Q0 0 Estado Futuro Q2 0 Q1 1 Q0 1 J2 =K2 =Q1 J2 0 K2 0 J1 =K1 =1 J1 1 K1 1
K0= Q2.Q1

J0 1

K0 0

Ento a prxima sada o valor 3 (011). Continuaremos a anlise neste passo.

Estado Atual Q2 Q1 Q0 0 1 2 3 0 0 0 0 0 0 1 1 0 1 0 1 1 0 1 Estado Futuro Q2 Q1 Q0 0 1 1 J2 =K2 =Q1 J2 K2 0 0 1 1 0 0 1 1 J1 =K1 =1 J1 K1 1 1 1 1 1 1 1 1
K0= Q2 .Q1

J0 1 1 1 1

K0 0 0 0 0

Ento a prxima sada o 5 (101). Continuaremos a anlise neste passo.

Estado Atual 0 1 2 3 4 5 Q2 0 0 0 0 1 1 Q1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 1 1 0 1 1 1 Estado Futuro Q2 0 Q1 1 Q0 1 J2 =K2 =Q1 J2 0 0 1 1 0 0 K2 0 0 1 1 0 0 J1 =K1 =1 J1 1 1 1 1 1 1 K1 1 1 1 1 1 1
K0= Q2 .Q1

J0 1 1 1 1 1 1

K0 0 0 0 0 0 0

Ento a prxima sada o 7 (111). Continuaremos a anlise neste passo.

Estado Atual Q2 Q1 Q0 0 1 2 3 4 5 6 7 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 0 Estado Futuro Q2 Q1 Q0 0 1 1 J2 =K2 =Q1 J2 K2 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 J1 =K1 =1 J1 K1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
K0= Q2 .Q1

J0 1 1 1 1 1 1 1 1

K0 0 0 0 0 0 0 1 1

Ento a prxima sada o 0 (000). Voltamos ao passo inicial terminando a anlise. O diagrama de estados seria: 0 7 3 5

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Exemplo: Determine o diagrama de estados para o contador sncrono abaixo, sabendo-se que, no instante inicial, os flip-flops foram resetados.
+ 5V Q0 Q1 Q2

J PR Q
CK

J PR Q
CK

J PR Q
CK

K CL

K CL

K CL

CLOCK

Exemplo: Simule o funcionamento do circuito abaixo, no EWB, e monte uma tabela verdade com as suas sadas.

12.3.

Contadores em cascata

Em sistemas temporizadores, tais como relgios, cronmetros, timers necessrio a contagem de zero a dezenas e centenas. Em um relgio, por exemplo, temos contadores de 0 a 59 para segundos e minutos. Este contador pode ser projetado de acordo com as tcnicas mostradas anteriormente, mas seriam obtidos circuitos com seis flip-flops ou mais (26 = 64). Para simplificar os circuitos de contagem, inclusive os circuitos responsveis pela visualizao da contagem, usamos contadores de dcada em cascata.
Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3

0a9 CLOCK

0a9 CLOCK

Na figura acima o contador de dcada A recebe o sinal do clock externo e efetua a sua contagem a cada transio negativa de clock. O contador B, por sua vez, s ir realizar a contagem quando acontecer uma transio negativa na sada Q3 (MSB) do contador A. Isso s acontecer quando o contador A reiniciar a contagem. Portanto o contador B s avanar na sua contagem quando o contador A for reinicializado. Desta forma teremos um contador de 0 a 99, sendo o contador A responsvel pelas unidades e o contador B pelas dezenas.

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12.4.

Circuito Integrado contador 7490

So encontradas comercialmente, dezenas de circuitos contadores em um nico invlucro, prontos para uso. Dentre estes se destaca o CI 7490.
Ck A NC QA QD GND QB QC 14 13 12 11 10 9 8

Este CI contm quatro FFs interconectados de modo a constituir um divisor por 2 e um divisor por 5. Os FFs so disparados na transio negativa do clock. Os dois divisores podem ser usados independentemente, mas o RESET comum a ambos. Se as duas entradas R01 e R02 receberem nvel lgico 1 as sadas iro para 0000. Se as entradas R91 e R92 receberem nvel lgico 1 as sadas iro para 1001. As entradas de clock A e B so utilizadas em funo do modo de operao desejado. H trs modos: a) Contador de dcada Neste caso a entrada CK B deve ser ligada externamente sada QA , e o sinal de clock externo deve ser aplicado entrada CKA . b) Divisor simtrico por 10 Neste caso, a sada QD deve ser externamente conectada a entrada CKA e o sinal de clock externo deve ser aplicado entrada CKB. A sada QA fornecer uma onda quadrada com 1/10 da freqncia do clock. c) Divisor por 2 e/ou divisor por 5 (contador de 0 a 4) Neste caso nenhuma conexo externa necessria. O flip-flop A um divisor por 10 e os flipflops B, C e D formam o divisor por 5 (contador de 0 a 4). Exemplo: Monte um contador de dcada utilizando o CI 7490. Seguindo as instrues referente as ligaes dos sinais de clock CLKA e CLKB temos o circuito abaixo

1 2 3 4 5 Ck B R01 R02 NC +V

R91 R92

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Exemplo: Monte, no EWB, um contador de 0 a 6 usando o CI 7490. Exemplo: Monte, no EWB, um contador de 0 a 59 usando o CI 7490 e implemente dois botes com as seguintes funes: Boto START/STOP: Deve interromper a contagem quando acionado e prosseguir quando no pressionado. Boto RESET: Deve zerar o contador enquanto pressionado. 13. Multiplexadores e Demultiplexadores Os circuitos multiplexadores so utilizados nos casos em que necessitamos enviar um certo nmero de informaes, contidas em vrios canais, em um s canal. Os circuitos demultiplexadores efetuam a funo inversa, ou seja, enviam as informaes, vindas de um nico canal, a vrios canais. Ambos os circuitos so largamente empregados dentro de sistemas digitais, bem como na rea de Transmisso de Dados. 13.1. Circuitos Multiplexadores

O circuito multiplexador tem o esquema abaixo.

I1 Canais de entrada de informao I2 I3 I4

MUX

Sada de Informao Multiplexada

Entradas de seleo

A entrada de seleo tem como finalidade escolher qual das informaes de entrada, ou quais dos canais de informaes deve ser ligado sada. Portanto teremos a sada conectada a uma das entradas, definida pelo valor das entradas de seleo. So encontrados circuitos multiplexadores de 2 a 16 canais de entrada, contudo h uma relao entre a quantidade de canais de entrada e o nmero das entradas de seleo. n=2 m onde: n = nmero de canais de entrada e m= nmero de entradas de seleo Exemplo: Circuito Multiplex de 2 canais O circuito abaixo efetua a funo de um multiplex de dois canais.

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I0 S I1 A

Tabela Verdade A 0 1 S I0 I1

Temos 2 informaes de entrada I0 e I1, e uma varivel de seleo A. Quando A for igual a 0, teremos na sada a mesma informao que a entrada I0 (se I0 for igual a 0, S ser igual a 0 e se I0 for igual a 1, S ser igual a 1). Neste caso a entrada I1 bloqueada pela porta AND referente a I1, devido a entrada A ser igual a 0. Quando A for igual a 1, I0 ser bloqueado e, analogamente, a informao I1 aparecer na sada. Exemplo: Circuito Multiplex de 4 canais Para montar um circuito com quatro canais de entrada so necessrias duas entradas de seleo.

Tabela Verdade
I0 I1 I2 I3 A B S

A 0 0 1 1

B 0 1 0 1

S I0 I1 I2 I3

13.2.

Circuitos Demultiplexadores

O circuito demultiplexador tem o esquema abaixo.

S1 Entrada de Informao Multiplexada E

DEMUX

S2 S3 S4

Canais de sada de informao

Entradas de seleo

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As entradas de seleo tm como finalidade escolher qual o canal de informao de sada deve ser ligado entrada, ou seja, devem enderear o canal de sada que a informao de entrada deve se dirigir. Os circuitos demultiplexadores sempre so usados em conjunto com os circuitos multiplexadores, mantendo-se a relao entre a quantidade dos canais d sada e o nmero das entradas de e seleo. Exemplo: Circuito Demultiplex de 2 canais O circuito a seguir efetua a funo de um Demultiplexador de dois canais.
I0 E I1 A

A anlise do funcionamento do circuito deve ser efetuada em funo do valor assumido pela varivel de seleo A. Se A=0: I0 ir assumir o valor da entrada de informaes E, e I1 estar em 0. Se A=1: I1 ir assumir o valor da entrada de informaes E, e I0 estar em 0. Uma tabela verdade para este circuito ficaria assim:
Varivel de Seleo A 0 1 Canais de Informao I0 E 0 I1 0 E

13.3.

MUX e DEMUX utilizados na transmisso de dados.

O sistema mostrado na figura abaixo efetua a transmisso da informao que entra atravs dos canais de entrada I0 a I7 atravs da multiplexao de endereamento seqencial. Isso far com que tenhamos serialmente na sada S, os bits da informao. Essa informao chegar na entrada E e ser demultiplexada, tambm em endereamento seqencial.

CEFET-RN / GEINF

Eletrnica Digital

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Os bits da informao de entrada I0 a I7 sairo por S 0 a S7 , respectivamente. Isto se tivermos o sincronismo entre os contadores 1 e 2, de transmisso e recepo.