6.

Memorijska kola (leevi i flip-flopovi)

6.1. Leevi
6.1.1. RS le
Svaka memorija u raunaru se sastoji od potrebnog broja leeva. Le je logiko kolo memorijskog tipa (dakle, kolo koje moe da memorie stanje na ulazu) sa dva izlaza koji su komplementarni jedan drugom. Osnovni le se moe realizovati unakrsnim povezivanjem dva NILI kola kao to je to prikazano na slici 1.

Slika 1. Le kolo sa NILI logikim kolima Ulazi le kola oznaavaju se sa Set (S) i Reset (R). U toku normalnog rada izlazi Q i Q su uvijek komplementarni jedan u odnosu na drugi. Pretpostavimo da su oba ulaza jednaka 0, izlaz Q = 1 , a izlaz Q = 0 . Izlaz kola G1 bie na 1, pa kako izlaz Q preko povratne grane pobuuje ulaz kola G2, izlaz G2 e biti 0. Kolo e zbog toga biti stabilno sa Q = 1 i Q = 0 , kako smo i pretpostavili na poetku. Ako se sada ulaz R postavi na 1, izlaz G1 e se promijeniti na 0. Oba ulaza kola G2 bie na 0 tako da e se njegov izlaz promijeniti na 1. Le kolo e sada postati stabilno sa Q = 0 i Q = 1. Ponaanje le kola moe se opisati logikom tabelom datoj na slici 2. Unakrsno NILI poznato je pod nazivom RS le. Logiki simbol koji se koristi za predstavljanje RS lea takoe je prikazan na slici 2. S 0 0 1 1 R 0 1 0 1 Q Q_INV nema promjene 0 1 1 0 nedefinisano Slika 2. Logika tabela i logiki simbol RS lea Analiziranjem logike tabele zakljuujemo sljedee: ulazna kombinacija S=1 i R=1 nije dozvoljena, jer e oba izlaza u tom sluaju biti postavljena na 0, a to je u kontradikciji sa uslovom komplementarnosti izlaza RS lea. Kod velikog broja aplikacija le treba setovati ili resetovati u sinhronizmu sa nekim upravljakim signalom. Na slici 3. prikazano je kako se NILI le sa slike 1. moe modifikovati ugradnjom dodatnog upravljakog signala Control (C) koji je obino povezan na takt-signal. Rezultantno kolo poznato je pod nazivom gejtovani le ili taktovani le.

C 0 1 1 1 1

S 0 0 1 1

R 0 1 0 1

G3 G4 Qn+1 0 0 Qn 0 0 Qn 1 0 0 0 1 1 1 1 nedefinisno

Slika 3. Gejtovani NILI le Ovakvi tipovi leeva se nazivaju transparentnim, jer se njihovi izlazi mijenjaju kako se i ulazi mijenjaju, pod uslovom da je ulaz dozvole (C) postavljen na visok logiki nivo.

6.1.2. D le
Jedan od naina da se eliminie neeljeno nedefinisano stanje kod RS lea sastoji se u tome da se obezbjedi da ulazi S i R nikada ne budu istovremeno jednaki 1. Ovo se izvodi kod D lea kao na slici 4.

C 0 1 1

D x 0 1

Qn+1 Qn 0 1

Slika 4. Logika ema i funkcionalna tabela D lea Ovaj le ima samo dva ulaza: D (Data podaci) i C (Control upravljaki). Ulaz D dovodi se preko NI kola na ulaz S , a ulaz D preko invertora i NI kola na ulaz R . Sve dok je upravljaki ulaz C=0 oba ulaza RS lea su postavljena na visok logiki nivo i kolo ne moe da promijeni svoje stanje bez obzira na to sta dovedemo na ulaz D. Kada je C=1 tada je stanje na izlazu odreeno stanjem na ulazu D. Ukoliko je D=1, Q se postavlja na 1 i kolo se nalazi u stanju set. Kada je D=0, izlaz je Q=0 i kolo se nalazi u stanju reset. Logiki simbol D lea prikazan je na slici 5.

Slika 5. Logiki simbol D lea

6.2. Flip-flopovi
Flip-flop se definie kao bistabilno kolo (kolo sa dva stabilna logika stanja) koje koristi specijalni upravljaki signal C radi odreivanja trenutaka u kojima se memorijski element odaziva na promjene ulaznih podataka i trenutaka u kojima memorijski element mijenja svoje izlazno stanje. S obzirom da signal C, kada je u pitanju flip-flop, ima sinhronizirajuu ulogu, on se naziva taktsignal.

6.2.1. Metodi taktovanja

Postoji vei broj tipova flip-flopova koji se razlikuju po nainu taktovanja. Uloga signala C kod lea prikazana je na slici 6. U toku perioda t1..t2, kada je C=1, bilo kakva promjena signala podataka na ulazu prenosi se kroz le. Tada za le kaemo da je transparentan. Kada je C na logikoj nuli promjene podataka na ulazu lea nemaju uticaj na promjene podataka na izlazu. Iz ovih razloga za leeve kaemo da su osjetljivi na nivo (level sensistive) ili da se okidaju na nivo (level triggered).

Slika 6. Le osjetljiv na nivo

Slika 7. Flip-flop koji se okida pozitivnom ivicom

Slika 8. Flip-flop koji se okida negativnom ivicom Kod najveeg broja dananjih rjeenja flip-flopova koristi se tehnika okidanja na ivicu (edge triggering). Na slici 7. prokazano je ponaanje flip-flopa koji se okida pozitivnom, a na slici 8. ponaanje flip-flopa koji se okida negativnom ivicom. Flip-flopovi imaju isti simbol kao i leevi sa izuzetkom jedne male, ali kljune, modifikacije koja se odnosi na specifikaciju naina taktovanja. Simbol '>', koji se nalazi na kraju linije za taktovanje, se naziva dinamiki ulazni simbol i ukazuje na to da se okidanje flip-flopa vri pri prelazu signala C sa 0 na 1. Okidanje negativnom ivicom se oznaava kombinovanjem dinamikog ulaznog simbola i simbola inverzije (krui na slici 8.).

6.2.2. Kombinovanje leeva kod flip-flopova

Postoje dva naina na koje se kombinuju leevi kod flip-flopova. Kod prvog naina leevi se kombinuju tako da se: 1. vaeim ulaznim podacima koji su prisutni na ulazima flip-flopa smatraju samo oni koji su prisutni u trenutku kada je vaei i upravljaki signal; 2. stanje flip-flopa mijenja se samo kada stanje upravljakog impulsa nije aktivno. Ovaj tip flip-flopa se naziva master-slave. Kod drugog naina vai sljedei princip. Flip-flop se okida samo u toku promjene taktnog impulsa sa 0 na 1 (ili sa 1 na 0), a u ostatku perioda promjene nisu dozvoljene ukljuujui i period taktnog signala. Ovaj flip-flop se naziva ivino-okidani flip-flop.

6.2.3. Master-slave flip-flop okidanje na nivo

Strukturu master-slave flip-flopa ine dva lea i jedan invertor. Struktura jednog master-slave RS flip-flopa prikazana je na slici 9. Lijevi flip-flop naziva se master, a desni slave.

Slika 9. RS master-slave flip-flop (okida se na nivo) Struktura master (slave) lea ekvivalentna je onoj koja je prikazana na slici 3. Kada je C=0 izlaz invertora je 1 i rad slave lea je dozvoljen, tako da njegov izlaz Q prati vrijednost na izlazu master-a Y. U tom trenutku rad master lea je zabranjen, jer je C=0. Kada je C=1, signali prisutni na ulazima Sm i Rm definiu na koju e se vrijednost postaviti Y. Rad slave-a je zabranjen sve dok je C=1, tj. Cs=0. Bilo kakve promjene na ulazima S i R mijenjaju master izlaz Y, ali nemaju efekat na slave izlaz Q. Kada ponovo bude C=0 rad master-a se zabranjuje, tako da se promjene na ulazima Sm i Rm vie ne prihvataju, ali je istovremeno rad slave-a dozvoljen tako da se tekua vrijednost Y prenosi na izlaz Q. Vremenski dijagrami karakteristini za rad master-slave RS flip-flopa prikazani su na slici 10.

Slika 10. Vremenski dijagrami master-slave RS flip-flopa

6.2.4. Master-slave JK flip-flop okidanje na nivo

Da bi se eliminisao neeljeni uslov koji dovodi do toga da izlazi RS flip-flopa budu nedefinisani koristi se JK flip-flop. Kod ovog flip-flopa uslov kada su oba ulaza jednaka 1 ukazuje da izlaz primi komplementarnu vrijednost. Struktura JK flip-flopova i odgovarajua logika tabela na osnovu koje se opisuje njegovo ponaanje prikazane su na slici 11.

Slika 11. Master-slave JK flip-flop (okida se na nivo)

6.2.5. Flip-flop koji se okida na ivicu

Flip-flop koji se okida na ivicu ignorie upravljaki signal C dok je na konstantnom nivou, a okida se samo u toku prelaza taktnog signala sa jednog nivoa na drugi. Neki od ivino okidanih flipflopova okidaju se na pozitivnu ivicu (prelaz sa 0 na 1), dok se drugi okidaju na negativnu ivicu (prelaz sa 1 na 0). Jedan tipian predstavnik flip-flopova iz ove grupe je ivino okidani D flip-flop.

6.2.6. Ivino okidani D flip-flop

Logiki dijagram D flip-flopa koji se okida na prednju ivicu prikazan je na slici 12. Flip-flop ine dvije cjeline: master dio, realizovan pomou D lea, i slave dio koji moe biti RS ili D le. Na ulazu taktnog signala dodaje se invertor. S obzirom da je master le D tipa, flip-flop ima osobinu da se okida na ivicu, a ne na nivo kao to je to sluaj kod master-slave flip-flopa. Kada je C=0, rad master lea je dozvoljen i on je transparentan, tj. njegov izlaz slijedi stanje na D ulazu. Rad slave lea je zabranjen i on odrava nepromijenjeno stanje flip-flopa. Kada se javi pozitivna ivica taktni ulaz se promijeni na 1. Rad, master lea se zabranjuje, njegov izlaz "zamrzava", a slave leu je dozvoljen rad tako da on kopira na svo izlazu stanje koje je prisutno na izlazu master lea. Stanje master lea koje treba kopirati je stanje koje je prisutno u trenutku pojave pozitivne ivice takt impulsa. Kada je C=1, rad master lea je zabranjen i njegovo stanje ne moe da se promijeni, tako da stanja oba lea (i master-a i slave-a) ostaju nepromijenjena. Konano, kada se C promijeni sa 1 na 0 rad slave-a se zabranjuje tako da bilo kakva promjena na master-u nema efekta na izlaz slavea. Zbog toga, vrijednost koja je memorisana u slave-u ostaje nepromijenjena u toku ove promjene.

Slika 12. D flip-flop koji se okida na pozitivnu ivicu

Kao to je pomenuto, ivino okidani D flip-flop moe se realizovati i pomou dva D lea i jednog invertora (slika 13.). Flip-flopovi se obino projektuju sa jednim ili dva dodatna upravljaka ulaza koji su namijenjeni za inicijalizaciju poetnog stanja flip-flopa. Upravljaki signal koji dovodi flip-flop u stanje Q=0 naziva se clear ( CLR ) ulaz, a onaj koji postavlja flip-flop u stanje Q=1 naziva se preset ( PR ) ulaz. Uticaj ovih upravljakih signala je nazavisan od taktnog signala pa zbog toga kaemo da su ovi ulazi asinhroni. Nasuprot njima, D je ulaz koji je sinhron sa takt-signalom. Logiki simbol za D flip-flop koji se okida pozitivnom ivicom sa Reset i Set ulazima, kao i odgovarajua funkcionalna tabela, prikazani su na slici 14.

Slika 13. D flip-flop koji se okida ivino

Slika 14. D flip-flop koji se okida pozitivnom ivicom sa Preset i Clear ulazima

6.2.7. Ivino okidani JK flip-flop

Ve smo razmatrali implementaciju master-slave JK flip-flopa kod koga je master-slave RS flip-flopu dodata logika i, kao rezultat toga, dobijen je JK flip-flop koji se okida na nivo. Razmotriemo sada implementaciju JK flip-flopa koji se okida pozitivnom ivicom impulsa a dobija se dodavanjem logike D flip-flopu koji se okida pozitivnom ivicom taktnog impulsa. Rezultujue kolo je prikazano na slici 15.

Slika 15. JK flip-flop koji se okida pozitivnom ivicom Logiki simbol, vaei talasni dijagrami, Karnoova mapa i funkcionalna tabela ivino okidanog JK flip-flopa dati su na slici 16.

Slika 16. Ivino okidani JK flip-flop

6.2.8. T flip-flop
T flip-flop je poznat pod nazivom trigerski (trigger ili toggle), a karakterie se jedinstvenom ulaznom linijom. Simbol T flip-flopa je prikazan na slici 17a. Ako je T=1 kada se taktni impuls mijenja sa 0 na 1, izlaz flip-flopa prelazi u komplementarno stanje u odnosu na tekue, a kada je T=0 flip-flop ne mijenja svoje stanje. Funkcionalna tabela T flip-flopa prikazana je na slici 17b, a Karnoova mapa na slici 17c.

Slika 17. T flip-flop Kao to je to prikazano na slici 18, T flip-flop se moe konstruisati od JK flip-flopa (slika 18a) ili od D flip-flopa (slika 18b). Treba naglasiti da T flip-flopovi nisu dostupni kao komponente nego se oni konstruiu od JK i D flip-flopova.

Slika 18. Izvedene verzije T flip-flopa Zadatak 1. Realizovati: a) D flip-flop pomou JK flip-flopa b) D flip-flop pomou RS flip-flopa c) T flip-flop pomou JK flip-flopa d) T flip-flop pomou D flip-flopa. a)

Qn +1 |D = D(Q + Q ) = DQ + DQ
Qn +1 |JK = JQ + KQ Qn +1 |D = Qn +1 |JK DQ + DQ = JQ + KQ D = K , D = J K = D, J = D

b)

Qn +1 |D = D(Q + Q ) = DQ + DQ Qn +1 |RS = S + RQ = SQ + RQ Qn +1 |D = Qn +1 |RS DQ + DQ = SQ + RQ D = S , D = R R = D, S = D

c)

Qn +1 |T = T Q = TQ + TQ Qn +1 |JK = JQ + KQ Qn +1 |T = Qn +1 |JK TQ + TQ = JQ + KQ T = J , T = K J =T , K =T

d)

Qn +1 |T = T Q = TQ + TQ Qn +1 |D = D Qn +1 |T = Qn +1 |D D =T Q

Zadatak 2. Odrediti talasni oblik za izlaz Q RS lea koji je osjetljiv na visok nivo ako su dati talasni oblici ulaznih signala S, R i C.

Zadatak 3. Odrediti talasni oblik za izlaz Q D flip-flopa ako su dati talasni oblici ulaznih signala D i CLK. Razmotriti sluajeve kada je u pitanju okidanje na nivo, okidanje na pozitivnu (prednju) i okidanje na negativnu (zadnju) ivicu.