Verili

Tarihi: 04.11.2011 Teslim Tarihi: 18.11.2011 BLG 231 Saysal Devreler

CRN 11421
dev 3 1) 1-bitlik 2 sayy toplayan devre (yar toplayc YT, half adder - HA) tasarlanacak ve gereklenecektir. a. Bu devrenin doruluk tablosunu iziniz. b. Devrenin VHDL kodunu http://www.quicknet.se/hdc/hdl/educaton/mux4_1/index.htm daki rnee bakarak if, case veya with kullanarak yaznz. c. Devrenin klarnn Boole fonksiyonlarn bulunuz. d. Boole fonksiyonlarn Karnaugh diyagram kullanarak indirgeyiniz. e. ndirgenmi fonksiyonlarn lojik diyagramn iziniz. f. Bu lojik diyagramlar http://electrosofts.com/vhdl/ deki Dataflow modeling rneini kullanarak VHDL kodunu yaznz. g. Bu lojik diyagramlar http://electrosofts.com/vhdl/ deki Structural modeling rneini kullanarak VHDL kodunu yaznz. Bu modellemede component olarak 1. devde tasarladnz VE, VEYA ve TMLEME kaplarn kullannz. h. Yazdnz kodlardan birinin Xilinx ISEde simlasyonunu yaparak sonularn gsteren bir resim oluturunuz. Simlasyon srasnda kullanacanz 1. giri kombinezonu= (numara mod 4)2 ve 2. giri kombinezonu= ((numara+1) mod 4)2 i. Yazdnz her kodun Xilinx ISEde RTL schematic resimlerini oluturunuz. 2) 1-bitlik 3 sayy toplayan devre (tam toplayc TT, full adder - FA) tasarlanacak ve gereklenecektir. a. Bu devrenin doruluk tablosunu iziniz. b. Devrenin VHDL kodunu http://www.quicknet.se/hdc/hdl/educaton/mux4_1/index.htm daki rnee bakarak if, case veya with kullanarak yaznz. c. Devrenin klarnn Boole fonksiyonlarn bulunuz. d. Boole fonksiyonlarn Karnaugh diyagram kullanarak indirgeyiniz. e. ndirgenmi fonksiyonun lojik diyagramn iziniz. f. Bu lojik diyagramn http://electrosofts.com/vhdl/ deki Dataflow modeling rneini kullanarak VHDL kodunu yaznz. g. Devrenin lojik diyagramn bir YT ve VE, VEYA ve TMLEME kaplarndan gerekli olan kullanarak iziniz. h. Bu lojik diyagram http://electrosofts.com/vhdl/ deki Structural modeling rneini kullanarak VHDL kodunu yaznz. Bu modellemede component olarak 1. devde tasarladnz VE, VEYA ve TMLEME kaplarndan gerekeni ve 1. kta tasarladnz YTy kullannz.

Yazdnz kodlardan birinin Xilinx ISEde simlasyonunu yaparak sonularn gsteren bir resim oluturunuz. Simlasyon srasnda kullanacanz 1. giri kombinezonu= (numara mod 8)2 ve 2. giri kombinezonu= ((numara+1) mod 8)2 j. Yazdnz her kodun Xilinx ISEde RTL schematic resimlerini oluturunuz. 3) 4-bitlik 2 sayy toplayan elde zincirli toplayc (ripple carry adder) devre tasarlanacak ve gereklenecektir. a. Devrenin lojik diyagramn bir YT ve TT kullanarak iziniz. b. Bu lojik diyagramn http://electrosofts.com/vhdl/ deki Structural modeling rneini kullanarak VHDL kodunu yaznz. c. Yazdnz kodun Xilinx ISEde simlasyonunu yaparak sonularn gsteren resim oluturunuz. Simlasyon srasnda kullanacanz 1. giri kombinezonu= (numara mod 256)2 ve 2. giri kombinezonu= ((numara+1) mod 256)2 d. Yazdnz kodun Xilinx ISEde RTL schematic resimini oluturunuz. e. Bu ktaki devre tasarm yntemi ile 1)a.-f. ve 2)a.-f. de verilen tasarm yntemini tasarm zorluu asndan karlatrnz. Kaynaklar 1) Stephen Brown, Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design, McGraw-Hill, 2005. 2) Robert K. Dueck, Digital Design with CPLD Applications and VHDL, Thomson Delmar Learning, 2005. 3) F. Vahid and R. Lysecky, VHDL for Digital Design, J. Wiley and Sons, 2007.

i.