Flip-Flop

Bir devrede bellek eleman olarak kullanlmak zere tutucular inceledik. Tutucular baz problemlere sahiptir: Tutucuyu ne zaman enable yapacamz bilmeliyiz. Tutucuyu abucak devred brakabilmeliyiz (disable edebilmeliyiz). Bir baka deyile, byk devrelerde latchlerin zamanlamasn kontrol etmek
zordur.

Bu problemleri iki yeni eleman ile zmemiz mmkndr: saat ve flip-floplar Saat, bellee yazacamz zaman bildirir. Flip-flop ise, kesin olarak belirlenen zamanda bellee yazma ilemini

gerekletirmeyi salar. Bu ikisi birlikte kullanlrsa, bellek zamanlamas problemini gz ard ederek devrelerimizi tasarlayabiliriz.
1

Saat (Clock) ve Senkronizasyon

Saat k srekli olarak belirli bir periyot ile 0 ve 1 arasnda deien zel bir
devre elemandr.
saat periyotu

Saatin 1den 0a deimesi ile balayan ve tekrar 1 oluncaya kadar geen sreye
saat periyotu, veya saat devir sresi denilir.

Saat frekans saat periyotunun tersidir. Birimi ise hertz dir. Saatler genellikle devrelerin senkronizasyonu iin kullanlr. Devrelerde belli
ilemlerin balamas iin tetikleme amal kullanlrlar. rnein, latche yazma ilemi gibi. Birden fazla devre ayn saati kullanrsa senkronizasyon salanm olur. Bu, insanlarn senkronizasyon iin saat kullanmalarna benzer bir durumdur.
2

Saat

Saatler byk olarak bilgisayar mimarisinde kullanlmaktadr. Tm ilemciler bir i saat ile almaktadr. Modern ilemciler (chip ler) 3.2 GHze kadar uzanan frekanslarda
almaktadr. Bu da cycle time 0.31 ns kadar kltmektedir!

Dikkat... Daha yksek frekans her zaman iin daha hzl makineye karlk gelmez! Her bir saat periyotunda ne kadar i yaplabileceine bakmak gerekir. Ne kadar eleman 0.31 ns gibi srede i yapabilir?

Flip-flop

D flip-flop Flip-flopun girileri: C ve D, ve klar: Q ve Q Solda bir D latch: master (ana), sada bir SR latch: slave (uydu)

Not: Flip-flopun D girii dorudan master latche bal Master latch in klar slave e giri oluyor. (master x slave: ana x uydu) Flip-flopun k dorudan slave latch den alnyor.
4

D flip-flopda C=0 ise,

D flip-flopun C kontrol girii ya D latch ini enable yapar yada SR latch i. kisinin
ayn anda enable olmas mmkn deil.

C = 0 ise: master latch enable olur. Ve master latch in k flip-flopun D giriini

gsterir. Eer D deiirse mastern k da ddeiir. slave latch disable olur. Dolaysyla, D latchin k onu etkilemez. Bu durumda slave latch in k dolaysyla da flip-flopun k flip-flopun imdiki durumunu gsterir.
5

D flip-flopda C=1 ise,

Ardndan C = 1 olurolmaz, (hatta saatin ykselen kenarnda) Master disable olur. k da C=1 olmadan nceki son D giri deeri olarak
kalr. Disable olduu iin D giriinde olacak olan deiiklikler C = 1 olduu srece master latchi etkilemez. Slave enable olur. S ve R nin deerine gre slave in k ve dolaysyla da flip-flopun k belirlenir.

Pozitif Kenar Tetikleme

Bu bir pozitif kenar tetiklemeli flip-flopdur. Flip-flopun Q k sadece Cnin

pozitif kenarnn ardndan deiebilir.

D flip-flopunun davran Q nun pozitif kenarda deimesi dnda D latchi ile

ayndr.
C 0 1 1 D x 0 1 Q No change 0 (reset) 1 (set)
7

Flip-flop eitleri
D flip-flopu temel alnarak eitli flip-floplar tasarlanmtr. JK flip-flop (S ve R a benziyor ama JK=11 flip-flop un imdiki durumunun
tmleyenini almak iin kullanlr.)
C 0 1 1 1 1 J x 0 0 1 1 K x 0 1 0 1 Qgelecek Deimez Deimez 0 (reset) 1 (set) Qimdiki

T flip-flop sadece imdiki durumu tutar veya tmleyenini alr.

C 0 1 1 T x 0 1 Qgelecek Deimez Deimez Qimdiki
8

Karakteristik tablolar ve denklemler

Her bir flip-flop bir karakteristik tablo
vardr. Bu tablolar girie ve imdiki duruma Q(t) bal olarak gelecek durumu Q(t+1) gsterirler. (Basitlik asndan, kontrol girii C tablolara alnmamtr. Ayrca, aksi sylenmedii srece flipfloplar pozitif kenar tetiklemelidir.)
D 0 1 Q(t+1) 0 1 lem Reset Set

Q(t+1) = D
J 0 0 1 1 K 0 1 0 1 Q(t+1) Q(t) 0 1 Q(t) lem Deimez Reset Set Tmleme

karakteristik denklemler ise, gelecek

durum Q(t+1)i imdiki durum Q(t) ve giri cinsinden birer fonksiyon ile ifade etmektedirler.

Q(t+1) = KQ(t) + JQ(t)

T 0 1 Q(t+1) Q(t) Q(t) lem Deimez Tmleme
9

Q(t+1) = TQ(t) + TQ(t) = T Q(t)

Flip flop zamanlama diyagramlar

JK flip-flop zamanlama diyagram rnei: 1. pozitif saat kenarnda J=1, K=1 ve
Q(1) = 1. O halde gelecek durum Q(2) = Q(1) = 0 oluyor.

Q(2) 1. pozitif saat kenarnn hemen ardndan 0 deerini alr. Artk bu deer
imdiki durumdur ve 2. pozitif saat kenarna kadar deimez.

1 C J K Q

4 C J K Q

1. Saat devirindeki deerler...

gelecek Q yu belirler.
10

nemli Not
Eer flip-flop pozitif kenar tetiklemeli ise, klar sadece girilerin pozitif
kenardaki deerlerine gre deiir. Aadaki diyagramda bu konu incelenmektedir:

K ikinci ve nc pozitif kenarlar arasnda birden fazla kere deimektedir. Ancak, Kdaki bu deiimden bamsz olarak, nc pozitif kenardaki giri
deerleri olan K=1, J=0 ve Q=1 deerleri bir sonraki durumu etkileyecek ve Q nun deeri 0a deiecektir. 1 C J K Q 2 3 4

11