Univerzitet u Niu, Elektronski fakultet u Niu Katedra za elektroniku Predmet: Integrisana kola sa meovitim signalom ifra predmeta: E920

Projektovanje ASIC kola sa meovitim signalom

Mentor: Prof. Dr Predrag Petkovi

Studenti: Igor Stojanovi 1277 Milo Lazi 13166 U Niu, 22.06.2011

SC integrator

Integrisana kola sa meovitim signalima

Sadraj: 1.Zadatak 2.VHDL-AMS opis ponaanja kola 2.1 Analiza kola 2.2 VHDL-AMS kod 3.Operacioni pojaava 3.1 Kaskodni pojaava 3.1.1Kaskodni izvor/ponor sa samopolarizacijom 3.2 Folded Cascode princip 3.3 Algoritam za dimenzionisanje tranzistora FC pojaavaa 3.4 Numerike vrednosti za zahtevani FC pojaava 4.Layout pojaavaa 5. Post-Layout simulacija 6. SC integrator 7.Ekstrakcija parametara SC integratora 3. 4. 4. 6. 7. 7. 8. 9. 11. 11. 14. 20. 26. 28.

-2-

SC integrator

Integrisana kola sa meovitim signalima

1. Zadatak Projektovati ASIC kolo sa meovitim signalom ija je topologija data na slici 1.1. Kolo treba da ima sledee karakteristike: 1. 2. 3. 4. Frekvencija takta fi = 4MHz Amplituda ulaznog signala, Vin = 125mV DC vrednost ulaznog signala, VCM=(VDD-|VSS|)/2 Frekvencija ulaznog signala, fin = 50Hz

Verifikovati funkciju kola na funkcionalnom nivou na osnovu opisa ponaanja korienjem VHDL-AMS jezika za opis hardvera. Nakon potvrene funkcije realizovati kolo do nivoa lejauta. Bafer realizovati kao FC (Folded Cascode) CMOS operacioni pojaava ija je topologija prikazana na slici 1.2
1 CS SW1 VIN SW2 VCM 1 SW3 1 SW4 VDD VOUT CL 1 CF

VSS

Slika 1.1 Operacioni pojaava treba da ispuni sledee zahteve: 1. Napon napajnja: VDD = 3.3V, VSS = 0V 2. Naponsko pojaanje na nultoj frekvenciji, Av 10000 3. Frekvencija jedininog pojaanja, FGB = 7.3MHz 4. Margina faze, M = 85 5. Kapacitivno optereenje na izlazu, CL = 10pF 6. Vremenski odziv izlaznog napona na impulsnu pobudu (slew-rate), SR 1V/ s 7. Opseg DC napona na izlazu, Vout_range = 1V do 2.3V 8. Opseg DC napona na ulazu , ICMR = 1V do 2.7V 9. Snaga disipacije, PDISS 5mW Za realizaciju je predvien TSMC035um tehnoloki proces. Otpornik realizovati u poly2 (Electrode) lejeru korienjem visoko otpornog implanta (HI_RES_IMPLANT). Otpornost po kvadratu Poly2 lejera sa visoko otpornim implantom je Rs = 50.9 /. Kondenzator realizovati kao PiP (Poly-insultor-Poly2(Electrode)) kondenzator. Povrinska kapacitivnost Poly-Poly2 je Cpp2 = 864 aF/m2.

-3-

SC integrator
VDD

Integrisana kola sa meovitim signalima

M14

M4

M5

M13

M6

M7 VOUT CL

R1

R2

M1

M2

M8

M9

VBIAS VSS

M3

M12

M10

M11

Slika 1.2 2. VHDL-AMS opis ponaanja kola 2.1 Analiza kola Na osnovu date strukture kola, sa slike 1.1, potrebno je izvriti funkcionalnu analizu na VHDL-AMS jeziku za opis hardvera na visokom nivou. Kako bismo opisali kolo potrebno je pre svega odrediti jednaine koje ga opisuju. Odreivenje jednaina se vri analizom kola u dva stanja. U prvom trenutku, t- signal takta 1 je na visokom nivou dok je takt 2.na nivou logike nule. Tada vode prekidai SW1 i SW3, dok su prekidai SW2 i SW4 zakoeni. Ekvivalentno kola je prikazano na slici 2.1.1. Kondezator Cs se puni koliinim naelektrisanja koja je odreena prema jednaini j2.1, dok je koliina naelektrisanja na kondezatoru Cf prikazana jednainom j2.2. Ukupna koliina naelektrisanja koja egzistira u kolu u trenutku tje jednaka zbiru naelektrisanja na kondezatorima Cs i Cf, jednaina j2.3. Qs1=Cs(Vin0 - Vcm) Qf1=Cf(Vout0 - Vcm +- Vos) Q1=Qs1+Qf1 j2.1 j2.2 2.3.

-4-

SC integrator

Integrisana kola sa meovitim signalima

Slika 2.1.1 Sledea taka kljuna za analizu je trenutak t+. Sada je taktni signal 1 na nivou logike nule dok je signal 2 aktivan. Pri ovakvim uslovima prekidai SW1 i SW3 su zakoeni dok prekidai SW2 i SW4 vode. Ekvivalentna ema kola je prikazana na slici 2.1.2. Koliine naelektrisanja su odreene prema jednainama j2.4 do j2.6, respektivno. Qs2=Cs(Vin1-Vcm) Qf2=Cf(Vout1-Vcm +- Vos) Q2=Qs2+Qf2 j2.4 j2.5 2.6

Slika 2.1.2 Na osnovu analize kola u trenucima t- i t+ mogue je odrediti prenosnu funkciju kola. Postupak odreivanja opisna je jednainama j2.7 do j2.13. Q1=Q2 Cs(Vin0-Vcm)+Cf(Vout0-Vcm+-Vos)= Cs(Vcm1-Vcm+-Vos)+Cf(Vout1-Vcm+-Vos) aVout1=aVout0+Vin0-Vcm1 a=Cf/Cs aVout(ks)=a((k-1)s)Vout+Vin((k-1)s)-Vcm1 Vout=VoutZ-1+aVinZ-1-aVcm1 Vout= j2.7 j2.8 j2.9 j2.10 j2.11 j2.12 j2.13
-5-

SC integrator

Integrisana kola sa meovitim signalima

2.2 VHDL-AMS kod Sada je mogue napraviti bihevioralni model ponaanja kola. N slici 2.2.1 prikazano je kolo koje je korieno za testiranje.

library ieee; use ieee.math_real.all; use ieee.std_logic_1164.all; use ieee.electrical_systems.all; entity sc_int is generic ( fs: real:= 1.0e3; -- frekvencija semplovanja fin: real:= 50.0; -- frekvencija ulaznog signala Cs: real:=1.0e-12 -- Sample kondenzator ); port ( terminal tin, tout : electrical ); end entity sc_int;

Slika 2.2.1

architecture beh of sc_int is constant Ts: real:= 1.0/fs; constant Rs: real:= 1.0/(fs*Cs); -- ekvivalenta otpornost ulaznog kola (prekidaci i Cs) constant Cf: real:= 1.0/(math_2_pi*Rs*fin); -- Feedback kondenzator constant a : real:= Cf/Cs; quantity vin across tin to electrical_ref; quantity vout across iout through tout to electrical_ref; quantity vin_s : real; -- semplovan ulaz quantity vout_d : real; -- zakasnjen izlaz quantity vin_sd : real; -- zakasnjen semplovan ulaz begin vin_s == vin'zoh(Ts); vin_sd == vin_s'delayed(Ts); vout_d == vout'delayed(Ts); a*vout == a*vout_d + vin_sd; end architecture beh;

-6-

SC integrator

Integrisana kola sa meovitim signalima

Ako se kolo posmatra matematiki funkcija koju obavlja je integraljenje ulaznog signala. Kao pobudni signal dovedena je sinusoida, integral sinusne funkcije je kosinus to praktino znai da e izlazni signal biti fazno pomeren za /2 u odnosu na ulaz. Rezultat ponaanja kola, dobijen iz bihevioralnog opisa prikazan je na slici 2.2.1.

Slika 2.2.1 3.Operacioni pojaava Za projektovanje SC integratora kao bafer je iskorien operacioni pojaava ija je topologija poznata pod imenom Folded Cascode. Ono to karakterie FC strukturu su poboljan ICMR, PSRR, samokompezacija i pojaanje koje je indentino pojaanju dvostepenog pojaavaa. Neki od kriterijuma koje je trebalo da ispuni pojaava primenjen u SC integratoru su pojaanje u otvorenoj petlji od 80dB, margina faze od 85o i FGB od 7.3MHz. U daljem tekstu bie prikazan princip FC operacionog pojaavaa i proraun dimenzija tranzistora kao i ostalih relevantnih parametara prema definisanim zahtevima. 3.1 Kaskodni pojaava Da bismo razumeli koncept folded cascode pojaavaa neophodno je analizu poeti od kaskodnog pojaavaa, slika 3.1.1. Karakteristike ovog tipa pojaavaa su velika izlazna otpornost, konverzija napona u struju, stepen sa zajednikim sorsom i zajednikim gejtom. Otpornost koju ine tranzistori M1 i M2 data je prema jednainama j3.1 i j3.2 dok je ekvivalentna otpornost tranzistora M3 i M4 definisana jednainom j3.3. Iz jednaina j3.1 do j3.3 mogue je izraunati ukupnu izlaznu otpornost kaskodnog stepena kao i pojaanje. Ukupna izlazna otpornost i pojaanja su dati izrazima j3.4 i j3.5. Ukupna izlazna otpornost ke data prema j3.6 a otpornost koja se vidi iz kola sorsa tranzistora M2 je rs2.
-7-

SC integrator

Integrisana kola sa meovitim signalima

j3.1 j3.2 j3.3 j3.4 j3.5 j3.6

Slika 3.1.1 3.1.1 Kaskodni strujni ponor / izvor sa samopolarizacijom Kaskodni strujni izvor/ponor definie struju kroz izlazni stepen. Projektovanjem strujnog ponora se odreuje struja kojom se prazni kapacitivno optereene dok se strujom iz izvora puni. Kako ove struje treba da budu jednake, za oekivanje je da i dimenzije tranzistora budu jednake. Na slici 3.1.2 prikazan je kaskodni strujni ponor. Napon Von je napon izmeu drejna i sorsa za koji je tranzistor u zasienju, odakle sledi da je Vgs=Von +Vt. U taki A, napon je dat kao VA=2Von+Vt. dok je u taki B VB= Von +Vt. Iz izraza za napon u takama A i B odreuje se vrednost otpornika prema j3.6. Da bi izmeu drejna i sorsa tranzistora M1 bio napon Von izmeu gejta i sosrsa M1 mora da bude Von+Vt. Isti principi vae i za tranzistor M2. Na ovaj nain dobija se minimalni Vout pod predpostavkom da je ispunjen uslov iz jednaine j3.6. Ukoliko se osnove (balkovi) tranzistora M2 i M4 poveu na masu (Vss), tada njihovi naponi praga Vt4,2 nee biti jednaki Vt1,3. Tada e vaiti odnos Vt4,2> Vt1,3 pa se naponi praga moraju proraunati iz j3.7 gde je Vto4,2 napon praga pri Vsb4,2=0, tj. vrednost koja se moe videti iz tehnolokog fajla (ili iz modela MOS tranzistora). Otpornost koja se vidi od take A ka otporniku R je priblino jednaka vrednosti prema j3.8.

j3.6

j3.7 j3.8 Slika 3.1.1.1

-8-

SC integrator

Integrisana kola sa meovitim signalima

Kao i kod strujnog ponora, i kod strujnog izvora analiza se zasnva na istom principu pa kako bismo izbegli ponavljanje ve opisanih postupaka u daljem tekstu bie samo prikazana ema kaskodnog strujno izvora kao i jednaina iz koje se odreuje vrednost otpornika R, j3.9. Kaskodno strujno ogledalo je prikazano na slici 3.1.1.2. j3.9

Slika 3.1.1.2 3.2 Folded cascode koncept Folded cascode pojaava se zasniva na kaskodnom pojaavau, zapravo on i predstavlja modifikovani kaskoni pojaava. Kako bismo dobili strukturu FC pojaavaa sa nMOS ulaznim tranzistorima neophodno je krenuti od pMOS kaskodnog pojaavaa. Na slici 3.2.1 prikazan je kaskodni pojaava sa pMOS ulaznim tranzistorima. Tranzistori M1p i M2p su diferencijalni ulazni par, dok tranzistori Mc3, Mc4, M3 i M4 ine dinamiko optereenje (izvor konstantne struje). Ulazni pMOS tranzistori (M1p i M2p) se savijaju oko Mc1 i Mc2 i menjaju tip u nMOS. Bitno je da i posle promene tipa raspodela struja u kolu ostane isti. Ako pogledamo M1p na slici 3.2.1, u njegov sors utie struja Idd/2, a iz njegovog drejna istie struja Ic1. Kako su tranzistori M1p i Mc1 vezani redno njihove struje prema I Kirhofovom zakonu su iste. Takav odnos struja treba da ostane i nakon savijanja M1p. Sa slike 3.2.2 moe se uoiti da u drejn M1n utie Idd/2= Ic1, a iz sorsa M1n istie Idd/2. Isti princip vai i za tranzistor M2p. Kako M1n i M2n ine diferencijalni par, strujni izvor i njihovim sorsevima se moe stopiti u jedan izvor koji daje struju Idd (slika 3.2.3). Na slici 3.2.2, dinamiko optereenje Mc3, M3, Mc4, i M4 je zamenjeno strujnim izvorima Ic3 i Ic4 radi bolje preglednosti.

-9-

SC integrator

Integrisana kola sa meovitim signalima

Slika 3.2.1

Slika 3.2.2

Slika 3.2.3

- 10 -

SC integrator

Integrisana kola sa meovitim signalima

3.3 Algoritam za dimenzionisanje tranzistora FC pojaavaa U daljem razmatranju bie predstavljen algoritam po kojem se izraunavaju dimenzije tranzistora i vrednosti otpornika u FC pojaavau. Algoritam e biti predstavljen tabelarno, tabela 3.3.1, bez zalaenja u problematiku izvoenja formula na osnovu kojih se izraunavaju parametri.
Formula Komentar Iz slave-rate dobija se vrednost za struju Struje se biraju tako da budu puta vee od kako bi se izbeglo da

1. 2.

3. 4. 5.
Iz uslova da napon na gejtovim bude jednak

6. 7.

8.

Provera da li se za izraunate dobija

9. 10.

11.

Tabela 3.3.1

- 11 -

SC integrator

Integrisana kola sa meovitim signalima

3.4 Numerike vrednosti za zahtevani FC pojaava Za potrebe SC integratora, prema algoritmu iz tabele 3.3.1, izraunate su numerike vrednosti dimenzija tranzistora i otpornosti otpornika. Zahtevi koje treba da ispuni pojaava definisani su u odeljku Zadatak pa ih ovde neemo ponavljati. Tehnologija koja je koriena pri projektovanju je tsmc035. U tabeli 3.4.1 dati su svi relevantni parameti za ovu tehnologiju.
Parametar VTO K' Opis Napon praga Transkonduktansa (0 COX) Faktor modulacije duine kanala Kontaktni potencijal pri jakoj inverziji Poduna kapacativnost gejt-sors Poduna kapacativnost gejt-drejn Poduna kapacativnost gejt-balk Povrinska kapacitivnost donje strane drejna/sorsa prema balku Poduna kapacitivnost zida drejna/sorsa prema balku Eksponent u jednaini za proraun CJ(V) Eksponent u jednaini za proraun CJSW(V) min. 0.54 NMOS tip. 0.56 178 maks. 0.6 min. 0.64 PMOS tip. 0.65 65 maks. 0.7 Jedinica V A/V

2|F| CGSO CGDO CGBO

0.02 0.8
-10

0.06 0.99
-10

1/V V F/m F/m F/m

2.77 x10 2.77 x10 1.0 x10

2.06 x10 2.06 x10 1.0 x10

-10

-10

-12

-12

CJ

9.6 x10

-4

13.9 x10

-4

F/m

CJSW MJ MJSW

2.97 x10

-12

3.16 x10

-10

F/m

0.34 0.2

0.57 0.35

Tabela 3.4.1 Minimalna duina kanala za, tsmc035 tehnologiju, je 2 (0.4m) meutim ovaj odnos vai za digitalna kola. Kako se ovde radi o analognim kolima potrebno je izabrati da minimalna duina kanala bude 4 (0.8m). Izborom minimalne duine kanala od 4 (0.8m). minimizuje se efekat modulacije duine kanala. Na osnovu tehnolokih parametara dobija se
- 12 -

SC integrator

Integrisana kola sa meovitim signalima

da je minimalni odnos irine i duine kanala, . Ovo praktino znai da je za tehnologiju tsmc035 mogue napraviti tranzistor sa minimalnom irinom kanala W=1.2m i duinom kanala L=0.8m. Slika 3.4.1 predstavlja emu FC pojaavaa sa naznaenim imenima svih tranzistora.
VDD

M14

M4

M5

M13

M6

M7 VOUT CL

R1

R2

M1

M2

M8

M9

VBIAS VSS

M3

M12

M10

M11

Slika 3.4.1 Primenom algoritma i vrednosti iz tehnolokog fajla izraunate su dimenzije svih elemenata a njihove vrednosti su sledee: S1,2=120 S3=1.5 S4,5,6,7,9,8,9,10,11,13,14=1.5 S12=15 R1=66.7k R2=36.9k => => => => M1=M2= M3 = M4,5,6,7,9,8,9,10,11,13,14= M12=

Analitikom proverom pojaanja dobijena je vrednost od priblino 17000 dok je disipacija pojaavaa Pdis=0.125mW. Nakon numerikih provera usledila je simulacija kola u LTSpice programu. Sa slike 3.4.1 moe se videti da je pojaanje u otvorenoj petlji 85dB, to je za 5dB vie od zahtevane vrednosti. Fazna margina je m=85o, medjutim zahtev za GBW, ija je specificirana vrednost 7.3MHz, nije ispunjen. Nakon vie iteracija u kojima su dimenzije tranzistora korigovane, kako bi se smanjilo pojaanje a samim tim i poveao GBW, dolo se do zakljuka da ovakva konfiguracija kola ne moe da ispuni sva tri uslova. Kako se pojaava koristu u SC integratoru, zahtev za GBW smo potisnuli u drugi plan i fokusirali se na pojaanju i stabilnosti kola (uslov da margina faze bude m=85o).

- 13 -

SC integrator

Integrisana kola sa meovitim signalima

S obzirom da se u prvom koraku koristio simulator koji uzima manji broj parametara, u odnosu na Eldo (Mentor Graphic-ov simulator), pojaanje smo projektovali tako da bude vee od zahtevanog svesni injenice da njegova vrednost moe da opadne kad se u obzir uzme veliki broj parametra koje Eldo koristi. Sa slike 3.4.2 se vidi da u trenutku kada pojaanje padne na jedinicu ( 0dB) faza iznosi 95o odakle se moe izraunati da je margina faze 180o-= 85o. Uoava se da je i GBW=350kHz

Slika 3.4.1

Slika 3.4.2 4.Layout pojaavaa Poto smo se uverili u ispravnost rada pojaavaa sada je potrebno nactrati njegov layout. S obzirom da se radi o veem broju tranzistora, sam layout smo podelili u 5 celina. Globalno gledano layout je organizovan kao na slici 4.1. Diferencijalni par je smeten u
- 14 -

SC integrator

Integrisana kola sa meovitim signalima

sredinu celokupnog layouta gde je gradijent naprezanja najmanji. Ispod i iznad njega su pozicionirani dinamiko optereenje i struni izvor dok su bono postavljeni izvor konstantne struje za diferencijalni par i otpornici.

Slika 4.1

Prvu celinu ini diferencijalni ulazni par, tranzistori M1 i M2Dimenzije ovih tranzistora su velike, reda 120 tako da nisu pogodni za realizaciju kao dva tranzistora. Njih smo podelili na po 8 jednakih, manjih tranzistora povezanih u paralelu, ije je dimenzija sada smanjena na 15 . Kako je re o diferencijalnom ulaznom paru neophodno je voditi rauna o uparenosti ovih komponenti. Ovo je bitno kako bi se smanjio ulazni ofset pojaavaa. Jedna od tehnika uparivanja, koja je ovde koriena, je tehnika zajednikog teita (commoncentroid). Kod ove tehnike segmente treba postaviti tako da dobijena struktura ima dve ili vie osa simetrije koje se seku na mestu gde se nalazi teite uparenih komponenti (slika 4.2).

Slika 4.2 Primenom tehnike zajednikog teita eliminiu se ili bar ublaavaju problemi vezani za varijaciju strukture materijala i varijaciju procesa. Uzroci koji su vezani za neravnomerno nagrizanje polisilicijuma nisu otklonjeni. Reavanje ovog problema postie se uvodjenjem lanih tranzistora oko diferencijalne strukture. Kako povrina ipa nije ograniavajui faktor, izabrali smo da dimenzije lanih tranzistora budu iste kao i dimenzije tranzistora diferencijalnog para. Na slici 4.3 prikazan je layout diferencijalnog pojaavaa.

- 15 -

SC integrator

Integrisana kola sa meovitim signalima

Slika 4.3 Drugu celinu ine tranzistori M4, M5, M6, M7, M13 i M14. Ono to se uoava kod ove grupe tranzistora je izuzetno velika irina i duinu gejta (W=19.2m i L=12.8m) dok je njihov odnos mali (S=1.5). Podelom tranzistora na manje, paralelno vezane segmente, postiglo bi se smanjenje duine kanala ali kako to nema veeg efekta ova tehnika nije primenjena. Problem irokih gejtova reava se rednim vezivanjem tranzistora meutim ta tehnika nije razmatrana u ovom projektu. Tranzistori M4, M5 i M14 imaju zajedniki gejt i zajedniki sors. Ta injenica otvara mogunost da se oni poveu u jednu optimalnu celinu tako da im gejtovi i sorsovi budu povezani sa minimumom veza. Na vrlo slian nain je organizovana i grupa tranzistora M 6, M7, i M13. U strukturi ovih tranzistora uoava se da su drej i sors parova M13 i M14, M5 i M7, M4 i M6, povezani meusobno. Kako svi tranzistori imaju iste irine layout se moe pojednostaviti na taj nain to drejnovi i sorsovi koristiti istu difuziju. Na ovaj nain tranzistori se pribliavaju ime se smanjuje povrina drejna/sorsa i znatno smanjuje kapacitivnost. Reenje za ovaj segment tranzistora prikaznao je na slici 4.4.

Slika 4.4
- 16 -

SC integrator

Integrisana kola sa meovitim signalima

Celina koja se odnosi na sekciju tranzistora M8, M9, M10, M11 u potpunosti je realizovana u analogiji sa predhodno opisanim segmentom. Layout ovog segmenta prikazane je na slici 4.5.

Slika 4.5 Naredna sekcija koja je projektovana je strujno ogledalo koga ine tranzistori M3 i M12. Moe se uoiti da je dimenzija tranzistora M12 deset puta vea od dimenzije tranzistora M3. Uloga ovih tranzistora je da definiu struju diferencijalnog para. Kako diferencijalni par znaajno utie na ukupne karakteristike kola, potrebno je posvetiti posebnu panju pri projektovanju strujnog ogledala. Tranzistor M12 je podeljan na 10 manjih tranzistora, povezanih paralelno, ije su dimenzije jednake dimenzijama tranzistora M3. Tehnika uparivanje je primenjena tako to je tranzistor M3 postavljen u sredinu, dok su ostali tranzistori postavljeni levo i desno od njega. Na ovaj nain dobijena je simetrina struktura. Layout datog strujnog ogledala je prikazan na slici 4.6.

- 17 -

SC integrator

Integrisana kola sa meovitim signalima

Slika 4.6 Poslednja sekcija koja je projektovana su otpornici R1 i R2. Otpornici su realizovani u poly2 (Electrode) sloju korienjem visoko otpornog implanta (HI_RES_IMPLANT). Otpornost po kvadratu Poly2 sloja sa visoko otpornim implantom je Rs = 50.9 /. Kako vrednost otpornika R1 iznosi 66.7k, potrebna povrina sloja iznosi 1310 kvadrata. U cilju jednostavnije realizacije, povrina je podeljena na 26 segmenata povezanih redno. Otpornik R2 je realizovan na slian nain, podelom na 10 segmenata. Na slici 4.7 prikazan je layout datih otpornika.

Slika 4.7 Na kraju, spajanjem svih do sada opisanih sekcija dobijamo kompletan layout operacionog pojaavaa (slika 4.8). Povrina koju zauzima operacioni pojaava je 750X616 to u tahnologiji tsmc035 iznosi 18480m2.

- 18 -

SC integrator

Integrisana kola sa meovitim signalima

Slika 4.8

- 19 -

SC integrator

Integrisana kola sa meovitim signalima

5.Post-Layout simulacija Nakon projektovanja layout-a kompletnog operacionog pojaavaa, potrebno je izvriti ekstrakciju parametara karakteristinih za pojaava. Prvi parametar iju veliinu merimo je pojaanje u otvorenoj petlji. Nakon obavljene simulacije dobijamo vrednosti za pojaanje 75dB i marginu faze 85o.

Slika 5.1 Naredni parametar koji se meri je CMRR (Common Mode Rejection Ratio). CMRR predstavlja meru sposobnosti pojaavaa da potiskuje srednju vrednost signala na ulazu. Naime, pored osnovnog pojaanja, svaki pojaava poseduje i odreenu vrednost pojaanja srednje vrednosti signala tako da je izraz dobijenog signala na izlazu: Vo=Ad(V+ - V-) +1/2Acm(V+ +V-). Matematiki, CMRR predstavlja odnos pojaanja razlike signala Ad i pojaanja srednje vrednosti signala Acm. U konkretnom sluaju, za merenje CMRR parametra smo koristili konfiguraciju kola datu na slici 5.2 pri emu je analiza vrena u AC domenu.

Slika 5.2 Rezultat simulacije je prikazan na slici 5.3.

- 20 -

SC integrator

Integrisana kola sa meovitim signalima

Slika 5.3 Naredni parametar koji se meri je PSRR (Power Supply Rejection Ratio). PSRR predstavlja sposobnost pojaavaa da potiskuje umove iz napajanja. Matematiki posmatrano, PSRR predstavlja odnos promene napona napajanja i promene napona na izlazu pojaavaa pri emu je pojaava sa jedininom povratnom spregom V PSRR= PS . Vo Za merenje vrednosti ovog parametra koristi se konfiguracija kola data na slici 5.4. Merenje je izvreno za pozitivnu i negativnu granu napajanja.

Slika 5.4 Odgovarajui rezultati simulacije za pozitivnu i negativnu granu napajanja dati su na slikama 5.5 i 5.6 respektivno.

- 21 -

SC integrator

Integrisana kola sa meovitim signalima

Slika 5.5

Slika 5.6

Jedan od bitnih parametra koji merimo je ICMR. ICMR predstavlja opseg ulaznog signala u kome srednja vrednost signala ne utie na performanse diferencijalnog signala. Konfiguracija kola koje je korieno u cilju merenja ovog parametra data je na slici 5.7.

Slika 5.7 Rezultat odgovarajue simulacije je dat na slici 5.8.

Slika 5.8
- 22 -

SC integrator

Integrisana kola sa meovitim signalima

Na osnovu dobijene simlacije odreujemo ICMR posmatranjem krive u linearnom opsegu. U konkretnom sluaju linearni opseg iznosi od 0.6 do 2.6 V. Naredni parametar koji merimo je SR (Slew Rate). SR predstavlja maksimalnu brzinu promene signala na izlazu pojaavaa. Matematiki, SR se opisuje sledeom jednainom: dV SR o . dt Ovaj parametar se meri tako to ulaz pojaavaa pobuujemo pravougaonim ili trougaonim signalom. Konfiguracija kola koja se koristi za merenje ovog parametra, data je na slici 5.9.

Slika 5.9 Rezultati simulacije dati su na slici 5.10.

Slika 5.10
- 23 -

SC integrator

Integrisana kola sa meovitim signalima

Poslednji parametar koji smo merili je opseg izlaznog napona (Vout range). Ovaj parametar pokazuje maksimalan opseg izlaznog napona pri odreenoj vrednosti optereenja. U naem sluaju opseg izlaznog napona je meren pri optereenjima od 2k i 600 koristei konfiguraciju kola datu na slici 5.11. Opseg napona se posmatra u linearnoj oblasti.

Slika 5.11 Rezultati simulacije su dati na slici 5.12.

Slika 5.12 Na osnovu simulacije dobijamo vrednosti opsega napona 2.3mV i 700mV za vrednosti optereenja 2k i 600 respektivno. Sumarno, podaci dobijeni u simulacijama dati su u tabeli 5.1. Treba napomenuti da je izlazna otpornost merena koristei konfiguraciju kola u otvorenoj petlji. Napon Vos se dobija kao kolinik napona napajanja Vdd i pojaanja u otvorenoj petlji.

- 24 -

SC integrator

Integrisana kola sa meovitim signalima

DC i AC karakteristike projektovanog pojavaa (RL 1M ukoliko nije drugaije naglaeno) Parametar VOS CMRR PSRR Ulazni ofset napon Faktor potiskivanja srednje vrednosti Faktor potiskivanja napona napajanja Za VDD Za VSS RL=2k Vout range Dinamiki opseg napona na izlazu Opseg ulaznog DC napona Pojaanje otvorene petlje Za rastuu ivicu SR M AM GBW Rout Pdis Slew-rate (Vout/t) Za opadajuu ivicu Margina faze Margina pojaanja Proizvod pojaanja i propusnog opsega (Gain-Bandwdith product) Izlazna otpornost Ukupna snaga 0.87 85 50 74 234.61 170 dB kHz M W RL< 1meg RL=600 ICMR AV0 Opis Vrednost 0.58 48 48 dB 47 2.3m 1.1 700 2 75 2 V/s V dB V Jedinica mV dB

Tabela 5.1

- 25 -

SC integrator

Integrisana kola sa meovitim signalima

6.SC integrator Zavrni korak u projektovanju se odnosi na projektovanja digitalnog dela kola. U cilju realizacije SC integratora potrebno je izraunati dimenzije prekidakih tranzistora i kapacitivnosti kondenzatora Cs i Cf. Kako tranzistori imaju ulogu prekidaa, njihove dimenzije su minimalne W=6 i L=2. Empirijski je utvreno da je potrebna vrednost C f kapacitivnosti kondenzatora Cs=5pF i odatle, koristei izraz C f s s dobijamo potrebnu 2f ul vrednost kapacitivnosti od 15.915pF. Poto je vrednost kondenzatora Cf velika, nije pogodna za integraciju pa se mora koristiti eksterni kondenzator. Kondenzator Cs je realizovan kao Poly-insultor-Poly2(Electrode) kondenzator. Povrinska kapacitivnost Poly-Poly2 je Cpp2 = 864 aF/m2. Na osnovu toga zakljuujemo da potrebna povrina iznosi 144675 2. U cilju lakeg realizovanja layout-a, data povrina je podeljena na 16 jedininih elemenata - kondenzatora. Dimenzija jedininog kondenzatora iznosi 96 x96. Radi postizanja simetrije, jedinini kondenzatori su grupisani u 4 sekcije od po 4 jedinina elementa koja su smetena u uglovima layouta. Izgled layout-a SC integratora prikazan je na slici 6.1. Dimenzije SC integratora su 1001X828 ili za tehnoloki proces tsmc035 33153,12m2

- 26 -

SC integrator

Integrisana kola sa meovitim signalima

Slika 6.1

- 27 -

SC integrator

Integrisana kola sa meovitim signalima

7.Ekstrakcija parametara SC integratora Kako bismo se uverili u ispravnost SC integratora, izvrena je analiza na osnovu net liste generisane iz layout-a. Analiza je izvrena u vremenskom domenu, gde je amplituda ulaznog signala 125mV, frekvencija 50Hz, frekvencija signala takta 1kHz, pri emu se vodilo rauna da se signali taktova ne preklapaju. Izgled test kola prikazan je na slici 7.1, a odgovarajui rezultat simulacije prikazan je na slici 7.2.

Slika 7.1

Slika 7.2

Na sledeoj simulaciji mogu se uoiti skokovi izlaznog signala sa rastuom ivicom signala takta.

- 28 -

SC integrator

Integrisana kola sa meovitim signalima

Slika 7.3 FFT analizom moemo videti da se u frekventnom spektru nalazi centralna komponenta frekvencije takta 1KHz(fck) i bone komponente (fck-fin i fck+fin) na frekvenciji 50Hz od centralne (slika 7.4).

fck fck-fin fck+fin

Slika 7.4 Tabela 7.1 predstavlja osnovne kataloke parametre integratora. Na kraju, napomenimo da Slew Rate predstavlja samo klizanje izlaznog signala koji smo dobili u odnosu na idealni izlazni signal u najgorem sluaju tj. kada je nagib izlaznog signala najvei.

- 29 -

SC integrator

Integrisana kola sa meovitim signalima

Karakteristike projektovanog kola sa meovitim signalima Parametar SR Av Vin_range Slew-rate (Vout/t) Naponsko pojaanje Dinamiki opseg napona na ulazu (Input dynamic voltage range) Opis Vrednost 0.591 0.16 0.5 Jedinica V/s V/V V

Tabela 7.1

- 30 -