Bistabilna kola i memorije

Memorijska kola: osnovne komponente digitalne elektronike (pored logikih kola). Stanje (logiki nivo) na izlazu moe da ostane nepromenjeno i posle promene ulaznog signala (stanja na ulazu) sposobnost pamenja. Stanje na izlazu zavisi i od ulaznog signala i od prethodnog stanja zavisnost izlaza od ulaza ne moe se opisati prenosnom karakteristikom, kao kod logikih kola. Praktino se koriste iskljuivo kola sa dva logika nivoa binarna logika binarni memorijski element ima dva stanja. Memorijski element sa dva stanja realizuje se bistabilnom strukturom, tj. u obliku petlje koja ne obre fazu signala, slino mitovom kolu (regenerativnom komparatoru). Realizacija odgovarajue funkcionalne tabele postie se dodavanjem logikih kola. Do promene stanja na izlazu memorijskog elementa dolazi u trenutku pojave odreene kombinacije logikih nivoa na ulazima (le kola eng. latch) ili tek po dovoenju odgovarajue ivice pobudnog (taktnog) signala (flipflopovi).

Sr le sa NILI kolima
R +Q

S +Q

nije dozvoljeno

Qn+1 naredno stanje

Qn prethodno stanje funkcionalne jednaine Qn+1 = S R + S R Qn S R = 0 dozvoljena stanja

(a) SR le kolo, (b) funkcionalna tabela SR le kola, (c) ematski simbol.

S R

Q tpLH(SQ) tpHL(RQ) tpwmin tpwmin

Minimalno trajanje impulsa na S ili R ulazu

- tpw < tpwmin neodreeno stanje na izlazu (moe ali i ne mora da reaguje na ulaz)

Realizacija SR lea sa NI kolima je slina, ali se promene stanja vre dovoenjem logike nule na odgovarajui ulaz, a nedozvoljena kombinacija ulaza je S=0, R=0.

Sr le sa NI kolima sa signalom dozvole

S 1 S' 3 Q S C R _ Q Q C ili CLK, CP, G, ENABLE

C 2 R' 4

_ Q

Ako je C=0 S'=1, R'=1 Y3 = Q n+1 = S'Q n = 1Q n = Q n stanje se ne menja ako je signal dozvole neaktivan bez obzira na promene S i R S R C S' R' Q n+1 X X 0 1 1 Qn 0 0 1 1 1 Qn 0 1 1 1 0 0 1 0 1 0 1 1 1 1 1 0 0 ND

Signal dozvole moe da bude periodian tj. signal takta, pa se dobija sinhrono SR kolo

Isto kao SR sa NILI pod uslovom da je signal dozvole aktivan

C S R Q
4

Dodatni asinhroni prikljuci za set i reset (stanje kola se menja nezavisno od signala dozvole):
S C R Cl _ Q Pr Q Pr preset (ili SD direct set) Cl clear (ili RD direct reset)

D le Ima samo jedan ulazni signal i signal dozvole pogodno za primenu u sistemima za pamenje informacija.
D D Q C C _ Q R _ Q S Q

Invertor uklanja mogunost pojave zabranjenog stanja na ulazu SR kola.

5

D C Q n+1 X 0 Qn 0 1 1 1 0 1

Za C = 1 izlaz prati promene ulaznog signala Kada se C promeni sa 1 na 0, izlaz se vie ne menja jer je S=R=0, tj. kolo pamti vrednost koja je bila na ulazu neposredno pre promene C jedan od osnovnih memorijskih elemenata.

Vremenski dijagrami:
D C Q

tpLH(CQ)

tpHL(DQ)

tpLH(DQ)

tpHL(SQ)

tpLH(DQ)

tsu th

t su - setup time vremena u kojima se zahteva da D - ulaz bude stabilan pre odnosno t h - hold time posle promene kontrolnog signala sa aktivnog na neaktivni nivo

tsu vreme postavljanja th vreme dranja (~ ns) - Ako ova vremena nisu ispotovana onda za C=1 i promenu D: 01 u toku vremena kanjenja kroz invertor na oba I kola se generiu signali 1, tj. S=R=1 stanje na izlazima je nedefinisano. Ako bi se u tom trenutku ukinuo signal dozvole, takvo stanje bi bilo zapameno.

JK le sa signalom dozvole Memorijski elementi sa dva ulaza su pogodniji za primenu u kontrolnim sistemima. SR le ima dva ulaza, ali mu je mana zabranjeno stanje S=R=1 na ulazima. Vraanjem izlaznih signala na ulazna I kola moe se obezbediti da na S i R ulazima lea uvek budu razliiti logiki nivoi, ime se eliminie pojava zabranjenog stanja. Dobijeno kolo se naziva JK le.

J C K

J C

Q _ Q

_ Q

Problem: ako su sva tri ulaza na log. 1, kolo stalno menja stanje. Zbog toga se ovakav le ne koristi, ali je osnova za realizaciju JK flipflopa.

J K C Qn+1 0 0 1 Qn 0 1 1 0 1 0 1 1 1 1 1 Qn X X 0 Qn

Flipflopovi Bistabilna kola kod kojih se promena stanja izlaza vri u tano odreenim trenucima, sinhrono sa signalom takta. bitno za sloene sisteme (upisivanje podataka u registre i sl.) Postoje flipflopovi sa ivinim i sa impulsnim okidanjem (MS flipflopovi) D flipflop sa impulsnim okidanjem (D MS flipflop)
D D Q QM D Q D Q

_ Q

_ Q

_ Q

Dok je C=0 prvi D le ima aktivan signal dozvole i prati promene signala na D ulazu, a drugi D le ima neaktivan signal dozvole i ne menja stanje. Kada se promeni C sa 0 na 1 ( na rastuu ivicu C) signal dozvole prvog D lea se ukida i njegovo stanje ostaje zapameno, a poto se aktivira signal dozvole drugog D lea, to stanje se upisuje u drugi D le (dakle upisuje se tano stanje na D ulazu u trenutku rastue promene C samo to e trenutak upisa u drugi D le kasniti zbog dva kanjenja kroz invertore).

tsu i th se definiu kao kod D lea Funkcionalna tabela: C je najee signal takta koji se koristi u sinhronim kolima (CLK)
D Q

D C Q n+1 0 0 1 1 X 0 Qn X 1 Qn
Vremenski dijagrami:
D C QM Q

Flipflop kod kojeg se izlaz promeni na silaznu ivicu takta ima simbol:

_ Q

upisuje na promenu D pri C=0 upisuje na C

Mogu da se realizuju i asinhroni Pr i Cl prikljuci (uglavnom za inicijalizaciju sistema)

D flipflop sa ivinim okidanjem

D 1 3 S Q _ Q D

Q _ Q

C 2
kolo koje formira ivicu

C=1: Na izlazu jednog od NI kola je log. 0. Na izlazu oba NILI kola je log. 0 (stoga izlaz flipflopa ne moe da se A B NI A B NILI promeni i ako se D menja). 0 0 1 0 0 1 0 1 1 0 1 0 t = 0: C se menja sa log. 1 na log. 0, pa 1 0 1 1 0 0 stoga oba ulaza jednog NILI kola 1 1 0 1 1 0 postaju log. 0. Izlazi NI i NILI kola ne mogu odmah da se promene. t = td: Izlazi oba NI kola postaju jednaki log. 1. Izlaz NILI kola ija su oba ulaza bili jednaki log. 0 u intervalu 0 < t < td postaje jednak log. 1. Izlaz drugog NILI kola se ne menja (log. 0). t = 2td: Izlaz NILI kola koji je u prethodnom intervalu bio jednak log. 1 postaje jednak log. 0. Log. 1 na ovom izlazu u intervalu td < t < 2td predstavlja vrlo 10 uzani pozitivni impuls na ulazu SR lea.

Vremenski dijagrami:
D C Q

SR flipflop sa impulsnim okidanjem (SR MS flipflop)

S S C R R _ Q Q QM S C R _ Q Q S C R _ Q Q

S R C Q n+1 0 0 Qn 0 1 0 1 0 1 1 1 ND X X 0 Qn

Pri C = 1 prvi le menja stanje zavisno od vrednosti na S i R ulazima. Drugi le ne menja stanje poto mu je signal dozvole na neaktivnom nivou (log. 0). Kada se C promeni sa log. 1 na log. 0 zamrzava se stanje prvog lea i ono se upisuje u drugi le jer je njegov signal dozvole na aktivnom nivou (log. 1). Ovo je flipflop sa zadrkom: novo stanje se upisuje u prvi le tokom pozitivne poluperiode takta, a u drugi le na silaznu ivicu takta (+ kanjenje kroz invertor) MS flipflopovi su sporiji od ivinih. 11 Kod SR MS flip flopa i dalje ostaje problem zabranjenog stanja S = R = 1.

Vremenski dijagrami:
S R C QM Q

Menja stanje na R,S, C Uvek menja stanje na C JK flipflop sa impulsnim okidanjem (JK MS flipflop)
J S Q QM S C K R _ Q R _ Q Q Q J C K _ Q Q

Master SR le menja stanje u toku pozitivne poluperiode takta, a slave na opadajuu ivicu takta (zbog toga nema problema pri J = K = 1). Problem hvatanja jedinica na J ulazu: ako je Q=0 i J = 0 flip flop treba da ostane u stanju 0. Meutim, ako se javi kratkotrajni impuls J = 1 za vreme C = 1 setuje se master le i zbog Q = 0 le ne moe biti resetovan , pa se na opadajuu ivicu C pogreno upie log. 1 u slave le.

12

Slian problem je hvatanje nula na K ulazu. Zbog toga se zahteva da se J i K ne menjaju dok je C = 1. JK flipflop sa ivinim okidanjem

J C K

J C

Q _ Q

_ Q

Kod ovog flipflopa ne postoji problem hvatanja jedinica i nula pa se ee koristi. Kao kod svih ivinih flipflopova mora se potovati zahtev za tsu i th. Vremenski dijagrami:
J K C Q

J K C Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn X X 0 Qn X X 1 Qn

13

Realizacije bistabilnih kola U svakoj tehnologiji odreeni tip logikih kola je povoljniji za realizaciju od drugih (TTL NI, ECL ILI,NILI, ...), pa se zato bistabilna kola realizuju na razliite naine, zavisno od tehnologije. U ovim kolima se ne koriste iste eme kao npr. za NI logiko kolo, jer se mogu uprostiti ulazni i izlazni stepen logikog kola. Realizacije bistabilnih kola odreenog tipa mogu biti daleko bolje u nekoj tehnologiji u odnosu na druge, pa se ponekad dodaju logika kola za konverziju jednog tipa flipflopa u drugi. Brzina i disipacija su priblino u istom odnosu kao kod logikih kola (najbri su ECL flipflopovi, najmanje troe CMOS i ALSTTL)

14

Sekvencijalne mree
Izlazni signali zavise od trenutne vrednosti ulaznih signala i od prethodnih stanja (sekvence ulaznih signala) Mogu biti sinhrone (postoji zajedniki signal takta koji odreuje promenu stanja svih kola) ili asinhrone. Stacionarni registri Sekvencijalne mree za privremeno memorisanje digitalnih informacija. Upis ili itanje sadraja registra moe biti paralelan (istovremen) ili serijski (u toku nekoliko taktnih intervala) Kod nekih registara D D D se pre novog upisa mora izvriti brisanje prethodnog sadraja (zavisno od vrste Q Q Q D D D flipflopova _ _ _ primenjenih u C C C Q Q Q realizaciji registra)
0 1 7

K=1 upis + CLK K=0 itanje

15

Q0

Q1

Q7

Pomeraki (shift) registri Registri u kojima se memorisani podatak pomera iz jednog u drugi memorijski element dovoenjem signala takta. Pomeraki registar sa serijskim ulazom i serijskim izlazom:
K Sout D Sin 1011 C A Q D Q D Q D Q

_ Q

C B

_ Q

C C

_ Q

C D

_ Q

(FIFO)

CLK

Ako se ne koriste MS flipflopovi moe se desiti da podatak protri kroz registar ukoliko je trajanje CLK due od ukupnog kanjenja. Ako se koriste MS flipflopovi, za CLK = 1 slave jednog prenosi podata u master sledeeg flipflopa, a na opadajuu ivicu CLK prenosi master u slave istog flipflopa. Upisivanje sadraja 1011

K CLK A B C D 0 0 0 0 0 1 1 1 0 0 0 1 2 1 1 0 0 1 3 0 1 1 0 1 4 1 0 1 1 Sin
16

Pomeraki registar moe da ima i brisanje sadraja i/ili paralelni upis, koji se realizuju preko direktnih Cl i Pr ulaza. Bidirekcioni pomeraki registri imaju mogunost pomeranja i u levo i u desno, zavisno od kontrolnih ulaza. Brojai Redni (asinhroni) brojaki impulsi se dovode samo na prvi memorijski element. Paralelni (sinhroni) brojaki impulsi se dovode na sve memorijske elemente. Postoje i redno paralelni brojai. Redni broja modula 5:
V(1) J CLK K Rd K Rd K Rd A Q J B Q J C Q

JK MS flipflopovi J = K = V(1) Q n+1 = Q n

Bitno je da se reset obavi istom brzinom u svim flipflopovima.

Kratkotrajno stanje jer se preko NI kola resetuju flipflopovi

CLK C B A 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 5' 0 0 0

17

Paralelni broja modula 5:

CLK C B A J C 0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 0 1 1 1 4 1 0 0 X 5 1 0 1

KC X X X X 1

JB 0 1 X X 0

KB X X 0 1 X

JA 1 X 1 X 0

KA X 1 X 1 X

J K Q n+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn

J A =C K A =1 J B =K B =A J C =A B K C =1
CLK V(1)

A J C K _ Q Q J C K

B Q J C _ Q V(1) K

C Q

_ Q Rd

18