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ELECTRNICA DIGITAL 1er curso I.T. Telemtica E.U.I.T. Informtica de Gijn

ELECTRNICA DIGITAL 1er curso I.T. Telemtica PRCTICA 1: PUERTAS LGICAS

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En esta prctica se muestra el equipamiento bsico con el que se van a hacer las prcticas de Electrnica Digital, por lo que inicialmente se emplea un cierto tiempo en comprobar el funcionamiento de la base de prcticas. Primera parte Fuente de alimentacin Bornas de alimentacin 0V-5V Interruptores (S1.. S8) y pulsador para introducir entradas Diodos LED para visualizar salidas Generador de reloj Conversor BCD a 7-segmentos Conexin de zcalos: bornas de alimentacin (+Vcc y GND) y acceso a los pines de los circuitos integrados

Segunda parte Comprobacin de la tabla de verdad de un inversor Tercera parte Comprobacin del comportamiento de una puerta NAND: Obtencin de la tabla de verdad de una puerta NAND de dos entradas Qu ocurre cuando una de las entradas est conectada a 1? Qu ocurre cuando una de las entradas est conectada a 0? Qu ocurre cuando una de las entradas est al aire? Qu ocurre cuando las entradas estn cortocircuitadas?

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ELECTRNICA DIGITAL 1er curso I.T. Telemtica Cuarta parte

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Circuito combinacional: Construir con el nmero mnimo de puertas NAND la funcin lgica que devuelve un 1 lgico cuando un cdigo BCD est comprendido entre tres y siete (ambos incluidos) D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f

BA

DC

00

01

11

10

00 01 11 10

f(A,B,C,D)=

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PRCTICA 2: DISEO DE CIRCUITOS COMBINACIONALES Se desea controlar dos bombas B1 y B2 de acuerdo con el nivel de lquido existente en un depsito. Su funcionamiento es el siguiente: Si el nivel de agua est por debajo del nivel mnimo marcado por el sensor c arrancarn las dos bombas. Cuando el nivel de lquido est comprendido entre los dos sensores (depsito con nivel medio), c y d debe funcionar la bomba B1, o B2 si el sensor de temperatura de la bomba B1, a se ha activado. La bomba se parar cuando se supere el nivel mximo marcado por el sensor d. En caso se funcionamiento anormal de los sensores de nivel, (activado el sensor d y no el c), las dos bombas se pararn. Adems, ambas bombas poseen sendos sensores de temperatura a y b para B1 y B2 respectivamente, de forma que cuando la temperatura de alguno de ellos supera el valor marcado por el sensor de temperatura dicha bomba parar.

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Implementar dicha funcin con el mnimo nmero de puertas NAND Implementar dicha funcin con un decodificador decimal 74HCT42 y las puertas lgicas que se consideren necesarias.

El patillaje del decodificador decimal se muestra a continuacin

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ELECTRNICA DIGITAL 1er curso I.T. Telemtica PRCTICA 3: CONVERSOR D/A Realizar el siguiente montaje:
+15 DA0808 D7 D6 D5 D4 D3 D2 D1 D0 5 6 7 8 9 10 11 12

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VREF = 5 V (desde la fuente) R14 4.7k

13 14 15

C1 10nF
R1 4.7k +15 2 3 8 U3A 1 4 -15 TL082 Vo SALIDA

Entradas Digitales desde el Logitronic (0-15V) (Conectar masas !!) Masa Logitronic

R15 4.7k 2 4 16 3 C1 100n

Vo = Vref * R1/R14 * N/2^8 En nuestro caso: Vo = 5 * N/256 N = numero binario D7-D0

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Mida con el polmetro la tensin de salida para las siguientes entradas: Entradas D4 D3 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 Vo (V)

D7 0 0 0 0 0 0 0 0 1

D6 0 0 0 0 0 0 0 1 1

D5 0 0 0 0 0 0 1 1 1

D2 0 0 0 1 1 1 1 1 1

D1 0 0 1 1 1 1 1 1 1

D0 0 1 1 1 1 1 1 1 1

Compare las medidas realizadas con la frmula terica indicada en la figura.

NOTA: Consulte las hojas de caractersticas de los circuitos DAC0808 y TL081

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ELECTRNICA DIGITAL 1er curso I.T. Telemtica PRCTICA 4: CONVERSOR A/D

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La prctica consiste en la realizacin de un sencillo convertidor analgico/digital utilizando comparadores y un codificador. Para ello el circuito propuesto es el que se muestra en la figura de la pgina siguiente. Se utilizan amplificadores operacionales como comparadores, de forma que devuelven en la salida un nivel alto (uno lgico) si la tensin que existe en la entrada + es superior a la que existe en su entrada -. De esta manera, dado que la tensin existente en las entradas + de todos los operacionales est unida a la tensin de entrada, se est comparando la tensin de entrada con una tensin de referencia, fijada por el divisor resistivo en cada operacional. Las resistencias son todas iguales y de valor 4K7; la tensin de alimentacin de los operacionales es de 5 V. La tensin de entrada varia de 0 a 5 V.
+5V Vref=5V Vin 4K7 8 9

1K 14

V3

+5V
12 16
13

4K7

+5V

V2

Vin

3
4 5

1K
12

7
COD

Q1

2
11

4K7

12
+5V Vin 6 7 10

9
1K 1

Q0

V1
4K7

12

En esta prctica se pide determinar la relacin que existe entre la tensin de entrada y las variables Q0 y Q1, segn indica la siguiente tabla. -7-

ELECTRNICA DIGITAL 1er curso I.T. Telemtica Tensin de Entrada 0 V1 V1-V2 V2-V3 V3-V4

GUA DE PRCTICAS Q1 Q0

Se pide por tanto, obtener los valores de V1, V2, V3 y V4. Para ello tome como entrada analgica una tensin continua variable y observe con el osciloscopio (o el polmetro) a qu valor de esta tensin se van produciendo los cambios en las tensiones de salida. Una vez determinadas esas tensiones umbrales, introduzca como entrada una tensin triangular que vare de 0 a 4V (para obtener esta tensin, utilice el generador de funciones) y observe en el osciloscopio cmo van cambiando las tensiones de salida. NOTA: Consulte las hojas de caractersticas de los circuitos 74HC148 y LM339. Se adjunta el patillaje de ambos circuitos. LM339

74HC148

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ELECTRNICA DIGITAL 1er curso I.T. Telemtica PRCTICA 5: CIRCUITOS SECUENCIALES I

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a) Realizacin de un Contador binario asncrono de 4 bits ascendente Empleando biestables J-K incluidos en el integrado 7472, se trata de realizar un contador binario asncrono de 4 bits
OUTPUT 8

Q3

O UT PUT 7

Q2

OUT PUT 6

Q1

O UTPUT 5

Q0

74 7 2
P RN J1 J2 J3 K1 K2 K3 CLRN CLK 1 J K FLIP-FLO P 1 Q QN P RN J1 J2 J3 K1 K2 K3

7 47 2
P RN J1 J2 J3 Q QN K 1 K 2 K 3

7 4 72
PRN J1 J2 J3 Q QN K1 K2 K3

747 2

Q QN

CLRN CLK 1 J K FLI P -FLOP 10

CLRN CLK 1 J K FLIP-FLOP 11

CLRN CLK 1 J KF LIP -F LOP 12

RELOJ

INPUT VCC

Por ser TTL, las entradas sin conectar presentan un nivel lgico 1, las entradas J y K estn a uno y por tanto cada biestable J-K se comporta como T, cambiando ante cada flanco de bajada de su reloj (CLK). La entrada CLK debe ser la salida del anterior Qi b) Realizacin de un Contador binario asncrono de 4 bits descendente

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En este caso la entrada de cada biestable ser la salida negada del anterior. c) Realizacin de un Contador BCD asncrono ascendente Cuando se detecte la combinacin del 10 decimal (1010 en binario) se debe poner a "0 el contador total, actuando sobre la entrada de puesta a cero (clear) de los biestables J-K que no estn a cero en ese momento. Mapa de Karnaugh para sntesis de Clear:

Q3 Q2 Q1 Q0 00 01 11 10

00

01

11 X X X X

10

X 1

Clear = Q3 * Q1 Como la entrada de Clear es de nivel activo bajo y vamos a emplear puertas NAND de 2 entradas, la sntesis final queda:

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d) Realizacin de un Contador BCD asncrono descendente Partiendo del esquema del contador binario descendente, se trata de detectar la combinacin de la F hexadecimal (1111 en binario) que aparecera tras el cero y actuar sobre las entradas de Clear adecuadas para colocar la combinacin del 9 (1001 en binario). Mapa de Karnaugh para sntesis de Clear de los biestables que aportan Q2 y Q1: Q3 Q2 00 01 11 X X 1 X Clear = Q3 * Q2 (aunque tambin podra ser Q3 * Q1, se elige sta otra por ser ms favorable el comportamiento en el tiempo)
OJO! Problemas funcionamiento temporal

Q1 Q0

10

00 01 11 10

X X

El circuito de la figura, que podra ser la sntesis expuesta, presenta problemas en el funcionamiento en el tiempo. Efectivamente, una vez

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montado el circuito se observa que al pasar del 8 al 7, se retorna a la combinacin del 9 y no se sale de ah. Por qu?. El motivo es que por ser asncrono el contador, los cambios en las salidas no son simultneos si no que se va retardando el cambio a medida que nos vamos hacia las salidas de ms peso. Al pasar del 8 (1000) al 7 (0111), Q2 cambia antes de que lo haga Q3 con lo que aparece temporalmente la combinacin que retorna la salida global al 9 (1001) y se entra en un proceso cclico.

Q3 Q2 Q1 Q0 Clear

1 0 0 0

1 0 0 1

Flanco

Flanco

Posible solucin: introducir un retardo adicional en la seal Q2 para que no se pueda dar esa situacin y que la puerta que genera el Clear reciba la seal de Q2 un tiempo posterior a su cambio para que no sea posible la combinacin

Retardo

que se muestra en el cronograma superior. -12-

ELECTRNICA DIGITAL 1er curso I.T. Telemtica e)

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Realizacin de un Contador BCD sncrono ascendente

Siguiendo el procedimiento general de diseo de contadores sncronos, se obtiene la sntesis de las entradas J y K de todos los biestables. Ya realizado en las clases tericas. J0=1 J1=Q3*Q0 J2=Q1*Q0 J3=Q2*Q1*Q0 K0=1 K1=Q0 K2=Q1*Q0 K3=Q0

f) Realizacin de un Contador BCD sncrono descendente Siguiendo el procedimiento general de diseo de contadores sncronos, se obtiene la sntesis de las entradas J y K de todos los biestables. Ya realizado en las clases tericas. J0=1 J1=Q3*Q0+Q2*Q0 J2=Q3*Q0 J3=Q2*Q1*Q0 -13K0=1 K1=Q0 K2=Q1*Q0 K3=Q0

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ELECTRNICA DIGITAL 1er curso I.T. Telemtica PRCTICA 6: CIRCUITOS SECUENCIALES II

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Se desea construir un temporizador digital que permita realizar temporizaciones de hasta 99 segundos, de forma que muestre el tiempo que resta de temporizacin en 2 displays BCD-7 segmentos con una precisin de un segundo. Para ello se dispone de dos ascendente/descendente 74C192: contadores decimales de cuenta

Clock up (UP)= entrada de reloj para cuenta ascendente Clock down (DN)= entrada de reloj para cuenta descendente Terminal count up (CON)= salida para encadenar contadores en cuenta ascendente Terminal count down (BON)= salida para encadenar contadores en cuenta descendente PL ( LDN )= activa la precarga asncrona P0-P3(Data A-D)= entradas de precarga asncrona Q0-Q3 (Q0-Q3)= salidas Master Reset (CLR)= Reset asncrono (puesta a 0000)

Estos contadores deben estar enlazados de tal manera que la salida BON del contador de unidades sea la seal de reloj DN del contador de decenas. Para ello se debe inhabilitar la otra entrada de reloj (puesta a 1 de la entrada UP).

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En el circuito adjunto, determine cmo se debe conectar el biestable JK para que el contador, una vez que llegue a la combinacin 0000 0000, se detenga y mantenga la combinacin determinada por las entradas P0, P1, P7 hasta que se pulse la seal de START. Complete tambin las conexiones indicadas con ?

De los interruptores

De los interruptores

P3 P2 P1 P0 LDN R 74192 UP CON DN BON Q3 Q2 Q1 Q0

? ? ?

P3 P2 P1 P0 LDN R 74192 UP CON DN BON Q3 Q2 Q1 Q0

? ? ?
1Hz

A los led

Al display de 7 segmentos

+5V

J PRN Q K CLRN

START

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PRCTICA 7: REALIZACIN DE UN CIRCUITO COMBINACIONAL UTILIZANDO UNA MEMORIA EPROM. PARTE 1: Grabacin de una memoria EPROM. Utilizando una memoria EPROM de 64Kx8 se desea realizar un circuito combinacional que realice las siguientes funciones: (1) Dado un cdigo hexadecimal (4 bits) se desea obtener un circuito que nos permita visualizar dicho dgito en un display de siete segmentos de ctodo comn (es preciso realizar un convertidor de cdigo hexadecimal a siete segmentos). (2) Para el mismo cdigo hexadecimal, se desea generar el bit de paridad de dicho cdigo (paridad par).
d.p. a b c d e f g

a) Indique los datos que se deberan grabar en la memoria EPROM de la figura, para que realice las funciones especificadas. b) Grabe la memoria EPROM con los cdigos anteriores. PARTE 2: Comprobacin del funcionamiento Compruebe el funcionamiento de la memoria grabada utilizando un display de siete segmentos de ctodo comn. En el display debe observarse el cdigo hexadecimal introducido en las lneas A0..A3 segn el esquema mostrado en la figura:

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Vcc = +5V A0 A1 A2 A3 A4 .. .. A15 O0 O1 O2 O3 O4 O5 O6 O7 g f e d c

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Vss CE OE

a d.p.

100 Ohmios

NOTA: Este esquema se utiliza a efectos de demostracin de la grabacin de una memoria EPROM, en el reducido mbito de una prctica; el esquema debera realizarse utilizando un transistor (que aumentan la corriente de salida de la memoria) y una resistencia por diodo LED, tal y como se ha explicado en las clases tericas de la asignatura. Por razones de tiempo (de la duracin de la prctica), se opta por este esquema, con el cual se puede demostrar la correcta grabacin de la memoria EPROM Pinouts de los circuitos empleados:

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