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24.1.- Caractersticas generales................................................ 1 23.1.1.- Introduccin................................................................ 1 23.1.2.- Arquitectura bsica..................................................... 1 23.1.3.- Orientacin y mercado al que se dirige....................... 1 24.2.- Aportaciones y nuevos recursos arquitectnicos ....... 2 24.2.1.- Tecnologa i!ersegmentada...................................... 2 24.2.2.- "us de #istema de 4$$ %&'........................................ 2 24.2.3.- (a!id )*ecution )ngine............................................... 2 24.2.4.- +ac , y otras caractersticas...................................... 3 24.2.-.- .escri!cin de la arquitectura.................................... 4 24.3.- Nuevas instrucciones ...................................................... 24.4.- Anlisis del rendimiento.................................................. /
Captulo 24 - 1
Captulo 24 - 2
Captulo 24 - 4
Enidad de bus
G)T+& .)+O.IGI+A+IH 9
%I+(O+H.I>O (O%
)I)+E+IH9
()TI(A.A
Captulo 24 - 5
24.2.7- 8e#cri0cin de (
rquitectur .
#obre los com!onentes del 2entium 4 destaca el ! A"ranc Target "u66erB que es la !arte encargada de guardar las direcciones de los saltos y de !redecirlos. Tras !asar ,ste mdulo la instruccin 0a al "ecodi#icador que la con0ierte de 6ormato *=: en 0arias microinstrucciones. %s tarde se !asa la instruccin a la 'ona de $enom%ramiento&$eposicionamiento que sir0e !ara e7ecutar 0arias instrucciones simultneamente3 siendo necesario que sean minimamente inde!endientes. %s tarde se !asa a las Colas de microinstruccionesF las cuales almacenan las mini-instrucciones !endientes de e7ecutar. 2ara 6inali'ar3 se !asa a la 'ona 'tore&(oad A)* com!uesta de dos unidades que se encargan de guardar A#toreB y cargar A8oadB datos3 desde y acia3 la memoria o en su de6ecto la cac ,. AA>E signi6ica Adress >eneration Enit3 unidad generadora de direcciones de memoriaB. 8a arquitectura del 2entium 4 se detalla en la siguiente 6iguraF
>EA(.A( A>E ()>I#T(O# )9T)(O# O(>A9IMA.O()# J 28A9IGI+A.O()# 8))( A>E A8E A8E A8E A8E G2 %OL)D#TO() G2 %E8DA..D##)D%%? 81 +A+&K .) .ATO# A= <B
+O8A# .) I9#T(E+IO9)#
()9O%"(A%I9)TO ()2O#I+IO9A%I)9TO
.)+O.IGI+A.O(
T(A+) +A+&K
+H.I>O
ROM
Gigura 2-.2. )squema de la arquitectura del 2entium 4.
Captulo 24 - 6
?4
?3
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J4
J3
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J1
O2
O2
O2
O2
Captulo 24 - 7
?4 O2 J4
?3 O2 J3
?2 O2 J2
?1 O2 J1
Captulo 24 - 8
8os registros sobre los que se o!era con tecnologa #I%. Ala tecnologa de %%?3 ##)3 y ##)2B da al !rogramador la abilidad de desarrollar algoritmos en que !ueden combinar los 6uncionamientos con n5meros de :4 bits y del 12=.
(egistros de :4 bits %%? %%/ %%: %%%%4 %%3 %%2 %%1 %%$ (egistros de 12= bits ?%%? ?%%/ ?%%: ?%%?%%4 ?%%3 ?%%2 ?%%1 ?%%$
Captulo 24 - 9
23$
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21 / 21 3 2$/ 2$$ 1 O2 1 =: 1 O2 1 O/
2entium4 a 13- > ' 42< 2entium4 a 13- > ' 4O= 2entiumIII a 1 > ' At lon a 132 > '
Atendiendo al gr6ico mostrado se llega r!idamente a la conclusin de que el 2entium 4 es un 6racaso. 8a in6erioridad que muestra en as!ectos tan im!ortantes como la !roducti0idad o6imtica con res!ecto a sus com!etidores le de7a en una clara des0enta7a en el mercado. As mismo los e*celentes resultados que a conseguido su gran com!etidor3 el A%. At lon3 le otorgan una gran 0enta7a com!etiti0a. #in embargo3 el 2entium 4 a sido desarrollado !ara ocu!arse de un ti!o de !rocesamiento cada 0e' ms abitual como es la multitarea y el tratamiento masi0o de datos3 con lo que las a!licaciones 6uturas corrern3 seg5n Intel3 a mayor 0elocidad que en los !rocesadores actuales. Captulo 24 - 10
Captulo 24 - 11